WO2022102404A1 - 固体撮像素子、電子機器および固体撮像素子の制御方法 - Google Patents

固体撮像素子、電子機器および固体撮像素子の制御方法 Download PDF

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    • H04N25/621—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels for the control of blooming

Definitions

  • the present disclosure relates to a solid-state image sensor, an electronic device, and a control method for a solid-state image sensor.
  • the present disclosure proposes a control method for a solid-state image sensor, an electronic device, and a solid-state image sensor that can improve the saturated charge amount of the photoelectric conversion unit.
  • a solid-state image sensor includes a photoelectric conversion unit, a transfer transistor, and an internal gate.
  • the photoelectric conversion unit photoelectrically converts the incident light.
  • the transfer transistor transfers the electric charge generated by the photoelectric conversion unit.
  • the internal gate is arranged inside the photoelectric conversion unit adjacent to the transfer transistor, and deepens the potential of at least a part of the region in the photoelectric conversion unit.
  • FIG. 3 is a cross-sectional view taken along the line AA shown in FIG.
  • FIG. 3 is a cross-sectional view taken along the line BB shown in FIG.
  • FIG. 11 is a cross-sectional view taken along the line CC shown in FIG. FIG.
  • FIG. 11 is a cross-sectional view taken along the line DD shown in FIG. It is a timing chart which shows the operation of each part in the pixel drive processing which concerns on modification 2 of 1st Embodiment of this disclosure. It is a figure which shows the transition of the potential diagram in the light receiving pixel which concerns on the modification 2 of the 1st Embodiment of this disclosure. It is a figure which shows the transition of the potential diagram in the light receiving pixel which concerns on the modification 2 of the 1st Embodiment of this disclosure. It is a figure which shows the transition of the potential diagram in the light receiving pixel which concerns on the modification 2 of the 1st Embodiment of this disclosure.
  • FIG. 18 is a cross-sectional view taken along the line EE shown in FIG.
  • FIG. 18 is a cross-sectional view taken along the line FF shown in FIG.
  • the photoelectric conversion unit is used.
  • the amount of saturated charge may decrease.
  • FIG. 1 is a system configuration diagram showing a schematic configuration example of the solid-state image sensor 1 according to each embodiment of the present disclosure.
  • the solid-state image pickup device 1 includes a pixel array unit 10 and a logic circuit 20.
  • the pixel array unit 10 has a plurality of light receiving pixels 11 and a plurality of readout circuits 12 (see FIG. 2).
  • the light receiving pixel 11 performs photoelectric conversion and outputs a charge corresponding to the amount of light received.
  • the plurality of light receiving pixels 11 are arranged in a matrix in the pixel array unit 10. In the following description, the light receiving pixel 11 is also simply referred to as a "pixel” or a "unit pixel”.
  • the readout circuit 12 outputs a pixel signal based on the charge output from the light receiving pixel 11.
  • the plurality of readout circuits 12 are provided, for example, in the pixel array unit 10 one by one for each light receiving pixel 11.
  • the plurality of readout circuits 12 may be provided one by one for each of the plurality of light receiving pixels 11 in the pixel array unit 10.
  • a plurality of pixel drive lines HSL and a plurality of data output lines VSL are connected between the pixel array unit 10 and the logic circuit 20.
  • the pixel drive line HSL is a wiring to which a control signal for controlling the output of the electric charge stored in the light receiving pixel 11 is applied, and extends in the row direction, for example.
  • the data output line VSL is a wiring that outputs the pixel signal output from each read circuit 12 to the logic circuit 20, and extends in the column direction, for example.
  • the logic circuit 20 includes, for example, a vertical drive circuit 21, a column signal processing circuit 22, a horizontal drive circuit 23, and a system control circuit 24.
  • the logic circuit 20 provides image data to the external device by outputting the output voltage of each light receiving pixel 11 to the external device.
  • the vertical drive circuit 21 selects, for example, a plurality of light receiving pixels 11 in order for each predetermined unit pixel row.
  • the “predetermined unit pixel row” refers to a pixel row in which pixels can be selected at the same address. For example, when one light receiving pixel 11 is assigned to one readout circuit 12, the “predetermined unit pixel row” refers to one pixel row.
  • a plurality of light receiving pixels 11 share one readout circuit 12, and the layout of the plurality of light receiving pixels 11 sharing the readout circuit 12 is 2 pixel rows ⁇ n pixel columns (n is an integer of 1 or more). If so, the "predetermined unit pixel row" refers to a two-pixel row.
  • the layout of the plurality of light receiving pixels 11 sharing the readout circuit 12 is 4 pixel rows ⁇ n pixel columns (n is an integer of 1 or more), what is “a predetermined unit pixel row”? It points to a 4-pixel row.
  • the vertical drive circuit 21 controls the transfer transistors TY, TRG, emission transistors OFG, internal gate PY, TX (all see FIG. 2) in each light receiving pixel 11 via the pixel drive line HSL. Further, the vertical drive circuit 21 controls the reset transistor RST and the selection transistor SEL (all see FIG. 2) in each read circuit 12 via the pixel drive line HSL.
  • the column signal processing circuit 22 performs, for example, Correlated Double Sampling (CDS) processing on the pixel signals output from each light receiving pixel 11 in the row selected by the vertical drive circuit 21. For example, the column signal processing circuit 22 extracts the signal level of the pixel signal by performing this CDS processing, and holds the pixel data corresponding to the light receiving amount of each light receiving pixel 11.
  • CDS Correlated Double Sampling
  • the column signal processing circuit 22 has, for example, a column signal processing unit for each data output line VSL.
  • the column signal processing unit includes, for example, a single slope A / D converter. This single slope A / D converter is configured to include, for example, a comparator and a counter circuit.
  • the horizontal drive circuit 23 sequentially outputs the pixel data held in the column signal processing circuit 22, for example, to the outside.
  • the system control circuit 24 controls, for example, the drive of each block (vertical drive circuit 21, column signal processing circuit 22 and horizontal drive circuit 23) in the logic circuit 20.
  • FIG. 2 is a diagram showing an example of a circuit configuration of a light receiving pixel 11 and a readout circuit 12 according to the first embodiment of the present disclosure.
  • a case where one light receiving pixel 11 is assigned to one readout circuit 12 is shown.
  • the light receiving pixel 11 includes a photodiode PD, transfer transistors TY and TRG, a charge holding unit MEM, a floating diffusion FD, an emission transistor OFG, and an internal gate PY. Has TX.
  • the photodiode PD is an example of a photoelectric conversion unit.
  • the internal gate TX is an example of another internal gate.
  • the transfer transistor TY, TRG and the emission transistor OFG are, for example, an MIMO (Metal Oxide Semiconductor) transistor.
  • the photodiode PD photoelectrically converts the light incident on the light receiving surface.
  • the photodiode PD performs photoelectric conversion to generate an electric charge according to the amount of received light.
  • the photodiode PD is, for example, a PN junction type photoelectric conversion element.
  • the cathode PDc of the photodiode PD is electrically connected to the source of the transfer transistor TY, and the anode PDa of the photodiode PD is electrically connected to the reference potential line (eg, ground GND).
  • the transfer transistor TY is connected between the photodiode PD and the transfer transistor TRG.
  • the transfer transistor TY controls the height of the potential barrier PB1 (see FIG. 7F) according to the control signal applied to the gate. For example, when the transfer transistor TY is turned on, the height of the potential barrier PB1 becomes low (that is, the potential barrier PB1 becomes deep).
  • the transfer transistor TY when the transfer transistor TY is turned off, the height of the potential barrier PB1 becomes high (that is, the potential barrier PB1 becomes shallow). Then, when the transfer transistor TY is turned on, the charge stored in the photodiode PD is transferred to the charge holding unit MEM via the transfer transistor TY.
  • the transfer transistor TY controls the potential of a part of the region in the charge holding unit MEM according to the control signal applied to the gate. Specifically, when the transfer transistor TY is turned on, the transfer transistor TY deepens the potential of the region adjacent to the potential barrier PB1 in the charge holding unit MEM.
  • the transfer transistor TY when the transfer transistor TY is turned off, the transfer transistor TY shallows the potential of the region adjacent to the potential barrier PB1 in the charge holding unit MEM.
  • the drain of the transfer transistor TY is electrically connected to the source of the transfer transistor TRG, and the gate of the transfer transistor TY is connected to the pixel drive line HSL (see FIG. 1).
  • the charge holding unit MEM is a region that temporarily holds the charge accumulated in the photodiode PD.
  • the charge holding unit MEM holds the charge transferred from the photodiode PD.
  • the transfer transistor TRG is connected between the transfer transistor TY and the floating diffusion FD.
  • the transfer transistor TRG transfers the charge held in the charge holding unit MEM to the floating diffusion FD according to the control signal applied to the gate.
  • the transfer transistor TRG when the transfer transistor TRG is turned on, the charge held in the charge holding unit MEM is transferred to the floating diffusion FD via the transfer transistor TRG.
  • the drain of the transfer transistor TRG is electrically connected to the floating diffusion FD, and the gate of the transfer transistor TRG is connected to the pixel drive line HSL.
  • the floating diffusion FD is a floating diffusion region that temporarily holds the charge output from the charge holding unit MEM via the transfer transistor TRG.
  • the floating diffusion FD is connected to, for example, the reset transistor RST and is connected to the vertical signal line VSL via the amplification transistor AMP and the selection transistor SEL.
  • the internal gate PY controls the potential of a part of the photodiode PD according to the control signal applied to the gate. Specifically, when the internal gate PY is turned on, the internal gate PY deepens the potential of the region adjacent to the transfer transistor TY inside the photodiode PD.
  • the internal gate PY when the internal gate PY is turned off, the internal gate PY shallows the potential of the region adjacent to the transfer transistor TY inside the photodiode PD.
  • the internal gate TX controls the potential of a part of the region in the charge holding unit MEM according to the control signal applied to the gate. Specifically, when the internal gate TX is turned on, the internal gate TX deepens the potential of the region between the transfer transistor TY and the transfer transistor TRG inside the charge holding unit MEM.
  • the internal gate TX when the internal gate TX is turned off, the internal gate TX shallows the potential of the region between the transfer transistor TY and the transfer transistor TRG inside the charge holding unit MEM.
  • the discharge transistor OFG is connected between the photodiode PD and the power supply line VDD (discharge floating diffusion OFD).
  • the discharge transistor OFG discharges the electric charge accumulated in the photodiode PD according to the control signal applied to the gate, and initializes (reset) the photodiode PD.
  • the potential of the photodiode PD is reset to the potential level of the power supply line VDD. That is, the photodiode PD is initialized.
  • the discharge transistor OFG forms an overflow path between the transfer transistor TY and the power supply line VDD, and discharges the electric charge overflowing from the photodiode PD to the power supply line VDD.
  • the drain of the discharge transistor OFG is connected to the power supply line VDD, the source of the discharge transistor OFG is connected between the photodiode PD and the transfer transistor TY, and the gate of the discharge transistor OFG is connected to the pixel drive line HSL.
  • the reset transistor RST is connected between the floating diffusion FD and the power line VDD.
  • the reset transistor RST discharges the charge accumulated in each region from the charge holding unit MEM to the floating diffusion FD according to the control signal applied to the gate, and initializes (reset) each region.
  • the transfer transistor TRG and the reset transistor RST are turned on, the potentials of the charge holding unit MEM and the floating diffusion FD are reset to the potential level of the power supply line VDD.
  • the potential of the floating diffusion FD is reset to the potential level of the power line VDD. That is, when only the reset transistor RST is turned on, the floating diffusion FD is initialized.
  • the drain of the reset transistor RST is connected to the power supply line VDD, the source of the reset transistor RST is connected to the floating diffusion FD, and the gate of the reset transistor RST is connected to the pixel drive line HSL.
  • the amplification transistor AMP is an input unit of a source follower circuit that reads out the electric charge obtained by photoelectric conversion in the photodiode PD. Since the source is connected to the vertical signal line VSL via the selection transistor SEL, the amplification transistor AMP constitutes a constant current source and a source follower circuit connected to one end of the vertical signal line VSL.
  • the amplification transistor AMP converts the charge obtained by photoelectric conversion in the photodiode PD into a pixel signal and outputs it to the vertical signal line VSL via the selection transistor SEL.
  • the gate of the amplification transistor AMP is connected to the floating diffusion FD, the drain of the amplification transistor AMP is connected to the power supply line VDD, and the source of the amplification transistor AMP is connected to the drain of the selection transistor SEL.
  • the selection transistor SEL controls the output of the pixel signal output from the amplification transistor AMP to the vertical signal line VSL according to the control signal applied to the gate.
  • the control signal is turned on, the selection transistor SEL is in a conductive state, and the light receiving pixel 11 connected to the selection transistor SEL is in a selection state.
  • the pixel signal output from the amplifier transistor AMP is read out to the column signal processing circuit 22 (see FIG. 1) via the vertical signal line VSL.
  • the drain of the selection transistor SEL is connected to the source of the amplification transistor AMP, the source of the selection transistor SEL is connected to the vertical signal line VSL, and the gate of the selection transistor SEL is connected to the pixel drive line HSL.
  • FIG. 3 is a diagram showing an example of a planar configuration of the light receiving pixel 11 according to the first embodiment of the present disclosure
  • FIG. 4 is a cross-sectional view taken along the line AA shown in FIG. 3
  • FIG. 5 is a cross-sectional view taken along the line AA.
  • FIG. 3 is a cross-sectional view taken along the line BB shown in FIG. It should be noted that FIGS. 3 to 5 are schematic views and are not necessarily exactly illustrated.
  • the concentration of impurities is indicated by expressions such as "P +", “N-”, “N +”, and “N ++".
  • concentration of the p-type impurity (acceptor) is in the range of 1 ⁇ 10 16 cm -3 to 5 ⁇ 10 18 cm -3 .
  • N + indicates that the concentration of n-type impurities (donor) is higher than that of "N-”
  • “N ++” indicates that the concentration of n-type impurities (donor) is higher than that of "N +”.
  • concentration of the n-type impurity (donor) is in the range of 1 ⁇ 10 16 cm -3 to 5 ⁇ 10 18 cm -3 .
  • the light receiving pixel 11 is formed on the semiconductor substrate 30.
  • the semiconductor substrate 30 is, for example, a silicon substrate.
  • the semiconductor substrate 30 has a p-well layer 32 on the surface of the semiconductor substrate 30 and its vicinity thereof, and has an n-type semiconductor layer 31 at a position deeper than the p-well layer 32.
  • the internal gate PY is provided on the surface of the semiconductor substrate 30 and is composed of a gate electrode 41 and a gate insulating film 42.
  • the gate of the transfer transistor TY is provided on the surface of the semiconductor substrate 30, and is composed of a gate electrode 43 and a gate insulating film 44.
  • the internal gate TX is provided on the surface of the semiconductor substrate 30, and is composed of a gate electrode 45 and a gate insulating film 46.
  • the gate of the transfer transistor TRG is provided on the surface of the semiconductor substrate 30, and is composed of a gate electrode 47 and a gate insulating film 48.
  • light is incident from the back surface side of the semiconductor substrate 30.
  • the p-well layer 32 is a p-type semiconductor region formed on or near the surface of the semiconductor substrate 30.
  • An n-type semiconductor region 33 and a p-type semiconductor region 34 are formed in a portion of the p-well layer 32 facing the internal gate PY.
  • the p-type semiconductor region 34 is formed on the surface of the semiconductor substrate 30 and is in contact with the n-type semiconductor region 33.
  • the n-type semiconductor region 33 and the p-type semiconductor region 34 are laminated in the thickness direction (normal direction) of the semiconductor substrate 30 to form a photodiode PD.
  • the photodiode PD is arranged at a position adjacent to the charge holding portion MEM in a plan view.
  • the internal gate PY is arranged inside the photodiode PD in a plan view and is arranged adjacent to the transfer transistor TY.
  • the transfer transistor TY is arranged between the photodiode PD and the charge holding unit MEM in a plan view.
  • a charge holding portion MEM is formed at a portion of the p-well layer 32 facing the gate of the transfer transistor TY and the internal gate TX.
  • the charge holding unit MEM is formed at a predetermined depth from the surface of the semiconductor substrate 30.
  • the charge holding unit MEM is composed of an n-type semiconductor region 35 formed in the p-well layer 32.
  • a p-type semiconductor region 36 is formed between the surface of the semiconductor substrate 30 and the charge holding portion MEM (n-type semiconductor region 35).
  • the transfer transistor TY is arranged so that a part of the region overlaps with a part of the charge holding unit MEM in a plan view.
  • the internal gate TX is arranged inside the charge holding portion MEM in a plan view, and is arranged between the transfer transistor TY and the transfer transistor TRG.
  • a floating diffusion FD, an exhaust floating diffusion OFD, and a read circuit 12 are formed around the region including the photodiode PD and the charge holding unit MEM in a plan view.
  • the floating diffusion FD is composed of an n-type semiconductor region 37 formed in the p-well layer 32.
  • the discharge floating diffusion OFD is composed of an n-type semiconductor region 38 formed in the p-well layer 32.
  • a transfer transistor TRG is formed between the floating diffusion FD and the charge holding unit MEM in a plan view. Further, an emission transistor OFG is formed between the emission floating diffusion OFD and the photodiode PD in a plan view. Further, an internal gate PY is arranged at a position adjacent to the discharge transistor OFG in a plan view.
  • FIG. 6 is a timing chart showing the operation of each part in the pixel drive process according to the first embodiment of the present disclosure
  • FIGS. 7A to 7N are potential diagrams in the light receiving pixel 11 according to the first embodiment of the present disclosure. It is a figure which shows the transition of.
  • FIGS. 7A to 7E described below show the potential states of the photodiode PD, the exhaust floating diffusion OFD, and the potential barrier PB3 located between them.
  • the photodiode PD has a first region PD1 not covered by the internal gate PY and a second region PD2 covered by the internal gate PY.
  • the potential of the first region PD1 is designed to gradually increase as it approaches the second region PD2, and the potential of the second region PD2 is designed to gradually increase as it approaches the potential barrier PB3.
  • the light receiving pixel 11 according to the first embodiment is designed so that the depth of the overall potential of the first region PD1 is substantially equal to the depth of the overall potential of the second region PD2. ..
  • an emission transistor OFG is arranged between the second region PD2 of the photodiode PD and the emission floating diffusion OFD (that is, the potential barrier PB3).
  • FIG. 7A is a potential diagram in the light receiving pixel 11 at time T0 in FIG.
  • the gate or transistor is shown in black when the gate or transistor is on, and is shown in white when the gate or transistor is off. That is, in FIG. 7A (time T0), both the internal gate PY and the emission transistor OFG are in the off state.
  • the system control circuit 24 (see FIG. 1) performs the PD reset process from the time T1. First, the system control circuit 24 changes the emission transistor OFG from the off state to the on state at time T1.
  • the potential of the potential barrier PB3 becomes deeper than the potential of the second region PD2 of the photodiode PD, so that the charge accumulated in the second region PD2 is transferred to the discharge floating diffusion OFD. (Ie, discharged).
  • the system control circuit 24 changes the internal gate PY from the off state to the on state at the time T2 when a given time has elapsed from the time T1.
  • the discharge transistor OFG is maintained in the ON state.
  • the potential of the second region PD2 becomes deeper than the potential of the first region PD1 and the potential barrier PB3, so that the charge accumulated in the first region PD1 is transferred to the second region PD2. Transferred.
  • the system control circuit 24 changes the internal gate PY from the on state to the off state at the time T3 when a given time has elapsed from the time T2.
  • the discharge transistor OFG is maintained in the ON state.
  • the potential of the second region PD2 becomes shallower than the potential of the potential barrier PB3, so that the electric charge accumulated in the second region PD2 is transferred (that is, discharged) to the discharged floating diffusion OFD. Will be done.
  • the system control circuit 24 changes the emission transistor OFG from the on state to the off state at the time T4 when a given time has elapsed from the time T3.
  • the potentials of the second region PD2 and the potential barrier PB3 return to the preset depths.
  • the system control circuit 24 performs a process of resetting the charge holding unit MEM and the floating diffusion FD, but the description of the process will be omitted.
  • the system control circuit 24 performs a charge accumulation process (exposure process) from the time T4 to the time T5 when the given exposure time elapses.
  • FIGS. 7F to 7N described below show the potential states of the photodiode PD (first region PD1, second region PD2), the charge holding unit MEM, and the floating diffusion FD.
  • FIGS. 7F to 7N also show the potential state of the potential barrier PB1 located between the photodiode PD and the charge holding unit MEM. Further, FIGS. 7F to 7N also show the potential state of the potential barrier PB2 located between the charge holding portion MEM and the floating diffusion FD.
  • the charge holding unit MEM has a first region M1 covered with the transfer transistor TY and a second region M2 covered with the internal gate TX.
  • the potential of the first region M1 is designed to be gradually deepened as it approaches the second region M2, and the potential of the second region M2 is designed to be gradually deepened as it approaches the potential barrier PB2.
  • the light receiving pixel 11 according to the first embodiment is designed so that the depth of the overall potential of the first region M1 is substantially equal to the depth of the overall potential of the second region M2. ..
  • a transfer transistor TRG is arranged between the second region M2 of the charge holding unit MEM and the floating diffusion FD (that is, the potential barrier PB2).
  • FIG. 7F is a potential diagram in the light receiving pixel 11 that is performing the charge accumulation process. As shown in FIG. 7F, in the charge storage process, the internal gates PY and TX and the transfer transistors TY and TRG are all in the off state.
  • the system control circuit 24 can store the electric charge generated by photoelectric conversion of the light incident on the photodiode PD in the photodiode PD.
  • the system control circuit 24 changes the internal gate PY, TX, and the transfer transistor TY from the off state to the on state at the time T5 when the given exposure time has elapsed from the time T4.
  • the transfer transistor TRG is maintained in the off state.
  • the potentials of the second region PD2 and the first region M1 become deeper than the potentials of the first region PD1 and the potential barrier PB1, so that the charge accumulated in the photodiode PD becomes the second. It is transferred to the area PD2 and the first area M1.
  • the system control circuit 24 changes the internal gate PY from the on state to the off state at the time T6 when a given time has elapsed from the time T5.
  • the transfer transistor TY and the internal gate TX are maintained in the on state, and the transfer transistor TRG is maintained in the off state.
  • the potential of the second region PD2 becomes shallower than the potential of the potential barrier PB1, so that the charge accumulated in the second region PD2 is transferred to the potential barrier PB1 and the charge holding unit MEM. Will be done.
  • the system control circuit 24 changes the transfer transistor TY from the on state to the off state at the time T7 when a given time has elapsed from the time T6.
  • the internal gate TX is maintained in the on state, and the internal gate PY and the transfer transistor TRG are maintained in the off state.
  • the potential of the potential barrier PB1 becomes shallower than the potential of the charge holding unit MEM, so that the charge accumulated in the potential barrier PB1 is transferred to the charge holding unit MEM.
  • the system control circuit 24 changes the internal gate TX from the on state to the off state at the time T8 when a given time has elapsed from the time T7.
  • the potential of the second region M2 returns to the preset depth.
  • the system control circuit 24 performs an FD reset process for resetting the floating diffusion FD from a time T9 after the time T8 when the charge transfer process is completed.
  • the system control circuit 24 changes the reset transistor RST from the off state to the on state in the time T9. As a result, the electric charge accumulated in the floating diffusion FD is discharged to the outside.
  • the system control circuit 24 changes the reset transistor RST from the on state to the off state at the time T10 when a given time has elapsed from the time T9. This completes the FD reset process.
  • the system control circuit 24 performs the FD charge transfer process of transferring the charge to the floating diffusion FD from the time T10 when the FD reset process is completed.
  • the system control circuit 24 changes the transfer transistor TRG from the off state to the on state at the time T11 when a given time has elapsed from the time T10.
  • the internal gate PY, TX and the transfer transistor TY are maintained in the off state.
  • the potential of the potential barrier PB2 becomes deeper than the potential of the second region M2, so that the charge accumulated in the second region M2 is transferred to the floating diffusion FD.
  • the system control circuit 24 changes the internal gate TX from the off state to the on state at the time T12 when a given time has elapsed from the time T11.
  • the internal gate PY and the transfer transistor TY are maintained in the off state, and the transfer transistor TRG is maintained in the on state.
  • the potential of the second region M2 becomes deeper than the potential of the first region M1, so that the electric charge accumulated in the first region M1 is transferred to the second region M2.
  • the system control circuit 24 changes the internal gate TX from the on state to the off state at the time T13 when a given time has elapsed from the time T12.
  • the internal gate PY and the transfer transistor TY are maintained in the off state, and the transfer transistor TRG is maintained in the on state.
  • the potential of the second region M2 becomes shallower than the potential of the potential barrier PB2, so that the charge accumulated in the second region M2 is transferred to the potential barrier PB2.
  • the system control circuit 24 changes the transfer transistor TRG from the on state to the off state at the time T14 when a given time has elapsed from the time T13.
  • the electric charge accumulated in the potential barrier PB2 is transferred to the floating diffusion FD, and the potential of the potential barrier PB2 returns to the preset depth.
  • the system control circuit 24 changes the selection transistor SEL (see FIG. 2) to the ON state.
  • a pixel signal with a signal level corresponding to the potential of the floating diffusion FD is generated by the amplification transistor AMP (see FIG. 2), and the generated pixel signal is passed through the selection transistor SEL to the vertical signal line VSL (see FIG. 2). Is output to.
  • system control circuit 24 may perform this read operation for each predetermined unit pixel row. As a result, the system control circuit 24 can perform the image pickup process in the GS (global shutter) mode.
  • the potential of the first region PD1 is designed to be deep, a potential dent is formed between the first region PD1 and the potential barrier PB1.
  • the charge stored in the photodiode PD is transferred to the charge holding unit MEM, the charge remains in the recess of the potential, so that all the accumulated charge can be transferred to the charge holding unit MEM. It will be difficult.
  • an internal gate PY that deepens the potential of the second region PD2 on the downstream side in the photodiode PD is provided.
  • the potential of the first region PD1 is deepened (for example, substantially equivalent to the second region PD2) as described above, all the charges stored in the photodiode PD are transferred to the charge holding unit MEM. be able to.
  • the potential of the first region PD1 of the photodiode PD can be deeply designed. Therefore, according to the first embodiment, the saturated charge amount of the photodiode PD can be improved.
  • the internal gate PY is arranged at a position adjacent to the transfer transistor TY in a plan view.
  • the system control circuit 24 smoothly transfers the charge accumulated in the photodiode PD to the charge holding unit MEM via the second region PD2 and the potential barrier PB1. be able to.
  • the internal gate PY is arranged at a position adjacent to the discharge transistor OFG in a plan view.
  • the system control circuit 24 can smoothly discharge the electric charge remaining in the photodiode PD from the floating diffusion OFD via the second region PD2 and the potential barrier PB3. ..
  • the transfer transistor TY covers not only the region between the photodiode PD and the charge holding portion MEM but also a part of the region of the charge holding portion MEM (first region M1) in a plan view. It is good to be arranged like this.
  • the system control circuit 24 smoothly transfers the charge accumulated in the photodiode PD to the charge holding unit MEM via the second region PD2 and the potential barrier PB1. be able to.
  • the internal gate TX is arranged between the transfer transistor TY and the transfer transistor TRG inside the charge holding unit MEM in a plan view.
  • the system control circuit 24 smoothly transfers the charge accumulated in the charge holding unit MEM to the floating diffusion FD via the second region M2 and the potential barrier PB2. Can be done.
  • FIG. 8 is a timing chart showing the operation of each part in the pixel drive process according to the first embodiment of the present disclosure
  • FIGS. 9A and 9B are the first embodiments of the present disclosure. It is a figure which shows the transition of the potential diagram in the said light receiving pixel 11.
  • the operation in the charge storage process is different from that of the embodiment. Therefore, the description of the processing other than this charge accumulation processing will be omitted.
  • the system control circuit 24 changes the internal gate PY from the off state to the on state from the time T4 as shown in FIG.
  • the internal gate TX, the transfer transistors TY, and TRG are in the off state.
  • the system control circuit 24 stores the electric charge generated by photoelectric conversion of the light incident on the photodiode PD in the photodiode PD having a deep potential in the second region PD2. Can be made to.
  • the system control circuit 24 changes the internal gate TX and the transfer transistor TY from the off state to the on state at the time T5 when the given exposure time has elapsed from the time T4.
  • the internal gate PY is maintained in the ON state.
  • the potentials of the second region PD2 and the charge holding unit MEM become deeper than the potentials of the first region PD1 and the potential barrier PB1. Therefore, in the first modification, the charge stored in the photodiode PD is transferred to the second region PD2 and the charge holding unit MEM.
  • the internal gate PY is maintained in the ON state.
  • the potential of the second region PD2 can be deepened during the charge storage process, so that more charge can be stored in the photodiode PD.
  • the saturated charge amount of the photodiode PD can be further improved.
  • FIG. 10 is a diagram showing an example of the circuit configuration of the light receiving pixel 11 and the readout circuit 12 according to the second modification of the first embodiment of the present disclosure.
  • one light receiving pixel 11 is assigned to one reading circuit 12.
  • the configuration of the internal gate PY is different from that of the embodiment. Therefore, the description of the configuration other than the internal gate PY will be omitted.
  • the light receiving pixel 11 includes a photodiode PD, transfer transistors TY and TRG, a charge holding unit MEM, a floating diffusion FD, an emission transistor OFG, and internal gates PY1 and PY2. , TX and.
  • the internal gates PY1 and PY2 control the potential of a part of the photodiode PD according to the control signal applied to the gate. Specifically, when the internal gate PY2 is turned on, the internal gate PY2 deepens the potential of the region adjacent to the transfer transistor TY inside the photodiode PD.
  • the internal gate PY1 deepens the potential of the region adjacent to the internal gate PY2 inside the photodiode PD.
  • FIG. 11 is a diagram showing an example of a planar configuration of the light receiving pixel 11 according to the second embodiment of the first embodiment of the present disclosure
  • FIG. 12 is a cross-sectional view taken along the line CC shown in FIG.
  • FIG. 13 is a cross-sectional view taken along the line DD shown in FIG. It should be noted that FIGS. 11 to 13 are schematic views and are not necessarily exactly illustrated.
  • the internal gate PY1 is provided on the surface of the semiconductor substrate 30 and is composed of a gate electrode 51 and a gate insulating film 52.
  • the internal gate PY2 is provided on the surface of the semiconductor substrate 30, and is composed of a gate electrode 53 and a gate insulating film 54.
  • the photodiode PD is arranged at a position adjacent to the charge holding portion MEM in a plan view.
  • the internal gate PY2 is arranged inside the photodiode PD in a plan view and is arranged adjacent to the transfer transistor TY.
  • the internal gate PY1 is arranged inside the photodiode PD in a plan view, and is arranged adjacent to the internal gate PY2.
  • the transfer transistor TY is arranged between the photodiode PD and the charge holding unit MEM in a plan view.
  • a discharge transistor OFG is formed between the discharge floating diffusion OFD and the photodiode PD in a plan view. Further, an internal gate PY2 is arranged at a position adjacent to the discharge transistor OFG in a plan view.
  • FIGS. 14 to 15L is a timing chart showing the operation of each part in the pixel drive process according to the second embodiment of the present disclosure
  • FIGS. 15A to 15L are the second embodiments of the first embodiment of the present disclosure. It is a figure which shows the transition of the potential diagram in the said light receiving pixel 11.
  • FIGS. 15A to 15F described below show the potential states of the photodiode PD, the exhaust floating diffusion OFD, and the potential barrier PB3 located between them.
  • the photodiode PD is covered by the first region PD1 not covered by the internal gates PY1 and PY2, the second region PD2 covered by the internal gate PY1, and the internal gate PY2. It has a third region PD3 that is used.
  • the potential of the first region PD1 is designed to gradually increase as it approaches the second region PD2, and the potential of the second region PD2 is designed to gradually increase as it approaches the third region PD3. .. Further, the potential of the third region PD3 is designed to gradually become deeper as it approaches the potential barrier PB3.
  • the depth of the overall potential of the first region PD1 is substantially equal to the depth of the overall potential of the second region PD2 and the third region PD3. It is designed.
  • an emission transistor OFG is arranged between the third region PD3 of the photodiode PD and the emission floating diffusion OFD (that is, the potential barrier PB3).
  • FIG. 15A is a potential diagram in the light receiving pixel 11 at time T20 in FIG.
  • the internal gates PY1 and PY2 and the emission transistor OFG are all in the off state. Further, at the time of time T20, electric charges are accumulated in the photodiode PD due to the light incident on the photodiode PD.
  • the system control circuit 24 (see FIG. 1) performs the PD reset process from the time T21. First, the system control circuit 24 changes the discharge transistor OFG from the off state to the on state at time T21. At time T21, the internal gates PY1 and PY2 are maintained in the off state.
  • the potential of the potential barrier PB3 becomes deeper than the potential of the third region PD3 of the photodiode PD, so that the charge accumulated in the third region PD3 is transferred to the discharge floating diffusion OFD. (Ie, discharged).
  • the system control circuit 24 changes the internal gates PY1 and PY2 from the off state to the on state at the time T22 when a given time has elapsed from the time T21.
  • the discharge transistor OFG is maintained in the ON state.
  • the potentials of the second region PD2 and the third region PD3 become deeper than the potentials of the first region PD1 and the potential barrier PB3, so that the charge accumulated in the first region PD1 becomes the first. It is transferred to the two-region PD2 and the third region PD3.
  • the system control circuit 24 changes the internal gate PY1 from the on state to the off state at the time T23 when a given time has elapsed from the time T22.
  • the internal gate PY2 and the discharge transistor OFG are maintained in the ON state.
  • the potential of the second region PD2 becomes shallower than the potential of the third region PD3, so that the electric charge accumulated in the second region PD2 is transferred to the third region PD3.
  • the system control circuit 24 changes the internal gate PY2 from the on state to the off state at the time T24 when a given time has elapsed from the time T23.
  • the discharge transistor OFG is maintained in the on state, and the internal gate PY1 is maintained in the off state.
  • the potential of the third region PD3 becomes shallower than the potential of the potential barrier PB3, so that the electric charge accumulated in the third region PD3 is transferred (that is, discharged) to the discharged floating diffusion OFD. Will be done.
  • the system control circuit 24 changes the emission transistor OFG from the on state to the off state at the time T25 when a given time has elapsed from the time T24.
  • the potentials of the second region PD2, the third region PD3, and the potential barrier PB3 return to the preset depths.
  • the system control circuit 24 performs a process of resetting the charge holding unit MEM and the floating diffusion FD, but the description of the process will be omitted.
  • the system control circuit 24 performs the charge accumulation process from the time T25 to the time T26 when the given exposure time elapses.
  • FIG. 15G is a potential diagram in the light receiving pixel 11 that carries out the charge storage process of the second modification. As shown in FIG. 15G, in the charge storage process of the second modification, the internal gates PY1, PY2, TX, and the transfer transistors TY and TRG are all in the off state.
  • the system control circuit 24 can store the electric charge generated by photoelectric conversion of the light incident on the photodiode PD in the photodiode PD.
  • the system control circuit 24 changes the internal gates PY1, PY2, TX and the transfer transistor TY from the off state to the on state at the time T26 when the given exposure time has elapsed from the time T25. do.
  • the transfer transistor TRG is maintained in the off state.
  • the potentials of the second region PD2, the third region PD3, and the first region M1 become deeper than the potentials of the first region PD1 and the potential barrier PB1. Therefore, the electric charge stored in the photodiode PD is transferred to the second region PD2, the third region PD3, and the first region M1.
  • the system control circuit 24 changes the internal gate PY1 from the on state to the off state at the time T27 when a given time has elapsed from the time T26.
  • the internal gates PY2, TX and the transfer transistor TY are maintained in the on state, and the transfer transistor TRG is maintained in the off state.
  • the potential of the second region PD2 becomes shallower than the potential of the third region PD3, so that the charge accumulated in the second region PD2 becomes the third region PD3 and the charge holding unit MEM. Transferred to.
  • the system control circuit 24 changes the internal gate PY2 from the on state to the off state at the time T28 when a given time has elapsed from the time T27.
  • the internal gate TX and the transfer transistor TY are maintained in the on state, and the internal gate PY1 and the transfer transistor TRG are maintained in the off state.
  • the potential of the third region PD3 becomes shallower than the potential of the potential barrier PB1, so that the charge accumulated in the third region PD3 is transferred to the potential barrier PB1 and the charge holding unit MEM. Will be done.
  • the system control circuit 24 changes the transfer transistor TY from the on state to the off state at the time T29 when a given time has elapsed from the time T28.
  • the internal gate TX is maintained in the on state, and the internal gates PY1 and PY2 and the transfer transistor TRG are maintained in the off state.
  • the potential of the potential barrier PB1 becomes shallower than the potential of the charge holding unit MEM, so that the charge accumulated in the potential barrier PB1 is transferred to the charge holding unit MEM.
  • the system control circuit 24 changes the internal gate TX from the on state to the off state at the time T30 when a given time has elapsed from the time T29.
  • the potential of the second region M2 returns to the preset depth.
  • FIG. 16 is a diagram showing an example of a planar configuration of a light receiving pixel 11 according to a modification 3 of the first embodiment of the present disclosure.
  • the charge accumulated in the photodiode PD can be transferred to the charge holding unit MEM more smoothly.
  • FIG. 17 is a diagram showing an example of the circuit configuration of the light receiving pixel 11 and the readout circuit 12 according to the second embodiment of the present disclosure. In the example of FIG. 17, a case where one light receiving pixel 11 is assigned to one readout circuit 12 is shown.
  • the light receiving pixel 11 has a photodiode PD, a transfer transistor TRG, a floating diffusion FD, an emission transistor OFG, and an internal gate PY.
  • the light receiving pixel 11 according to the second embodiment has a charge holding unit MEM and a portion (transfer) related to the charge holding unit MEM as compared with the light receiving pixel 11 according to the first embodiment shown in FIG. Transistor TY, internal gate TX) are not provided. Therefore, in the following, the parts different from the first embodiment will be mainly described.
  • the cathode PDc of the photodiode PD is electrically connected to the source of the transfer transistor TRG, and the anode PDa of the photodiode PD is electrically connected to the reference potential line (eg, ground GND).
  • the reference potential line eg, ground GND
  • the transfer transistor TRG is connected between the photodiode PD and the floating diffusion FD.
  • the transfer transistor TRG transfers the charge held in the photodiode PD to the floating diffusion FD according to the control signal applied to the gate.
  • the transfer transistor TRG when the transfer transistor TRG is turned on, the electric charge held in the photodiode PD is transferred to the floating diffusion FD via the transfer transistor TRG.
  • the drain of the transfer transistor TRG is electrically connected to the floating diffusion FD, and the gate of the transfer transistor TRG is connected to the pixel drive line HSL.
  • the floating diffusion FD is a floating diffusion region that temporarily holds the electric charge output from the photodiode PD via the transfer transistor TRG.
  • the floating diffusion FD is connected to, for example, the reset transistor RST and is connected to the vertical signal line VSL via the amplification transistor AMP and the selection transistor SEL.
  • the internal gate PY controls the potential of a part of the photodiode PD according to the control signal applied to the gate. Specifically, when the internal gate PY is turned on, the internal gate PY deepens the potential of the region adjacent to the transfer transistor TRG inside the photodiode PD.
  • the internal gate PY when the internal gate PY is turned off, the internal gate PY shallows the potential of the region adjacent to the transfer transistor TRG inside the photodiode PD.
  • the reset transistor RST is connected between the floating diffusion FD and the power line VDD.
  • the reset transistor RST discharges the electric charge accumulated in the floating diffusion FD according to the control signal applied to the gate, and initializes (reset) the floating diffusion FD.
  • the reset transistor RST when the reset transistor RST is turned on, the potential of the floating diffusion FD is reset to the potential level of the power line VDD. That is, when the reset transistor RST is turned on, the floating diffusion FD is initialized.
  • FIG. 18 is a diagram showing an example of a planar configuration of the light receiving pixel 11 according to the second embodiment of the present disclosure
  • FIG. 19 is a cross-sectional view taken along the line EE shown in FIG. 18
  • FIG. 20 is a cross-sectional view taken along the line EE.
  • FIG. 18 is a cross-sectional view taken along the line FF shown in FIG. It should be noted that FIGS. 18 to 20 are schematic views and are not necessarily exactly illustrated.
  • the internal gate PY is provided on the surface of the semiconductor substrate 30 and is composed of a gate electrode 41 and a gate insulating film 42.
  • the gate of the transfer transistor TRG is provided on the surface of the semiconductor substrate 30, and is composed of a gate electrode 47 and a gate insulating film 48.
  • light is incident from the back surface side of the semiconductor substrate 30.
  • the internal gate PY is arranged inside the photodiode PD in a plan view and is arranged adjacent to the transfer transistor TRG.
  • a floating diffusion FD, an exhaust floating diffusion OFD, and a read circuit 12 are formed around the region including the photodiode PD in a plan view.
  • a transfer transistor TRG is formed between the floating diffusion FD and the photodiode PD in a plan view.
  • a discharge transistor OFG is formed between the discharge floating diffusion OFD and the photodiode PD in a plan view. Further, an internal gate PY is arranged at a position adjacent to the discharge transistor OFG in a plan view.
  • FIGS. 21 to 22D are timing chart showing the operation of each part in the pixel drive process according to the second embodiment of the present disclosure
  • FIGS. 22A to 22D are potential diagrams in the light receiving pixel 11 according to the second embodiment of the present disclosure. It is a figure which shows the transition of.
  • the system control circuit 24 (see FIG. 1) performs the PD reset process from the time T41 to the time T44. Since the PD reset process is the same process as the PD reset process of the first embodiment shown in FIGS. 7A to 7E, detailed description thereof will be omitted.
  • system control circuit 24 performs a process of resetting the floating diffusion FD, but the description of such process will be omitted.
  • the system control circuit 24 carries out the charge accumulation process from the time T44 to the time T45 when the given exposure time elapses.
  • the photodiode PD has a first region PD1 not covered by the internal gate PY and a second region PD2 covered by the internal gate PY.
  • the potential of the first region PD1 is designed to gradually increase as it approaches the second region PD2, and the potential of the second region PD2 is designed to gradually increase as it approaches the potential barrier PB4.
  • the potential barrier PB4 is a potential barrier located between the photodiode PD and the floating diffusion FD. Further, a transfer transistor TRG is arranged between the photodiode PD and the floating diffusion FD (that is, the potential barrier PB4).
  • FIG. 22A is a potential diagram in the light receiving pixel 11 that carries out the charge storage process of the second embodiment. As shown in FIG. 22A, in the charge storage process of the second embodiment, both the internal gate PY1 and the transfer transistor TRG are in the off state.
  • the system control circuit 24 can store the electric charge generated by photoelectric conversion of the light incident on the photodiode PD in the photodiode PD.
  • the system control circuit 24 changes the internal gate PY and the transfer transistor TRG from the off state to the on state at the time T45 when the given exposure time has elapsed from the time T44.
  • the potential of the second region PD2 and the potential barrier PB4 becomes deeper than the potential of the first region PD1. Therefore, the charge stored in the photodiode PD is transferred to the second region PD2 and the floating diffusion FD.
  • the system control circuit 24 changes the internal gate PY from the on state to the off state at the time T46 when a given time has elapsed from the time T45.
  • the transfer transistor TRG is maintained in the ON state.
  • the potential of the second region PD2 becomes shallower than the potential of the potential barrier PB4, so that the charge accumulated in the second region PD2 is transferred to the potential barrier PB4 and the floating diffusion FD. It is.
  • the system control circuit 24 changes the transfer transistor TRG from the on state to the off state at the time T47 when a given time has elapsed from the time T46.
  • the internal gate PY is maintained in the off state.
  • the potential of the potential barrier PB4 becomes shallower than the potential of the floating diffusion FD, so that the electric charge accumulated in the potential barrier PB4 is transferred to the floating diffusion FD.
  • the system control circuit 24 changes the selection transistor SEL (see FIG. 2) to the ON state.
  • a pixel signal with a signal level corresponding to the potential of the floating diffusion FD is generated by the amplification transistor AMP (see FIG. 2), and the generated pixel signal is passed through the selection transistor SEL to the vertical signal line VSL (see FIG. 2). Is output to.
  • an internal gate PY that deepens the potential of the second region PD2 on the downstream side in the photodiode PD is provided as in the first embodiment described above.
  • the potential of the first region PD1 of the photodiode PD can be deeply designed. Therefore, according to the second embodiment, the saturated charge amount of the photodiode PD can be improved.
  • the internal gate PY is arranged at a position adjacent to the transfer transistor TRG in a plan view.
  • the system control circuit 24 smoothly transfers the electric charge stored in the photodiode PD to the floating diffusion FD via the second region PD2 and the potential barrier PB4. Can be done.
  • the internal gate PY is arranged at a position adjacent to the discharge transistor OFG in a plan view.
  • the system control circuit 24 can smoothly discharge the electric charge remaining in the photodiode PD from the discharge floating diffusion OFD as in the first embodiment.
  • FIGS. 23A to 23D are views showing an example of a manufacturing process of the light receiving pixel 11 according to the first embodiment of the present disclosure.
  • the p-well layer 32 is formed on the surface of the N-type semiconductor substrate 30.
  • the p-well layer 32 can be formed, for example, by ion-implanting a p-type impurity (acceptor).
  • the n-type semiconductor regions 33 and 35 and the p-type semiconductor regions 34 and 36 are formed in the p-well layer 32.
  • the n-type semiconductor regions 33 and 35 can be formed, for example, by ion-implanting an n-type impurity (donor).
  • the p-type semiconductor regions 34 and 36 can be formed, for example, by ion-implanting a p-type impurity (acceptor).
  • gate electrodes 41, 43, 45, 47, 49 and gate insulating films 42, 44, 46, 48, 50 are formed on the surface of the semiconductor substrate 30.
  • the gate electrodes 41, 43, 45, 47, 49 and the gate insulating films 42, 44, 46, 48, 50 can be formed, for example, by forming a silicon oxide film and a polysilicon film and then performing an etching treatment.
  • n-type semiconductor regions 37 and 38 are formed on the surface of the semiconductor substrate 30.
  • the n-type semiconductor regions 37 and 38 can be formed, for example, by ion-implanting an n-type impurity (donor).
  • a wiring layer is formed on the front surface of the semiconductor substrate 30, the wiring boards are joined, and the back surface of the semiconductor substrate 30 is ground to a given thickness. Then, a light-shielding wall, a negative fixed charge film, a flat film, and the like are formed from the back surface side of the semiconductor substrate 30, and an OCL (on-chip lens) is formed for each pixel, thereby according to the first embodiment.
  • the light receiving pixel 11 is completed.
  • FIG. 24 is a flowchart showing a processing procedure of the pixel drive processing according to the first embodiment of the present disclosure.
  • the system control circuit 24 performs a PD reset process for resetting the photodiode PD (step S101).
  • the system control circuit 24 performs a charge storage process for accumulating the electric charge generated by photoelectric conversion of the incident light in the reset photodiode PD (step S102).
  • the internal gate PY is controlled to the ON state in the step S102. Thereby, the saturated charge amount of the photodiode PD can be further improved.
  • the system control circuit 24 carries out a charge transfer process of transferring the charge stored in the photodiode PD to the charge holding unit MEM (step S103).
  • the internal gate PY is controlled to the ON state in the step S103.
  • the saturated charge amount of the photodiode PD can be improved.
  • the system control circuit 24 performs an FD reset process for resetting the floating diffusion FD (step S104). Then, the system control circuit 24 carries out an FD charge transfer process of transferring the charge accumulated in the charge holding unit MEM to the floating diffusion FD (step S105). A series of pixel drive processing is completed.
  • the solid-state image sensor 1 includes a photoelectric conversion unit (photodiode PD), a transfer transistor TY (TRG), and an internal gate PY (PY1, PY2).
  • the photoelectric conversion unit (photodiode PD) photoelectrically converts the incident light.
  • the transfer transistor TY (TRG) transfers the electric charge generated by the photoelectric conversion unit (photodiode PD).
  • the internal gates PY (PY1, PY2) are arranged inside the photoelectric conversion unit (photodiode PD) adjacent to the transfer transistor TY (TRG), and have potential in at least a part of the photoelectric conversion unit (photodiode PD). To deepen.
  • the solid-state image sensor 1 further includes a charge holding unit MEM and a floating diffusion FD.
  • the charge holding unit MEM holds the charge transferred from the photoelectric conversion unit (photodiode PD).
  • the floating diffusion FD holds the charge transferred from the charge holding unit MEM.
  • the transfer transistor TY transfers the charge generated by the photoelectric conversion unit (photodiode PD) to the charge holding unit MEM.
  • the solid-state image sensor 1 further includes another internal gate (internal gate TX).
  • Another internal gate is placed adjacent to the transfer transistor TY inside the charge holding MEM to deepen the potential of at least a portion of the charge holding MEM.
  • the charge accumulated in the charge holding unit MEM can be smoothly transferred to the floating diffusion FD via the second region M2 and the potential barrier PB2.
  • the solid-state image sensor 1 further includes an emission transistor OFG that discharges the charge remaining in the photoelectric conversion unit (photodiode PD). Further, the internal gate PY (PY2) is arranged adjacent to the emission transistor OFG.
  • the electric charge remaining in the photodiode PD can be smoothly discharged from the discharge floating diffusion OFD via the second region PD2 and the potential barrier PB3.
  • a plurality of internal gates are provided (internal gates PY1 and PY2). Further, the plurality of internal gates PY1 and PY2 each deepen the potential of the region adjacent to each other in the photoelectric conversion unit (photodiode PD).
  • the internal gate PYs deepen the potential of at least a part of the region in the photoelectric conversion unit (photodiode PD) during the charge transfer period.
  • the charge accumulated in the photodiode PD can be smoothly transferred to the charge holding unit MEM or the floating diffusion FD.
  • the internal gates PY deepen the potential of at least a part of the region in the photoelectric conversion unit (photodiode PD) during the charge storage period and the charge transfer period. do.
  • control method of the solid-state image sensor 1 includes a charge storage step (step S102) and a charge transfer step (step S103).
  • the charge storage step (step S102) the charge generated by the photoelectric conversion unit (photodiode PD) due to the incident light is stored in the photoelectric conversion unit (photodiode PD).
  • the charge transfer step (step S103) the charge stored in the photoelectric conversion unit (photodiode PD) is transferred by operating the transfer transistor TY (TRG).
  • the charge transfer step (step S103) includes a step of deepening the potential of the region adjacent to the transfer transistor TY (TRG) in the photoelectric conversion unit (photodiode PD).
  • the charge storage step (step S102) is a step of deepening the potential of the region adjacent to the transfer transistor TY (TRG) in the photoelectric conversion unit (photodiode PD). including.
  • the present disclosure is not limited to application to a solid-state image sensor. That is, the present disclosure relates to all electronic devices having a solid-state image sensor, such as a camera module, an image pickup device, a portable terminal device having an image pickup function, or a copier using a solid-state image sensor for an image reading unit, in addition to the solid-state image sensor. Is applicable.
  • Examples of such an image pickup device include a digital still camera and a video camera. Further, examples of the mobile terminal device having such an image pickup function include smartphones and tablet terminals.
  • FIG. 25 is a block diagram showing a configuration example of an image pickup device as an electronic device 1000 to which the technique according to the present disclosure is applied.
  • the electronic device 1000 of FIG. 25 is, for example, an electronic device such as an image pickup device such as a digital still camera or a video camera, or a mobile terminal device such as a smartphone or a tablet terminal.
  • the electronic device 1000 includes a lens group 1001, a solid-state image sensor 1002, a DSP circuit 1003, a frame memory 1004, a display unit 1005, a recording unit 1006, an operation unit 1007, and a power supply unit 1008. It is composed.
  • the DSP circuit 1003, the frame memory 1004, the display unit 1005, the recording unit 1006, the operation unit 1007, and the power supply unit 1008 are connected to each other via the bus line 1009.
  • the lens group 1001 captures incident light (image light) from the subject and forms an image on the image pickup surface of the solid-state image pickup device 1002.
  • the solid-state image sensor 1002 corresponds to the solid-state image sensor 1 according to each of the above-described embodiments, and converts the amount of incident light imaged on the image pickup surface by the lens group 1001 into an electric signal in pixel units to obtain a pixel signal. Output.
  • the DSP circuit 1003 is a camera signal processing circuit that processes a signal supplied from the solid-state image sensor 1002.
  • the frame memory 1004 temporarily holds the image data processed by the DSP circuit 1003 in frame units.
  • the display unit 1005 comprises a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the solid-state image sensor 1002.
  • the recording unit 1006 records image data of a moving image or a still image captured by the solid-state image sensor 1002 on a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 1007 issues operation commands for various functions of the electronic device 1000 according to the operation by the user.
  • the power supply unit 1008 appropriately supplies various power sources that serve as operating power sources for the DSP circuit 1003, the frame memory 1004, the display unit 1005, the recording unit 1006, and the operation unit 1007.
  • the saturated charge amount of the photodiode PD can be improved by applying the solid-state image sensor 1 of each of the above-described embodiments as the solid-state image sensor 1002.
  • each transistor or each internal gate is controlled between two levels of an on state and an off state, but each transistor or each internal gate has three or more levels. It may be controlled between.
  • the present technology can also have the following configurations.
  • a photoelectric conversion unit that photoelectrically converts incident light A transfer transistor that transfers the electric charge generated by the photoelectric conversion unit, and An internal gate arranged inside the photoelectric conversion unit adjacent to the transfer transistor and deepening the potential of at least a part of the region in the photoelectric conversion unit.
  • a solid-state image sensor A charge holding unit that holds the charge transferred from the photoelectric conversion unit, and a charge holding unit. Floating diffusion that holds the charge transferred from the charge holding unit, and Further prepare The solid-state image pickup device according to (1), wherein the transfer transistor transfers the charge generated by the photoelectric conversion unit to the charge holding unit.
  • the solid-state imaging device further comprising another internal gate that is arranged adjacent to the transfer transistor inside the charge holding portion and further includes another internal gate that deepens the potential of at least a part of the region of the charge holding portion.
  • a discharge transistor for discharging the charge remaining in the photoelectric conversion unit is further provided.
  • the solid-state image pickup device according to any one of (1) to (3), wherein the internal gate is arranged adjacent to the emission transistor.
  • a plurality of the internal gates are provided.
  • the solid-state image pickup device according to any one of (1) to (4), wherein the plurality of internal gates deepen the potential of regions adjacent to each other in the photoelectric conversion unit.
  • the solid-state image sensor is A photoelectric conversion unit that photoelectrically converts incident light, A transfer transistor that transfers the electric charge generated by the photoelectric conversion unit, and An electronic device having an internal gate arranged inside the photoelectric conversion unit adjacent to the transfer transistor and deepening the potential of at least a part of the region in the photoelectric conversion unit.
  • the solid-state image sensor is A charge holding unit that holds the charge transferred from the photoelectric conversion unit, and a charge holding unit. Floating diffusion that holds the charge transferred from the charge holding unit, and Have more The electronic device according to (8), wherein the transfer transistor transfers the charge generated by the photoelectric conversion unit to the charge holding unit.
  • the solid-state image sensor is arranged inside the charge holding portion adjacent to the transfer transistor and further has another internal gate that deepens the potential of at least a part of the region in the charge holding portion.
  • the listed electronic device (11)
  • the solid-state image sensor further includes an discharge transistor that discharges the charge remaining in the photoelectric conversion unit.
  • a plurality of the internal gates are provided.
  • the electronic device according to any one of (8) to (11), wherein the plurality of internal gates deepen the potential of regions adjacent to each other in the photoelectric conversion unit.
  • the charge transfer step is a control method for a solid-state image pickup device, which comprises a step of deepening the potential of a region adjacent to the transfer transistor in the photoelectric conversion unit.
  • Solid-state image sensor 10 Pixel array unit 11 Light receiving pixel FD Floating diffusion MEM Charge holding unit M1 First region M2 Second region OFG Ejection transistor OFD Emission floating diffusion PB1 to PB3 Potential barrier PD photodiode (example of photoelectric conversion unit) PD1 1st area PD2 2nd area PY, PY1, PY2 Internal gate TX Internal gate (an example of another internal gate) TY, TRG transfer transistor

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Abstract

本開示に係る固体撮像素子（１）は、光電変換部と、転送トランジスタ（ＴＹ）と、内部ゲート（ＰＹ）とを備える。光電変換部は、入射光を光電変換する。転送トランジスタ（ＴＹ）は、光電変換部で生成された電荷を転送する。内部ゲート（ＰＹ）は、光電変換部の内部で転送トランジスタ（ＴＹ）に隣接して配置され、光電変換部における少なくとも一部の領域のポテンシャルを深くする。

Description

固体撮像素子、電子機器および固体撮像素子の制御方法
　本開示は、固体撮像素子、電子機器および固体撮像素子の制御方法に関する。
　近年、カメラのイメージセンサなどに用いられる固体撮像素子において、光電変換部の飽和電荷量をより多く確保できるようにする構造が提案されている（たとえば、特許文献１参照）。
特開２０１１－１９９８１６号公報
　しかしながら、上述した従来技術では、光電変換部の飽和電荷量を向上させるうえで更なる改善の余地があった。
　そこで、本開示では、光電変換部の飽和電荷量を向上させることができる固体撮像素子、電子機器および固体撮像素子の制御方法を提案する。
　本開示によれば、固体撮像素子が提供される。固体撮像素子は、光電変換部と、転送トランジスタと、内部ゲートとを備える。光電変換部は、入射光を光電変換する。転送トランジスタは、前記光電変換部で生成された電荷を転送する。内部ゲートは、前記光電変換部の内側で前記転送トランジスタに隣接して配置され、前記光電変換部における少なくとも一部の領域のポテンシャルを深くする。
本開示の各実施形態に係る固体撮像素子の概略構成例を示すシステム構成図である。 本開示の第１実施形態に係る受光画素および読み出し回路の回路構成の一例を示す図である。 本開示の第１実施形態に係る受光画素の平面構成の一例を示す図である。 図３に示すＡ－Ａ線の矢視断面図である。 図３に示すＢ－Ｂ線の矢視断面図である。 本開示の第１実施形態に係る画素駆動処理における各部の動作を示すタイミングチャートである。 本開示の第１実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態の変形例１に係る画素駆動処理における各部の動作を示すタイミングチャートである。 本開示の第１実施形態の変形例１に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態の変形例１に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態の変形例２に係る受光画素１１および読み出し回路１２の回路構成の一例を示す図である。 本開示の第１実施形態の変形例２に係る受光画素の平面構成の一例を示す図である。 図１１に示すＣ－Ｃ線の矢視断面図である。 図１１に示すＤ－Ｄ線の矢視断面図である。 本開示の第１実施形態の変形例２に係る画素駆動処理における各部の動作を示すタイミングチャートである。 本開示の第１実施形態の変形例２に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態の変形例２に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態の変形例２に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態の変形例２に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態の変形例２に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態の変形例２に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態の変形例２に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態の変形例２に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態の変形例２に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態の変形例２に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態の変形例２に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態の変形例２に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態の変形例３に係る受光画素の平面構成の一例を示す図である。 本開示の第２実施形態に係る受光画素および読み出し回路の回路構成の一例を示す図である。 本開示の第２実施形態に係る受光画素の平面構成の一例を示す図である。 図１８に示すＥ－Ｅ線の矢視断面図である。 図１８に示すＦ－Ｆ線の矢視断面図である。 本開示の第２実施形態に係る画素駆動処理における各部の動作を示すタイミングチャートである。 本開示の第２実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第２実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第２実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第２実施形態に係る受光画素内のポテンシャルダイアグラムの推移を示す図である。 本開示の第１実施形態に係る受光画素１１の製造工程の一例を示す図である。 本開示の第１実施形態に係る受光画素１１の製造工程の一例を示す図である。 本開示の第１実施形態に係る受光画素１１の製造工程の一例を示す図である。 本開示の第１実施形態に係る受光画素１１の製造工程の一例を示す図である。 本開示の第１実施形態に係る画素駆動処理の処理手順を示すフローチャートである。 本開示に係る技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
　以下に、本開示の各実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　近年、カメラのイメージセンサなどに用いられる固体撮像素子において、光電変換部の飽和電荷量をより多く確保できるようにする構造が提案されている。
　しかしながら、受光画素の面内で光電変換部と電荷保持部とが分割された、いわゆるグローバルシャッタ方式の固体撮像素子のように、光電変換部の面積自体が小さい固体撮像素子では、光電変換部の飽和電荷量が減少する場合があった。
　そして、光電変換部の飽和電荷量が減少することにより、固体撮像素子のダイナミックレンジが縮小してしまう恐れがあった。
　そこで、上述の問題点を克服し、光電変換部の飽和電荷量を向上させることができる技術の実現が期待されている。
［固体撮像素子の構成］
　最初に、各実施形態に係る固体撮像素子１の構成について、図１を参照しながら説明する。図１は、本開示の各実施形態に係る固体撮像素子１の概略構成例を示すシステム構成図である。
　図１に示すように、各実施形態に係る固体撮像素子１は、画素アレイ部１０と、ロジック回路２０とを備える。画素アレイ部１０は、複数の受光画素１１と、複数の読み出し回路１２（図２参照）とを有する。
　受光画素１１は、光電変換を行って受光量に応じた電荷を出力する。複数の受光画素１１は、画素アレイ部１０において、行列状に配置される。なお、以降の説明では、受光画素１１を単に「画素」、「単位画素」とも呼称する。
　読み出し回路１２は、受光画素１１から出力された電荷に基づく画素信号を出力する。複数の読み出し回路１２は、たとえば、画素アレイ部１０において、１つの受光画素１１ごとに１つずつ設けられる。なお、複数の読み出し回路１２は、画素アレイ部１０において、複数の受光画素１１ごとに１つずつ設けられていてもよい。
　画素アレイ部１０とロジック回路２０との間には、複数の画素駆動線ＨＳＬと、複数のデータ出力線ＶＳＬとが接続される。画素駆動線ＨＳＬは、受光画素１１に蓄積された電荷の出力を制御する制御信号が印加される配線であり、たとえば、行方向に延在している。
　データ出力線ＶＳＬは、各読み出し回路１２から出力された画素信号をロジック回路２０に出力する配線であり、たとえば、列方向に延在している。
　ロジック回路２０は、たとえば、垂直駆動回路２１と、カラム信号処理回路２２と、水平駆動回路２３と、システム制御回路２４とを有する。ロジック回路２０は、受光画素１１ごとの出力電圧を外部機器に出力することにより、外部機器に画像データを提供する。
　垂直駆動回路２１は、たとえば、複数の受光画素１１を所定の単位画素行ごとに順に選択する。「所定の単位画素行」とは、同一アドレスで画素選択可能な画素行を指している。たとえば、１つの読み出し回路１２に１つの受光画素１１が割り当てられている場合、「所定の単位画素行」とは、１画素行を指している。
　また、たとえば、複数の受光画素１１が１つの読み出し回路１２を共有し、この読み出し回路１２を共有する複数の受光画素１１のレイアウトが２画素行×ｎ画素列（ｎは１以上の整数）となっている場合には、「所定の単位画素行」とは、２画素行を指している。
　また、たとえば、読み出し回路１２を共有する複数の受光画素１１のレイアウトが４画素行×ｎ画素列（ｎは１以上の整数）となっている場合には、「所定の単位画素行」とは、４画素行を指している。
　垂直駆動回路２１は、画素駆動線ＨＳＬを介して、各受光画素１１内の転送トランジスタＴＹ、ＴＲＧ、排出トランジスタＯＦＧおよび内部ゲートＰＹ、ＴＸ（すべて図２参照）などを制御する。さらに、垂直駆動回路２１は、画素駆動線ＨＳＬを介して、各読み出し回路１２内のリセットトランジスタＲＳＴおよび選択トランジスタＳＥＬ（すべて図２参照）などを制御する。
　カラム信号処理回路２２は、たとえば、垂直駆動回路２１によって選択された行の各受光画素１１から出力される画素信号に対して、相関二重サンプリング（Correlated　Double　Sampling：ＣＤＳ）処理を施す。カラム信号処理回路２２は、たとえば、このＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各受光画素１１の受光量に応じた画素データを保持する。
　カラム信号処理回路２２は、たとえば、データ出力線ＶＳＬごとにカラム信号処理部を有する。カラム信号処理部は、たとえば、シングルスロープＡ／Ｄ変換器を含む。このシングルスロープＡ／Ｄ変換器は、たとえば、比較器およびカウンタ回路を含んで構成されている。
　水平駆動回路２３は、たとえば、カラム信号処理回路２２に保持されている画素データを順次、外部に出力する。システム制御回路２４は、たとえば、ロジック回路２０内の各ブロック（垂直駆動回路２１、カラム信号処理回路２２および水平駆動回路２３）の駆動を制御する。
［回路構成］
　つづいて、第１実施形態に係る受光画素１１および読み出し回路１２の回路構成について、図２を参照しながら説明する。図２は、本開示の第１実施形態に係る受光画素１１および読み出し回路１２の回路構成の一例を示す図である。なお、図２の例では、１つの読み出し回路１２に１つの受光画素１１が割り当てられる場合が示されている。
　図２に示すように、第１実施形態に係る受光画素１１は、フォトダイオードＰＤと、転送トランジスタＴＹ、ＴＲＧと、電荷保持部ＭＥＭと、フローティングディフュージョンＦＤと、排出トランジスタＯＦＧと、内部ゲートＰＹ、ＴＸとを有する。
　フォトダイオードＰＤは、光電変換部の一例である。内部ゲートＴＸは、別の内部ゲートの一例である。転送トランジスタＴＹ、ＴＲＧおよび排出トランジスタＯＦＧは、たとえば、ＮＭＯＳ（Metal　Oxide　Semiconductor）トランジスタである。
　フォトダイオードＰＤは、受光面を介して入射した光を光電変換する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生させる。フォトダイオードＰＤは、たとえば、ＰＮ接合型の光電変換素子である。
　フォトダイオードＰＤのカソードＰＤｃは、転送トランジスタＴＹのソースに電気的に接続され、フォトダイオードＰＤのアノードＰＤａは、基準電位線（たとえばグラウンドＧＮＤ）に電気的に接続される。
　転送トランジスタＴＹは、フォトダイオードＰＤと転送トランジスタＴＲＧとの間に接続される。転送トランジスタＴＹは、ゲートに印加される制御信号に応じて、ポテンシャル障壁ＰＢ１（図７Ｆ参照）の高さを制御する。たとえば、転送トランジスタＴＹがオン状態となった場合、ポテンシャル障壁ＰＢ１の高さが低くなる（すなわち、ポテンシャル障壁ＰＢ１が深くなる）。
　一方で、転送トランジスタＴＹがオフ状態となった場合、ポテンシャル障壁ＰＢ１の高さが高くなる（すなわち、ポテンシャル障壁ＰＢ１が浅くなる）。そして、転送トランジスタＴＹがオン状態となった場合、フォトダイオードＰＤに蓄積されている電荷が、転送トランジスタＴＹを介して電荷保持部ＭＥＭに転送される。
　また、転送トランジスタＴＹは、ゲートに印加される制御信号に応じて、電荷保持部ＭＥＭにおける一部の領域のポテンシャルを制御する。具体的には、転送トランジスタＴＹがオン状態となった場合、転送トランジスタＴＹは、電荷保持部ＭＥＭにおいてポテンシャル障壁ＰＢ１に隣接する領域のポテンシャルを深くする。
　一方で、転送トランジスタＴＹがオフ状態となった場合、転送トランジスタＴＹは、電荷保持部ＭＥＭにおいてポテンシャル障壁ＰＢ１に隣接する領域のポテンシャルを浅くする。
　転送トランジスタＴＹのドレインは、転送トランジスタＴＲＧのソースに電気的に接続され、転送トランジスタＴＹのゲートは、画素駆動線ＨＳＬ（図１参照）に接続される。
　電荷保持部ＭＥＭは、フォトダイオードＰＤに蓄積された電荷を一時的に保持する領域である。電荷保持部ＭＥＭは、フォトダイオードＰＤから転送された電荷を保持する。
　転送トランジスタＴＲＧは、転送トランジスタＴＹとフローティングディフュージョンＦＤとの間に接続される。転送トランジスタＴＲＧは、ゲートに印加される制御信号に応じて、電荷保持部ＭＥＭに保持されている電荷をフローティングディフュージョンＦＤに転送する。
　たとえば、転送トランジスタＴＲＧがオン状態となった場合、電荷保持部ＭＥＭに保持されている電荷は、転送トランジスタＴＲＧを介してフローティングディフュージョンＦＤに転送される。
　転送トランジスタＴＲＧのドレインは、フローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲＧのゲートは、画素駆動線ＨＳＬに接続される。
　フローティングディフュージョンＦＤは、転送トランジスタＴＲＧを介して電荷保持部ＭＥＭから出力された電荷を一時的に保持する浮遊拡散領域である。フローティングディフュージョンＦＤは、たとえば、リセットトランジスタＲＳＴに接続されるとともに、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬを介して垂直信号線ＶＳＬに接続される。
　内部ゲートＰＹは、ゲートに印加される制御信号に応じて、フォトダイオードＰＤにおける一部の領域のポテンシャルを制御する。具体的には、内部ゲートＰＹがオン状態となった場合、内部ゲートＰＹは、フォトダイオードＰＤの内側において転送トランジスタＴＹに隣接する領域のポテンシャルを深くする。
　一方で、内部ゲートＰＹがオフ状態となった場合、内部ゲートＰＹは、フォトダイオードＰＤの内側において転送トランジスタＴＹに隣接する領域のポテンシャルを浅くする。
　内部ゲートＴＸは、ゲートに印加される制御信号に応じて、電荷保持部ＭＥＭにおける一部の領域のポテンシャルを制御する。具体的には、内部ゲートＴＸがオン状態となった場合、内部ゲートＴＸは、電荷保持部ＭＥＭの内側において転送トランジスタＴＹと転送トランジスタＴＲＧとの間の領域のポテンシャルを深くする。
　一方で、内部ゲートＴＸがオフ状態となった場合、内部ゲートＴＸは、電荷保持部ＭＥＭの内側において転送トランジスタＴＹと転送トランジスタＴＲＧとの間の領域のポテンシャルを浅くする。
　排出トランジスタＯＦＧは、フォトダイオードＰＤと電源線ＶＤＤ（排出フローティングディフュージョンＯＦＤ）との間に接続される。排出トランジスタＯＦＧは、ゲートに印加される制御信号に応じてフォトダイオードＰＤに蓄積される電荷を排出し、フォトダイオードＰＤを初期化（リセット）する。
　たとえば、排出トランジスタＯＦＧがオン状態である場合、フォトダイオードＰＤの電位が電源線ＶＤＤの電位レベルにリセットされる。すなわち、フォトダイオードＰＤの初期化が行われる。
　また、排出トランジスタＯＦＧは、たとえば、転送トランジスタＴＹと電源線ＶＤＤの間にオーバーフローパスを形成し、フォトダイオードＰＤから溢れた電荷を電源線ＶＤＤに排出する。
　排出トランジスタＯＦＧのドレインは電源線ＶＤＤに接続され、排出トランジスタＯＦＧのソースはフォトダイオードＰＤと転送トランジスタＴＹとの間に接続され、排出トランジスタＯＦＧのゲートは画素駆動線ＨＳＬに接続される。
　リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤと電源線ＶＤＤとの間に接続される。リセットトランジスタＲＳＴは、ゲートに印加される制御信号に応じて、電荷保持部ＭＥＭからフローティングディフュージョンＦＤまでの各領域に蓄積される電荷を排出し、かかる各領域を初期化（リセット）する。
　たとえば、転送トランジスタＴＲＧおよびリセットトランジスタＲＳＴがオン状態となった場合、電荷保持部ＭＥＭおよびフローティングディフュージョンＦＤの電位が電源線ＶＤＤの電位レベルにリセットされる。
　すなわち、転送トランジスタＴＲＧおよびリセットトランジスタＲＳＴがオン状態となった場合、電荷保持部ＭＥＭおよびフローティングディフュージョンＦＤの初期化が行われる。
　また、リセットトランジスタＲＳＴのみがオン状態となった場合、フローティングディフュージョンＦＤの電位が電源線ＶＤＤの電位レベルにリセットされる。すなわち、リセットトランジスタＲＳＴのみがオン状態となった場合には、フローティングディフュージョンＦＤの初期化が行われる。
　リセットトランジスタＲＳＴのドレインは電源線ＶＤＤに接続され、リセットトランジスタＲＳＴのソースはフローティングディフュージョンＦＤに接続され、リセットトランジスタＲＳＴのゲートは画素駆動線ＨＳＬに接続される。
　増幅トランジスタＡＭＰは、フォトダイオードＰＤでの光電変換によって得られる電荷を読み出すソースフォロワ回路の入力部となっている。増幅トランジスタＡＭＰは、ソースが選択トランジスタＳＥＬを介して垂直信号線ＶＳＬに接続されることから、垂直信号線ＶＳＬの一端に接続される定電流源とソースフォロワ回路を構成する。
　増幅トランジスタＡＭＰは、フォトダイオードＰＤでの光電変換によって得られる電荷を画素信号に変換し、選択トランジスタＳＥＬを介して垂直信号線ＶＳＬに出力する。
　増幅トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、増幅トランジスタＡＭＰのドレインは電源線ＶＤＤに接続され、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続される。
　選択トランジスタＳＥＬは、ゲートに印加される制御信号に応じて、増幅トランジスタＡＭＰから出力される画素信号の垂直信号線ＶＳＬへの出力を制御する。選択トランジスタＳＥＬは、制御信号がオンすると導通状態となり、選択トランジスタＳＥＬに連結された受光画素１１が選択状態となる。
　そして、受光画素１１が選択状態になると、増幅トランジスタＡＭＰから出力される画素信号が垂直信号線ＶＳＬを介してカラム信号処理回路２２（図１参照）に読み出される。
　選択トランジスタＳＥＬのドレインは増幅トランジスタＡＭＰのソースに接続され、選択トランジスタＳＥＬのソースは垂直信号線ＶＳＬに接続され、選択トランジスタＳＥＬのゲートは画素駆動線ＨＳＬに接続される。
［受光画素の構成］
　つづいて、第１実施形態に係る受光画素１１の平面構成および断面構成について、図３～図５を参照しながら説明する。図３は、本開示の第１実施形態に係る受光画素１１の平面構成の一例を示す図であり、図４は、図３に示すＡ－Ａ線の矢視断面図であり、図５は、図３に示すＢ－Ｂ線の矢視断面図である。なお、図３～図５は模式図であり、必ずしも厳密に図示されたものではない。
　また、本開示では、不純物濃度の濃さが、「Ｐ＋」、「Ｎ－」、「Ｎ＋」、「Ｎ＋＋」といった表現で示されている。「Ｐ＋」と記載された箇所では、たとえば、ｐ型不純物（アクセプタ）の濃度が１×１０１６ｃｍ－３～５×１０１８ｃｍ－３の範囲となっている。
　また、「Ｎ＋」は、「Ｎ－」よりもｎ型不純物（ドナー）の濃度が高いことを示し、「Ｎ＋＋」は「Ｎ＋」よりもｎ型不純物（ドナー）の濃度が高いことを示している。「Ｎ－」と記載された箇所では、たとえば、ｎ型不純物（ドナー）の濃度が１×１０１６ｃｍ－３～５×１０１８ｃｍ－３の範囲となっている。
　図４などに示すように、受光画素１１は、半導体基板３０に形成される。半導体基板３０は、たとえば、シリコン基板である。半導体基板３０は、半導体基板３０の表面およびその近傍にｐウェル層３２を有しており、ｐウェル層３２よりも深い箇所にｎ型半導体層３１を有する。
　内部ゲートＰＹは、半導体基板３０の表面に設けられ、ゲート電極４１およびゲート絶縁膜４２で構成される。転送トランジスタＴＹのゲートは、半導体基板３０の表面に設けられ、ゲート電極４３およびゲート絶縁膜４４で構成される。
　内部ゲートＴＸは、半導体基板３０の表面に設けられ、ゲート電極４５およびゲート絶縁膜４６で構成される。転送トランジスタＴＲＧのゲートは、半導体基板３０の表面に設けられ、ゲート電極４７およびゲート絶縁膜４８で構成される。なお、第１実施形態に係る受光画素１１では、半導体基板３０の裏面側から光が入射する。
　ｐウェル層３２は、半導体基板３０の表面およびその近傍に形成されたｐ型半導体領域である。ｐウェル層３２のうち、内部ゲートＰＹと対向する箇所には、ｎ型半導体領域３３およびｐ型半導体領域３４が形成される。
　ｐ型半導体領域３４は、半導体基板３０の表面に形成され、ｎ型半導体領域３３と接している。ｎ型半導体領域３３およびｐ型半導体領域３４は、半導体基板３０の厚さ方向（法線方向）に積層されており、フォトダイオードＰＤを構成する。
　図３に示すように、フォトダイオードＰＤは、平面視で電荷保持部ＭＥＭに隣接する位置に配置される。内部ゲートＰＹは、平面視でフォトダイオードＰＤの内側に配置されるとともに、転送トランジスタＴＹに隣接して配置される。転送トランジスタＴＹは、平面視でフォトダイオードＰＤと電荷保持部ＭＥＭとの間に配置される。
　図４に示すように、ｐウェル層３２のうち、転送トランジスタＴＹのゲートおよび内部ゲートＴＸと対向する箇所には、電荷保持部ＭＥＭが形成される。
　電荷保持部ＭＥＭは、半導体基板３０の表面から所定の深さに形成される。電荷保持部ＭＥＭは、ｐウェル層３２内に形成されたｎ型半導体領域３５によって構成される。半導体基板３０の表面と電荷保持部ＭＥＭ（ｎ型半導体領域３５）との間には、ｐ型半導体領域３６が形成される。
　図３に示すように、転送トランジスタＴＹは、平面視で一部の領域が電荷保持部ＭＥＭの一部の領域と重なるように配置される。内部ゲートＴＸは、平面視で電荷保持部ＭＥＭの内側に配置されるとともに、転送トランジスタＴＹと転送トランジスタＴＲＧとの間に配置される。
　平面視でフォトダイオードＰＤおよび電荷保持部ＭＥＭを含む領域の周囲には、フローティングディフュージョンＦＤ、排出フローティングディフュージョンＯＦＤおよび読み出し回路１２が形成される。
　図４に示すように、フローティングディフュージョンＦＤは、ｐウェル層３２内に形成されたｎ型半導体領域３７によって構成される。図５に示すように、排出フローティングディフュージョンＯＦＤは、ｐウェル層３２内に形成されたｎ型半導体領域３８によって構成される。
　図３に示すように、平面視でフローティングディフュージョンＦＤと電荷保持部ＭＥＭとの間には、転送トランジスタＴＲＧが形成される。また、平面視で排出フローティングディフュージョンＯＦＤとフォトダイオードＰＤとの間には、排出トランジスタＯＦＧが形成される。また、平面視で排出トランジスタＯＦＧに隣接する位置には、内部ゲートＰＹが配置される。
［画素駆動処理の詳細］
　つづいて、第１実施形態に係る画素駆動処理の詳細について、図６～図７Ｎを参照しながら説明する。図６は、本開示の第１実施形態に係る画素駆動処理における各部の動作を示すタイミングチャートであり、図７Ａ～図７Ｎは、本開示の第１実施形態に係る受光画素１１内のポテンシャルダイアグラムの推移を示す図である。
　なお、以降で説明する図７Ａ～図７Ｅには、フォトダイオードＰＤ、排出フローティングディフュージョンＯＦＤ、およびこれらの間に位置するポテンシャル障壁ＰＢ３のポテンシャル状態が示されている。
　また、図７Ａなどに示すように、フォトダイオードＰＤは、内部ゲートＰＹに覆われていない第１領域ＰＤ１と、内部ゲートＰＹに覆われている第２領域ＰＤ２とを有する。第１領域ＰＤ１のポテンシャルは、第２領域ＰＤ２に近づくにしたがい徐々に深くなるように設計され、第２領域ＰＤ２のポテンシャルは、ポテンシャル障壁ＰＢ３に近づくにしたがい徐々に深くなるように設計される。
　さらに、第１領域ＰＤ１と第２領域ＰＤ２との間には、浅いポテンシャル障壁が設けられる。これにより、第１実施形態に係る受光画素１１では、第１領域ＰＤ１の全体的なポテンシャルの深さが、第２領域ＰＤ２の全体的なポテンシャルの深さと略同等になるように設計されている。
　また、フォトダイオードＰＤの第２領域ＰＤ２と排出フローティングディフュージョンＯＦＤとの間（すなわち、ポテンシャル障壁ＰＢ３）には、排出トランジスタＯＦＧが配置される。
　図７Ａは、図６における時間Ｔ０での受光画素１１内のポテンシャルダイアグラムである。なお、以降の図面では、理解を容易にするため、ゲートやトランジスタがオン状態の場合にはかかるゲートやトランジスタが黒塗りで示され、オフ状態の場合には白抜きで示される。すなわち、図７Ａ（時間Ｔ０）では、内部ゲートＰＹおよび排出トランジスタＯＦＧがいずれもオフ状態である。
　時間Ｔ０の時点では、フォトダイオードＰＤに入射する光に起因して、フォトダイオードＰＤに電荷が蓄積される。なお、以降の図面では、理解を容易にするため、受光画素１１内に蓄積される電荷をドット状のハッチングで示す。
　システム制御回路２４（図１参照）は、図６に示すように、時間Ｔ１からＰＤリセット処理を実施する。まず、システム制御回路２４は、時間Ｔ１で排出トランジスタＯＦＧをオフ状態からオン状態に変更する。
　これにより、図７Ｂに示すように、ポテンシャル障壁ＰＢ３のポテンシャルがフォトダイオードＰＤの第２領域ＰＤ２のポテンシャルよりも深くなることから、第２領域ＰＤ２に蓄積される電荷が、排出フローティングディフュージョンＯＦＤに転送（すなわち排出）される。
　なお、第１実施形態では、フォトダイオードＰＤの第１領域ＰＤ１と第２領域ＰＤ２との間に浅いポテンシャル障壁が存在することから、時間Ｔ１では第１領域ＰＤ１の電荷はすべて排出されない。
　次に、システム制御回路２４は、図６に示すように、時間Ｔ１から所与の時間経過した時間Ｔ２で、内部ゲートＰＹをオフ状態からオン状態に変更する。なお、時間Ｔ２において、排出トランジスタＯＦＧはオン状態が維持される。
　これにより、図７Ｃに示すように、第２領域ＰＤ２のポテンシャルが第１領域ＰＤ１およびポテンシャル障壁ＰＢ３のポテンシャルよりも深くなることから、第１領域ＰＤ１に蓄積される電荷が、第２領域ＰＤ２に転送される。
　次に、システム制御回路２４は、図６に示すように、時間Ｔ２から所与の時間経過した時間Ｔ３で、内部ゲートＰＹをオン状態からオフ状態に変更する。なお、時間Ｔ３において、排出トランジスタＯＦＧはオン状態が維持される。
　これにより、図７Ｄに示すように、第２領域ＰＤ２のポテンシャルがポテンシャル障壁ＰＢ３のポテンシャルよりも浅くなることから、第２領域ＰＤ２に蓄積される電荷が、排出フローティングディフュージョンＯＦＤに転送（すなわち排出）される。
　次に、システム制御回路２４は、図６に示すように、時間Ｔ３から所与の時間経過した時間Ｔ４で、排出トランジスタＯＦＧをオン状態からオフ状態に変更する。これにより、図７Ｅに示すように、第２領域ＰＤ２およびポテンシャル障壁ＰＢ３のポテンシャルが、あらかじめ設定された深さに戻る。
　ここまで説明した処理によって、フォトダイオードＰＤに蓄積されたすべての電荷が排出フローティングディフュージョンＯＦＤから排出され、フォトダイオードＰＤのリセット処理（ＰＤリセット処理）が完了し、フォトダイオードＰＤでの露光が開始される。
　なお、かかるＰＤリセット処理と並行して、システム制御回路２４は、電荷保持部ＭＥＭおよびフローティングディフュージョンＦＤをリセットする処理を実施するが、かかる処理の説明は省略する。
　次に、システム制御回路２４は、図６に示すように、時間Ｔ４から所与の露光時間が経過する時間Ｔ５までの間、電荷蓄積処理（露光処理）を実施する。
　なお、以降で説明する図７Ｆ～図７Ｎには、フォトダイオードＰＤ（第１領域ＰＤ１、第２領域ＰＤ２）、電荷保持部ＭＥＭおよびフローティングディフュージョンＦＤのポテンシャル状態が示されている。
　また、図７Ｆ～図７Ｎには、フォトダイオードＰＤと電荷保持部ＭＥＭとの間に位置するポテンシャル障壁ＰＢ１のポテンシャル状態も示されている。また、図７Ｆ～図７Ｎには、電荷保持部ＭＥＭとフローティングディフュージョンＦＤとの間に位置するポテンシャル障壁ＰＢ２のポテンシャル状態も示されている。
　また、図７Ｆなどに示すように、電荷保持部ＭＥＭは、転送トランジスタＴＹに覆われている第１領域Ｍ１と、内部ゲートＴＸに覆われている第２領域Ｍ２とを有する。第１領域Ｍ１のポテンシャルは、第２領域Ｍ２に近づくにしたがい徐々に深くなるように設計され、第２領域Ｍ２のポテンシャルは、ポテンシャル障壁ＰＢ２に近づくにしたがい徐々に深くなるように設計される。
　さらに、第１領域Ｍ１と第２領域Ｍ２との間には、浅いポテンシャル障壁が設けられる。これにより、第１実施形態に係る受光画素１１では、第１領域Ｍ１の全体的なポテンシャルの深さが、第２領域Ｍ２の全体的なポテンシャルの深さと略同等になるように設計されている。
　また、電荷保持部ＭＥＭの第２領域Ｍ２とフローティングディフュージョンＦＤとの間（すなわち、ポテンシャル障壁ＰＢ２）には、転送トランジスタＴＲＧが配置される。
　図７Ｆは、電荷蓄積処理を実施している受光画素１１内のポテンシャルダイアグラムである。図７Ｆに示すように、電荷蓄積処理では、内部ゲートＰＹ、ＴＸおよび転送トランジスタＴＹ、ＴＲＧがすべてオフ状態である。
　これにより、システム制御回路２４は、フォトダイオードＰＤに入射する光を光電変換することで生成された電荷を、フォトダイオードＰＤに蓄積させることができる。
　次に、システム制御回路２４は、図６に示すように、時間Ｔ４から所与の露光時間が経過した時間Ｔ５で、内部ゲートＰＹ、ＴＸおよび転送トランジスタＴＹをオフ状態からオン状態に変更する。なお、時間Ｔ５において、転送トランジスタＴＲＧはオフ状態が維持される。
　これにより、図７Ｇに示すように、第２領域ＰＤ２および第１領域Ｍ１のポテンシャルが第１領域ＰＤ１およびポテンシャル障壁ＰＢ１のポテンシャルよりも深くなるため、フォトダイオードＰＤに蓄積される電荷が、第２領域ＰＤ２と第１領域Ｍ１とに転送される。
　次に、システム制御回路２４は、図６に示すように、時間Ｔ５から所与の時間経過した時間Ｔ６で、内部ゲートＰＹをオン状態からオフ状態に変更する。なお、時間Ｔ６において、転送トランジスタＴＹおよび内部ゲートＴＸはオン状態が維持され、転送トランジスタＴＲＧはオフ状態が維持される。
　これにより、図７Ｈに示すように、第２領域ＰＤ２のポテンシャルがポテンシャル障壁ＰＢ１のポテンシャルよりも浅くなることから、第２領域ＰＤ２に蓄積される電荷が、ポテンシャル障壁ＰＢ１および電荷保持部ＭＥＭに転送される。
　次に、システム制御回路２４は、図６に示すように、時間Ｔ６から所与の時間経過した時間Ｔ７で、転送トランジスタＴＹをオン状態からオフ状態に変更する。なお、時間Ｔ７において、内部ゲートＴＸはオン状態が維持され、内部ゲートＰＹおよび転送トランジスタＴＲＧはオフ状態が維持される。
　これにより、図７Ｉに示すように、ポテンシャル障壁ＰＢ１のポテンシャルが電荷保持部ＭＥＭのポテンシャルよりも浅くなることから、ポテンシャル障壁ＰＢ１に蓄積される電荷が、電荷保持部ＭＥＭに転送される。
　次に、システム制御回路２４は、図６に示すように、時間Ｔ７から所与の時間経過した時間Ｔ８で、内部ゲートＴＸをオン状態からオフ状態に変更する。これにより、図７Ｊに示すように、第２領域Ｍ２のポテンシャルが、あらかじめ設定された深さに戻る。
　ここまで説明した処理によって、フォトダイオードＰＤに蓄積されたすべての電荷が電荷保持部ＭＥＭに転送され、フォトダイオードＰＤから電荷保持部ＭＥＭへの電荷転送処理が完了する。
　次に、システム制御回路２４は、図６に示すように、電荷転送処理が完了した時間Ｔ８よりも後の時間Ｔ９から、フローティングディフュージョンＦＤをリセットするＦＤリセット処理を実施する。
　まず、システム制御回路２４は、かかる時間Ｔ９で、リセットトランジスタＲＳＴをオフ状態からオン状態に変更する。これにより、フローティングディフュージョンＦＤに蓄積される電荷が外部に排出される。
　そして、システム制御回路２４は、時間Ｔ９から所与の時間経過した時間Ｔ１０で、リセットトランジスタＲＳＴをオン状態からオフ状態に変更する。これにより、ＦＤリセット処理が完了する。
　次に、システム制御回路２４は、ＦＤリセット処理が完了した時間Ｔ１０から、フローティングディフュージョンＦＤに電荷を転送するＦＤ電荷転送処理を実施する。
　まず、システム制御回路２４は、時間Ｔ１０から所与の時間経過した時間Ｔ１１で、転送トランジスタＴＲＧをオフ状態からオン状態に変更する。なお、時間Ｔ１１において、内部ゲートＰＹ、ＴＸおよび転送トランジスタＴＹはオフ状態が維持される。
　これにより、図７Ｋに示すように、ポテンシャル障壁ＰＢ２のポテンシャルが第２領域Ｍ２のポテンシャルよりも深くなることから、第２領域Ｍ２に蓄積される電荷が、フローティングディフュージョンＦＤに転送される。
　なお、第１実施形態では、電荷保持部ＭＥＭの第１領域Ｍ１と第２領域Ｍ２との間に浅いポテンシャル障壁が存在することから、時間Ｔ１１では第１領域Ｍ１の電荷はすべて転送されない。
　次に、システム制御回路２４は、図６に示すように、時間Ｔ１１から所与の時間経過した時間Ｔ１２で、内部ゲートＴＸをオフ状態からオン状態に変更する。なお、時間Ｔ１２において、内部ゲートＰＹおよび転送トランジスタＴＹはオフ状態が維持され、転送トランジスタＴＲＧはオン状態が維持される。
　これにより、図７Ｌに示すように、第２領域Ｍ２のポテンシャルが第１領域Ｍ１のポテンシャルよりも深くなることから、第１領域Ｍ１に蓄積される電荷が、第２領域Ｍ２に転送される。
　次に、システム制御回路２４は、図６に示すように、時間Ｔ１２から所与の時間経過した時間Ｔ１３で、内部ゲートＴＸをオン状態からオフ状態に変更する。なお、時間Ｔ１３において、内部ゲートＰＹおよび転送トランジスタＴＹはオフ状態が維持され、転送トランジスタＴＲＧはオン状態が維持される。
　これにより、図７Ｍに示すように、第２領域Ｍ２のポテンシャルがポテンシャル障壁ＰＢ２のポテンシャルよりも浅くなることから、第２領域Ｍ２に蓄積される電荷が、ポテンシャル障壁ＰＢ２に転送される。
　次に、システム制御回路２４は、図６に示すように、時間Ｔ１３から所与の時間経過した時間Ｔ１４で、転送トランジスタＴＲＧをオン状態からオフ状態に変更する。これにより、図７Ｎに示すように、ポテンシャル障壁ＰＢ２に蓄積された電荷がフローティングディフュージョンＦＤに転送され、ポテンシャル障壁ＰＢ２のポテンシャルがあらかじめ設定された深さに戻る。
　ここまで説明した処理によって、電荷保持部ＭＥＭに蓄積された電荷がすべてフローティングディフュージョンＦＤに転送され、電荷保持部ＭＥＭからフローティングディフュージョンＦＤへの電荷転送処理（ＦＤ電荷転送処理）が完了する。
　なお、ここまで説明したＦＤ電荷転送処理の際に、システム制御回路２４は、選択トランジスタＳＥＬ（図２参照）をオン状態に変更する。これにより、フローティングディフュージョンＦＤの電位に対応する信号レベルの画素信号が増幅トランジスタＡＭＰ（図２参照）で生成され、生成された画素信号が選択トランジスタＳＥＬを介して垂直信号線ＶＳＬ（図２参照）に出力される。
　また、システム制御回路２４は、この読み出し動作を、所定の単位画素行ごとに行うとよい。これにより、システム制御回路２４は、ＧＳ（グローバルシャッタ）モードにおける撮像処理を実施することができる。
　ここで、フォトダイオードＰＤの飽和電荷量を向上させる手法としては、フォトダイオードＰＤのポテンシャル、特に、より上流側の第１領域ＰＤ１のポテンシャルを深めに設計することが挙げられる。
　一方で、第１領域ＰＤ１のポテンシャルを深めに設計してしまうと、第１領域ＰＤ１とポテンシャル障壁ＰＢ１との間にポテンシャルの凹みが形成されてしまう。これにより、フォトダイオードＰＤに蓄積された電荷を電荷保持部ＭＥＭに転送する際、かかるポテンシャルの凹みに電荷が残ってしまうことから、蓄積されたすべての電荷を電荷保持部ＭＥＭに転送することが困難となる。
　一方で、ここまで説明した第１実施形態では、フォトダイオードＰＤにおける下流側の第２領域ＰＤ２のポテンシャルを深くする内部ゲートＰＹが設けられる。これにより、上述のように第１領域ＰＤ１のポテンシャルを深め（たとえば、第２領域ＰＤ２と略同等）に設計した場合でも、フォトダイオードＰＤに蓄積されたすべての電荷を電荷保持部ＭＥＭに転送することができる。
　すなわち、第１実施形態では、フォトダイオードＰＤの第１領域ＰＤ１のポテンシャルを深めに設計することができる。したがって、第１実施形態によれば、フォトダイオードＰＤの飽和電荷量を向上させることができる。
　また、第１実施形態では、図３に示したように、平面視で転送トランジスタＴＹに隣接する位置に内部ゲートＰＹが配置されるとよい。
　これにより、システム制御回路２４は、図７Ｆ～図７Ｊなどに示したように、フォトダイオードＰＤに蓄積された電荷を第２領域ＰＤ２およびポテンシャル障壁ＰＢ１を介して円滑に電荷保持部ＭＥＭに転送することができる。
　また、第１実施形態では、平面視で排出トランジスタＯＦＧに隣接する位置に内部ゲートＰＹが配置されるとよい。
　これにより、システム制御回路２４は、図７Ａ～図７Ｅに示したように、フォトダイオードＰＤに残る電荷を第２領域ＰＤ２およびポテンシャル障壁ＰＢ３を介して円滑に排出フローティングディフュージョンＯＦＤから排出することができる。
　また、第１実施形態では、転送トランジスタＴＹが、平面視でフォトダイオードＰＤと電荷保持部ＭＥＭとの間の領域のみならず、電荷保持部ＭＥＭの一部の領域（第１領域Ｍ１）を覆うように配置されるとよい。
　これにより、システム制御回路２４は、図７Ｆ～図７Ｊなどに示したように、フォトダイオードＰＤに蓄積された電荷を第２領域ＰＤ２およびポテンシャル障壁ＰＢ１を介して円滑に電荷保持部ＭＥＭに転送することができる。
　また、第１実施形態では、平面視で電荷保持部ＭＥＭの内側における転送トランジスタＴＹと転送トランジスタＴＲＧとの間に、内部ゲートＴＸが配置されるとよい。
　これにより、システム制御回路２４は、図７Ｋ～図７Ｎに示したように、電荷保持部ＭＥＭに蓄積された電荷を第２領域Ｍ２およびポテンシャル障壁ＰＢ２を介して円滑にフローティングディフュージョンＦＤに転送することができる。
［各種変形例］
＜変形例１＞
　つづいて、第１実施形態の各種変形例について、図８～図１６を参照しながら説明する。図８は、本開示の第１実施形態の変形例１に係る画素駆動処理における各部の動作を示すタイミングチャートであり、図９Ａおよび図９Ｂは、本開示の第１実施形態の変形例１に係る受光画素１１内のポテンシャルダイアグラムの推移を示す図である。
　かかる変形例１では、電荷蓄積処理での動作が実施形態と異なる。したがって、この電荷蓄積処理以外の処理についての説明は省略する。
　変形例１の電荷蓄積処理において、システム制御回路２４（図１参照）は、図８に示すように、時間Ｔ４から内部ゲートＰＹをオフ状態からオン状態に変更する。なお、変形例１の電荷蓄積処理では、内部ゲートＴＸおよび転送トランジスタＴＹ、ＴＲＧがオフ状態である。
　これにより、システム制御回路２４は、図９Ａに示すように、フォトダイオードＰＤに入射する光を光電変換することで生成された電荷を、第２領域ＰＤ２のポテンシャルが深くなったフォトダイオードＰＤに蓄積させることができる。
　次に、システム制御回路２４は、図８に示すように、時間Ｔ４から所与の露光時間が経過した時間Ｔ５で、内部ゲートＴＸおよび転送トランジスタＴＹをオフ状態からオン状態に変更する。なお、時間Ｔ５において、内部ゲートＰＹはオン状態が維持される。
　これにより、図９Ｂに示すように、第２領域ＰＤ２および電荷保持部ＭＥＭのポテンシャルが第１領域ＰＤ１およびポテンシャル障壁ＰＢ１のポテンシャルよりも深くなる。したがって、変形例１では、フォトダイオードＰＤに蓄積される電荷が、第２領域ＰＤ２および電荷保持部ＭＥＭに転送される。
　ここまで説明したように、変形例１に係る電荷蓄積処理では、内部ゲートＰＹがオン状態で維持される。これにより、電荷蓄積処理の際に第２領域ＰＤ２のポテンシャルを深くすることができることから、より多くの電荷をフォトダイオードＰＤに蓄積させることができる。
　したがって、変形例１によれば、フォトダイオードＰＤの飽和電荷量をさらに向上させることができる。
＜変形例２＞
　つづいて、第１実施形態の変形例２に係る受光画素１１の回路構成について、図１０を参照しながら説明する。図１０は、本開示の第１実施形態の変形例２に係る受光画素１１および読み出し回路１２の回路構成の一例を示す図である。なお、図１０の例では、１つの読み出し回路１２に１つの受光画素１１が割り当てられる場合が示されている。
　かかる変形例２では、内部ゲートＰＹの構成が実施形態と異なる。したがって、かかる内部ゲートＰＹ以外の構成についての説明は省略する。
　図１０に示すように、変形例２に係る受光画素１１は、フォトダイオードＰＤと、転送トランジスタＴＹ、ＴＲＧと、電荷保持部ＭＥＭと、フローティングディフュージョンＦＤと、排出トランジスタＯＦＧと、内部ゲートＰＹ１、ＰＹ２、ＴＸとを有する。
　内部ゲートＰＹ１、ＰＹ２は、ゲートに印加される制御信号に応じて、フォトダイオードＰＤにおける一部の領域のポテンシャルを制御する。具体的には、内部ゲートＰＹ２がオン状態となった場合、内部ゲートＰＹ２は、フォトダイオードＰＤの内側において転送トランジスタＴＹに隣接する領域のポテンシャルを深くする。
　また、内部ゲートＰＹ１がオン状態となった場合、内部ゲートＰＹ１は、フォトダイオードＰＤの内側において内部ゲートＰＹ２に隣接する領域のポテンシャルを深くする。
　つづいて、変形例２に係る受光画素１１の平面構成および断面構成について、図１１～図１３を参照しながら説明する。図１１は、本開示の第１実施形態の変形例２に係る受光画素１１の平面構成の一例を示す図であり、図１２は、図１１に示すＣ－Ｃ線の矢視断面図であり、図１３は、図１１に示すＤ－Ｄ線の矢視断面図である。なお、図１１～図１３は模式図であり、必ずしも厳密に図示されたものではない。
　図１２などに示すように、内部ゲートＰＹ１は、半導体基板３０の表面に設けられ、ゲート電極５１およびゲート絶縁膜５２で構成される。内部ゲートＰＹ２は、半導体基板３０の表面に設けられ、ゲート電極５３およびゲート絶縁膜５４で構成される。
　図１１に示すように、フォトダイオードＰＤは、平面視で電荷保持部ＭＥＭに隣接する位置に配置される。内部ゲートＰＹ２は、平面視でフォトダイオードＰＤの内側に配置されるとともに、転送トランジスタＴＹに隣接して配置される。
　内部ゲートＰＹ１は、平面視でフォトダイオードＰＤの内側に配置されるとともに、内部ゲートＰＹ２に隣接して配置される。転送トランジスタＴＹは、平面視でフォトダイオードＰＤと電荷保持部ＭＥＭとの間に配置される。
　平面視で排出フローティングディフュージョンＯＦＤとフォトダイオードＰＤとの間には、排出トランジスタＯＦＧが形成される。また、平面視で排出トランジスタＯＦＧに隣接する位置には、内部ゲートＰＹ２が配置される。
　つづいて、変形例２に係る画素駆動処理の詳細について、図１４～図１５Ｌを参照しながら説明する。図１４は、本開示の第１実施形態の変形例２に係る画素駆動処理における各部の動作を示すタイミングチャートであり、図１５Ａ～図１５Ｌは、本開示の第１実施形態の変形例２に係る受光画素１１内のポテンシャルダイアグラムの推移を示す図である。
　なお、以降で説明する図１５Ａ～図１５Ｆには、フォトダイオードＰＤ、排出フローティングディフュージョンＯＦＤ、およびこれらの間に位置するポテンシャル障壁ＰＢ３のポテンシャル状態が示されている。
　また、図１５Ａなどに示すように、フォトダイオードＰＤは、内部ゲートＰＹ１、ＰＹ２に覆われていない第１領域ＰＤ１と、内部ゲートＰＹ１に覆われている第２領域ＰＤ２と、内部ゲートＰＹ２に覆われている第３領域ＰＤ３とを有する。
　第１領域ＰＤ１のポテンシャルは、第２領域ＰＤ２に近づくにしたがい徐々に深くなるように設計され、第２領域ＰＤ２のポテンシャルは、第３領域ＰＤ３に近づくにしたがい徐々に深くなるように設計される。また、第３領域ＰＤ３のポテンシャルは、ポテンシャル障壁ＰＢ３に近づくにしたがい徐々に深くなるように設計される。
　さらに、第１領域ＰＤ１および第２領域ＰＤ２の間と、第２領域ＰＤ２および第３領域ＰＤ３の間とには、それぞれ浅いポテンシャル障壁が設けられる。これにより、変形例２に係る受光画素１１では、第１領域ＰＤ１の全体的なポテンシャルの深さが、第２領域ＰＤ２および第３領域ＰＤ３の全体的なポテンシャルの深さと略同等になるように設計されている。
　また、フォトダイオードＰＤの第３領域ＰＤ３と排出フローティングディフュージョンＯＦＤとの間（すなわち、ポテンシャル障壁ＰＢ３）には、排出トランジスタＯＦＧが配置される。
　図１５Ａは、図１４における時間Ｔ２０での受光画素１１内のポテンシャルダイアグラムである。図１５Ａ（時間Ｔ２０）では、内部ゲートＰＹ１、ＰＹ２および排出トランジスタＯＦＧがいずれもオフ状態である。また、時間Ｔ２０の時点では、フォトダイオードＰＤに入射する光に起因して、フォトダイオードＰＤに電荷が蓄積される。
　システム制御回路２４（図１参照）は、図１４に示すように、時間Ｔ２１からＰＤリセット処理を実施する。まず、システム制御回路２４は、時間Ｔ２１で排出トランジスタＯＦＧをオフ状態からオン状態に変更する。なお、時間Ｔ２１において、内部ゲートＰＹ１、ＰＹ２はオフ状態が維持される。
　これにより、図１５Ｂに示すように、ポテンシャル障壁ＰＢ３のポテンシャルがフォトダイオードＰＤの第３領域ＰＤ３のポテンシャルよりも深くなることから、第３領域ＰＤ３に蓄積される電荷が、排出フローティングディフュージョンＯＦＤに転送（すなわち排出）される。
　なお、変形例２では、フォトダイオードＰＤの第２領域ＰＤ２と第３領域ＰＤ３との間に浅いポテンシャル障壁が存在することから、時間Ｔ２１では第１領域ＰＤ１および第２領域ＰＤ２の電荷はすべて排出されない。
　次に、システム制御回路２４は、図１４に示すように、時間Ｔ２１から所与の時間経過した時間Ｔ２２で、内部ゲートＰＹ１、ＰＹ２をオフ状態からオン状態に変更する。なお、時間Ｔ２２において、排出トランジスタＯＦＧはオン状態が維持される。
　これにより、図１５Ｃに示すように、第２領域ＰＤ２および第３領域ＰＤ３のポテンシャルが第１領域ＰＤ１およびポテンシャル障壁ＰＢ３のポテンシャルよりも深くなるため、第１領域ＰＤ１に蓄積される電荷が、第２領域ＰＤ２と第３領域ＰＤ３とに転送される。
　次に、システム制御回路２４は、図１４に示すように、時間Ｔ２２から所与の時間経過した時間Ｔ２３で、内部ゲートＰＹ１をオン状態からオフ状態に変更する。なお、時間Ｔ２３において、内部ゲートＰＹ２および排出トランジスタＯＦＧはオン状態が維持される。
　これにより、図１５Ｄに示すように、第２領域ＰＤ２のポテンシャルが第３領域ＰＤ３のポテンシャルよりも浅くなることから、第２領域ＰＤ２に蓄積される電荷が、第３領域ＰＤ３に転送される。
　次に、システム制御回路２４は、図１４に示すように、時間Ｔ２３から所与の時間経過した時間Ｔ２４で、内部ゲートＰＹ２をオン状態からオフ状態に変更する。なお、時間Ｔ２４において、排出トランジスタＯＦＧはオン状態が維持され、内部ゲートＰＹ１はオフ状態が維持される。
　これにより、図１５Ｅに示すように、第３領域ＰＤ３のポテンシャルがポテンシャル障壁ＰＢ３のポテンシャルよりも浅くなることから、第３領域ＰＤ３に蓄積される電荷が、排出フローティングディフュージョンＯＦＤに転送（すなわち排出）される。
　次に、システム制御回路２４は、図１４に示すように、時間Ｔ２４から所与の時間経過した時間Ｔ２５で、排出トランジスタＯＦＧをオン状態からオフ状態に変更する。これにより、図１５Ｆに示すように、第２領域ＰＤ２、第３領域ＰＤ３およびポテンシャル障壁ＰＢ３のポテンシャルが、あらかじめ設定された深さに戻る。
　ここまで説明した処理によって、フォトダイオードＰＤに蓄積されたすべての電荷が排出フローティングディフュージョンＯＦＤから排出され、フォトダイオードＰＤのリセット処理（ＰＤリセット処理）が完了し、フォトダイオードＰＤでの露光が開始される。
　なお、かかるＰＤリセット処理と並行して、システム制御回路２４は、電荷保持部ＭＥＭおよびフローティングディフュージョンＦＤをリセットする処理を実施するが、かかる処理の説明は省略する。
　次に、システム制御回路２４は、図１４に示すように、時間Ｔ２５から所与の露光時間が経過する時間Ｔ２６までの間、電荷蓄積処理を実施する。
　図１５Ｇは、変形例２の電荷蓄積処理を実施している受光画素１１内のポテンシャルダイアグラムである。図１５Ｇに示すように、変形例２の電荷蓄積処理では、内部ゲートＰＹ１、ＰＹ２、ＴＸおよび転送トランジスタＴＹ、ＴＲＧがすべてオフ状態である。
　これにより、システム制御回路２４は、フォトダイオードＰＤに入射する光を光電変換することで生成された電荷を、フォトダイオードＰＤに蓄積させることができる。
　次に、システム制御回路２４は、図１４に示すように、時間Ｔ２５から所与の露光時間が経過した時間Ｔ２６で、内部ゲートＰＹ１、ＰＹ２、ＴＸおよび転送トランジスタＴＹをオフ状態からオン状態に変更する。なお、時間Ｔ２６において、転送トランジスタＴＲＧはオフ状態が維持される。
　これにより、図１５Ｈに示すように、第２領域ＰＤ２、第３領域ＰＤ３および第１領域Ｍ１のポテンシャルが第１領域ＰＤ１およびポテンシャル障壁ＰＢ１のポテンシャルよりも深くなる。したがって、フォトダイオードＰＤに蓄積される電荷が、第２領域ＰＤ２、第３領域ＰＤ３および第１領域Ｍ１に転送される。
　次に、システム制御回路２４は、図１４に示すように、時間Ｔ２６から所与の時間経過した時間Ｔ２７で、内部ゲートＰＹ１をオン状態からオフ状態に変更する。なお、時間Ｔ２７において、内部ゲートＰＹ２、ＴＸおよび転送トランジスタＴＹはオン状態が維持され、転送トランジスタＴＲＧはオフ状態が維持される。
　これにより、図１５Ｉに示すように、第２領域ＰＤ２のポテンシャルが第３領域ＰＤ３のポテンシャルよりも浅くなることから、第２領域ＰＤ２に蓄積される電荷が、第３領域ＰＤ３および電荷保持部ＭＥＭに転送される。
　次に、システム制御回路２４は、図１４に示すように、時間Ｔ２７から所与の時間経過した時間Ｔ２８で、内部ゲートＰＹ２をオン状態からオフ状態に変更する。なお、時間Ｔ２８において、内部ゲートＴＸおよび転送トランジスタＴＹはオン状態が維持され、内部ゲートＰＹ１および転送トランジスタＴＲＧはオフ状態が維持される。
　これにより、図１５Ｊに示すように、第３領域ＰＤ３のポテンシャルがポテンシャル障壁ＰＢ１のポテンシャルよりも浅くなることから、第３領域ＰＤ３に蓄積される電荷が、ポテンシャル障壁ＰＢ１および電荷保持部ＭＥＭに転送される。
　次に、システム制御回路２４は、図１４に示すように、時間Ｔ２８から所与の時間経過した時間Ｔ２９で、転送トランジスタＴＹをオン状態からオフ状態に変更する。なお、時間Ｔ２９において、内部ゲートＴＸはオン状態が維持され、内部ゲートＰＹ１、ＰＹ２および転送トランジスタＴＲＧはオフ状態が維持される。
　これにより、図１５Ｋに示すように、ポテンシャル障壁ＰＢ１のポテンシャルが電荷保持部ＭＥＭのポテンシャルよりも浅くなることから、ポテンシャル障壁ＰＢ１に蓄積される電荷が、電荷保持部ＭＥＭに転送される。
　次に、システム制御回路２４は、図１４に示すように、時間Ｔ２９から所与の時間経過した時間Ｔ３０で、内部ゲートＴＸをオン状態からオフ状態に変更する。これにより、図１５Ｋに示すように、第２領域Ｍ２のポテンシャルが、あらかじめ設定された深さに戻る。
　ここまで説明した処理によって、フォトダイオードＰＤに蓄積された電荷がすべて電荷保持部ＭＥＭに転送され、フォトダイオードＰＤから電荷保持部ＭＥＭへの電荷転送処理が完了する。
　なお、変形例２においても、かかる電荷転送処理につづいてＦＤリセット処理およびＦＤ電荷転送処理が行われるが、これらの処理は上述の第１実施形態と同様の処理であることから、図示および詳細な説明は省略する。
　ここまで説明した変形例２では、フォトダイオードＰＤの内側に複数の内部ゲートＰＹ１、ＰＹ２が設けられる。これにより、フォトダイオードＰＤに蓄積された電荷をさらに円滑に電荷保持部ＭＥＭに転送することができる。
　なお、変形例２では、複数の内部ゲートＰＹ１、ＰＹ２をフォトダイオードＰＤの一部の領域に配置する例について示したが、図１６に示すように、複数の内部ゲートＰＹ１、ＰＹ２をフォトダイオードＰＤの全体に配置してもよい。図１６は、本開示の第１実施形態の変形例３に係る受光画素１１の平面構成の一例を示す図である。
　これによっても、フォトダイオードＰＤの内側に複数の内部ゲートＰＹ１、ＰＹ２を設けることにより、フォトダイオードＰＤに蓄積された電荷をさらに円滑に電荷保持部ＭＥＭに転送することができる。
　また、変形例２および変形例３では、フォトダイオードＰＤの内側に２つの内部ゲートＰＹ１、ＰＹ２を設ける例について示したが、フォトダイオードＰＤの内側に設けられる内部ゲートの数は２つに限られず、３つ以上設けられてもよい。
［第２実施形態］
　つづいて、第２実施形態に係る受光画素１１の回路構成について、図１７を参照しながら説明する。図１７は、本開示の第２実施形態に係る受光画素１１および読み出し回路１２の回路構成の一例を示す図である。なお、図１７の例では、１つの読み出し回路１２に１つの受光画素１１が割り当てられる場合が示されている。
　図１７に示すように、第２実施形態に係る受光画素１１は、フォトダイオードＰＤと、転送トランジスタＴＲＧと、フローティングディフュージョンＦＤと、排出トランジスタＯＦＧと、内部ゲートＰＹとを有する。
　すなわち、第２実施形態に係る受光画素１１は、図２などに示した第１実施形態に係る受光画素１１と比較して、電荷保持部ＭＥＭと、かかる電荷保持部ＭＥＭに関連する部位（転送トランジスタＴＹ、内部ゲートＴＸ）とが設けられていない。そこで、以下では第１実施形態とは異なる箇所を中心に説明する。
　フォトダイオードＰＤのカソードＰＤｃは、転送トランジスタＴＲＧのソースに電気的に接続され、フォトダイオードＰＤのアノードＰＤａは、基準電位線（たとえばグラウンドＧＮＤ）に電気的に接続される。
　転送トランジスタＴＲＧは、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間に接続される。転送トランジスタＴＲＧは、ゲートに印加される制御信号に応じて、フォトダイオードＰＤに保持されている電荷をフローティングディフュージョンＦＤに転送する。
　たとえば、転送トランジスタＴＲＧがオン状態となった場合、フォトダイオードＰＤに保持されている電荷は、転送トランジスタＴＲＧを介してフローティングディフュージョンＦＤに転送される。
　転送トランジスタＴＲＧのドレインは、フローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲＧのゲートは、画素駆動線ＨＳＬに接続される。
　フローティングディフュージョンＦＤは、転送トランジスタＴＲＧを介してフォトダイオードＰＤから出力された電荷を一時的に保持する浮遊拡散領域である。フローティングディフュージョンＦＤは、たとえば、リセットトランジスタＲＳＴに接続されるとともに、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬを介して垂直信号線ＶＳＬに接続される。
　内部ゲートＰＹは、ゲートに印加される制御信号に応じて、フォトダイオードＰＤにおける一部の領域のポテンシャルを制御する。具体的には、内部ゲートＰＹがオン状態となった場合、内部ゲートＰＹは、フォトダイオードＰＤの内側において転送トランジスタＴＲＧに隣接する領域のポテンシャルを深くする。
　一方で、内部ゲートＰＹがオフ状態となった場合、内部ゲートＰＹは、フォトダイオードＰＤの内側において転送トランジスタＴＲＧに隣接する領域のポテンシャルを浅くする。
　リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤと電源線ＶＤＤとの間に接続される。リセットトランジスタＲＳＴは、ゲートに印加される制御信号に応じて、フローティングディフュージョンＦＤに蓄積される電荷を排出し、フローティングディフュージョンＦＤを初期化（リセット）する。
　たとえば、リセットトランジスタＲＳＴがオン状態となった場合、フローティングディフュージョンＦＤの電位が電源線ＶＤＤの電位レベルにリセットされる。すなわち、リセットトランジスタＲＳＴがオン状態となった場合、フローティングディフュージョンＦＤの初期化が行われる。
　つづいて、第２実施形態に係る受光画素１１の平面構成および断面構成について、図１８～図２０を参照しながら説明する。図１８は、本開示の第２実施形態に係る受光画素１１の平面構成の一例を示す図であり、図１９は、図１８に示すＥ－Ｅ線の矢視断面図であり、図２０は、図１８に示すＦ－Ｆ線の矢視断面図である。なお、図１８～図２０は模式図であり、必ずしも厳密に図示されたものではない。
　図１９に示すように、内部ゲートＰＹは、半導体基板３０の表面に設けられ、ゲート電極４１およびゲート絶縁膜４２で構成される。転送トランジスタＴＲＧのゲートは、半導体基板３０の表面に設けられ、ゲート電極４７およびゲート絶縁膜４８で構成される。なお、第２実施形態に係る受光画素１１では、半導体基板３０の裏面側から光が入射する。
　図１８に示すように、内部ゲートＰＹは、平面視でフォトダイオードＰＤの内側に配置されるとともに、転送トランジスタＴＲＧに隣接して配置される。
　平面視でフォトダイオードＰＤを含む領域の周囲には、フローティングディフュージョンＦＤ、排出フローティングディフュージョンＯＦＤおよび読み出し回路１２が形成される。平面視でフローティングディフュージョンＦＤとフォトダイオードＰＤとの間には、転送トランジスタＴＲＧが形成される。
　平面視で排出フローティングディフュージョンＯＦＤとフォトダイオードＰＤとの間には、排出トランジスタＯＦＧが形成される。また、平面視で排出トランジスタＯＦＧに隣接する位置には、内部ゲートＰＹが配置される。
　つづいて、第２実施形態に係る画素駆動処理の詳細について、図２１～図２２Ｄを参照しながら説明する。図２１は、本開示の第２実施形態に係る画素駆動処理における各部の動作を示すタイミングチャートであり、図２２Ａ～図２２Ｄは、本開示の第２実施形態に係る受光画素１１内のポテンシャルダイアグラムの推移を示す図である。
　システム制御回路２４（図１参照）は、図２１に示すように、時間Ｔ４１から時間Ｔ４４にかけてＰＤリセット処理を実施する。かかるＰＤリセット処理は、図７Ａ～図７Ｅなどに示した第１実施形態のＰＤリセット処理と同様の処理であることから、詳細な説明は省略する。
　また、このＰＤリセット処理と並行して、システム制御回路２４は、フローティングディフュージョンＦＤをリセットする処理を実施するが、かかる処理の説明は省略する。
　システム制御回路２４は、図２１に示すように、時間Ｔ４４から所与の露光時間が経過する時間Ｔ４５までの間、電荷蓄積処理を実施する。
　なお、以降で説明する図２２Ａなどに示すように、フォトダイオードＰＤは、内部ゲートＰＹに覆われていない第１領域ＰＤ１と、内部ゲートＰＹに覆われている第２領域ＰＤ２とを有する。
　第１領域ＰＤ１のポテンシャルは、第２領域ＰＤ２に近づくにしたがい徐々に深くなるように設計され、第２領域ＰＤ２のポテンシャルは、ポテンシャル障壁ＰＢ４に近づくにしたがい徐々に深くなるように設計される。
　なお、ポテンシャル障壁ＰＢ４とは、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間に位置するポテンシャル障壁である。また、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間（すなわち、ポテンシャル障壁ＰＢ４）には、転送トランジスタＴＲＧが配置される。
　図２２Ａは、第２実施形態の電荷蓄積処理を実施している受光画素１１内のポテンシャルダイアグラムである。図２２Ａに示すように、第２実施形態の電荷蓄積処理では、内部ゲートＰＹ１および転送トランジスタＴＲＧがいずれもオフ状態である。
　これにより、システム制御回路２４は、フォトダイオードＰＤに入射する光を光電変換することで生成された電荷を、フォトダイオードＰＤに蓄積させることができる。
　次に、システム制御回路２４は、図２１に示すように、時間Ｔ４４から所与の露光時間が経過した時間Ｔ４５で、内部ゲートＰＹおよび転送トランジスタＴＲＧをオフ状態からオン状態に変更する。
　これにより、図２２Ｂに示すように、第２領域ＰＤ２およびポテンシャル障壁ＰＢ４のポテンシャルが第１領域ＰＤ１のポテンシャルよりも深くなる。したがって、フォトダイオードＰＤに蓄積される電荷が、第２領域ＰＤ２およびフローティングディフュージョンＦＤに転送される。
　次に、システム制御回路２４は、図２１に示すように、時間Ｔ４５から所与の時間経過した時間Ｔ４６で、内部ゲートＰＹをオン状態からオフ状態に変更する。なお、時間Ｔ４６において、転送トランジスタＴＲＧはオン状態が維持される。
　これにより、図２２Ｃに示すように、第２領域ＰＤ２のポテンシャルがポテンシャル障壁ＰＢ４のポテンシャルよりも浅くなることから、第２領域ＰＤ２に蓄積される電荷が、ポテンシャル障壁ＰＢ４およびフローティングディフュージョンＦＤに転送される。
　次に、システム制御回路２４は、図２１に示すように、時間Ｔ４６から所与の時間経過した時間Ｔ４７で、転送トランジスタＴＲＧをオン状態からオフ状態に変更する。なお、時間Ｔ４７において、内部ゲートＰＹはオフ状態が維持される。
　これにより、図２２Ｄに示すように、ポテンシャル障壁ＰＢ４のポテンシャルがフローティングディフュージョンＦＤのポテンシャルよりも浅くなることから、ポテンシャル障壁ＰＢ４に蓄積される電荷が、フローティングディフュージョンＦＤに転送される。
　ここまで説明した処理によって、フォトダイオードＰＤに蓄積された電荷がすべてフローティングディフュージョンＦＤに転送され、フォトダイオードＰＤからフローティングディフュージョンＦＤへの電荷転送処理が完了する。
　なお、ここまで説明した電荷転送処理の際に、システム制御回路２４は、選択トランジスタＳＥＬ（図２参照）をオン状態に変更する。これにより、フローティングディフュージョンＦＤの電位に対応する信号レベルの画素信号が増幅トランジスタＡＭＰ（図２参照）で生成され、生成された画素信号が選択トランジスタＳＥＬを介して垂直信号線ＶＳＬ（図２参照）に出力される。
　ここまで説明した第２実施形態では、上述の第１実施形態と同様に、フォトダイオードＰＤにおける下流側の第２領域ＰＤ２のポテンシャルを深くする内部ゲートＰＹが設けられる。
　これにより、上流側の第１領域ＰＤ１のポテンシャルを深め（たとえば、第２領域Ｍ２と略同等）に設計した場合でも、フォトダイオードＰＤに蓄積されたすべての電荷をフローティングディフュージョンＦＤに転送することができる。
　すなわち、第２実施形態では、フォトダイオードＰＤの第１領域ＰＤ１のポテンシャルを深めに設計することができる。したがって、第２実施形態によれば、フォトダイオードＰＤの飽和電荷量を向上させることができる。
　また、第２実施形態では、図２１に示したように、平面視で転送トランジスタＴＲＧに隣接する位置に内部ゲートＰＹが配置されるとよい。
　これにより、システム制御回路２４は、図２２Ａ～図２２Ｄなどに示したように、フォトダイオードＰＤに蓄積された電荷を第２領域ＰＤ２およびポテンシャル障壁ＰＢ４を介して円滑にフローティングディフュージョンＦＤに転送することができる。
　また、第２実施形態では、平面視で排出トランジスタＯＦＧに隣接する位置に内部ゲートＰＹが配置されるとよい。これにより、システム制御回路２４は、第１実施形態と同様に、フォトダイオードＰＤに残る電荷を円滑に排出フローティングディフュージョンＯＦＤから排出することができる。
［製造工程］
　つづいて、第１実施形態に係る受光画素１１の製造工程について、図２３Ａ～図２３Ｄを参照しながら説明する。図２３Ａ～図２３Ｄは、本開示の第１実施形態における受光画素１１の製造工程の一例を示す図である。
　まず、図２３Ａに示すように、Ｎ型の半導体基板３０の表面にｐウェル層３２が形成される。かかるｐウェル層３２は、たとえば、ｐ型不純物（アクセプタ）をイオン注入することにより形成できる。
　次に、図２３Ｂに示すように、ｐウェル層３２にｎ型半導体領域３３、３５と、ｐ型半導体領域３４、３６とが形成される。ｎ型半導体領域３３、３５は、たとえば、ｎ型不純物（ドナー）をイオン注入することにより形成できる。ｐ型半導体領域３４、３６は、たとえば、ｐ型不純物（アクセプタ）をイオン注入することにより形成できる。
　次に、図２３Ｃに示すように、半導体基板３０の表面に、ゲート電極４１、４３、４５、４７、４９と、ゲート絶縁膜４２、４４、４６、４８、５０とが形成される。ゲート電極４１、４３、４５、４７、４９およびゲート絶縁膜４２、４４、４６、４８、５０は、たとえば、シリコン酸化膜およびポリシリコン膜を形成した後にエッチング処理を施すことにより形成できる。
　次に、図２３Ｄに示すように、半導体基板３０の表面にｎ型半導体領域３７、３８が形成される。ｎ型半導体領域３７、３８は、たとえば、ｎ型不純物（ドナー）をイオン注入することにより形成できる。
　その後は、半導体基板３０の表面上に配線層が形成されるとともに配線基板が接合され、さらに半導体基板３０の裏面が所与の厚さに研削される。そして、半導体基板３０の裏面側から遮光壁、負の固定電荷膜、平坦膜などが形成されるとともに、各画素ごとにＯＣＬ（オンチップレンズ）が形成されることにより、第１実施形態に係る受光画素１１が完成する。
［画素駆動処理］
　つづいて、図２４を参照しながら、実施形態に係る固体撮像素子１が実行する画素駆動処理の詳細について説明する。図２４は、本開示の第１実施形態に係る画素駆動処理の処理手順を示すフローチャートである。
　最初に、システム制御回路２４は、フォトダイオードＰＤをリセットするＰＤリセット処理を実施する（ステップＳ１０１）。次に、システム制御回路２４は、リセットされたフォトダイオードＰＤにおいて、入射光を光電変換することで生成された電荷を蓄積する電荷蓄積処理を実施する（ステップＳ１０２）。
　なお、第１実施形態の変形例１に係る画素駆動処理では、かかるステップＳ１０２において、内部ゲートＰＹをオン状態に制御する。これにより、フォトダイオードＰＤの飽和電荷量をさらに向上させることができる。
　次に、システム制御回路２４は、フォトダイオードＰＤに蓄積された電荷を電荷保持部ＭＥＭに転送する電荷転送処理を実施する（ステップＳ１０３）。第１実施形態に係る画素駆動処理では、かかるステップＳ１０３において、内部ゲートＰＹをオン状態に制御する。
　これにより、フォトダイオードＰＤの第１領域ＰＤ１のポテンシャルを深めに設計した場合でも、すべての電荷を電荷保持部ＭＥＭに転送することができる。したがって、第１実施形態によれば、フォトダイオードＰＤの飽和電荷量を向上させることができる。
　次に、システム制御回路２４は、フローティングディフュージョンＦＤをリセットするＦＤリセット処理を実施する（ステップＳ１０４）。そして、システム制御回路２４は、電荷保持部ＭＥＭに蓄積された電荷をフローティングディフュージョンＦＤに転送するＦＤ電荷転送処理を実施し（ステップＳ１０５）。一連の画素駆動処理が完了する。
［効果］
　各実施形態に係る固体撮像素子１は、光電変換部（フォトダイオードＰＤ）と、転送トランジスタＴＹ（ＴＲＧ）と、内部ゲートＰＹ（ＰＹ１、ＰＹ２）とを備える。光電変換部（フォトダイオードＰＤ）は、入射光を光電変換する。転送トランジスタＴＹ（ＴＲＧ）は、光電変換部（フォトダイオードＰＤ）で生成された電荷を転送する。内部ゲートＰＹ（ＰＹ１、ＰＹ２）は、光電変換部（フォトダイオードＰＤ）の内側で転送トランジスタＴＹ（ＴＲＧ）に隣接して配置され、光電変換部（フォトダイオードＰＤ）における少なくとも一部の領域のポテンシャルを深くする。
　これにより、フォトダイオードＰＤの飽和電荷量を向上させることができる。
　また、第１実施形態に係る固体撮像素子１は、電荷保持部ＭＥＭと、フローティングディフュージョンＦＤとをさらに備える。電荷保持部ＭＥＭは、光電変換部（フォトダイオードＰＤ）から転送された電荷を保持する。フローティングディフュージョンＦＤは、電荷保持部ＭＥＭから転送された電荷を保持する。また、転送トランジスタＴＹは、光電変換部（フォトダイオードＰＤ）で生成された電荷を電荷保持部ＭＥＭに転送する。
　これにより、ＧＳ（グローバルシャッタ）方式の固体撮像素子１において、フォトダイオードＰＤの飽和電荷量を向上させることができる。
　また、第１実施形態に係る固体撮像素子１は、別の内部ゲート（内部ゲートＴＸ）をさらに備える。別の内部ゲート（内部ゲートＴＸ）は、電荷保持部ＭＥＭの内側で転送トランジスタＴＹに隣接して配置され、電荷保持部ＭＥＭにおける少なくとも一部の領域のポテンシャルを深くする。
　これにより、電荷保持部ＭＥＭに蓄積された電荷を第２領域Ｍ２およびポテンシャル障壁ＰＢ２を介して円滑にフローティングディフュージョンＦＤに転送することができる。
　また、各実施形態に係る固体撮像素子１は、光電変換部（フォトダイオードＰＤ）に残った電荷を排出する排出トランジスタＯＦＧをさらに備える。また、内部ゲートＰＹ（ＰＹ２）は、排出トランジスタＯＦＧに隣接して配置される。
　これにより、フォトダイオードＰＤに残る電荷を第２領域ＰＤ２およびポテンシャル障壁ＰＢ３を介して円滑に排出フローティングディフュージョンＯＦＤから排出することができる。
　また、各実施形態に係る固体撮像素子１において、内部ゲートは、複数設けられる（内部ゲートＰＹ１、ＰＹ２）。また、複数の内部ゲートＰＹ１、ＰＹ２は、光電変換部（フォトダイオードＰＤ）において互いに隣接する領域のポテンシャルをそれぞれ深くする。
　これにより、フォトダイオードＰＤに蓄積された電荷をさらに円滑に電荷保持部ＭＥＭまたはフローティングディフュージョンＦＤに転送することができる。
　また、各実施形態に係る固体撮像素子１において、内部ゲートＰＹ（ＰＹ１、ＰＹ２）は、電荷転送期間において、光電変換部（フォトダイオードＰＤ）における少なくとも一部の領域のポテンシャルを深くする。
　これにより、フォトダイオードＰＤに蓄積された電荷を円滑に電荷保持部ＭＥＭまたはフローティングディフュージョンＦＤに転送することができる。
　また、各実施形態に係る固体撮像素子１において、内部ゲートＰＹ（ＰＹ１、ＰＹ２）は、電荷蓄積期間および電荷転送期間において、光電変換部（フォトダイオードＰＤ）における少なくとも一部の領域のポテンシャルを深くする。
　これにより、フォトダイオードＰＤの飽和電荷量をさらに向上させることができる。
　また、各実施形態に係る固体撮像素子１の制御方法は、電荷蓄積工程（ステップＳ１０２）と、電荷転送工程（ステップＳ１０３）と、を含む。電荷蓄積工程（ステップＳ１０２）は、入射光によって光電変換部（フォトダイオードＰＤ）で生成された電荷を光電変換部（フォトダイオードＰＤ）に蓄積させる。電荷転送工程（ステップＳ１０３）は、光電変換部（フォトダイオードＰＤ）に蓄積された電荷を転送トランジスタＴＹ（ＴＲＧ）を動作させて転送する。また、電荷転送工程（ステップＳ１０３）は、光電変換部（フォトダイオードＰＤ）において転送トランジスタＴＹ（ＴＲＧ）に隣接する領域のポテンシャルを深くする工程を含む。
　これにより、フォトダイオードＰＤの飽和電荷量を向上させることができる。
　また、各実施形態に係る固体撮像素子１の制御方法において、電荷蓄積工程（ステップＳ１０２）は、光電変換部（フォトダイオードＰＤ）において転送トランジスタＴＹ（ＴＲＧ）に隣接する領域のポテンシャルを深くする工程を含む。
　これにより、フォトダイオードＰＤの飽和電荷量をさらに向上させることができる。
［電子機器］
　なお、本開示は、固体撮像素子への適用に限られるものではない。すなわち、本開示は、固体撮像素子のほかにカメラモジュールや撮像装置、撮像機能を有する携帯端末装置、または画像読取部に固体撮像素子を用いる複写機など、固体撮像素子を有する電子機器全般に対して適用可能である。
　かかる撮像装置としては、たとえば、デジタルスチルカメラやビデオカメラなどが挙げられる。また、かかる撮像機能を有する携帯端末装置としては、たとえば、スマートフォンやタブレット型端末などが挙げられる。
　図２５は、本開示に係る技術を適用した電子機器１０００としての撮像装置の構成例を示すブロック図である。図２５の電子機器１０００は、たとえば、デジタルスチルカメラやビデオカメラなどの撮像装置や、スマートフォンやタブレット型端末などの携帯端末装置などの電子機器である。
　図２５において、電子機器１０００は、レンズ群１００１と、固体撮像素子１００２と、ＤＳＰ回路１００３と、フレームメモリ１００４と、表示部１００５と、記録部１００６と、操作部１００７と、電源部１００８とから構成される。
　また、電子機器１０００において、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８は、バスライン１００９を介して相互に接続されている。
　レンズ群１００１は、被写体からの入射光（像光）を取り込んで固体撮像素子１００２の撮像面上に結像する。固体撮像素子１００２は、上述した各実施形態に係る固体撮像素子１に対応し、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　ＤＳＰ回路１００３は、固体撮像素子１００２から供給される信号を処理するカメラ信号処理回路である。フレームメモリ１００４は、ＤＳＰ回路１００３により処理された画像データを、フレーム単位で一時的に保持する。
　表示部１００５は、たとえば、液晶パネルや有機ＥＬ（Electro　Luminescence）パネルなどのパネル型表示装置からなり、固体撮像素子１００２で撮像された動画または静止画を表示する。記録部１００６は、固体撮像素子１００２で撮像された動画または静止画の画像データを、半導体メモリやハードディスクなどの記録媒体に記録する。
　操作部１００７は、ユーザによる操作にしたがい、電子機器１０００が有する各種の機能についての操作指令を発する。電源部１００８は、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、および操作部１００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　このように構成されている電子機器１０００では、固体撮像素子１００２として、上述した各実施形態の固体撮像素子１を適用することにより、フォトダイオードＰＤの飽和電荷量を向上させることができる。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　たとえば、上記の各実施形態では、各トランジスタや各内部ゲートがオン状態とオフ状態の２つのレベルの間で制御される例について示したが、各トランジスタや各内部ゲートを３つ以上のレベルの間で制御してもよい。
　また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　入射光を光電変換する光電変換部と、
　前記光電変換部で生成された電荷を転送する転送トランジスタと、
　前記光電変換部の内側で前記転送トランジスタに隣接して配置され、前記光電変換部における少なくとも一部の領域のポテンシャルを深くする内部ゲートと、
　を備える固体撮像素子。
（２）
　前記光電変換部から転送された電荷を保持する電荷保持部と、
　前記電荷保持部から転送された電荷を保持するフローティングディフュージョンと、
　をさらに備え、
　前記転送トランジスタは、前記光電変換部で生成された電荷を前記電荷保持部に転送する
　前記（１）に記載の固体撮像素子。
（３）
　前記電荷保持部の内側で前記転送トランジスタに隣接して配置され、前記電荷保持部における少なくとも一部の領域のポテンシャルを深くする別の内部ゲートをさらに備える
　前記（２）に記載の固体撮像素子。
（４）
　前記光電変換部に残った電荷を排出する排出トランジスタをさらに備え、
　前記内部ゲートは、前記排出トランジスタに隣接して配置される
　前記（１）～（３）のいずれか一つに記載の固体撮像素子。
（５）
　前記内部ゲートは、複数設けられ、
　複数の前記内部ゲートは、前記光電変換部において互いに隣接する領域のポテンシャルをそれぞれ深くする
　前記（１）～（４）のいずれか一つに記載の固体撮像素子。
（６）
　前記内部ゲートは、電荷転送期間において、前記光電変換部における少なくとも一部の領域のポテンシャルを深くする
　前記（１）～（５）のいずれか一つに記載の固体撮像素子。
（７）
　前記内部ゲートは、電荷蓄積期間および電荷転送期間において、前記光電変換部における少なくとも一部の領域のポテンシャルを深くする
　前記（１）～（５）のいずれか一つに記載の固体撮像素子。
（８）
　固体撮像素子と、
　被写体からの入射光を取り込んで前記固体撮像素子の撮像面上に結像させる光学系と、
　前記固体撮像素子からの出力信号に対して処理を行う信号処理回路と、を備え、
　前記固体撮像素子は、
　入射光を光電変換する光電変換部と、
　前記光電変換部で生成された電荷を転送する転送トランジスタと、
　前記光電変換部の内側で前記転送トランジスタに隣接して配置され、前記光電変換部における少なくとも一部の領域のポテンシャルを深くする内部ゲートと、を有する
　電子機器。
（９）
　前記固体撮像素子は、
　前記光電変換部から転送された電荷を保持する電荷保持部と、
　前記電荷保持部から転送された電荷を保持するフローティングディフュージョンと、
　をさらに有し、
　前記転送トランジスタは、前記光電変換部で生成された電荷を前記電荷保持部に転送する
　前記（８）に記載の電子機器。
（１０）
　前記固体撮像素子は、前記電荷保持部の内側で前記転送トランジスタに隣接して配置され、前記電荷保持部における少なくとも一部の領域のポテンシャルを深くする別の内部ゲートをさらに有する
　前記（９）に記載の電子機器。
（１１）
　前記固体撮像素子は、前記光電変換部に残った電荷を排出する排出トランジスタをさらに有し、
　前記内部ゲートは、前記排出トランジスタに隣接して配置される
　前記（８）～（１０）のいずれか一つに記載の電子機器。
（１２）
　前記内部ゲートは、複数設けられ、
　複数の前記内部ゲートは、前記光電変換部において互いに隣接する領域のポテンシャルをそれぞれ深くする
　前記（８）～（１１）のいずれか一つに記載の電子機器。
（１３）
　前記内部ゲートは、電荷転送期間において、前記光電変換部における少なくとも一部の領域のポテンシャルを深くする
　前記（８）～（１２）のいずれか一つに記載の電子機器。
（１４）
　前記内部ゲートは、電荷蓄積期間および電荷転送期間において、前記光電変換部における少なくとも一部の領域のポテンシャルを深くする
　前記（８）～（１２）のいずれか一つに記載の電子機器。
（１５）
　入射光によって光電変換部で生成された電荷を前記光電変換部に蓄積させる電荷蓄積工程と、
　前記光電変換部に蓄積された電荷を転送トランジスタを動作させて転送する電荷転送工程と、
　を含み、
　前記電荷転送工程は、前記光電変換部において前記転送トランジスタに隣接する領域のポテンシャルを深くする工程を含む
　固体撮像素子の制御方法。
（１６）
　前記電荷蓄積工程は、前記光電変換部において前記転送トランジスタに隣接する領域のポテンシャルを深くする工程を含む
　前記（１５）に記載の固体撮像素子の制御方法。
１　　　固体撮像素子
１０　　画素アレイ部
１１　　受光画素
ＦＤ　　フローティングディフュージョン
ＭＥＭ　電荷保持部
Ｍ１　　第１領域
Ｍ２　　第２領域
ＯＦＧ　排出トランジスタ
ＯＦＤ　排出フローティングディフュージョン
ＰＢ１～ＰＢ３　ポテンシャル障壁
ＰＤ　　フォトダイオード（光電変換部の一例）
ＰＤ１　第１領域
ＰＤ２　第２領域
ＰＹ、ＰＹ１、ＰＹ２　内部ゲート
ＴＸ　　内部ゲート（別の内部ゲートの一例）
ＴＹ、ＴＲＧ　転送トランジスタ

Claims (10)

  1. 　入射光を光電変換する光電変換部と、
    　前記光電変換部で生成された電荷を転送する転送トランジスタと、
    　前記光電変換部の内側で前記転送トランジスタに隣接して配置され、前記光電変換部における少なくとも一部の領域のポテンシャルを深くする内部ゲートと、
    　を備える固体撮像素子。
  2. 　前記光電変換部から転送された電荷を保持する電荷保持部と、
    　前記電荷保持部から転送された電荷を保持するフローティングディフュージョンと、
    　をさらに備え、
    　前記転送トランジスタは、前記光電変換部で生成された電荷を前記電荷保持部に転送する
    　請求項１に記載の固体撮像素子。
  3. 　前記電荷保持部の内側で前記転送トランジスタに隣接して配置され、前記電荷保持部における少なくとも一部の領域のポテンシャルを深くする別の内部ゲートをさらに備える
    　請求項２に記載の固体撮像素子。
  4. 　前記光電変換部に残った電荷を排出する排出トランジスタをさらに備え、
    　前記内部ゲートは、前記排出トランジスタに隣接して配置される
    　請求項１に記載の固体撮像素子。
  5. 　前記内部ゲートは、複数設けられ、
    　複数の前記内部ゲートは、前記光電変換部において互いに隣接する領域のポテンシャルをそれぞれ深くする
    　請求項１に記載の固体撮像素子。
  6. 　前記内部ゲートは、電荷転送期間において、前記光電変換部における少なくとも一部の領域のポテンシャルを深くする
    　請求項１に記載の固体撮像素子。
  7. 　前記内部ゲートは、電荷蓄積期間および電荷転送期間において、前記光電変換部における少なくとも一部の領域のポテンシャルを深くする
    　請求項１に記載の固体撮像素子。
  8. 　固体撮像素子と、
    　被写体からの入射光を取り込んで前記固体撮像素子の撮像面上に結像させる光学系と、
    　前記固体撮像素子からの出力信号に対して処理を行う信号処理回路と、を備え、
    　前記固体撮像素子は、
    　入射光を光電変換する光電変換部と、
    　前記光電変換部で生成された電荷を転送する転送トランジスタと、
    　前記光電変換部の内側で前記転送トランジスタに隣接して配置され、前記光電変換部における少なくとも一部の領域のポテンシャルを深くする内部ゲートと、を有する
    　電子機器。
  9. 　入射光によって光電変換部で生成された電荷を前記光電変換部に蓄積させる電荷蓄積工程と、
    　前記光電変換部に蓄積された電荷を転送トランジスタを動作させて転送する電荷転送工程と、
    　を含み、
    　前記電荷転送工程は、前記光電変換部において前記転送トランジスタに隣接する領域のポテンシャルを深くする工程を含む
    　固体撮像素子の制御方法。
  10. 　前記電荷蓄積工程は、前記光電変換部において前記転送トランジスタに隣接する領域のポテンシャルを深くする工程を含む
    　請求項９に記載の固体撮像素子の制御方法。
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