JP5486639B2 - イメージセンサに関する方法 - Google Patents

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Description

本発明は、固体イメージセンサに関し、特に、4個または3個のトランジスタから構成
されるコンパクトなレイアウトのピクセル、高感度、及び低い暗電流を有するCMOSイ
メージセンサに関する。

通常のイメージセンサは、センサピクセルで収集された入射してきた光子を電子に変換
することによって、光を感知する。収集サイクルの完了後に、電荷は電圧に変換されて、
センサの出力端子に供給される。CMOSイメージセンサにおいて、電荷−電圧変換は、
ピクセル自体内で直接行われ、アナログピクセル電圧は多様なピクセルアドレス指定及び
スキャニング方式に基づいて出力端子に伝達される。このアナログ信号はまた、チップ出
力に到達する前に、チップ上でデジタル信号に変換され得る。ピクセルは、通常はソース
フォロアであるバッファ増幅器を備えている。このバッファ増幅器は、適切なアドレス指
定トランジスタによってピクセルに接続されるセンスラインを駆動する。

電荷−電圧変換が完了し、その結果として生成された信号がピクセルから出力された後
、ピクセルは新しい電荷を収集する準備のためにリセットされる。電荷検出ノードとして
フローティング拡散(Floating Diffusion)領域(以下、「FDノー
ド」と記す)を使用するピクセルにおいて、このリセットは、FDノードを基準電圧に瞬
間的に導電接続するリセットトランジスタをターンオンすることにより行われる。このス
テップでは、収集された電荷を除去するが、周知のkTC−リセットノイズを生成する。
kTCノイズは、所望の低ノイズ性能を達成する必要がある場合に、相関二重サンプリン
グ(Correlated Double Sampling:以下、「CDS」と記す
)信号処理により、信号から除去されなければならない。CDSの概念を利用する通常の
CMOSセンサは、ピクセル内に4個のトランジスタ(以下、「4T」とも記す)を備える
必要がある。

4Tのピクセル回路の例は、Guidashに付与された米国特許の明細書(特許文献
1、 特許文献2、特許文献3を参照)などに開示されている。また、VDDバイアスラ
インにスイッチングパルスを印加することによって、ピクセルからアドレス選択トランジ
スタを回路的に切り離し、3個のトランジスタ(以下、「3T」とも記す)のみを有するピ
クセルを用いてCDS動作を達成することもできる。これはMasahiro Kasa
noの論文(非特許文献1を参照)に開示されている。

図1は、ピンフォトダイオード及び全てのトランジスタが共通のアクティブ領域を有す
る、従来の標準的な4Tイメージセンサを示す簡素化されたレイアウト図である。

図1において、参照番号100は、典型的なCMOSイメージセンサに使用される従来
の4Tを含むピクセルアレイを表す。複数のこのようなピクセルは、実際のイメージセン
サにおいてロー(rows)及びカラム(column)に配列されてアレイを形成するが
、図面の簡素化のため、ここでは、1つのピクセルのみが詳細に示されている。アクティ
ブ領域101は、ピクセルの全ての能動素子、すなわち、ピンフォトダイオード102、
トランスファトランジスタ(103はそのゲート)、FDノード104、リセットトラン
ジスタ(106はそのゲート)、ドレインバイアスノード118、ソースフォロア(SF)
の機能を果たす駆動トランジスタ(113はそのゲート、119はそのソース・ドレイン
領域)、及びアドレス選択トランジスタ(114はそのゲート、120はそのソース)を
備えている。

取り囲まれたアクティブ領域101の外側の領域は、この技術分野で周知のような、厚
い素子分離酸化膜で充填されたSTI(Shallow Trench Isolation)領域である。また
、図1において、ピクセル内に存在する多層の金属インターコネクトは、図面の明瞭さの
ために省略され、代わりに接続ラインによって概略的に示されている。ライン117は、
アドレス選択トランジスタのゲート114のコンタクト116に接続されるローアドレス
ラインであり、ライン111は、トランスファトランジスタのゲート103のコンタクト
112に接続されるロートランスファラインであり、ポリシリコンバス105は、ピクセ
ルのリセットトランジスタのゲート106にローリセット信号を供給する。カラムライン
108は、コンタクト109を介してドレインバイアスノード118にVDDバイアスを
提供し、カラムライン107は、コンタクト115を介してアドレス選択トランジスタの
ソース120からの出力信号をアレイ周辺に位置するカラム信号処理回路に伝達する。F
Dノード104は、インターコネクト110を介して駆動トランジスタのゲート113に
接続される。また、アドレス指定信号と、リセット信号とがそれぞれライン117及びコ
ンタクト116と、ポリシリコンバス105とを介してアレイの周辺領域からピクセルに
供給される。

図1のピクセルは、正しく機能するものの、2つの主な短所がある。すなわち、あまり
にも多くのトランジスタが大きなピクセル領域を占めてしまい、また、フォトダイオード
を構成するアクティブ領域とその他のトランジスタを構成するアクティブ領域とが空間的
に接続しているため、トランジスタの位置及びその相互接続配線を効率的に配列できない
。よって、低費用と高解像度のイメージセンサを設計するためにピクセルサイズを低減す
る必要がある時、各ピクセル内の多数のトランジスタの存在は問題となり得る。

この問題を解決するために、上述の米国特許では、異なるローに配置される隣接するピ
クセルのフォトダイオードを4Tの読み出し回路が共有する技術を開示している。

しかしながら、このような従来の4Tイメージセンサピクセルでは、コンパクトなレイ
アウトが依然として困難であり、また、ピクセル信号の読み出しのためのトランジスタ(
特に、リセットトランジスタ)を構成するアクティブ領域とフォトダイオードを構成する
アクティブ領域とが空間的に接続しているため、関連のピクセル要素の位置及びその相互
内部接続配線が効率的に配列できないという問題がある。

米国特許第6,107,655号明細書 米国特許第6,352,869号明細書 米国特許第6,657,665号明細書

"A 2.0 μm Pixel Pitch MOS Image Sensor with an Amorphous Si Film Color Filter." (Digest of Technical Papers ISCC、vol.48、Feb.2005、pp.348-349)

本発明は、上記したような従来の技術の問題点を解決するためになされたものであり、
その目的は、高解像度、高性能、及びコンパクトサイズの実用的なCMOSイメージセン
サを提供することにある。

本発明の目的は、イメージセンサにおいて、リセットトランジスタを、フローティング
拡散領域(電荷検出ノード)から空間的に分離された独立のアクティブ領域に配置すること
によって達成される。

また、本発明に係るイメージセンサのピクセルは、電荷検出ノードであるフローティン
グ拡散領域とソースフォロアの機能を果たす駆動トランジスタのドレインとの間に電気的
に接続されるキャパシタを備えている。このキャパシタは、駆動トランジスタのゲートに
延びるポリシリコンバスと駆動トランジスタのドレイン領域とをオーバーラップさせるこ
とにより形成される。そして、そのオーバーラップ量を調整して、キャパシタのキャパシ
タンスを変化させることができる。このような特徴は、変換利得、そしてセンサの感度を
調整するのに重要である。適切な値のキャパシタンスは、またセンサのダイナミックレン
ジ(Dynamic Range:以下、「DR」と記す)及び信号対雑音比(SNR)を決
定する。

また、本発明に係るイメージセンサのピクセルは、受光素子がピンフォトダイオードを
用いて構成されるため、フォトダイオード領域内のシリコン−シリコン酸化膜界面の近く
に配置される浅いP型注入領域(すなわち、pinning layer)を使用して、
界面準位を消滅することによって、低い暗電流を維持する。

また、本発明に係るイメージセンサにおいて、駆動トランジスタは、NチャネルMOS
トランジスタ又はPチャネルMOSトランジスタで具現でき、特に、空乏型PチャネルM
OSトランジスタで具現する場合、ノイズの特性を改善することができる。

具体的に、本発明の一側面によるイメージセンサは、複数のピクセルがロー及びカラム
に配列されたピクセルアレイを有するイメージセンサにおいて、隣接するローにそれぞれ
割り当てられる2個のフォトダイオード及び該2個のフォトダイオードに共有される共通
フローティング拡散領域を有する第1アクティブ領域と、前記第1アクティブ領域と空間
的に分離されて形成され、前記ピクセルをリセットさせるリセットトランジスタを有する
第2アクティブ領域と、前記第1及び第2アクティブ領域と空間的に分離されて形成され
、前記共通フローティング拡散領域の電荷に応答してピクセル信号を出力する駆動トラン
ジスタを有する第3アクティブ領域とを備える。

本発明の他の一側面によるイメージセンサは、複数のピクセルがロー及びカラムに配列
されたピクセルアレイを有するイメージセンサにおいて、隣接するローにそれぞれ割り当
てられる2個のフォトダイオード及び該2個のフォトダイオードに共有される共通フロー
ティング拡散領域を有する第1アクティブ領域と、前記第1アクティブ領域と空間的に分
離されて形成され、前記共通フローティング拡散領域の電荷に応答してピクセル信号を出
力する駆動トランジスタを有する第2アクティブ領域と、前記駆動トランジスタのゲート
から連続するように形成されたポリシリコンバスと、前記第2アクティブ領域の一部であ
る前記駆動トランジスタのドレイン領域及び前記ポリシリコンバスがオーバーラップされ
て形成されたキャパシタとを備える。

本発明の上記2つの側面において、前記フォトダイオードは、ピンフォトダイオードか
ら構成され得るし、前記駆動トランジスタは、NチャネルMOSトランジスタまたは空乏
型PチャネルMOSトランジスタで具現され得る。

本発明によれば、高性能、簡単な構造及び小型サイズの3T及び4Tのピクセルを有す
る実用的なCMOSイメージセンサを提供することができる。

ピンフォトダイオード及び全てのトランジスタが共通アクティブ領域を有する、従来の4Tを有するイメージセンサの簡素化されたレイアウトを示す図である。 トランスファゲート、リセットトランジスタ、アドレス選択トランジスタ、駆動トランジスタ(ソースフォロア)、及びピンフォトダイオードを収容し、空間的に分割された複数のアクティブ領域を有する、本発明の実施の形態に係るローを共有するピクセルの簡素化されたイメージセンサのレイアウト図である。 本発明の別の実施の形態に係るアドレス選択トランジスタが省略された場合における、ローを共有するピクセルの簡素化されたイメージセンサのレイアウト図である。

以下、本発明の最も好ましい実施の形態を図面を参照しながら説明する。

図2は、トランスファゲート、リセットトランジスタ、アドレス選択トランジスタ、駆
動トランジスタ(ソースフォロア)、及びピンフォトダイオードを有し、空間的に分離され
た複数のアクティブ領域を有する、本発明の一実施の形態に係るCMOSイメージセンサ
の平面図であって、ローを共有するピクセルの簡素化されたレイアウトを示す。

図2に示されているように、ピクセルアレイ200は、共通回路を共有する1対のピン
フォトダイオード202、203を有する2つのピクセルローを備えている。ここでも、
金属層は、図面簡素化のために省略され、概略的な相互接続線によって示されている。も
ちろん、本実施の形態におけるピクセルもまた複数のロー及びカラムに配列されてアレイ
を形成する。

本発明のロー共有ピクセルの特徴は、ピクセル内のアクティブ領域を3つの異なるブロ
ックに分離する点である。特に、第1アクティブ領域201は、一対のピンフォトダイオ
ード202、203を備え、第2アクティブ領域209は、リセットトランジスタのため
のものであり、第3アクティブ領域226は、駆動トランジスタ及びアドレス選択トラン
ジスタのためのものである。第1アクティブ領域201は、またトランスファゲート20
4、205及び電荷検出用の共通フローティング拡散領域(以下「共通FDノード」と記
す)206を備える。金属の第1相互接続線207は、共通FDノード206を、駆動ト
ランジスタのゲート212と接続するポリシリコンバス208に接続させる。金属の第2
相互接続線211は、またポリシリコンバス208をリセットトランジスタのソースに接
続させる。

リセット信号がコンタクト215を介して第1ローバスライン216からリセットトラ
ンジスタのゲート210に供給される。リセットトランジスタのドレイン225がドレイ
ンカラムバスライン(以下、第1カラムバスラインと記す)224に接続される。同様に
、駆動トランジスタのドレイン220が同じ第1カラムバスライン224に接続される。
第1カラムバスライン224は、VDD電源ラインである。駆動トランジスタのソース2
21は、ゲート213がコンタクト214を介して第2ローバスライン219からローア
ドレス指定信号を受信するアドレス選択トランジスタのドレインとは共通である。

アドレス選択トランジスタのソース222で出力信号が感知され、このソース222は
もう1つのカラムバスライン(以下、第2カラムバスラインと記す)223に接続される
。ここでは、第2カラムバスライン223は、ピクセル出力信号ラインである。

トランスファゲートバスライン217、218は、アレイ200の周辺に位置する回路
で生成される適切な電荷伝達信号をトランスファゲート205、204に供給する。第1
及び第2カラムバスライン224、223もまた、アレイ200の周辺に位置する回路に
接続され、この周辺回路は、必要なバイアスを供給し、アドレス指定されたピクセルから
の出力信号を処理する。これらは、図示されていないが、この技術分野における通常の知
識を有する者にとっては、周知のものである。

図2から分かるように、本実施の形態では、従来の4Tを有するピクセルのアクティブ
領域を3つの異なるブロックに分割し、2つのローにそれぞれ属する2つのフォトダイオ
ードが同じピクセル信号感知回路を共有することによって、ピクセルの効率的なレイアウ
トが可能となる。本実施の形態のレイアウトは、より高い開口率を有するため、より高性
能のセンサの実現を可能にする。

一方、ポリシリコンバス208下の第3アクティブ領域226を破線227で示すよう
に延ばすことによって、共通FDノード206と駆動トランジスタのドレイン220との
間に電気的に接続されるキャパシタを形成できる。ポリシリコンバス208と第3アクテ
ィブ領域226との間のオーバーラップ量を調整して、キャパシタのキャパシタンスを変
化させることができる。この特徴は変換利得、そしてセンサの感度を調整するのに重要で
ある。適切な値のキャパシタンスは、またセンサのダイナミックレンジ(DR)及び信号
対雑音比(SNR)を決定する。

図3は、本発明の別の実施の形態に係るCMOSイメージセンサの平面図であって、ロ
ーアドレス指定のためのアドレス選択トランジスタが省略される場合におけるロー共有ピ
クセルの簡素化されたレイアウトを示す。

図3に示されている本実施の形態に係るピクセルアレイ300は、図2に示されたもの
と類似したレイアウトを有し、アクティブ領域は同様に3つの個別領域に分離されている
。第1アクティブ領域301は、ピンフォトダイオード302、303、トランスファゲ
ート304、305及び共通FDノード306を備える。ほかの2つの異なるアクティブ
領域、即ち第2アクティブ領域309及び第3アクティブ領域318はそれぞれ、ゲート
310及びドレイン319を有するリセットトランジスタ、並びにゲート312、ソース
321及びドレイン320を有する駆動トランジスタを備える。この構成において、アド
レス選択トランジスタは省略され、Kasanoにより開示されたもののように、電源線
322をパルスする外部回路によって代替される。

第1相互接続線307は、共通FDノード306をポリシリコンバス308に接続させ
る。第2相互接続線311は、ポリシリコンバス308をリセットトランジスタのソース
に接続させる。リセットトランジスタのゲート310は、そのリセットパルスをリセット
ライン323からコンタクト313を介して受信する。ピクセルは、電源線322によっ
てアドレス指定されるが、電源線322は、駆動トランジスタのソース321に接続され
て、駆動トランジスタをターンオンさせる。出力信号は、駆動トランジスタのドレイン3
20から検出され、このドレイン320は、カラムバスライン316に接続される。別の
カラムバスライン317は、リセットトランジスタのドレイン319にバイアスを供給す
る。

また、上記の実施の形態と同様に、ポリシリコンバス308とオーバーラップしてキャ
パシタを形成するように、第3アクティブ領域318を拡張することができる。この拡張
されたキャパシタは図面を明瞭にし簡素化するために、図示されていない。トランスファ
ゲートバスライン314、315は、トランスファゲート304、305に伝達パルスを
供給する。パルスは、図示されていない周辺回路で生成される。また、この技術分野にお
ける通常の知識を有する者にとって周知であるように、出力信号も周辺回路で処理される

本実施の形態の長所は、1ピクセル当たり2つのトランジスタのみを有するので、適度
な設計ルールを使用しても、非常に小さなピクセルサイズの高性能イメージセンサを設計
することができるという点である。

また、上記の2つの実施の形態は、フォトダイオード領域202、203、302、3
03内のシリコン−シリコンダイオキサイド界面に注入されるpホウ素不純物を有する
ピンフォトダイオードを用いる。この不純物注入は、周知のように、界面準位をクエンチ
ングして、低い暗電流の生成を可能にする。

上記した新しいレイアウトの長所はまた、ピクセルのトランジスタがより小さな領域を
占めることによって実現される、高い開口率である。

また、本発明において、駆動トランジスタは、NチャネルMOSトランジスタまたは
PチャネルMOSトランジスタで具現できる。特に、空乏型PチャネルMOSトランジス
タで具現するならば、ノイズ特性を改善することができる。

以上では、3T及び4Tを有するピクセルをコンパクトにレイアウトした本発明の好ま
しい実施の形態に関して説明したが、本発明は、上記説明した実施の形態に限定されるも
のではなく、特許請求の範囲によって定められる技術的思想及び分野から逸脱しない範囲
内で上記説明した実施の形態に対して様々な変更が可能であり、それらも本発明の技術的
範囲に属することは明らかである。

100、200、300 ピクセルアレイ
101 アクティブ領域
102、202、203、302、303 ピンフォトダイオード
103、204、205、304、305 トランスファゲート(トランスファ
トランジスタのゲート)
104、206、306 共通フローティング拡散領域(共通
FDノード)
105、208、308 ポリシリコンバス
106、210、310 リセットトランジスタのゲート
107、108 カラムライン
109、112、115、116、214、215、313 コンタクト
110 インターコネクト
111 ロートランスファライン
113、212、312 駆動トランジスタのゲート
114、213 アドレス選択トランジスタのゲート
118 ドレインバイアスノード
117 ローアドレスライン
119 駆動トランジスタのソース・ドレイ
ン領域
120、222 アドレス選択トランジスタのソース
201、301 第1アクティブ領域
207、307 第1相互接続線
209、309 第2アクティブ領域
211、311 第2相互接続線
216 第1ローバスライン
217、218、314、315 トランスファゲートバスライン
219 第2ローバスライン
220、320 駆動トランジスタのドレイン
221、321 駆動トランジスタのソース
223 第2カラムバスライン
224 第1カラムバスライン
225、319 リセットトランジスタのドレイン
226、318 第3アクティブ領域
316、317 カラムバスライン
322 電源線
323 リセットライン

Claims (17)

  1. イメージセンサの基板の第1アクティブ領域に、第1ピクセルローの第1フォトダイオードと、第2ピクセルローの第2フォトダイオードと、該第1フォトダイオードと該第2フォトダイオードとに共有されるフローティング拡散領域とを形成するステップと、
    前記基板の第2アクティブ領域に、前記第1アクティブ領域から分離されてリセットトランジスタを形成するステップと、
    前記フローティング拡散領域を前記リセットトランジスタのソース領域に接続するように構成されたポリシリコンバスを形成するステップと
    前記第1アクティブ領域から分離された第3アクティブ領域に、前記フローティング拡散領域の電荷に基づいてピクセル信号を生成するように構成された駆動トランジスタを形成するステップと
    を備え
    前記ポリシリコンバスを形成するステップは、前記ポリシリコンバスを前記駆動トランジスタのドレイン領域の一部の上方に形成することにより、前記フローティング拡散領域と前記駆動トランジスタとの間にキャパシタを形成するステップを備えることを特徴とする方法。
  2. 前記駆動トランジスタの前記ドレイン領域を、ピクセルカラムに関連し、アドレス指定信号に応答して前記ピクセル信号を受信するように構成されたカラムバスに接続するステップと、
    前記駆動トランジスタのソース領域を、前記第1ピクセルローと前記第2ピクセルローに関連し、前記アドレス指定信号を前記駆動トランジスタの前記ソース領域に印加するように構成されたローアドレスラインに接続するステップと
    をさらに備えることを特徴とする請求項に記載の方法。
  3. 前記第3アクティブ領域に、アドレス指定信号に応答して前記ピクセル信号を表す出力信号を生成するように構成されたアドレス選択トランジスタを形成するステップと
    をさらに備えることを特徴とする請求項に記載の方法。
  4. 前記アドレス選択トランジスタのドレイン領域を、ピクセルカラムに関連し、前記アドレス選択トランジスタから前記出力信号を受信するように構成されたカラムバスに接続するステップと、
    前記アドレス選択トランジスタのゲートを、前記第1ピクセルローと前記第2ピクセルローに関連し、前記アドレス選択トランジスタの前記ゲートに前記アドレス指定信号を印加するように構成されたローアドレスラインに接続するステップと
    をさらに備えることを特徴とする請求項に記載の方法。
  5. 前記駆動トランジスタを形成するステップと前記アドレス選択トランジスタを形成するステップは、前記第3アクティブ領域に、前記駆動トランジスタのソース領域と前記アドレス選択トランジスタのドレイン領域を共通領域として形成するステップを備えることを特徴とする請求項に記載の方法。
  6. 前記第1アクティブ領域に、第1制御信号に応答して前記第1フォトダイオードから前記フローティング拡散領域に電荷を伝達するように構成された第1トランスファゲートを形成するステップと、
    前記第1アクティブ領域に、第2制御信号に応答して前記第2フォトダイオードから前記フローティング拡散領域に電荷を伝達するように構成された第2トランスファゲートを形成するステップと、
    をさらに備えることを特徴とする請求項1に記載の方法。
  7. 基板の第1アクティブ領域内に、複数の異なるピクセルローから成る複数のフォトダイオードと、前記複数のフォトダイオードに共有されるフローティング拡散領域とを形成するステップと、
    前記基板の第2アクティブ領域に、前記第1アクティブ領域から分離されたリセットトランジスタを形成するステップと、
    前記フローティング拡散領域を前記リセットトランジスタのソース領域に接続するように構成されたポリシリコンバスを形成するステップと
    前記第1アクティブ領域から分離された第3アクティブ領域と、前記フローティング拡散領域の電圧に基づいてピクセル信号を生成するように構成された駆動トランジスタを形成するステップと
    を備え
    前記ポリシリコンバスを形成するステップは、前記ポリシリコンを前記駆動トランジスタのドレイン領域の一部の上方に形成することにより、前記フローティング拡散領域と前記駆動トランジスタと間にキャパシタを形成するステップを備えることを特徴とする方法。
  8. 前記駆動トランジスタの前記ドレイン領域を、ピクセルカラムに関連し、アドレス指定信号に応答して前記ピクセル信号を受信するように構成されたカラムバスに接続するステップと、
    前記駆動トランジスタのソース領域を、前記複数の異なるピクセルローに関連し、前記駆動トランジスタの前記ソース領域にアドレス指定信号を印加するように構成されたローアドレスラインに接続するステップと
    を更に備えることを特徴とする請求項に記載の方法。
  9. 前記第3アクティブ領域に、アドレス指定信号に応答して前記ピクセル信号を表す出力信号を生成するように構成されたアドレス選択トランジスタを形成するステップ
    を更に備えることを特徴とする請求項に記載の方法。
  10. 前記アドレス選択トランジスタのドレイン領域を、ピクセルカラムに関連し、前記アドレス選択トランジスタから前記出力信号を受信するように構成されたカラムバスラインに接続するステップと、
    前記アドレス選択トランジスタのゲートを、前記複数の異なるピクセルローに関連し、前記アドレス選択トランジスタのゲートに前記アドレス指定信号を印加するように構成されたローアドレスラインに接続するステップと
    を更に備えることを特徴とする請求項に記載の方法。
  11. 前記駆動トランジスタを形成するステップと前記アドレス選択トランジスタを形成するステップは、前記第3のアクティブ領域に、前記駆動トランジスタのソース領域と前記アドレス選択トランジスタのドレイン領域を共通領域として形成するステップを備えることを特徴とする請求項に記載の方法。
  12. 前記第1アクティブ領域に、それぞれの制御信号に応答して前記複数のフォトダイオードから前記フローティング拡散領域へ電荷を伝達するように構成された複数のトランスファゲートを形成するステップ
    を更に備えることを特徴とする請求項に記載の方法。
  13. 基板の第1アクティブ領域内のフローティング拡散領域を、前記基板の第2アクティブ領域内のリセットトランジスタを使用してリセットするステップと、
    前記第1アクティブ領域内で第1ピクセルローの第1フォトダイオードにより収集された電荷を前記フローティング拡散領域へ伝達するステップと、
    前記基板の第3アクティブ領域内の駆動トランジスタにより前記フローティング拡散領域の電圧に基づいてピクセル信号を生成するステップと、
    前記ピクセル信号を生成するステップの後に前記リセットトランジスタを使用して前記フローティング拡散領域をリセットするステップと、
    前記第1アクティブ領域内で第2ピクセルローの第2フォトダイオードにより収集された電荷を前記フローティング拡散領域へ伝達するステップと
    前記フローティング拡散領域をリセットするステップにおいて、前記リセットトランジスタのソース領域と前記フローティング拡散領域の間に接続されたポリシリコンバスを介して前記フローティング拡散領域に基準電圧を印加するステップと、
    前記第1フォトダイオードにより収集された電荷を、前記駆動トランジスタのドレイン領域と、前記フローティング拡散領域に接続された前記ポリシリコンバスにより形成されたキャパシタへ伝達するステップと
    を備えることを特徴とする方法。
  14. 前記ピクセル信号を生成するステップは、前記ポリシリコンバスを介して前記フローティング拡散領域における前記電圧を前記駆動トランジスタのゲートに印加するステップを備えることを特徴とする請求項13に記載の方法。
  15. 前記駆動トランジスタのソース領域に接続されたローアドレスを介してアドレス指定信号を受信することに応答して、前記駆動トランジスタの前記ドレイン領域に接続されたカラムバスに前記ピクセル信号を印加するステップを更に備えることを特徴とする請求項13に記載の方法。
  16. 前記第3アクティブ領域内のアドレス選択トランジスタを介してアドレス指定信号を受信するステップと、
    前記アドレス指定信号に応答して、前記ピクセル信号を表す出力信号を生成するステップと
    を備えることを特徴とする請求項13に記載の方法。
  17. 前記第3アクティブ領域内のアドレス選択トランジスタのゲートに接続されたローアドレスラインを介してアドレス指定信号を受信するステップと、
    前記アドレス指定信号に応答して、前記ピクセル信号を表す出力信号を、前記アドレス選択トランジスタのドレインに接続されたカラムバスに印加するステップと
    を備えることを特徴とする請求項13に記載の方法。
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