KR101908286B1 - 커패시턴스 검출 방법 및 이를 이용하는 커패시턴스 검출 장치 - Google Patents

커패시턴스 검출 방법 및 이를 이용하는 커패시턴스 검출 장치 Download PDF

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Abstract

본 실시예에 의한 커패시턴스 검출 장치는 기생 커패시터(parasitic capacitor)가 형성되고, 오브젝트와 자기 커패시터(self-capacitor)를 이루는 전극을 포함하는 패널과, 기생 커패시터, 자기 커패시터와 차지 셰어링(charge sharing)되어 기생 커패시터의 영향이 보상된 검출 신호를 출력하는 보상 커패시터와, 보상 커패시터가 기생 커패시터의 영향을 보상하도록 도통되거나 차단되는 복수의 스위치들을 포함하는 스위치부 및 보상 커패시터와 연결되어 보상 커패시터가 출력하는 검출 신호의 출력 범위를 조절하는 출력 전압 조절부를 포함한다.

Description

커패시턴스 검출 방법 및 이를 이용하는 커패시턴스 검출 장치{CAPACITANCE DETECTION METHOD AND CAPACITANCE DETECTION APPARATUS USING THE SAME}
본 발명은 커패시턴스 검출 방법 및 이를 이용하는 커패시턴스 검출 장치에 관한 것이다.
현재 터치 스크린에 사용되는 감지 방식들은 저항막 방식, 표면 초음파 방식 및 정전 용량 방식이 주류를 이루고 있으며, 정전 용량 방식의 경우 다중 터치 감지가 가능하고 내구성, 시인성 등이 우수하기 때문에 휴대용 모바일 기기의 주 입력 수단으로 채택되는 추세이다.
정전 용량 방식 터치 스크린은 사용자 간섭에 의해 터치 스크린 패널 상의 축전 센서 (capacitive sensor)들에 대전된 전하량이 변하는 것을 감지하여 사용자 입력을 인식하며, 전하 축전 방식에 따라 자기 정전 용량 방식 (self-capacitive)과 상호 정전 용량 방식 (mutual-capacitive)으로 나뉜다. 자기 정전 용량 방식이 하나의 축전 센서 (capacitive sensor) 당 하나의 도전체를 구성하여 터치 스크린 패널 외부의 기준 접지면 (reference ground)과 대전면을 형성하는 반면, 상호 정전 용량 방식은 터치 스크린 패널 상의 두 개의 도전체가 서로 대전면을 형성하여 하나의 축전 센서로 기능하도록 구성된다.
일반적인 자기 정전 용량 방식은 X/Y 직교 형태의 도전체 배치를 사용하며, 이 경우 각 축전 센서가 선센서 (line sensor)로 기능하기 때문에 매 터치 스크린 감지 시 X 센서군 (X-line sensor group)과 Y 센서군 (Y-line sensor group) 각각으로부터 하나씩의 X-감지 정보와 Y-감지 정보밖에 제공받지 못한다. 따라서 일반적인 자기 정전 용량(self-capacitance) 방식 터치 스크린에서는 단일 터치의 감지 및 추적은 가능하나 다중 터치는 지원할 수 없다. 상호 정전 용량 방식도 X/Y 직교 형태의 도전체 배치를 사용하나, 각 축전 센서가 도전체 직교 위치 마다 격자센서 (grid sensor) 형태로 구성되며 터치 스크린 상의 사용자 입력 탐지 시 모든 격자센서의 반응이 독립적으로 감지되는 점이 자기 정전 용량 방식과 다르다. 각 격자센서는 서로 다른 하나의 X/Y 좌표에 대응되고 서로 독립적인 반응 결과를 제공하기 때문에, 상호 축전 방식 터치 스크린에서는 X/Y 격자센서 집합으로부터 제공받은 X/Y-감지 정보 집합으로부터 사용자 입력 정보를 추출하여 사용자의 다중 터치를 감지하고 추적할 수 있다.
패널에 형성되는 기생 커패시터의 영향을 극복하기 위하여 패널에 제공되는 전압을 크게 하여 검출 민감도를 향상시킬 수 있다. 그러나, 패널과 인터페이스되는 회로는 낮은 전압에서 구동되므로, 높은 전압이 제공되면 동작의 신뢰성을 담보할 수 없다. 패널과 인터페이스 되는 회로에 높은 전압이 제공되어도 신뢰성 있게 동작하기 위하여는 내압이 큰 소자로 회로를 형성하여야 하나, 비경제적이라는 문제점이 있다.
본 실시예는 상술한 문제를 해결하기 위한 것으로, 본 실시예의 목적 중 하나는 커패시턴스 검출의 민감도를 향상시키기 위하여 패널에 높은 전압을 제공하되, 동시에 낮은 전압에서 동작하는 회로를 패널에 인터페이스할 수 있도록 하는 것이다.
본 실시예에 의한 커패시턴스 검출 장치는 기생 커패시터(parasitic capacitor)가 형성되고, 오브젝트와 자기 커패시터(self-capacitor)를 이루는 전극을 포함하는 패널과, 기생 커패시터, 자기 커패시터와 차지 셰어링(charge sharing)되어 기생 커패시터의 영향이 보상된 검출 신호를 출력하는 보상 커패시터와, 보상 커패시터가 기생 커패시터의 영향을 보상하도록 도통되거나 차단되는 복수의 스위치들을 포함하는 스위치부 및 보상 커패시터와 연결되어 보상 커패시터가 출력하는 검출 신호의 출력 범위를 조절하는 출력 전압 조절부를 포함한다.
본 실시예에 의한 커패시턴스 검출 방법은 패널에 형성된 기생 커패시터(parasitic capacitor)와 자기 커패시터(self-capacitor)를 제1 전압으로 프리 차지하고, 보상 커패시터를 제2 전압으로 프리 차지 하는 단계와, 자기 커패시터와 기생 커패시터 및 보상 커패시터를 전기적으로 연결하여 차지 셰어링(charge sharing) 하는 단계와, 보상 커패시터에 오프셋 전압을 제공하여 보상 커패시터가 출력하는 신호의 범위를 조절하는 단계 및 범위가 조절된 신호를 출력하는 단계를 포함한다.
본 실시예에 의하면 높은 전압으로 커패시터 검출 장치를 구동하여 검출 민감도를 향상시킬 수 있으며, 보상 커패시터가 출력하는 검출 신호의 범위를 조절하여 낮은 전압으로 구동되는 회로를 사용할 수 있다는 장점이 제공된다.
도 1은 본 실시예에 의한 터치 검출 장치의 개요를 도시한 개요도이다.
도 2는 본 실시예에 의한 터치 검출 방법의 개요를 도시한 순서도이다.
도 3은 출력 전압 조절부 실시예들의 개요를 도시한 도면이다.
도 4는 신호 변환부 실시예의 개요를 도시한 블록도이다.
도 5는 본 실시예에 의한 커패시턴스 검출 장치의 타이밍 다이어그램이다.
도 6 내지 도 12는 본 실시예에 의한 커패시턴스 검출 장치의 페이즈별 등가회로를 도시한 도면이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
“제1”, “제2” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "상부에" 또는 “위에”있다고 언급된 때에는, 그 다른 구성요소의 바로 위에 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "접촉하여" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "개재하여"와 "바로 ~개재하여", "~사이에"와 "바로 ~ 사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 개시의 실시예들을 설명하기 위하여 참조되는 도면은 설명의 편의 및 이해의 용이를 위하여 의도적으로 크기, 높이, 두께 등이 과장되어 표현되어 있으며, 비율에 따라 확대 또는 축소된 것이 아니다. 또한, 도면에 도시된 어느 구성요소는 의도적으로 축소되어 표현하고, 다른 구성요소는 의도적으로 확대되어 표현될 수 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
본 명세서에서는 사용자가 패널에 입력을 인가할 수 있는 개체를 “오브젝트(object)”라 정의한다. 이러한 오브젝트(O)는 손, 손바닥 또는 스타일러스(stylus) 등과 같이 패널(100)을 터치 또는 호버링하여 커패시턴스 변화를 제공할 수 있는 개체를 의미한다. 다만, 이것은 오브젝트의 범위를 한정하기 위한 것이 아니라 오브젝트를 설명하기 위한 것으로 뺨, 발가락 등도 역시 오브젝트가 될 수 있다.
이하에서는 첨부된 도면들을 참조하여 본 실시예를 설명하도록 한다. 도 1은 본 실시예에 의한 터치 검출 장치(1)의 개요를 도시한 개요도이다. 도 2는 본 실시예에 의한 터치 검출 방법의 개요를 도시한 순서도이다. 도 1 및 도 2를 참조하면, 본 실시예에 의한 터치 검출 장치(1)는: 기생 커패시터(parasitic capacitor, Cp)가 형성되고, 오브젝트(O)와 자기 커패시터(self-capacitor, Cs)를 이루는 전극(E)을 포함하는 패널(100)과, 기생 커패시터(Cp), 자기 커패시터(Cs)와 차지 셰어링(charge sharing)되어 기생 커패시터의 영향이 보상된 검출 신호를 출력하는 보상 커패시터(Cc)와, 보상 커패시터(Cc)가 기생 커패시터(Cp)의 영향을 보상하도록 도통되거나 차단되는 복수의 스위치들을 포함하는 스위치부(200) 및 보상 커패시터(Cc)와 연결되어 보상 커패시터가 출력하는 검출 신호의 출력 범위를 조절하는 출력 전압 조절부(300)를 포함한다.
본 실시예에 의한 터치 검출 방법은: 패널(100)에 형성된 기생 커패시터(parasitic capacitor, Cp)와 자기 커패시터(self-capacitor, Cs)를 제1 전압으로 프리 차지하고, 보상 커패시터를 제2 전압으로 프리 차지 하는 단계(S100)와, 자기 커패시터(Cs)와 기생 커패시터(Cp) 및 보상 커패시터(Cc)를 전기적으로 연결하여 차지 셰어링(charge sharing) 하는 단계(S200)와, 보상 커패시터에 오프셋 전압을 제공하여 보상 커패시터가 출력하는 검출 신호의 범위를 조절하는 단계(S300) 및 차지 셰어링 단계가 수행되어 형성된 검출 신호를 출력하는 단계(S400)를 포함한다.
패널(100)은 적어도 하나의 전극(E)를 포함한다. 전극(E)은 자기 커패시터(Cs)의 일 전극으로 기능하며, 오브젝트(O)는 자기 커패시터(Cs)의 타 전극으로 기능한다.
실제적인 패널(100)에서는 전극들과 접지 전압 사이에 형성되는 기생 커패시턴스(parasitic capacitance), 인접하는 전극들 사이에 형성되는 기생 커패시턴스 등과 같이 여러 기생 커패시턴스들이 있다. 이하에서 기생 커패시턴스(Cp)는 오브젝트(O)와 자기 커패시턴스(Cs)를 형성하는 전극(E)에서 형성되는 모든 기생 커패시턴스들을 포함하는 등가 기생 커패시턴스를 의미하는 것으로 지칭하고 사용한다.
패널(100)의 전극(E)은 자기 커패시터(Cs)의 한 전극을 형성하고, 오브젝트(O)가 자기 커패시터(Cs)의 다른 전극을 형성한다. 오브젝트(O)는 접지 전압과 전기적으로 연결되며 자기 커패시터(Cs)는 기생 커패시터(Cp)와 서로 병렬로 연결된다. 스위치 부(200)에서 보이는 등가 커패시턴스는 자기 커패시턴스(Cs)와 기생 커패시턴스(Cp)가 병렬로 연결되어 형성되는 Cp+Cs의 값을 가지는 커패시턴스이다.
Figure 112017018697249-pat00001
(C: 커패시턴스, A: 전극의 면적, d: 전극들 사이의 거리, ε: 유전율)
커패시터의 커패시턴스를 연산하는 수학식 1을 참조하면, 오브젝트(O)와 전극(E) 사이의 이격 거리(d)에 따라 자기 커패시터의 커패시턴스 값은 변화하며, 자기 커패시터의 커패시턴스 값이 일정 값 이상이면 오브젝트(O)가 패널(100)을 터치 하여 터치 입력을 제공하는 것으로 파악할 수 있다.
스위치부(200)는 도통되어 자기 커패시터(Cs)와 기생 커패시터(Cp)를 프리 차지(pre-charge)하는 제1 프리 차지 스위치(SWpc1)와, 도통되어 보상 커패시터(Cc)를 프리 차지하는 제2 프리 차지 스위치(SWpc2)와, 자기 커패시터(Cs)와 기생 커패시터(Cp) 및 보상 커패시터(Cc)가 차지 셰어링을 수행하도록 도통되는 차지 셰어링 스위치(SWcs)와, 보상 커패시터(Cc)가 출력하는 검출 신호를 제공하는 출력 스위치(SWo)를 포함한다. 도 1로 도시된 실시예에서, 스위치부(200)는 프리 차지 단계(도 5, pc 참조)에서 보상 커패시터(Cc)와 접지 전압을 연결하는 프리 차지 경로를 제공하는 제3 프리 차지 스위치(SWpc3)를 포함한다. 다른 실시예에서 보상 커패시터(Cc)에 접지 전압을 연결하는 프리 차지 경로는 출력 전압 조절부(300)가 제공할 수 있다.
셀프 커패시터(Cs) 및 기생 커패시터(Cp)를 프리 차지하는 제1 전압(V1)의 전압값과 보상 커패시터(Cc)를 프리 차지하는 제2 전압(V2)의 전압값은 제어부(500)에 의하여 제어된다. 일 예로, 제1 페이즈(P1, 도 5 참조)의 프리 차지 단계에서, 제어부(500)는 구동 전압(Vdd)을 제1 전압(V1)으로 제공하고, 접지 전압(Vgnd)을 제2 전압(V2)으로 제공한다. 제2 페이즈(P2, 도 5 참조) 프리 차지 단계에서, 제어부(400)는 접지 전압(Vgnd)을 제1 전압(V1)으로 제공하고, 구동 전압(Vdd)을 제2 전압(V2)으로 제공한다.
도 3은 출력 전압 조절부(300) 실시예들의 개요를 도시한 도면이다. 도 3(a)에서 도시된 실시예를 참조하면, 출력 전압 조절부(300)는 보상 커패시터(Cc)와 차지 셰어링이 수행되는 오프셋 커패시터(Coffset)와 보상 커패시터(Cc)와 오프셋 커패시터(Coffset)를 전기적으로 연결하거나 차단하는 오프셋 스위치(SWoffset)를 포함한다.
일 실시예로, 오프셋 커패시터(Coffset)는 오프셋 전압(Voffset)으로 프리 차지될 수 있으며, 오프셋 스위치(SWoffset)가 도통되어 보상 커패시터(Cc)와 전기적으로 연결되면 보상 커패시터(Cc)와 오프셋 커패시터(Coffset)는 차지 셰어링 되어 보상 커패시터(Cc)가 출력하는 검출 신호의 전압을 증가시키거나 감소시킬 수 있다.
오프셋 커패시터(Coffset)는 오프셋 스위치(SWoffset)에 제공되는 오프셋 신호가 반전된 신호로 구동되는 반전 오프셋 스위치(SWoffsetB)가 턴 온 되어 오프셋 전압(Voffset)으로 프리 차지될 수 있다. 오프셋 커패시터(Coffset)는 오프셋 스위치(SWoffset)가 턴 온 되고 보상 커패시터(Cc)와 직렬로 연결되어 차지 셰어링 되어 노드 a의 전압(도 1 Va 참조)을 조절할 수 있다.
일 예로, 오프셋 커패시터(Coffset)에 제공되는 오프셋 전압(Voffset)은 접지 전압(Vgnd) 내지 구동 전압(Vdd) 사이의 어느 한 전압일 수 있다. 다른 예로, 오프셋 커패시터(Coffset)에 제공되는 오프셋 전압(Voffset)은 접지 전압(Vgnd) 내지 구동 전압(Vdd) 사이의 어느 한 전압이 극성 반전된 음의 전압일 수 있다.
오프셋 스위치(SWoffset)가 도통되면 보상 커패시터(Cc)와 오프셋 커패시터(Coffset)가 차지 셰어링되어 보상 커패시터(Cc)가 출력하는 출력 전압을 조절할 수 있다.
도 3(b)로 예시된 실시예를 참조하면, 출력 전압 조절부(300)는 보상 커패시터(Cc)와 병렬로 연결되어 차지 셰어링이 수행되는 오프셋 커패시터(Coffset)와 보상 커패시터(Cc)와 오프셋 커패시터(Coffset)를 전기적으로 연결하거나 차단하는 오프셋 스위치(SWoffset)를 포함한다. 일 실시예로, 오프셋 커패시터(Coffset)는 오프셋 전압(Voffset1, Voffset2)의 차이에 상응하는 전압으로 프리 차지될 수 있으며, 오프셋 스위치(SWoffset)가 도통되어 보상 커패시터(Cc)와 전기적으로 연결되면 보상 커패시터(Cc)와 오프셋 커패시터(Coffset)는 차지 셰어링 되어 보상 커패시터가 출력하는 출력 전압을 증가시키거나 감소시킬 수 있다.
오프셋 커패시터(Coffset)는 오프셋 스위치(SWoffset)에 제공되는 오프셋 신호가 반전된 신호로 구동되는 반전 오프셋 스위치(SWoffsetB)가 턴 온 되어 일단에 오프셋 전압(Voffset1)이 제공되고, 타단에 오프셋 전압(Voffset2)이 제공되어 일단과 타단에 제공되는 전압차로 프리 차지된다. 오프셋 스위치(SWoffset)가 도통되면 오프셋 커패시터(Coffset)는 보상 커패시터(Cc)와 병렬로 연결되고, 차지 셰어링 되어 노드 a의 전압을 조절할 수 있다.
일 예로, 오프셋 커패시터(Coffset)에 충전되는 오프셋 전압은 접지 전압(Vgnd) 내지 구동 전압(Vdd) 사이의 어느 한 전압일 수 있으며, 다른 예에서, 오프셋 커패시터(Coffset)에 충전되는 오프셋 전압은 접지 전압(Vgnd) 내지 구동 전압(Vdd) 사이의 어느 한 전압으로, 극성이 반전된 음의 전압일 수 있다.
오프셋 스위치(SWoffset)가 도통되면 보상 커패시터(Cc)와 오프셋 커패시터(Coffset)가 차지 셰어링이 이루어지며, 그에 따라 보상 커패시터(Cc)가 출력하는 검출 신호의 전압을 조절할 수 있다.
도 3(c)에서 도시된 실시예를 참조하면, 출력 전압 조절부(300)는 보상 커패시터의 일단에 오프셋 전압(Voffset)을 제공하는 오프셋 전압 제공부(310)와, 오프셋 전압 제공부(310)와 보상 커패시터(Cc)를 연결하거나 차단하는 오프셋 스위치(SWoffset)를 포함할 수 있다.
일 예로, 보상 커패시터(Cc)에 전압이 충전되어 있거나 방전된 경우에 오프셋 스위치(SWoffset)가 닫혀 보상 커패시터(Cc)에 형성되어 있는 전압에 오프셋 전압을 더하여 출력하도록 할 수 있다. 오프셋 전압 제공부(310)가 제공하는 오프셋 전압(Voffset)은 보상 커패시터(Cc)가 출력하는 전압을 승압시키기 위한 양의 전압일 수 있으며, 다른 예로, 오프셋 전압 제공부(310)가 제공하는 오프셋 전압은 보상 커패시터(Cc)가 출력하는 전압을 감압하기 위한 음의 전압일 수 있다.
도 4는 신호 변환부(400) 실시예의 개요를 도시한 블록도이다. 도 4(a)를 참조하면, 신호 변환부(400)는 전하 증폭기(410, charge amplifier)를 포함하며, 전하 증폭기(410)는 기생 커패시터(Cp)의 영향을 보상한 검출 신호를 제공받고, 이를 적분하여 출력(Vout)한다. 전하 증폭기는 출력 노드와 반전 입력(inverting input) 노드에 연결된 피드백 커패시터(Cf)와, 피드백 커패시터에 충전된 전하를 플러시(flush)하는 플러시 스위치(SWf)를 포함한다.
도 4(b)로 예시된 실시예에서, 신호 변환부(400)는 보상 커패시터(Cc)가 제공한 검출 신호를 의사 차동 신호(pseudo differential signal)로 변환하여 출력한다. 신호 변환부(400)는 보상 커패시터(Cc)가 제공한 검출 신호를 적분하여 출력 하는 전하 증폭기(410)와, 전하 증폭기(410)의 출력 신호를 지연하여 출력하는 지연부(420)를 포함한다.
보상 커패시터(Cc)는 검출 신호를 전하 증폭기(410)에 제공하며, 전하 증폭기(410)는 제공된 신호를 누적하여 출력한다. 지연부(420)는 전하 증폭기(410)가 신호 VoutB를 출력할 때까지 전하 증폭기(410)가 제공한 신호를 유지하여 출력한다. 제1 페이즈(P1, 도 5 참조)에서 스위치 부(200)가 유지하여 출력한 값인 Vout과 제2 페이즈(P2, 도 5 참조)에서 스위치 부(200)가 출력한 VoutB는 서로 상보적 관계에 있다. 다만, Vout을 형성하는 제1 페이즈의 차지 셰어링 과정과, VoutB를 형성하는 제2 페이즈의 차지 셰어링 과정은 시간차를 두고 이루어지므로 신호 변환부(400)가 출력하는 Vout과 VoutB 신호는 의사 차동 신호(pseudo differential signal)이다.
일 실시예에서, 신호 변환부(400)는 증폭기(미도시)를 더 포함할 수 있으며, 본 실시예에 의한 터치 검출 장치(1)는 신호 변환부(400)의 출력 신호쌍인 Vout, VoutB를 제공받아 디지털 신호로 변환하는 아날로그 디지털 변환기(ADC, Analog-to-Digital Converter, 미도시)를 더 포함할 수 있다.
제어부(500)는 스위치부(200)와 출력 전압 조절부(300), 신호 변환부(400)에 포함된 스위치들을 제어한다. 일 실시예로, 스위치부(200)에 포함된 제1 내지 제3 프리 차지 스위치들(SWpc1, SWpc2, SWpc3), 차지 셰어링 스위치(SWcs), 출력 스위치(SWo) 및 신호 변환부(400)에 포함된 플러시 스위치 SWf는 각각 제어부(500)가 제공하는 제어 신호 Spc1, Spc2, Spc3, Scs, So, Soffset, Sf에 의하여 도통/차단이 제어된다.
제어부(500)는 제1 전압(V1)와 제2 전압(V2)으로 제공되는 전압을 제어한다. 일 예로, 제어부(500)는 제1 전압(V1)으로 구동 전압(Vdd)를 제공하고, 제2 전압을 접지 전압(Vgnd)을 제공할 수 있다. 다른 예로, 제어부(500)는 제1 전압(V1)으로 접지 전압(Vgnd)을 제공하고, 제2 전압으로 구동 전압(Vdd)을 제공할 수 있다.
이하에서는, 도 5 내지 도 12를 참조하여 본 실시예에 의한 커패시턴스 검출 장치의 동작을 살펴본다. 도 5는 본 실시예에 의한 커패시턴스 검출 장치의 타이밍 다이어그램이고, 도 6 내지 도 12는 본 실시예에 의한 커패시턴스 검출 장치의 페이즈별 등가회로를 도시한 도면이다.
이하에서는 커패시턴스 검출 장치(1)가 커패시턴스 검출 결과를 의사 차동 신호(pseudo differential) 신호로 출력하는 경우를 예시하여 설명한다. 이는 발명을 한정하기 위함이 아니며, 단순히 실시예를 설명하기 위한 것으로, 커패시턴스 검출 장치(1)는 단일단(single ended) 신호로 커패시턴스 검출 결과를 출력할 수 있다.
도 5를 참조하면, 일 실시예에 의한 커패시턴스 검출 과정은 제1 페이즈(P1)와 제2 페이즈(P2)를 포함한다. 제1 페이즈(P1)는 프리 차지 단계(pc), 차지 셰어링 단계(cs) 및 출력 단계(output)을 포함하며, 제2 페이즈(P2)는 프리 차지 단계(pc), 차지 셰어링 단계(cs), 출력 전압 조절(oc) 단계 및 출력 단계(output)을 포함한다. 도시되지 않은 다른 실시예에 의하면 제1 페이즈와 제2 페이즈는 모두 프리 차지 단계(pc), 차지 셰어링 단계(cs), 출력 전압 조절(oc) 단계 및 출력 단계(output)을 포함할 수 있으며, 도시되지 않은 다른 실시예에 의하면 제1 페이즈와 제2 페이즈는 모두 프리 차지 단계(pc), 차지 셰어링 단계(cs) 및 출력 단계(output)을 포함할 수 있다.
도 5로 예시된 실시예에서, 제1 페이즈(P1) 종료 후, 지연 시간 없이 제2 페이즈(P2)가 수행되는 것으로 도시되어 있으나, 제1 페이즈(P1) 종료 후, 미리 정해진 지연 시간(delay time) 경과 후 제2 페이즈(P2)가 수행될 수 있다. 또한, 제1 페이즈(P1)에 이어서 제2 페이즈(P2)가 수행되는 것으로 기재되어 있으나, 제2 페이즈(P2) 이후 제1 페이즈(P1)가 수행될 수 있다.
도 6은 제1 페이즈(P1) 프리 차지 단계(pc)에서의 등가회로이다. 도 5 및 도 6을 참조하면, 제1 페이즈(P1) 프리 차지 단계(pc)에서, 제어부(500)는 제1 전압(V1)으로 구동 전압(Vdd)을 제공하고, 제2 전압(V2)로 접지 전압(Vgnd)을 제공하고, 프리 차지 신호(Spc1, 2) 및 프리 차지 신호(Spc3)를 제공하여 오브젝트(O)와 전극(E)에 의하여 형성되는 자기 커패시터(Cs), 기생 커패시터(Cp)는 구동 전압(Vdd)로 프리 차지되고, 보상 커패시터(Cc)는 접지 전압(Vgnd)으로 프리 차지되도록 한다.
도 6으로 예시된 실시예에서, 프리 차지 단계(pc)에서 프리 차지 스위치(SWpc3)가 닫혀서 보상 커패시터(Cc)의 프리 차지 경로를 형성할 수 있다. 도시되지 않은 실시예에서, 제어부(500)는 출력 전압 조절부(300)에 포함된 오프셋 스위치, 오프셋 전압을 제어하여 보상 커패시터의 프리 차지 경로를 형성할 수 있다. 프리 차지 단계(pc)에서, 보상 커패시터(Cc)의 출력 노드(a) 에서의 전압(Va)은 접지 전압(Vgnd)과 같다.
도 7은 제1 페이즈(P1) 차지 셰어링 단계(cs)에서의 등가회로이다. 도 5 및 도 7을 참조하면, 제1 페이즈 차지 셰어링 단계(cs)에서, 제어부(500)는 기생 커패시터(Cp), 자기 커패시터(Cs)와 보상 커패시터(Cc)가 차지 셰어링을 수행하도록 차지 셰어링 신호(Scs)를 제공한다. 프리 차지 스위치(SWpc1, SWpc2)가 개방되므로, 제1 전압(V1), 제2 전압(V2)으로 제공되는 전압값은 무관(don't care)하다.
도 7로 도시된 차지 셰어링 단계(cs)의 실시예에서, 프리 차지 스위치(SWpc3)는 도통되어 기생 커패시터(Cp), 자기 커패시터(Cs)와 보상 커패시터(Cc)가 차지 셰어링 되는 경로를 제공한다. 도시되지 않은 실시예에서, 제어부(500)는 출력 전압 조절부(300)에 포함된 오프셋 스위치, 오프셋 전압을 제어하여 차지 셰어링 경로를 형성할 수 있다.
차지 셰어링에 의하여 병렬로 연결된 기생 커패시터(Cp), 자기 커패시터(Cs)와 보상 커패시터(Cc)의 전압은 동일하게 형성될 수 있다. 제1 페이즈에서 차지 셰어링이 수행되어 형성되는 출력 노드(a)의 전압(Va)값은 접지 전압(Vgnd)에 비하여 크고, 구동 전압(Vdd)에 비하여 작은 값을 가진다. Va는 아래의 수학식 2와 같이 표시될 수 있다.
Figure 112017018697249-pat00002
도 8은 제1 페이즈(P1) 출력 단계(output)에서의 등가회로이다. 도 5 및 도 8을 참조하면, 보상 커패시터(Cc)는 출력 스위치(SWo)를 통하여 출력 전압(Va)을 전하 증폭기(410)에 제공한다. 보상 커패시터(Cc)가 제공하는 출력 전압은 상기한 수학식 2에 기재된 바와 같다.
제1 페이즈(P1) 출력 단계(output)에서, 제어부(500)는 차지 셰어링 스위치(SWcs)를 개방하여 기생 커패시터(Cp), 자기 커패시터(Cs)와 보상 커패시터(Cc) 사이가 전기적으로 연결되지 않도록 제어하고, 출력 스위치(SWo)가 도통되도록 신호를 제공한다. 프리 차지 스위치(SWpc1, SWpc2)가 개방되므로, 제1 전압(V1), 제2 전압(V2)으로 제공되는 전압값은 무관(don't care)하다.
도 8로 예시된 실시예와 같이, 출력 단계(output)에서, 프리 차지 스위치(SWpc3)가 도통되어 보상 커패시터(Cc)의 일단에 접지 전압을 제공할 수 있으며, 도시되지 않은 실시예에서, 제어부(500)는 출력 전압 조절부(300)에 포함된 오프셋 스위치, 오프셋 전압을 제어하여 보상 커패시터(Cc)의 일단에 접지 전압을 제공할 수 있다.
차지 셰어링 스위치(SWcs)가 개방됨에 따라 패널(100)을 통하여 유입되는 노이즈가 검출 회로부에 유입되는 것을 차단할 수 있으며, 그로부터 출력 신호(Va)에서 신호 대 잡음비를 향상시킬 수 있다는 장점이 제공된다.
자기 커패시터의 커패시턴스 값(Cs)과 기생 커패시터의 커패시턴스 값(Cp)의 합이 보상 커패시터의 커패시턴스 값(Cc)과 일정한 비(N)를 이루는 경우에, 제1 페이즈에서의 출력 노드(a) 전압(Va)은 아래의 수학식 3과 같이 근사될 수 있다.
Figure 112017018697249-pat00003
즉, 보상 커패시터의 커패시턴스가 자기 커패시터의 커패시턴스 및 기생 커패시터의 커패시턴스의 합에 비하여 2배 큰 경우에 제1 페이즈에서의 출력 노드(a) 전압(Va1)은 구동 전압(Vdd)의 1/3로 연산된다.
도 9는 제2 페이즈(P2) 프리 차지 단계(pc)에서의 등가회로를 예시한 도면이다. 도 5와 도 9를 참조하면, 제2 페이즈(P1) 프리 차지 단계(pc)에서, 제어부(500)는 제1 전압(V1)으로 접지 전압(Vgnd)을 제공하고, 제2 전압(V2)로 구동 전압(Vdd)을 제공하고, 프리 차지 신호(Spc1, Spc2, pc3)를 제공하여 자기 커패시터(Cs), 기생 커패시터(Cp)는 접지 전압(Vgnd)로 프리 차지되고, 보상 커패시터(Cc)는 접지 전압(Vdd)으로 프리 차지되도록 한다.
도시되지 않은 실시예에서, 제어부(500)는 출력 전압 조절부(300)에 포함된 오프셋 스위치, 오프셋 전압을 제어하여 보상 커패시터의 프리 차지 경로를 형성할 수 있다. 프리 차지 단계(pc)에서, 출력 노드(a) 에서의 전압(Va)는 구동 전압(Vdd)과 같다.
도 10은 제2 페이즈(P2) 차지 셰어링 단계(cs)에서의 등가회로이다. 도 5 및 도 10을 참조하면, 제1 페이즈 차지 셰어링 단계(cs)에서, 제어부(500)는 기생 커패시터(Cp), 자기 커패시터(Cs)와 보상 커패시터(Cc)가 차지 셰어링 스위치(SWcs)가 도통되어 차지 셰어링을 수행하도록 차지 셰어링 신호(Scs)를 제공한다. 프리 차지 스위치(SWpc1, SWpc2)가 개방되므로, 제1 전압(V1), 제2 전압(V2)으로 제공되는 전압값은 무관(don't care)하며, 프리 차지 스위치(SWpc3)는 도통될 수 있다.
차지 셰어링에 의하여 병렬로 연결된 기생 커패시터(Cp), 자기 커패시터(Cs)와 보상 커패시터(Cc)의 전압은 동일하게 형성된다. 차지 셰어링이 수행되어 형성되는 출력 노드(a)의 전압(Va)값은 접지 전압(Vgnd)에 비하여 크고, 구동 전압(Vdd)에 비하여 작은 값을 가진다. 출력 전압 Va는 아래의 수학식 4와 같이 표시될 수 있다.
Figure 112017018697249-pat00004
도 11은 제2 페이즈(P2) 출력 전압 조절 단계(oc)의 개요적 등가 회로도이다. 도 11과 도 5를 참조하면, 제2 페이즈(P2) 출력 전압 조절 단계(oc)에서, 제어부(500)는 출력 전압 조절부(300)를 제어하여 보상 커패시터(Cc)가 출력하는 신호의 범위를 조절한다. 도 5에서 예시된 바와 같이 제2 페이즈(P2)의 차지 셰어링(cs) 단계를 수행하여 얻어진 전압이 신호 변환부(400)의 입력 다이내믹 레인지(Vdr)에 부합하지 않을 수 있으나, 출력 전압 조절 단계(oc)를 수행하여 출력 전압을 목적하는 전압 레벨로 변환할 수 있다.
도 11로 예시된 실시예를 참조하면, 제어부(500)는 오프셋 스위치(SWoffset)를 도통시켜 보상 커패시터(Cc)의 타단에 오프셋 전압 제공부(310)가 오프셋 전압(Voffset)을 제공하도록 오프셋 스위치(SWoffset)를 도통시킨다. 일 예로, 오프셋 전압 제공부(310)가 음의 전압을 보상 커패시터(Cc)의 일 단에 제공하면 보상 커패시터(Cc)가 출력하는 출력 신호(Va)의 전압값을 감소시켜 출력 신호를 조절할 수 있다. 일 실시예에서, 오프셋 전압(Voffset) 값을 조절하여 출력 전압을 조절할 수 있다.
도 3(a), 도 3(b)로 예시된 실시예에서, 제어부(500)는 오프셋 스위치(SWoffset)가 도통되도록 제어하여 오프셋 커패시터(Coffset)과 보상 커패시터(Cc)가 차지 셰어링되도록 한다. 보상 커패시터(Cc)와 오프셋 커패시터(Coffset)가 차지 셰어링됨에 따라 보상 커패시터(Cc)에 충전된 전하량은 변화하고, 그에 따라 보상 커패시터(Cc)가 출력하는 전압(Va)은 변화할 수 있다. 따라서, 출력 전압(Va)의 범위를 조절할 수 있다. 일 실시예에서, 다이내믹 레인지(Vdr)에 따라 오프셋 커패시터의 커패시턴스(Coffset) 값 및/또는 오프셋 전압(Voffset)을 조절하여 출력 전압의 범위를 조절할 수 있다.
패널(100)에 형성되는 기생 커패시터(Cp), 자기 커패시터(Cs) 또는 보상 커패시터(Cc)에 프리 차지 되는 구동 전압(Vdd)의 전압값은 자기 커패시터(Cs)의 커패시턴스 검출 감도(sensitivity)를 향상시키기 위하여 신호 변환부(400)에 구동 전압으로 제공된 전압(Vdd,LOW)에 비하여 수 배 이상 높을 수 있다. 신호 변환부(400)는 복수의 능동 소자 및 수동 소자들이 높은 집적도로 집적된 집적 회로로 형성된다. 신호 변환부(400)는 낮은 전력 소모 및 높은 집적도를 얻기 위하여 구동 전압(Vdd)에 비하여 낮은 전압인 Vdd,LOW로 구동되므로 접지 전압(Vgnd)와 구동 전압(Vdd)의 차이에 비하여 좁은 입력 다이내믹 레인지(input dynamic range)를 가진다.
도 5로 예시된 바와 같이 제2 페이즈(P2) 차지 셰어링(cs) 단계에서 얻어진 출력 노드(a)의 전압(Va)은 신호 변환부(400)의 입력 다이내믹 레인지(input dynamic range, Vdr)를 초과하는 값이다. 따라서 출력 신호(Va)를 직접 신호 변환부(400)에 제공하는 경우에는 신호 변환부(400)를 형성하는 고전압인 구동 전압(Vdd)가 제공되어도 파괴되지 않도록 큰 내압을 가지는 소자로 형성하여야 한다. 그러나, 내압이 큰 소자로 신호 변환부(400)를 형성하면 다이 사이즈 측면에서 비경제적이다.
그러나, 본 실시예에 의한 출력 전압 조절 과정(oc)을 수행하면, 보상 커패시터(Cc)가 출력하는 출력 신호(Va)의 범위를 조절할 수 있어 신호 변환부(400)를 커다란 사이즈를 가지는 고내압 소자로 형성할 필요가 없다. 나아가, 구동 전압(Vdd)을 증가시킬 수 있으므로 커패시턴스 검출 민감도 특성과 신호 대 잡음비(signal to noise ratio, SNR) 특성을 향상시킬 수 있으며, 큰 전압에 견딜 수 있는 큰 사이즈를 가지는 소자를 형성할 필요가 없으므로 다이 사이즈 측면에서 경제적이라는 장점도 제공된다.
도 12는 제2 페이즈(P2) 출력 단계(output)에서의 등가회로이다. 도 5 및 도 12를 참조하면, 보상 커패시터(Cc)는 출력 스위치(SWo)를 통하여 출력 전압(Va)을 전하 증폭기(410)에 제공한다. 출력 단계(output)에서 보상 커패시터(Cc)가 제공하는 출력 신호(Va)는 도 5에서 도시된 바와 같이 전하 증폭기(410)의 입력 다이내믹 레인지(Vdr) 이내이다. 전하 증폭기(410)는 보상 커패시터(Cc)가 제공하는 출력 신호(Va)를 제공받고, 누적하여 신호를 출력한다.
제1 페이즈 출력 단계(output)와 마찬가지로 차지 셰어링 스위치(SWcs)는 도통이 차단되며, 이로부터 패널을 통하여 유입되는 노이즈가 내부 회로로 유입되는 것을 차단할 수 있음은 설명한 바와 같다.
도 5로 도시된 실시예서, 출력 전압을 조절하는 단계(oc)와 출력 단계(output)는 순차적으로 수행될 수 있다. 일 실시예로, 오프셋 커패시터(Coffset, 도 3(a), 도 3(b) 참조)와 보상 커패시터(Cc)가 차지 셰어링을 수행하여 출력 전압을 조절하는 경우에는 출력 전압을 조절하는 단계(oc)와 출력 단계(output)는 순차적으로 수행될 수 있다.
다른 실시예에서, 출력 전압을 조절하는 단계(oc)와 출력 단계(output)는 동시에 수행될 수 있다. 일 실시예로, 도 11로 예시된 출력 전압을 조절하는 단계(oc)에서, 오프셋 전압 제공부(310)로 오프셋 전압을 제공하여 출력 전압을 조절하는 경우에는 출력 전압을 조절하는 단계(oc)와 출력 단계(output)는 동시에 수행될 수 있다.
상기한 수학식 4에서, 자기 커패시터의 커패시턴스(Cs)와 기생 커패시턴스(Cp)의 합과 보상 커패시터의 커패시턴스(Cc) 사이에 일정한 비(N)가 있다면, 수학식 4는 아래의 수학식 5로 표시될 수 있다.
Figure 112017018697249-pat00005
N = 2이면, 출력 노드의 전압은 구동 전압의 2/3이다.
수학식 3에서, 보상 커패시턴스 값(Cc)에 대한 자기 기생 커패시터의 커패시턴스(Cp) 값과 자기 커패시터의 커패시턴스(Cs)값의 합이 비를 N이라고 하고, 일 예로, N=2이면, 수학식 3에서 출력 노드의 전압(Va)은 구동 전압의 1/3인 것을 확인할 수 있다. 나아가, N=2 경우에 수학식 3에서, 출력 노드의 전압(Va)은 구동 전압의 2/3인 것을 확인할 수 있다. 즉, 수학식 3과 수학식 5에서 확인할 수 있는 바와 같이 제1 페이즈(P1)가 수행되어 보상 커패시터가 출력한 전압과 제1 페이즈(P2)가 수행되어 보상 커패시터가 출력한 전압 사이에서는 상보성이 존재하는 것을 확인할 수 있다.
일 실시예로, 전하 증폭기(410)는 제1 페이즈(P1) 출력 단계(output)에서 보상 커패시터(Cc)가 출력한 신호를 제공받고, 이를 증폭하여 지연부(420)에 제공한다. 또한, 전하 증폭기(410)는 제2 페이즈(P2) 출력 단계(output)에서 보상 커패시터(Cc)가 출력한 신호를 제공받고, 이를 증폭하여 VoutB로 출력한다. 지연부(420)는 제공된 신호를 샘플 및 홀드(sample and hold)한 후, 전하 증폭기가 VoutB신호를 제공할 때 함께 Vout 신호로 출력한다.
Vout 및 VoutB는 동일한 증폭기에 의하여 증폭된 신호로 서로 상보성이 있다. 그러나, 시간 차를 두고 형성된 신호쌍이므로 해당 신호는 의사 차동 신호(pseudo differential signal)의 관계에 있다.
본 실시예에 의하면 패널에 높은 구동 전압을 제공하여 커패시턴스 검출 민감도를 향상시킬 수 있으며, 동시에 낮은 전압에서 동작하는 회로를 이용할 수 있어 신호대 잡음비 특성을 향상시킬 수 있다는 장점이 제공된다. 나아가, 두 번의 차지 셰어링 페이즈를 통하여 의사 차동 신호쌍을 형성하므로, 노이즈가 개입되는 정도를 감소시킬 수 있다는 장점이 제공되며, 차지 셰어링 페이즈 사이의 간격을 감소하면 할수록 노이즈 개입량을 감소시킬 수 있다.
100: 패널 200: 스위치부
300: 출력 전압 조절부 400: 신호 변환부
500: 제어부

Claims (16)

  1. 커패시턴스 검출 장치로, 상기 커패시턴스 검출 장치는:
    기생 커패시터(parasitic capacitor)가 형성되고, 오브젝트와 자기 커패시터(self-capacitor)를 이루는 전극을 포함하는 패널;
    상기 기생 커패시터, 상기 자기 커패시터와 차지 셰어링(charge sharing) 되어 상기 기생 커패시터의 영향이 보상된 검출 신호를 출력하는 보상 커패시터;
    상기 보상 커패시터가 상기 기생 커패시터의 영향을 보상하도록 도통되거나 차단되는 복수의 스위치들을 포함하는 스위치부;
    상기 보상 커패시터와 연결되어 상기 보상 커패시터가 출력하는 상기 검출 신호의 출력 범위를 조절하는 출력 전압 조절부; 및
    상기 검출 신호를 제공받아 의사 차동(pseudo differential) 신호로 변환하는 신호 변환부를 더 포함하며,
    상기 신호 변환부는,
    상기 검출 신호를 누적하여 출력하는 전하 증폭기와,
    상기 전하 증폭기가 출력한 신호를 샘플하여 유지하는 지연부를 포함하며,
    상기 지연부가 신호를 유지하는 동안 상기 전하 증폭기가 출력한 출력 신호와, 상기 지연부가 유지한 신호는 의사 차동 관계에 있으며, 상기 커패시턴스 검출 장치는 상기 의사 차동 신호를 출력하는 커패시턴스 검출 장치.
  2. 제1항에 있어서,
    상기 스위치부는
    상기 패널의 상기 기생 커패시터와 상기 자기 커패시터 및 상기 보상 커패시터가 서로 다른 전압으로 프리 차지되고,
    프리 차지된 상기 기생 커패시터와 상기 자기 커패시터 및 상기 보상 커패시터가 차지 셰어링되도록 도통되거나 차단되는 커패시턴스 검출 장치.
  3. 제2항에 있어서,
    상기 스위치부는,
    상기 기생 커패시터 및 상기 자기 커패시터가 제1 전압으로 프리 차지되도록 도통되는 제1 프리 차지 스위치와,
    상기 보상 커패시터가 제2 전압으로 프리 차지되도록 도통되는 제2 프리 차지 스위치 및
    상기 기생 커패시터, 상기 자기 커패시터 및 상기 보상 커패시터가 차지 셰어링되도록 도통되는 차지 셰어링 스위치를 포함하는 커패시턴스 검출 장치.
  4. 제1항에 있어서,
    상기 스위치부는 상기 보상 커패시터가 상기 검출 신호를 출력할 때 상기 패널과 상기 보상 커패시터가 전기적으로 연결되지 않도록 하는 커패시턴스 검출 장치.
  5. 제1항에 있어서,
    상기 출력 전압 조절부는
    상기 보상 커패시터의 일 전극에 오프셋 전압을 제공하는 오프셋 전압 제공부와,
    상기 보상 커패시터의 일 전극과 상기 오프셋 전압 제공부 사이에 연결된 출력 전압 조절 스위치를 포함하는 커패시턴스 검출 장치.
  6. 제1항에 있어서,
    상기 출력 전압 조절부는
    상기 검출 신호의 상기 출력 범위를 조절하도록 상기 보상 커패시터와 차지 셰어링 되는 오프셋 커패시터와,
    상기 보상 커패시터의 일 전극과 상기 오프셋 커패시터 사이에 연결된 출력 전압 조절 스위치를 포함하는 커패시턴스 검출 장치.
  7. 제1항에 있어서,
    상기 커패시턴스 검출 장치는,
    상기 스위치부를 제어하는 제어부를 더 포함하는 커패시턴스 검출 장치.
  8. 삭제
  9. 제1항에 있어서,
    상기 커패시턴스 검출 장치는,
    상기 검출 신호를 제공받아 전압 신호로 변환하는 신호 변환부를 더 포함하는 커패시턴스 검출 장치.
  10. 커패시턴스 검출 방법으로, 상기 커패시턴스 검출 방법은:
    패널에 형성된 기생 커패시터(parasitic capacitor)와 자기 커패시터(self-capacitor)를 제1 전압으로 프리 차지하고, 보상 커패시터를 제2 전압으로 프리 차지 하는 단계와,
    상기 자기 커패시터와 상기 기생 커패시터 및 상기 보상 커패시터를 전기적으로 연결하여 차지 셰어링(charge sharing) 하는 단계와,
    상기 보상 커패시터에 오프셋 전압을 제공하여 상기 보상 커패시터가 출력하는 검출 신호의 범위를 조절하는 단계와,
    상기 범위가 조절된 상기 검출 신호를 출력하는 단계 및
    상기 기생 커패시터(parasitic capacitor)와 상기 자기 커패시터(self-capacitor)를 상기 제2 전압으로 프리 차지하고, 상기 보상 커패시터를 상기 제1 전압으로 프리 차지 하는 단계와,
    상기 자기 커패시터와 상기 기생 커패시터 및 상기 보상 커패시터를 전기적으로 연결하여 차지 셰어링(charge sharing) 하는 단계와,
    상기 차지 셰어링 단계가 수행되어 형성된 반전 검출 신호를 출력하는 단계 및
    상기 검출 신호와 상기 반전 검출 신호를 이용하여 의사 차동(pseudo differential) 검출 신호를 출력하는 단계를 포함하며,
    상기 커패시턴스 검출 방법은,
    상기 검출 신호를 샘플한 후, 유지하는 단계를 더 포함하며,
    의사 차동(pseudo differential) 검출 신호를 출력하는 단계는,
    샘플 후, 유지된 상기 검출 신호와 상기 반전 검출 신호를 출력하는 커패시턴스 검출 방법.
  11. 제10항에 있어서,
    상기 검출 신호를 출력하는 단계는
    상기 보상 커패시터가 상기 검출 신호를 출력할 때 상기 패널과 상기 보상 커패시터가 전기적으로 연결되지 않도록 수행되는 커패시턴스 검출 방법.
  12. 제10항에 있어서,
    상기 검출 신호를 출력하는 단계는, 상기 보상 커패시터의 일 전극과 오프셋 커패시터를 연결하여 상기 검출 신호의 범위를 조절하여 출력하도록 수행되는 커패시턴스 검출 방법.
  13. 제10항에 있어서,
    상기 검출 신호를 출력하는 단계는, 상기 보상 커패시터의 일 전극과 오프셋 전압 제공부를 연결하여 상기 검출 신호의 범위를 조절하여 출력하도록 수행되는 커패시턴스 검출 방법.
  14. 삭제
  15. 삭제
  16. 제10항에 있어서,
    상기 보상 커패시터에 오프셋 전압을 제공하여 상기 보상 커패시터가 출력하는 상기 검출 신호의 범위를 조절하는 단계 및
    상기 범위가 조절된 상기 검출 신호를 출력하는 단계는 동시에 이루어 지는 커패시턴스 검출 방법.
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