JP5183875B2 - コンパクトなピクセルレイアウトを有するｃｍｏｓイメージセンサ - Google Patents

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Description

本発明は、固体イメージセンサに関し、特に、４個または３個のトランジスタから構成されるコンパクトなレイアウトのピクセル、高感度、及び低い暗電流を有するＣＭＯＳイメージセンサに関する。
通常のイメージセンサは、センサピクセルで収集された入射してきた光子を電子に変換することによって、光を感知する。収集サイクルの完了後に、電荷は電圧に変換されて、センサの出力端子に供給される。ＣＭＯＳイメージセンサにおいて、電荷−電圧変換は、ピクセル自体内で直接行われ、アナログピクセル電圧は多様なピクセルアドレス指定及びスキャニング方式に基づいて出力端子に伝達される。このアナログ信号はまた、チップ出力に到達する前に、チップ上でデジタル信号に変換され得る。ピクセルは、通常はソースフォロアであるバッファ増幅器を備えている。このバッファ増幅器は、適切なアドレス指定トランジスタによってピクセルに接続されるセンスラインを駆動する。
電荷−電圧変換が完了し、その結果として生成された信号がピクセルから出力された後、ピクセルは新しい電荷を収集する準備のためにリセットされる。電荷検出ノードとしてフローティング拡散(Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）領域（以下、「ＦＤノード」と記す）を使用するピクセルにおいて、このリセットは、ＦＤノードを基準電圧に瞬間的に導電接続するリセットトランジスタをターンオンすることにより行われる。このステップでは、収集された電荷を除去するが、周知のｋＴＣ−リセットノイズを生成する。ｋＴＣノイズは、所望の低ノイズ性能を達成する必要がある場合に、相関二重サンプリング(Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：以下、「ＣＤＳ」と記す）信号処理により、信号から除去されなければならない。ＣＤＳの概念を利用する通常のＣＭＯＳセンサは、ピクセル内に４個のトランジスタ(以下、「４Ｔ」とも記す)を備える必要がある。
４Ｔのピクセル回路の例は、Ｇｕｉｄａｓｈに付与された米国特許の明細書（特許文献１、 特許文献２、特許文献３を参照）などに開示されている。また、ＶＤＤバイアスラインにスイッチングパルスを印加することによって、ピクセルからアドレス選択トランジスタを回路的に切り離し、３個のトランジスタ(以下、「３Ｔ」とも記す)のみを有するピクセルを用いてＣＤＳ動作を達成することもできる。これはＭａｓａｈｉｒｏ Ｋａｓａｎｏの論文（非特許文献１を参照）に開示されている。
図１は、ピンフォトダイオード及び全てのトランジスタが共通のアクティブ領域を有する、従来の標準的な４Ｔイメージセンサを示す簡素化されたレイアウト図である。
図１において、参照番号１００は、典型的なＣＭＯＳイメージセンサに使用される従来の４Ｔを含むピクセルアレイを表す。複数のこのようなピクセルは、実際のイメージセンサにおいてロー(ｒｏｗｓ)及びカラム(ｃｏｌｕｍｎ）に配列されてアレイを形成するが、図面の簡素化のため、ここでは、１つのピクセルのみが詳細に示されている。アクティブ領域１０１は、ピクセルの全ての能動素子、すなわち、ピンフォトダイオード１０２、トランスファトランジスタ（１０３はそのゲート）、ＦＤノード１０４、リセットトランジスタ（１０６はそのゲート）、ドレインバイアスノード１１８、ソースフォロア(ＳＦ)の機能を果たす駆動トランジスタ（１１３はそのゲート、１１９はそのソース・ドレイン領域）、及びアドレス選択トランジスタ（１１４はそのゲート、１２０はそのソース）を備えている。
取り囲まれたアクティブ領域１０１の外側の領域は、この技術分野で周知のような、厚い素子分離酸化膜で充填されたＳＴＩ（Shallow Trench Isolation)領域である。また、図１において、ピクセル内に存在する多層の金属インターコネクトは、図面の明瞭さのために省略され、代わりに接続ラインによって概略的に示されている。ライン１１７は、アドレス選択トランジスタのゲート１１４のコンタクト１１６に接続されるローアドレスラインであり、ライン１１１は、トランスファトランジスタのゲート１０３のコンタクト１１２に接続されるロートランスファラインであり、ポリシリコンバス１０５は、ピクセルのリセットトランジスタのゲート１０６にローリセット信号を供給する。カラムライン１０８は、コンタクト１０９を介してドレインバイアスノード１１８にＶＤＤバイアスを提供し、カラムライン１０７は、コンタクト１１５を介してアドレス選択トランジスタのソース１２０からの出力信号をアレイ周辺に位置するカラム信号処理回路に伝達する。ＦＤノード１０４は、インターコネクト１１０を介して駆動トランジスタのゲート１１３に接続される。また、アドレス指定信号と、リセット信号とがそれぞれライン１１７及びコンタクト１１６と、ポリシリコンバス１０５とを介してアレイの周辺領域からピクセルに供給される。
図１のピクセルは、正しく機能するものの、２つの主な短所がある。すなわち、あまりにも多くのトランジスタが大きなピクセル領域を占めてしまい、また、フォトダイオードを構成するアクティブ領域とその他のトランジスタを構成するアクティブ領域とが空間的に接続しているため、トランジスタの位置及びその相互接続配線を効率的に配列できない。よって、低費用と高解像度のイメージセンサを設計するためにピクセルサイズを低減する必要がある時、各ピクセル内の多数のトランジスタの存在は問題となり得る。
この問題を解決するために、上述の米国特許では、異なるローに配置される隣接するピクセルのフォトダイオードを４Ｔの読み出し回路が共有する技術を開示している。
しかしながら、このような従来の４Ｔイメージセンサピクセルでは、コンパクトなレイアウトが依然として困難であり、また、ピクセル信号の読み出しのためのトランジスタ(特に、リセットトランジスタ)を構成するアクティブ領域とフォトダイオードを構成するアクティブ領域とが空間的に接続しているため、関連のピクセル要素の位置及びその相互内部接続配線が効率的に配列できないという問題がある。
"Ａ ２.０ μｍ Ｐｉｘｅｌ Ｐｉｔｃｈ ＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ ｗｉｔｈ ａｎ Ａｍｏｒｐｈｏｕｓ Ｓｉ Ｆｉｌｍ Ｃｏｌｏｒ Ｆｉｌｔｅｒ．" （Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ＩＳＣＣ、ｖｏｌ.４８、Ｆｅｂ.２００５、ｐｐ.３４８-３４９) 米国特許第６，１０７，６５５号明細書 米国特許第６，３５２，８６９号明細書 米国特許第６，６５７，６６５号明細書
本発明は、上記したような従来の技術の問題点を解決するためになされたものであり、その目的は、高解像度、高性能、及びコンパクトサイズの実用的なＣＭＯＳイメージセンサを提供することにある。
本発明の目的は、イメージセンサにおいて、リセットトランジスタを、フローティング拡散領域(電荷検出ノード)から空間的に分離された独立のアクティブ領域に配置することによって達成される。
また、本発明に係るイメージセンサのピクセルは、電荷検出ノードであるフローティング拡散領域とソースフォロアの機能を果たす駆動トランジスタのドレインとの間に電気的に接続されるキャパシタを備えている。このキャパシタは、駆動トランジスタのゲートに延びるポリシリコンバスと駆動トランジスタのドレイン領域とをオーバーラップさせることにより形成される。そして、そのオーバーラップ量を調整して、キャパシタのキャパシタンスを変化させることができる。このような特徴は、変換利得、そしてセンサの感度を調整するのに重要である。適切な値のキャパシタンスは、またセンサのダイナミックレンジ(Ｄｙｎａｍｉｃ Ｒａｎｇｅ：以下、「ＤＲ」と記す)及び信号対雑音比(ＳＮＲ)を決定する。
また、本発明に係るイメージセンサのピクセルは、受光素子がピンフォトダイオードを用いて構成されるため、フォトダイオード領域内のシリコン−シリコン酸化膜界面の近くに配置される浅いＰ型注入領域(すなわち、ｐｉｎｎｉｎｇ ｌａｙｅｒ）を使用して、界面準位を消滅することによって、低い暗電流を維持する。
また、本発明に係るイメージセンサにおいて、駆動トランジスタは、ＮチャネルＭＯＳトランジスタ又はＰチャネルＭＯＳトランジスタで具現でき、特に、空乏型ＰチャネルＭＯＳトランジスタで具現する場合、ノイズの特性を改善することができる。
具体的に、本発明の一側面によるイメージセンサは、複数のピクセルがロー及びカラムに配列されたピクセルアレイを有するイメージセンサにおいて、隣接するローにそれぞれ割り当てられる２個のフォトダイオード及び該２個のフォトダイオードに共有される共通フローティング拡散領域を有する第１アクティブ領域と、前記第１アクティブ領域と空間的に分離されて形成され、前記ピクセルをリセットさせるリセットトランジスタを有する第２アクティブ領域と、前記第１及び第２アクティブ領域と空間的に分離されて形成され、前記共通フローティング拡散領域の電荷に応答してピクセル信号を出力する駆動トランジスタを有する第３アクティブ領域とを備える。
本発明の他の一側面によるイメージセンサは、複数のピクセルがロー及びカラムに配列されたピクセルアレイを有するイメージセンサにおいて、隣接するローにそれぞれ割り当てられる２個のフォトダイオード及び該２個のフォトダイオードに共有される共通フローティング拡散領域を有する第１アクティブ領域と、前記第１アクティブ領域と空間的に分離されて形成され、前記共通フローティング拡散領域の電荷に応答してピクセル信号を出力する駆動トランジスタを有する第２アクティブ領域と、前記駆動トランジスタのゲートから連続するように形成されたポリシリコンバスと、前記第２アクティブ領域の一部である前記駆動トランジスタのドレイン領域及び前記ポリシリコンバスがオーバーラップされて形成されたキャパシタとを備える。
本発明の上記２つの側面において、前記フォトダイオードは、ピンフォトダイオードから構成され得るし、前記駆動トランジスタは、ＮチャネルＭＯＳトランジスタまたは空乏型ＰチャネルＭＯＳトランジスタで具現され得る。
本発明によれば、高性能、簡単な構造及び小型サイズの３Ｔ及び４Ｔのピクセルを有する実用的なＣＭＯＳイメージセンサを提供することができる。
以下、本発明の最も好ましい実施の形態を図面を参照しながら説明する。
図２は、トランスファゲート、リセットトランジスタ、アドレス選択トランジスタ、駆動トランジスタ(ソースフォロア)、及びピンフォトダイオードを有し、空間的に分離された複数のアクティブ領域を有する、本発明の一実施の形態に係るＣＭＯＳイメージセンサの平面図であって、ローを共有するピクセルの簡素化されたレイアウトを示す。
図２に示されているように、ピクセルアレイ２００は、共通回路を共有する１対のピンフォトダイオード２０２、２０３を有する２つのピクセルローを備えている。ここでも、金属層は、図面簡素化のために省略され、概略的な相互接続線によって示されている。もちろん、本実施の形態におけるピクセルもまた複数のロー及びカラムに配列されてアレイを形成する。
本発明のロー共有ピクセルの特徴は、ピクセル内のアクティブ領域を３つの異なるブロックに分離する点である。特に、第１アクティブ領域２０１は、一対のピンフォトダイオード２０２、２０３を備え、第２アクティブ領域２０９は、リセットトランジスタのためのものであり、第３アクティブ領域２２６は、駆動トランジスタ及びアドレス選択トランジスタのためのものである。第１アクティブ領域２０１は、またトランスファゲート２０４、２０５及び電荷検出用の共通フローティング拡散領域（以下「共通ＦＤノード」と記す）２０６を備える。金属の第１相互接続線２０７は、共通ＦＤノード２０６を、駆動トランジスタのゲート２１２と接続するポリシリコンバス２０８に接続させる。金属の第２相互接続線２１１は、またポリシリコンバス２０８をリセットトランジスタのソースに接続させる。
リセット信号がコンタクト２１５を介して第１ローバスライン２１６からリセットトランジスタのゲート２１０に供給される。リセットトランジスタのドレイン２２５がドレインカラムバスライン（以下、第１カラムバスラインと記す）２２４に接続される。同様に、駆動トランジスタのドレイン２２０が同じ第１カラムバスライン２２４に接続される。第１カラムバスライン２２４は、ＶＤＤ電源ラインである。駆動トランジスタのソース２２１は、ゲート２１３がコンタクト２１４を介して第２ローバスライン２１９からローアドレス指定信号を受信するアドレス選択トランジスタのドレインとは共通である。
アドレス選択トランジスタのソース２２２で出力信号が感知され、このソース２２２はもう１つのカラムバスライン（以下、第２カラムバスラインと記す）２２３に接続される。ここでは、第２カラムバスライン２２３は、ピクセル出力信号ラインである。
トランスファゲートバスライン２１７、２１８は、アレイ２００の周辺に位置する回路で生成される適切な電荷伝達信号をトランスファゲート２０５、２０４に供給する。第１及び第２カラムバスライン２２４、２２３もまた、アレイ２００の周辺に位置する回路に接続され、この周辺回路は、必要なバイアスを供給し、アドレス指定されたピクセルからの出力信号を処理する。これらは、図示されていないが、この技術分野における通常の知識を有する者にとっては、周知のものである。
図２から分かるように、本実施の形態では、従来の４Ｔを有するピクセルのアクティブ領域を３つの異なるブロックに分割し、２つのローにそれぞれ属する２つのフォトダイオードが同じピクセル信号感知回路を共有することによって、ピクセルの効率的なレイアウトが可能となる。本実施の形態のレイアウトは、より高い開口率を有するため、より高性能のセンサの実現を可能にする。
一方、ポリシリコンバス２０８下の第３アクティブ領域２２６を破線２２７で示すように延ばすことによって、共通ＦＤノード２０６と駆動トランジスタのドレイン２２０との間に電気的に接続されるキャパシタを形成できる。ポリシリコンバス２０８と第３アクティブ領域２２６との間のオーバーラップ量を調整して、キャパシタのキャパシタンスを変化させることができる。この特徴は変換利得、そしてセンサの感度を調整するのに重要である。適切な値のキャパシタンスは、またセンサのダイナミックレンジ（ＤＲ）及び信号対雑音比(ＳＮＲ)を決定する。
図３は、本発明の別の実施の形態に係るＣＭＯＳイメージセンサの平面図であって、ローアドレス指定のためのアドレス選択トランジスタが省略される場合におけるロー共有ピクセルの簡素化されたレイアウトを示す。
図３に示されている本実施の形態に係るピクセルアレイ３００は、図２に示されたものと類似したレイアウトを有し、アクティブ領域は同様に３つの個別領域に分離されている。第１アクティブ領域３０１は、ピンフォトダイオード３０２、３０３、トランスファゲート３０４、３０５及び共通ＦＤノード３０６を備える。ほかの２つの異なるアクティブ領域、即ち第２アクティブ領域３０９及び第３アクティブ領域３１８はそれぞれ、ゲート３１０及びドレイン３１９を有するリセットトランジスタ、並びにゲート３１２、ソース３２１及びドレイン３２０を有する駆動トランジスタを備える。この構成において、アドレス選択トランジスタは省略され、Ｋａｓａｎｏにより開示されたもののように、電源線３２２をパルスする外部回路によって代替される。
第１相互接続線３０７は、共通ＦＤノード３０６をポリシリコンバス３０８に接続させる。第２相互接続線３１１は、ポリシリコンバス３０８をリセットトランジスタのソースに接続させる。リセットトランジスタのゲート３１０は、そのリセットパルスをリセットライン３２３からコンタクト３１３を介して受信する。ピクセルは、電源線３２２によってアドレス指定されるが、電源線３２２は、駆動トランジスタのソース３２１に接続されて、駆動トランジスタをターンオンさせる。出力信号は、駆動トランジスタのドレイン３２０から検出され、このドレイン３２０は、カラムバスライン３１６に接続される。別のカラムバスライン３１７は、リセットトランジスタのドレイン３１９にバイアスを供給する。
また、上記の実施の形態と同様に、ポリシリコンバス３０８とオーバーラップしてキャパシタを形成するように、第３アクティブ領域３１８を拡張することができる。この拡張されたキャパシタは図面を明瞭にし簡素化するために、図示されていない。トランスファゲートバスライン３１４、３１５は、トランスファゲート３０４、３０５に伝達パルスを供給する。パルスは、図示されていない周辺回路で生成される。また、この技術分野における通常の知識を有する者にとって周知であるように、出力信号も周辺回路で処理される。
本実施の形態の長所は、１ピクセル当たり２つのトランジスタのみを有するので、適度な設計ルールを使用しても、非常に小さなピクセルサイズの高性能イメージセンサを設計することができるという点である。
また、上記の２つの実施の形態は、フォトダイオード領域２０２、２０３、３０２、３０３内のシリコン−シリコンダイオキサイド界面に注入されるｐ＋ホウ素不純物を有するピンフォトダイオードを用いる。この不純物注入は、周知のように、界面準位をクエンチングして、低い暗電流の生成を可能にする。
上記した新しいレイアウトの長所はまた、ピクセルのトランジスタがより小さな領域を占めることによって実現される、高い開口率である。
また、本発明において、駆動トランジスタは、ＮチャネルＭＯＳトランジスタまたは ＰチャネルＭＯＳトランジスタで具現できる。特に、空乏型ＰチャネルＭＯＳトランジスタで具現するならば、ノイズ特性を改善することができる。
以上では、３Ｔ及び４Ｔを有するピクセルをコンパクトにレイアウトした本発明の好ましい実施の形態に関して説明したが、本発明は、上記説明した実施の形態に限定されるものではなく、特許請求の範囲によって定められる技術的思想及び分野から逸脱しない範囲内で上記説明した実施の形態に対して様々な変更が可能であり、それらも本発明の技術的範囲に属することは明らかである。
ピンフォトダイオード及び全てのトランジスタが共通アクティブ領域を有する、従来の４Ｔを有するイメージセンサの簡素化されたレイアウトを示す図である。 トランスファゲート、リセットトランジスタ、アドレス選択トランジスタ、駆動トランジスタ(ソースフォロア)、及びピンフォトダイオードを収容し、空間的に分割された複数のアクティブ領域を有する、本発明の実施の形態に係るローを共有するピクセルの簡素化されたイメージセンサのレイアウト図である。 本発明の別の実施の形態に係るアドレス選択トランジスタが省略された場合における、ローを共有するピクセルの簡素化されたイメージセンサのレイアウト図である。
符号の説明
１００、２００、３００ ピクセルアレイ
１０１ アクティブ領域
１０２、２０２、２０３、３０２、３０３ ピンフォトダイオード
１０３、２０４、２０５、３０４、３０５ トランスファゲート（トランスファトランジスタのゲート）
１０４、２０６、３０６ 共通フローティング拡散領域（共通ＦＤノード）
１０５、２０８、３０８ ポリシリコンバス
１０６、２１０、３１０ リセットトランジスタのゲート
１０７、１０８ カラムライン
１０９、１１２、１１５、１１６、２１４、２１５、３１３ コンタクト
１１０ インターコネクト
１１１ ロートランスファライン
１１３、２１２、３１２ 駆動トランジスタのゲート
１１４、２１３ アドレス選択トランジスタのゲート
１１８ ドレインバイアスノード
１１７ ローアドレスライン
１１９ 駆動トランジスタのソース・ドレイン領域
１２０、２２２ アドレス選択トランジスタのソース
２０１、３０１ 第１アクティブ領域
２０７、３０７ 第１相互接続線
２０９、３０９ 第２アクティブ領域
２１１、３１１ 第２相互接続線
２１６ 第１ローバスライン
２１７、２１８、３１４、３１５ トランスファゲートバスライン
２１９ 第２ローバスライン
２２０、３２０ 駆動トランジスタのドレイン
２２１、３２１ 駆動トランジスタのソース
２２３ 第２カラムバスライン
２２４ 第１カラムバスライン
２２５、３１９ リセットトランジスタのドレイン
２２６、３１８ 第３アクティブ領域
３１６、３１７ カラムバスライン
３２２ 電源線
３２３ リセットライン

Claims (12)

  1. 複数のピクセルがロー及びカラムに配列されたピクセルアレイを有するイメージセンサにおいて、
    隣接するローにそれぞれ割り当てられる２個のフォトダイオード、及び該２個のフォトダイオードに共有される共通フローティング拡散領域を有する第１アクティブ領域と、
    前記第１アクティブ領域と空間的に分離されて形成され、前記共通フローティング拡散領域の電荷に応答してピクセル信号を出力する駆動トランジスタを有する第２アクティブ領域と、
    前記駆動トランジスタのゲートから連続するように形成されたポリシリコンバスと、
    前記第２アクティブ領域の一部である前記駆動トランジスタのドレイン領域と、前記ポリシリコンバスとがオーバーラップされて形成されたキャパシタと、を備えることを特徴とするイメージセンサ。
  2. 前記第１及び第２アクティブ領域と空間的に分離されて形成され、前記ピクセルをリセットするリセットトランジスタを有する第３アクティブ領域をさらに備えることを特徴とする請求項１に記載のイメージセンサ。
  3. 前記第２アクティブ領域に形成されるローアドレス指定用のアドレス選択トランジスタをさらに備えることを特徴とする請求項２に記載のイメージセンサ。
  4. 前記ピクセルアレイから選択されたローを構成する前記ピクセルの前記駆動トランジスタのソース領域にパルスを印加することにより、ローアドレス指定が行われることを特徴とする請求項２に記載のイメージセンサ。
  5. 前記第２アクティブ領域の別の一部である前記駆動トランジスタのドレイン領域は、ピクセル出力信号ラインに接続されることを特徴とする請求項２に記載のイメージセンサ。
  6. 前記駆動トランジスタのソース領域と、前記アドレス選択トランジスタのドレイン領域とは、前記第２アクティブ領域内の共通領域に形成されることを特徴とする請求項３に記載のイメージセンサ。
  7. 前記第２アクティブ領域の一部である前記アドレス選択トランジスタのソース領域は、ピクセル出力信号ラインに接続されることを特徴とする請求項３に記載のイメージセンサ。
  8. 前記ポリシリコンバスは、前記共通フローティング拡散領域及び前記第３アクティブ領域の一部である前記リセットトランジスタのソース領域と、電気的に接続することを特徴とする請求項５または請求項７に記載のイメージセンサ。
  9. 前記ポリシリコンバスと前記共通フローティング拡散領域とは、金属の第１接続線を介して接続され、
    前記ポリシリコンバスと前記リセットトランジスタのソース領域とは、金属の第２接続線を介して接続されることを特徴とする請求項８に記載のイメージセンサ。
  10. 前記駆動トランジスタのドレイン領域と前記第３アクティブ領域の別の一部である前記リセットトランジスタのドレイン領域とは、それぞれＶＤＤ電源線に接続されることを特徴とする請求項８に記載のイメージセンサ。
  11. 前記フォトダイオードは、ピンフォトダイオードであることを特徴とする請求項１〜請求項３のいずれか一項に記載のイメージセンサ。
  12. 前記駆動トランジスタは、ＮチャネルＭＯＳトランジスタまたは空乏型ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１〜請求項３のいずれか一項に記載のイメージセンサ。
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