KR940006617B1

KR940006617B1 - 전하전송소자의 입력바이어스회로

Info

Publication number: KR940006617B1
Application number: KR1019910009500A
Authority: KR
Inventors: 신이치 이마이; 아츠히코 후카와
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치; 도시바 마이크로 일렉트로닉스 가부시키가이샤; 다케다이 마사다카
Priority date: 1990-06-12
Filing date: 1991-06-10
Publication date: 1994-07-23
Also published as: KR920001845A; JPH0821712B2; US5140623A; JPH0444330A

Abstract

내용 없음.

Description

전하전송소자의 입력바이어스회로

제1도는 본 발명의 일실시예에 따른 구성의 회로도,

제2도는 제1도에 도시된 회로의 구체적인 구성례를 나타낸 회로도,

제3도는 종래의 전하전송소자의 입력바이어스회로의 구성을 나타낸 회로도,

제4도(a)(b)는 각각 게이트 입력방식(Fill ＆Spill 입력방식)에 따른 CCD레지스터의 동작을 나다낸 포텐셜도,

제5도는 상기 CCD레지스터에 공급되는 각 펄스의 타이밍 차트,

제6도 및 제7도는 각각 제3도에 도시된 구성요소중 일부의 회로도이다.

* 도면의 주요 부분에 대한 부호의 설명

1 : 변환회로 2 : 비교기

3 : 전압발생회로 4 : MOS FET

11 : 입력단자 12 : 클록펄스 발생회로

13 : CCD레지스터 14 : 반전증폭기

15 : CCD지연선 16 : 저항

17,18 : 펄스생성회로.

[산업상의 이용분야]

본 발명은 특히 전하전송형 지연선, 빗살형 필터, 트랜스버설 필터 등의 입력부같은 곳에 사용되는 전하전송소자의 입력바이어스회로(人力 Bias 回路)에 관한 것이다.

[종래의 기술 및 그 문제점]

전하전송소자의 입력바이어스를 제어하는 장치로서 종래에는 일반적으로 게이트 입력방식(Fill ＆Spill方式)의 CCD레지스터(Reference Register)와 반전증폭기를 이용한 입력바이어스회로가 알려져 있다.

제3도는 상기한 종래 전하전송소자의 입력바이어스회로의 구성을 나타낸 회로도이다. 이 회로에서, 입력단자(11)로부터 입력되는 신호 Vin은 클록펄스 발생회로(12)에 의해 전송제어되는 CCD레지스터(13)와 이 CCD레지스터(13)의 일단과 타단간에 삽입된 반전증폭기(14)에 의해 바이어스되어, 상기 클록펄스 발생회로(12)의 제어하에 CCD지연선(15 : CCD遲延線)으로 전하전송된다. 그리고 레벨시프트용 저항(16)에 의해 이 Vin신호선과 입력바이어스회로가 접속되어 있다. 또한, 이 입력바이어스회로에는 상기 클록펄스 발생회로(12)에 의해 동작하는 펄스생성회로(17,18)가 설치되어 있어서, CCD레지스터(13)에 필요한 주입펄스 øS1과 제어펄스 øSKM이 각각 공급되도록 되어 있다.

제4도(a)(b)는 각각 상기 제3도에 도시된 CCD레지스터(13)의 회로동작을 나타낸 포덴셜도로서, 제5도에 도시된 CCD레지스터(13)에 공급되는 각 펄스의 다이밍 차트중의 어떤 상태를 나타낸 것이다. 한편,상기 CCD레지스터(13)는 고농도 확산층(41,49,54)과 그 사이에 형성된 게이트전극(42∼48, 50∼53)으로 이루어져 있는 것으로서, 제4도의 윗쪽에 제3도에 도시된 회로와의 접속관계를 나타냈다.

이하, 제4도를 참조하여 제3도에 나타낸 종래의 입력바이어스회로의 동작을 설명한다.

제 4 도(a)의 상태인 때에, CCD레지스터(13)에는 G3게이트(45)에서의 "H"레벨의 포덴실(55)과, 설정전압 VIB로 결정되는 G1게이트(43)의 포텐셜(56) 간의 차이로 주어지는 전하 QI가 주입된다. 따라서 전하 QI를 전압 VIB에 따라 변화시킬 수 있다. 이러한 전하주입법을 게이트 입력방식 또는 Fill ＆Spill 입력방식이라고 부른다. 이 제 4도(a)와 상태인 때에, 부유확산영역(49 ; FD)에서는 전하 QO가 추출된다.

제4도(b)의 상태인 때에는 전하 QI가 부유확산영역(49 ; FD)에 주입되고, 승압전압 VGG가 인가되는 확산영역(54)의 CCD드레인으로 전하 QO가 배출된다. 즉, 상기 FE에서는 QI의 유입과 QO의 유출이 교대로 실행된다. 그 차이가 용량 CFO에 의해 적분되어 소정의 전아 VFD가 결정된다. 그 전압을 다음 식에나타냈다.

따라서 QO>QI라면, 전압 VFD는 높아지고 반전증폭기(14)에 의해 전압 VIB는 낮아지므로, 입력전하QI는 증대된다. 이와 달리 QO<QI라면, 상기한 것과는 반대로 되어 입력전하 QI는 감소된다. 따라서 이러한 계통의 안정조건은 QI=QO로 되고 그때의 전압 VIB로 안정하게 되다.

상기 바이어스회로에 의해 바이어스되는 실제의 신호전하를 전송하는 CCD지연선(15)의 최대전송가능전하를 Qa, 그 채널폭을 Wa로 한다. 이 CCD지연선(15)과 CCD레지스터(13)의 입력파형을 동일하게 하고 또한 입력가능전하가 Qa보다 충분히 크다고 한다면, 최대전송가능 전하 Qa는 채널폭 Wa와 비례한다. 또한, CCD레지스터(13)의 전하 QO는 FD(49 ; 부유확산영역) 이후의 채널의 최대전하전송량으로서, 채널폭 WO와 비례한다. 따라서 다음 식이 성립된다.

이에 따라 채널폭 WO를 임의로 설정함으로써 CCD지연선(15)의 최대전송가능 전하량의 일정 비율의 전하를 CCD레지스터(13)에 입력시킬 수 있다.

그때의 전압 VIB는 CCD지연선(15)이 어떤 비율의 전하를 입력하고 있는때의 전압인바, 그 VIB를 CCD지연선(15)의 입력바이어스로 이용함으로써, 최대전하전송량의 임의 비율의 포인트로 바이어스전압을 설정할 수 있다.

또한, 제조상의 오차에 의해 CCD의 최대전하전송량이 어긋나도 상기한 것처럼 설정된 비율로 바이어스전압을 설정하고 있으므로 항상 최적의 바이어스가 가능하도록 구성되어 있다.

그런데, 상기한 구성의 바이어스회로에 있어서 전원투입시나 기타 외부요인에 의해 설정전압 VIB가 낮아져서 VIB의 포텐셜이 ø"L"레벨의 포텐셜(57) 보다 낮아지면, CCD레지스터(13)에 전하가 주입되지 않게된다. 그러면 FD(49)로 전하가 전송되지 않고 전압 VFD가 상승한다. 이 VFD가 상승하면 반전증폭기(14)의 출력인 전압 VIB는 계속 저하되고 øS1의 포텐셜(57) 이하로 고정되어버려서, 입력바이어스전압이 생성되지 않는다는 결점이 있다.

이러한 결점에 대한 대책으로는 입력바이어스회로의 주입펄스 øS1을 생성하는 펄스생성회로(17), 제어펄스 øSKM을 생성하는 펄스생성회로(18)를 각각 제6도, 제7도에 나타낸 것처럼 구성한다. 제6도 및 제7도에 있어서 참조부호 61은 2층 폴리실리콘 게이트의 디플리션 N형 MOS FET이고, 62,66,67 및 71,73,75는 디플리션 N형 MOS FET, 63,64,68,72,74는 N형 MOS FET, 65는 용량이다. 이들 회로는 펄스생성회로(17)에서 전압 VIB를 검출하여 øS1펄스의 "L"레벨이 항상 VIB보다 낮게 되도록 구성되어 있다. 그러나 이러한 구셩에서는 저전원전압동작시에 펄스생성회로(17)를 고속으로 동작시키는 것이 곤란하여, 저전압에서 고속동작이 요구되는 CCD레지스터에는 적합하지 않다.

바와 같이, 종래의 기술에서는 전원투입시나 기타 외부요인에 의해 설정전압 VIB가 낮아지면 CCD레지스터에 전하가 주입되지 않게 되고, 최악의 경우에는 입력바이어스전압이 생성되지 않는다는 결점이 있고,또한 펄스생성회로를 개량하여 대처해도 저전압에서 고속동작이 요구되는 CCD레지스터에는 적합하지 않았다.

[발명의 목적]

본 발명은 상기한 사정을 고려하여 이루어진 것으로, 항상 최적의 입력바이어스전압을 생성하는 게이트입력방식의 CCD레지스터를 이용한 전하 전송소자의 입력바이어스회로를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명에 따른 전하전송소자의 입력바이어스회로는, 신호전하가 클록펄스의 타이밍으로 전달되는 게이트 입력방식의 CCD레지스터와, 상기 CCD레지스터의 입력확산영역에 인가되는 주입펄스를 발생시키는 주입펄스 발생수단, 상기 주입펄스 발생수단에서 발생된 펄스의 로우레벨("L"레벨)을 발생시키는 로우레벨신호 발생수단, 상기 CCD레지스터로 입력되는 입력신호의 포텐셜 레벨과 상기 로우레벨신호 발생수단에 의해 발생되는 "L"레벨을 비교하여, 상기 CCD레지스터의 입력신호의 포텐셜 레벨이 항상 주입펄스의 "L"레벨 이상으로 되도록 제어하는 포텐셜 레벨 제어수단을 구비하여 구성된 것을 특징으로 한다.

[작용]

상기한 구성의 본 발명에서는 포텐셜 레벨 제어수단에 의해 입력바이어스회로에 있는 CCD레지스터의 입력부의 VIB 포텐셜이 øS1펄스의 "L"레벨 포텐셜보다 낮아진 때에 상기 VIB 포텐셜이 øS1펄스의 "L"레벨 포텐셜 보다 높게 되도록 제어한다.

[실시예]

이하, 도면을 참조하여 본 발명을 실시예에 의거 상세히 설명한다.

제1도는 본 발명의 일실시예에 따른 전하전송소자의 입력바이어스회로의 구성을 나타낸 회로도이다.

이 제1도의 구성에 있어서 CCD레지스터(13)와 반전증폭기(14)에 의해 출력되는 설정전압 VIB를 출력회로(1)로 포텐셜로 변환시켜서 그 출력을 비교기(2)의 부(-) 입력단에 접속시킨다. 한편, øS1펄스의 "L"레벨 전압 VL이 출력되는 전압발생회로(3)를 상기 비교기(2)의 정(+)입력만에 접속시킨다. 상기 비교기(2)의 출력단을 N채널 MOS FET(4)의 게이트에 접속시킨다. 상기 MOS FET(4)의 드레인은 충분히 높은 전압 VDD에 접속되고, 소오스 VIB의 출력단에 접속되어 있다. 그리고 펄스생성회로(17,18)는 각각 클록펄스 발생회로(12)로부터 나오는 각 클록펄스 ø2D, ø1D를 입력 받는다.

상기 비교기(2)는 항상 VIB의 포텐셜과 øS1펄스의 "L"레벨 포텐셜을 비교하여 VIB의 포텐셜이 øS1펄스의 포텐셜보다 낮아진 때에만 반전되도록 구성되어 있다. 이 비교기(2)가 반전된 때에 MOS FET(4)가 턴온되어 VIB에 높은 전압이 걸리므로 VlB의 포텐셜이 높아진다. VIB의 포텐셜이 øS1펄스의 "L"레벨 포텐셜보다 높아지면, 비교기(2)가 다시 반전되어 상기 MOS FET(4)가 턴오프된다. 이에 따라 이 입력바이어스회로는 통상 루우프로 되돌려진다.

제2도에는 제1도에 도시된 회로의 구체적인 구성예를 도시하였다.

즉, 클록펄스 발생회로(12)에 의해 동작하는 펄스생성회로(17 및 18)는 각각 MOS FET(21∼23 및24∼26)로 이루어진 CMOS인버터로 구성되어 있다, 여기에서 상기 펄스생성회로(l7)는 클럭펄스 발생회로(12)에서 발생되는 콜록펄스 ø2D를 입력받아서 주입펄스 øS1을 출력한다. 또한, 펄스 생성회로(18)는 클록펄스 발생회로(12)에서 발생되는 클록펄스 ø1D를 입력받아서 제어펄스 øSKM을 출력한다. 이들 각 펄스 øS1, øSKM은 CCD레지스터(13)의 확산영역(41)과 G3게이트(45)에 공급된다.

상기 CCD레지스터(13)의 부유확산영역(49 : FD)에 접속되어 소정의 전압 VFO를 공급받는 반전증폭기(14)는 N형 MOS FET(27)의 정전류원(28)의 접속노오드의 전위를 인버터(29)를 매개하여 설정전압 VIB로 출력한다. 이 출력 VIB가 CCD레지스터(13)의 G1게이트(43)의 변환회로(1)에 공급된다. 또한, 이 변환회로(1)는 G1게이트(43)와 동일한 2층 폴리실리콘 게이트의 디폴리션 N형 MOS FET(29)의 게이트에서VIB를 인가받고, 정전류원(30)에 의해 그 출력이 상기 G1게이트(43)하의 포텐셜과 동일하게 되도록 구성되어 있다.

또한, øS1펄스의 "L"레벨 전압 VL은 출력하는 전압발생회로(3)는 MOS FET(31,32,33)로 구성되는바, 펄스발생회로(17)와 동일한 구성으로 되어 있으며, ø2D의 클록펄스의 입력단에 대응되는 입력단에 일정한전압, 예컨대 VDD가 인가되므로, 결국은 주입펄스 øS1의 "L"레벨을 출력하도록 되어 있다.

상기 변환회로(1)와 전압발생회로(3)의 출력은 각각 비교기(2)의 부(-) 입력단자와 정(+)입력단자에 공급되고, 그 출력은 MOS FET(4)를 거쳐서 궤환된다.

다음에는 상기한 것처럼 구성된 회로의 동작을 설명한다.

CCD레지스터(13)에 øS1, øSKM, ø1D, ø2D의 각 펄스가 인가됨에 따라 이 CCD레지스터(13)에 전하가 입력된다. 그리고 FD(49)에서 검출된 소정의 전압 VDF를 반전증폭기(14)를 매개하여 G1게이트(43)로 궤환시킴으로써, 설정전압 VIB가 생성된다. 이때에, 상기 비교기(2)는 항상 부(-) 입력측 VIB의 포텐셜(제4도의 56)과 정(+)입력측 øS1펄스의 "L"레벨 포텐셜(제4도의 57)을 비교하고 있는데, CCD레지스터(13)에 전하가 입력되고 있는 상태에서는 반드시 VIB의 포텐셜보다 øS1의 "L"레벨 포텐셜이 낮으므로, 그 비교기(2)의 출력은 "L"레벨로 되고, 이에 따라 MOS FET(4)는 턴오프상태에 있게 된다. 따라서 전압VIB에 변화를 주지 않고 정상 루우프로 동작한다.

그러나, 전원투입시나 외부 서어지 등에 의해 일시적으로 전압 VIB가 저하되어 VIB의 포텐셜이 øS1펄스의 "L"레벨 포텐셜보다 낮아진때에, 상기 비교기(2)가 반전되어 그 출력이 "H"레벨로 되고, 이에 따라 MOS FET(4)는 턴온 상태로 되어 전압 VIB를 상승시킨다. 이 동작에 의해 전압 VIB의 포텐셜이 øS1의 "L"레벨 포텐셜을 넘어선 때에 비교기(2)가 다시 반전되어 "L"레벨로 되고 MOS FET(4)는 턴오프상태로된다. 따라서 정상 루우프 동작이 된다.

이와 같이 하면, 설정전압 VIB의 포텐셜이 항상 øS1의 "L"레벨 포텐셜보다 높게 되도록 제어할 수 있게 된다.

또한, 펄스생성회로(17,18)의 구성은 제6도, 제7도의 종래예처럼 특정 회로를 연구할 필요가 없이 간단한 구성으로도 되기 때문에, 충분히 저전압동작, 고속동작이 가능해진다. 또한, 변환회로(1)의 출력을 비교기(2)의 정(+)입력단자에, 전압발생회로(3)의 출력을 비교기(2)의 부(-) 입력단자에 각각 접속시키고, MOS FET(4)를 P채널형으로 해도 상기한 것과 동일한 동작이 가능해진다.

[발명의 효과]

이상에서 설명한 것처럼 본 발명에 의하면, 게이트 입력방식(Fill ＆Spill방식)의 CCD레지스터를 사용하되, 전원투입시나 외부 서어지 등에 의해 바이어스전압이 저하되어도 비교기의 출력을 이용하여 바이어스전압을 신속하게 통상동작 루우프로 이끌기 때문에, 항상 정상적인 입력바이어스 전압을 부여함과 더불어, 저전압으로 또한 고속으로 동작할 수 있는 전하 전송소자의 입력바이어스회로를 제공할 수 있다.

Claims

신호전하가 클록펄스의 타이밍으로 전달되는 게이트 입력방식의 CCD레지스터(13)와, 상기 CCD레지스터(13)의 입력확산영역(41)에 인가되는 주입펄스를 발생시키는 주입펄스 발생수단(17), 상기 주입펄스 발생수단(17)에서 발생된 펄스의 로우레벨("L"레벨)을 발생시키는 로우레벨신호 발생수단(3), 상기 CCD레지스터(13)로 입력되는 입력신호의 포텐셜 레벨과 상기 로우레벨신호 발생수단(3)에 의해 발생되는 "L"레벨을 비교하여, 상기 CCD레지스터(13)의 입력신호의 포텐셜 레벨이 항상 주입펄스의 "L"레벨 이상으로 되도록 제어하는 포텐셜 레벨 제어수단(1,2,4)을 구비하여 구성된 것을 특징으로 하는 전하전송소자의 입력바이어스회로.
제1항에 있어서, 상기 로우레벨신호 발생수단(3)은 상기 주입펄스 발생수단(17)과 동일하게 구성되고, 클록펄스의 입력부에 일정전압을 인가함으로써 상기 주입펄스의 "L"레벨을 출력하는 것을 특징으로 하는 전하전송소자의 입력바이어스회로
제1항에 있어서, 상기 포텐셜 레벨 제어수단(1,2,4)은 상기 CCD레지스터(13)로 입력되는 입력신호의 전압에 따라 CCD내에서 일어나는 포텐셜 프로파일과 동등하게 변환되는 변환회로(1)를 매개하여 부여되는 포텐셜 레벨과 상기 로우레벨신호 발생수단(3)에서의 "L"레벨을 비교하는 것을 특징으로 하는 전하전송소자의 입력바이어스회로.