JP3529022B2 - 電荷転送素子 - Google Patents

電荷転送素子

Info

Publication number
JP3529022B2
JP3529022B2 JP02001198A JP2001198A JP3529022B2 JP 3529022 B2 JP3529022 B2 JP 3529022B2 JP 02001198 A JP02001198 A JP 02001198A JP 2001198 A JP2001198 A JP 2001198A JP 3529022 B2 JP3529022 B2 JP 3529022B2
Authority
JP
Japan
Prior art keywords
reset
circuit
charge
voltage
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP02001198A
Other languages
English (en)
Other versions
JPH11220658A (ja
Inventor
武彦 尾住
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP02001198A priority Critical patent/JP3529022B2/ja
Priority to US09/240,138 priority patent/US6600513B1/en
Priority to KR1019990003031A priority patent/KR100286592B1/ko
Publication of JPH11220658A publication Critical patent/JPH11220658A/ja
Application granted granted Critical
Publication of JP3529022B2 publication Critical patent/JP3529022B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/148—Charge coupled imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
    • H04N25/672—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction between adjacent sensors or output registers for reading a single image

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、イメージセンサや
遅延素子等に好適なフローティング・ディフュージョン
・アンプリファイア型（以下では、ＦＤＡ型と称する）
の電荷検出部を有する電荷転送素子に関し、より詳しく
は、信号電荷の電荷電圧変換部におけるリセットゲート
電圧の低電圧化及びリセットゲート電圧の無調整化が可
能となり、システムの部品点数の削減や低消費電力化を
実現することができる電荷転送素子に関する。
【０００２】
【従来の技術】ＣＣＤ（チャージ・力ップルド・デバイ
ス）等の電荷転送素子（ＣＴＤ）を用いたデバイスの代
表的なものとして、図７に示す二次元イメージセンサや
図８に示すＳＰＳ（シリアル・パラレル・シリアル）方
式の遅延素子等がよく知られている。
【０００３】図７に示す二次元イメージセンサは、マト
リクス状に配列された光電変換素子２によって光電変換
された信号電荷を垂直転送チャネル６及び水平転送チャ
ネル８を介して信号出力部１２に転送する。転送された
来た信号電荷は、信号出力部１２によって電荷電圧変換
されてアンプ（ＭＯＳアンプ）１４に与えられる。アン
プ１４を動作させると、出力信号が取り出され、その
後、図示しないリセットトランジスタを操作すると、信
号出力部１２は外部の基準レベルＶRD（電源電圧）にリ
セットされる。なお、図中の符号４はトランスファーゲ
ートを示す。
【０００４】図８に示す遅延素子は、入力端子より信号
入力部１６に与えられる信号電荷を水平転送チャネル１
８、垂直転送チャネル６及び水平転送チャネル８を介し
て信号出力部１２に転送し、以下図７に示すイメージセ
ンサ同様の動作が行われる。
【０００５】ところで、電荷転送素子の一例として、Ｆ
ＤＡ型の電荷検出部を備えたものがあり、図９はこのＦ
ＤＡ型の電荷検出部の代表的な構造例を示す。この電荷
検出部は、リセットドレイン（ＲＤ）２２、リセットド
ゲート（ＲＧ）２０、アウトプットゲート（ＯＧ）１
０、Ｈ１、Ｈ２…からなる水平転送ゲート８、フローテ
ィング・ディフュージョン（ＦＤ、以下ではフローティ
ングダイオードと称する）２４及びアンプ（ＭＯＳアン
プ）１４を備えて構成されている。
【０００６】図１０はこの電荷検出部の駆動タイミング
を示し、図１１はその時のポテンシャル関係図を、図１
２はリセットゲート２０のＶG−Φmax特性を示す。
【０００７】ここで、ＶΦRLow，ＶΦRHighは、図１０
に示すように、リセットドゲート２０に印加されるリセ
ットパルスの“Ｌｏｗ”レベル，“Ｈｉｇｈ”レベルを
示す。また、図１１における△Ｖmaxはフローティング
ダイオード２４で取り扱える最大信号振幅を示す。
【０００８】この△Ｖmaxは、リセットゲート２０下の
ポテンシャルをΦmax（ＶG〔Ｖ〕）とすると、下記
（１）式で表され、 △Ｖmax＝ＶRD−Φmax（ＶΦRLow）−△ＶF …（１） 上記（１）式より、リセットゲート２０のリセット動作
を行うには、下記（２）式の条件を満足する必要があ
る。
【０００９】 △Φmax（ＶΦRHigh）−ＶRD＞０ …（２） 但し、△ＶFは信号出力のフイードスルー成分を示す。
【００１０】また、外部（素子外部）よりリセットゲー
ト２０に一定レベルのリセットゲートパルスを印加する
場合、リセットゲート２０下のΦmax及び電源電圧ＶRD
が一定の条件下では、必要とされるリセットゲートパル
スの振幅とレベルは、一例として、ＶRD＝１５．０Ｖ、
Φmax（ＶG＝０Ｖ）＝８．９Ｖ，△ＶF＝７５０ｍＶの
場合、△Ｖmax＞１２００ｍＶを満足しようとすれば、
下記（３）式の条件を満足する必要があり、 ＶΦRLow≦５．１Ｖ …（３） リセット動作を確保するためには、下記（４）式の条件
を満足する必要がある。
【００１１】ＶΦRHigh≧７．６Ｖ …（４） 従って、リセットパルスの振幅は、最低２．５Ｖ（７．
６Ｖ−５．１Ｖ）あればリセット動作は確保される。
【００１２】しかし、実際にはデバイス製造プロセスの
バラツキからくるリセットゲート２０下のポテンシャル
のバラツキやシステムでの使用電源電圧のバラツキが存
在するため、それぞれのバラツキを考慮した上で、△Ｖ
max及びリセット動作が同時に確保できるリセットゲー
トパルスの振幅とレベルを設定する必要がある。
【００１３】一例として、図１３に、ポテンシャルΦ
maxのバラツキが±０．７Ｖ、電源電圧ＶRDのバラツキ
が±０．５Ｖ存在するとした場合のリセットゲート２０
のＶG−Φmax特性を示す。
【００１４】ＶRD＝１５．０Ｖ±０．５Ｖ，Φmax（ＶG
＝０Ｖ）＝８．９±０．７Ｖ，△Φmax／△ＶG＝０．
８，△ＶF＝７５０ｍＶの条件では、△Ｖmax＞１２００
ｍＶを満足しようとすれば、下記（５）式の条件を満足
する必要があり、 ＶΦRLow≦３．６Ｖ …（５） リセット動作を確保するには、下記（６）式の条件を満
足する必要がある。
【００１５】ＶΦRHigh≧９．１Ｖ …（６） 従って、リセットパルスの振幅は、最低でも５．５Ｖ
（９．１Ｖ−３．６Ｖ）必要となる。
【００１６】これは、ポテンシャルΦmaxのバラツキ±
０．７Ｖがリセットパルス振幅で１．７５Ｖ、電源電圧
ＶRDのバラツキ±０．５Ｖがリセットパルス振幅で１．
２５Ｖに相当するため、バラツキがないとした場合の
２．５Ｖ（７．６Ｖ−５．１Ｖ）よりも３．０Ｖ（トー
タル）振幅が必要になるためである。
【００１７】
【発明が解決しようとする課題】ところで、最近では、
例えば、２次元イメージセンサにおいては、デバイスの
小型化及び低消費電力化の要請に伴い、駆動電圧の低電
圧化及び部品点数の削減が求められている。
【００１８】従来、ＦＤＡ型の電荷検出部のリセットゲ
ートに印加するパルスは、タイミングＩＣからの出力を
外部回路により増幅し、オフセットがけを行った後、デ
バイスに入力していたが、駆動電圧の低電圧化、システ
ムの部品点数の削減及び低消費電圧化の要求からリセッ
トゲートパルス３．３Ｖ駆動化、更に低駆動電圧化及び
オフセット電圧の無調整化が求められている。
【００１９】しかし、外部から一定レベルのリセットゲ
ートパルスを印加する従来方式では、リセットパルスの
オフセット電圧は外部回路により印加、調整する必要が
あり、更に低電圧化においては、プロセスのバラツキに
よるリセットゲート下ポテンシャルのバラツキ（±０．
７Ｖ）や電源電圧のバラツキ（±０．５Ｖ）を考慮する
必要があり、制御上の困難性を伴うため、十分な取り扱
い信号（Ｖmax）とリセット動作の確保とを同時に実現
できなかったのが現状である。
【００２０】このような問題を解決する方法として、ウ
エハーテストの段階でリセット動作の最適点を求め、そ
の測定値をデバイス内部に設けた書き込み回路に書き込
む方法が考えられるが、ウエハーテスト時のテスト方法
や測定値の書き込み方法が複雑になるという新たな問題
がある。
【００２１】別の方法として、特開平６−１３３２２７
号公報に記載された技術がある。この技術は、図１４に
示すように、ＦＤＡ型の電荷検出部Ａのリセットゲート
２０と同一のポテンシャルプロファイルをもつ検知トラ
ンジスタ５１を含む制御回路を素子内部に設け、リセッ
トゲート２０下のポテンシャル変動に伴うリセット動作
点の変動を制御回路の検出値をもって制御する手法を採
用している。
【００２２】今少し具体的に説明すると、リセットドレ
イン２２、検出用ゲート及び検出用ゲート電圧を使用
し、リセットドレイン２２の電圧にリセットする手法を
採用している。
【００２３】しかしながら、この方法では、フローティ
ングダイオード２４のリセットされる電圧がリセットド
レイン２２の電圧に影響され、リセットドレイン２２の
電圧は外部パルスの誘導やキャリアの熱放出等の不安定
要素を含み、フローティングダイオード２４のリセット
電圧の不安定さが懸念されるため、上記問題を解決する
には至らない。
【００２４】また、他の方法として、特開平４−３６０
５４４号公報に記載された技術がある。この技術は、図
１５に示すように、検知トランジスタ５１と、電圧利得
を電荷検出部Ａのリセットドゲート２０のΦmax対ＶGの
傾きの逆数を一致させた反転アンプ５６とを組み合わ
せ、検知トランジスタ５１のゲート下ポテンシャルに対
応した反転電圧をリセットゲート２０に加える手法を採
用している。
【００２５】しかしながら、この方法も、リセット電圧
を補正しておらず、リセット電圧の不安定さが懸念され
るため、上記問題を解決するには至らない。
【００２６】このように、電荷転送素子においては、良
好なリセット動作、リセットゲート電圧の低電圧化及び
リセットゲート電圧の無調整化を同時に達成し、そのこ
とにより、システムの部品点数の削減や低消費電力化を
可能としたものが実現されていないのが現状である。
【００２７】本発明はこのような現状に鑑みてなされた
ものであり、良好なリセット動作、リセットゲート電圧
の低電圧化及びリセットゲート電圧の無調整化を同時に
達成でき、結果的に、システムの部品点数の削減及び低
消費電力化を図ることができる電荷転送素子を提供する
ことを目的とする。
【００２８】
【課題を解決するための手段】本発明の電荷転送素子
は、フローティング・ディフュージョン・アンプリファ
イア型の電荷検出部を有し、該電荷検出部のリセットゲ
ートと同一のポテンシャルプロファイルをもつ検知トラ
ンジスタを含む制御回路を素子内部に設け、該リセット
ゲート下のポテンシャル変動にもかかわらず、常時、最
適状態でリセット動作を行うことができるように制御可
能になった電荷転送素子であって、該制御回路は、該検
知トランジスタ及びロード側のトランジスタからなるソ
ース・フォロワー回路によって構成され、該ソース・フ
ォロワー回路の出力を該電荷検出部のリセットドレイン
に接続し、該検知トランジスタ及び該ロード側のトラン
ジスタに、該ソース・フォロワー回路のドレインと共通
の電源から抵抗分割により発生されたゲート電圧が共通
に印加され、且つ該電荷検出部のリセットゲートに該電
源から抵抗分割により発生された電圧がクランプ回路を
通して印加されるように構成されており、そのことによ
り上記目的が達成される。
【００２９】また、本発明の電荷転送素子は、フローテ
ィング・ディフュージョン・アンプリファイア型の電荷
検出部を有し、該電荷検出部のリセットゲートと同一の
ポテンシャルプロファイルをもつ検知トランジスタを含
む制御回路を素子内部に設け、該リセットゲート下のポ
テンシャル変動にもかかわらず、常時、最適状態でリセ
ット動作を行うことができるように制御可能になった電
荷転送素子であって、該制御回路は、該検知トランジス
タを含むソース・フォロワー回路と、該ソース・フォロ
ワー回路の出力を入力とするインバータ回路とによって
構成され、該ソース・フォロワー回路及び該インバータ
回路の電源電圧は該電荷検出部のリセットドレインと接
続され、該インバータ回路からの出力をクランプ回路を
通して該電荷検出部のリセットゲートに印加するように
構成されており、そのことにより上記目的が達成され
る。
【００３０】以下に、本発明の作用を図面を参照して説
明する。
【００３１】図１に示す回路構成において、ＦＤＡ型の
電荷検出部のリセットゲート２０下のポテンシャルが変
動すると、ＳＦ回路Ｂの出力はリセットドゲート２０下
のポテンシャルに追随して変動するため、図１中に示す
ＶGsf，ＶΦRLow及びＶΦRHighを抵抗分割で所望の値に
設定しておけば、リセットゲート２０下のポテンシャル
のバラツキがある場合でも、ＦＤＡ型の電荷検出部Ａの
リセット動作を常に最適な状態で行うことができる。
【００３２】加えて、本発明では、電荷検出部Ａのフロ
ーティングダイオード２４がリセットされる電圧は、Ｓ
Ｆ回路Ｂの出力電圧であり、この出力電圧は常に安定し
たＤＣレベルに固定されているため、フローティングド
レインの場合に懸念されるようなドレイン電圧の不安定
さは解消される。
【００３３】また、電源５０の電源電圧がバラツいた場
合についてみると、ＶGsfは電源電圧から抵抗分割によ
り発生させているため、電源電圧の変動はＶRDのレベル
に変動を与えるが、本発明では、ＳＦ回路Ｂの検知トラ
ンジスタ５１のゲートと、定電流負荷用のトランジスタ
５２のゲートとに共通にＶGsfを印加しているため、定
電流負荷用のトランジスタ５２の働きにより負荷電流値
が変動し、ＶRDのレベルの変動を軽減し得るようになっ
ている。
【００３４】更に、本発明では、ＶΦRLowもＶGsfと同
様に電源電圧から抵抗分割により発生させているため、
電源電圧が変動した場合は、ＶGsf−ＶΦRLowの変動も
低減されることになる。
【００３５】このように、本発明によれば、リセットゲ
ート下のポテンシャルが変動する場合であっても、常に
最適な状態でリセット動作を行うことが可能となるの
で、従来、リセットゲート振幅を大きく取ることで確保
していたプロセスのバラツキや電源電圧のバラツキのマ
ージンを必要としない。
【００３６】よって、本発明によれば、良好なリセット
ド動作、リセットパルスの低電圧化、及びオフセット電
圧の無調整化を同時に達成できるので、このことによ
り、システムの部品点数の削減や低消費電力化を図るこ
とが可能になる。
【００３７】上記作用は、制御回路を検知トランジスタ
を含むソース・フォロワー回路と、ソース・フォロワー
回路の出力を入力とするインバータ回路とによって構成
し、ソース・フォロワー回路及びインバータ回路の電源
電圧を電荷検出部のリセットドレインと接続し、インバ
ータ回路からの出力をクランプ回路を通して電荷検出部
のリセットゲートに印加する構成によっても奏すること
ができるが、この構成によれば、図１に示す回路構成に
比較して以下の技術上の利点を有する。
【００３８】即ち、図１の回路構成においては、リセッ
トゲート２０下のポテンシャル変動に伴うリセットドレ
イン電圧を制御するため、フローティングダイオード２
４のリセットレベル自体の変動を招く結果、電荷電圧変
換の後、動作されるアンプ１４の動作点まで変動すると
いう課題があるが、この構成、つまり、図４に示す回路
構成では、リセットゲート２０のリセットゲート電圧を
制御する構成をとるため、アンプ１４の動作点が変動す
ることはない。
【００３９】
【発明の実施の形態】以下に本発明電荷転送素子の実施
の形態を図面に基づき具体的に説明する。
【００４０】（実施形態１）図１〜図３は本発明電荷転
送素子の実施形態１を示す。まず、本実施形態１の電荷
転送素子の回路構成を図１に基づき説明する。
【００４１】本実施形態１の電荷転送素子はＦＤＡ型の
電荷検出部Ａを有する電荷転送素子であり、このＦＤＡ
型の電荷検出部Ａは、図９に示す構造のＦＤＡ型の電荷
検出部Ａと同一のものである。但し、図１では、リセッ
トゲート２０、リセットドレイン２２、フローティング
ダイオード２４、ＭＯＳアンプ１４及び水位転送ゲート
（水平転送チャネル）８を表示している。
【００４２】電荷検出部Ａには、ソース・フォロワー回
路（以下では、ＳＦ回路と称する）Ｂが接続されてい
る。ＳＦ回路Ｂは、電荷検出部Ａのリセットゲート２０
と同一のポテンシャルプロファイルをもつ検知トランジ
スタ５１と、定電流負荷用のトランジスタ５２とで構成
されている。
【００４３】検知トランジスタ５１のゲート及び定電流
負荷用のトランジスタ５２のゲートには、ＳＦ回路Ｂの
ドレインと共通の電源５０から抵抗分割により発生され
た一定電圧ＶGsfが印加され、ＳＦ回路Ｂの出力は電荷
検出部Ａのリセットドレイン（ＲＤ）２２に接続され
る。
【００４４】加えて、電荷検出部Ａのリセットゲート２
０には、素子外部に設けられた外部容量５３と外部抵抗
５４とを介してリセットパルスΦRが与えられる。リセ
ットパルスΦRのオフセット電圧は、上記一定電圧ＶGsf
と同様に、ＳＦ回路Ｂのドレインと共通の電源５０から
抵抗分割により発生された一定電圧ＶΦRLowをクランプ
回路５５を通してリセットゲート２０に印加する。
【００４５】上記回路構成において、リセットゲート２
０下のポテンシャルが変動すると、ＳＦ回路Ｂの出力は
リセットゲート２０下のポテンシャルに追随して変動す
るため、ＳＦ回路Ｂの出力ＶRDは、下記（７）式で表さ
れる。
【００４６】ＶRD＝Φmax（ＶGsf） …（７） このため、リセット動作の状態を表す上記（１）式及び
（２）式は、下記（１）’式、（２）’式で書き換える
ことができる。
【００４７】 △Ｖmax＝ｋ（ＶGsf−ＶΦＲＬｏｗ）−△ＶF …（１）’ ｋ（ＶΦRHigh−ＶGsf）＞０ …（２）’ 但し、ｋ＝Φmax／△ＶG （１）’式、（２）’式より、ＶGsf，ＶΦRLow及びＶ
ΦRHighを抵抗分割で所望の値に設定しておけば、リセ
ットゲート２０下のポテンシャルのバラツキがある場合
でも、ＦＤＡ型の電荷検出部Ａのリセット動作を常に最
適な状態で行うことができることがわかる。
【００４８】また、電荷検出部Ａのフローティングダイ
オード２４がリセットされる電圧は、ＳＦ回路Ｂの出力
電圧であり、この出力電圧は常に安定したＤＣレベルに
固定されているため、フローティングドレインの場合に
懸念されるようなドレイン電圧の不安定さは解消され
る。
【００４９】今少し具体的に説明すると、ＤＣレベルの
安定とは、ＤＣ電源（フローティングダイオード２４が
リセットされる電圧、即ち、ＳＦ回路Ｂの出力電圧）の
インピーダンスが十分低いということを意味している。
このため、本実施形態１と上述の特開平６−１３３２２
７号公報記載の従来技術とを比較すると、従来技術で
は、リセットされる電圧はフローティングドレインの構
成をとっているため、インピーダンスが高く、リセット
動作において掃き出される信号電荷の量（大きさ）によ
っては、常に安定したＤＣレベルを保つことができるか
どうかが懸念されるところである。
【００５０】これに対して、本実施形態１では、リセッ
ト電圧をＳＦ回路Ｂの出力とすることによりインピーダ
ンスを十分に下げ、これにより、信号電荷の大きさにか
かわらず、安定したＤＣレベルにリセットできるように
なっている。
【００５１】更に、電源５０の電源電圧がバラツいた場
合についてみると、ＶGsfは電源電圧から抵抗分割によ
り発生させているため、電源電圧の変動はＶRDのレベル
に変動を与えるが、本実施形態１では、ＳＦ回路Ｂの検
知トランジスタ５１のゲートと、定電流負荷用のトラン
ジスタ５２のゲートとに共通にＶGsfを印加しているた
め、定電流負荷用のトランジスタ５２の働きにより負荷
電流値が変動し、ＶＲＤのレベルの変動を軽減し得るよ
うになっている。
【００５２】加えて、本実施形態１では、ＶΦＲＬｏｗ
もＶGsfと同様に電源電圧から抵抗分割により発生させ
ているため、電源電圧が変動した場合は、ＶGsf−ＶΦ
RLowの変動も低減されることになる。
【００５３】図２は本実施形態１の電荷転送素子におけ
るＶRD発生電圧とΦmax（ＶG＝０Ｖ）との関係を示し、
図３は△ＶmaxとΦmax（ＶG＝０Ｖ）との関係、つまり
リセット動作特性の一例を示す。
【００５４】図３に示すように、リセットパルスΦR＝
３．３Ｖ振幅において、電源電圧ＶRDのバラツキ＝１
５．０Ｖ±０．５Ｖ、リセットゲート２０下のポテンシ
ャルのバラツキ＝８．９±０．７Ｖの条件下において、
リセット動作及び△Ｖmax≧１２００ｍＶの確保ができ
ている。
【００５５】よって、本実施形態１の構成によれば、リ
セットゲート２０下のポテンシャル変動及び電源電圧Ｖ
RDの変動に対して、外部回路による調整を必要とするこ
となく、リセットパルスΦRの３．３Ｖ駆動化を実現す
ることが可能になる。
【００５６】（実施形態２）図４〜図６は本発明電荷転
送素子の実施形態２を示す。図４に示すように、本実施
形態２の電荷転送素子も実施形態１同様のＦＤＡ型の電
荷検出部Ａを有する電荷転送素子である。なお、実施形
態１と対応する部分には、同一の符号を付してある。
【００５７】図４に示すように、本実施形態２の電荷検
出部Ａにはインバータ回路５７を介してＳＦ回路Ｂ’が
接続されている。即ち、インバータ回路５７はＳＦ回路
Ｂ’の出力を入力としている。
【００５８】本実施形態２のＳＦ回路Ｂ’は、電荷検出
部Ａのリセットゲート２０と同一のポテンシャルプロフ
ァイルをもつ検知トランジスタ５１と、トランジスタ５
１−１〜５１−３とで構成されている。また、インバー
タ回路５７はトランジスタ５７−１、５７−２で構成さ
れている。
【００５９】電荷検出部Ａのリセットドゲート２０に
は、実施形態１同様に、素子外部に設けられた外部容量
５３と外部抵抗５４とを介してリセットパルスΦRが与
えられる。また、リセットパルスΦRのオフセット電圧
は、インバータ回路５７の出力をクランプ回路５５を通
してリセットゲート２０に印加する。
【００６０】上記回路構成において、例えば、リセット
ゲート２０下のポテンシャルが浅い方向へ変動した場合
に、リセット動作を正常に行うためには、リセットパル
スΦRを高くする必要がある。逆に、リセットゲート２
０下のポテンシャルが深い方向へ変動した場合は、リセ
ットパルスΦRを下げる必要がある。
【００６１】本実施形態２の電荷転送素子においても、
リセットゲート２０下のポテンシャルが変動した場合、
ＳＦ回路Ｂ’の出力は、実施形態１のＳＦ回路Ｂの出力
同様にリセットゲート２０下のポテンシャルに追随して
変動する。しかるに、本実施形態２では、ＳＦ回路Ｂ’
の出力はインバータ回路５７に入力され、インバーター
回路の出力はポテンシャルの変動とは逆の方向へ変動す
る。
【００６２】ここで、本実施形態２では、上記のように
インバータータ回路５７の出力をリセットパルスΦRの
オフセット電圧としている。この結果、本実施形態２の
構成によれば、ポテンシャルの変動によるリセットパル
スΦRの最適化を自動的に行うことができる。
【００６３】加えて、本実施形態２によれば、実施形態
１に比較して以下の利点を有する。即ち、実施形態１に
おいては、リセットゲート２０下のポテンシャル変動に
伴うリセットドレイン電圧を制御するため、フローティ
ングダイオード２４のリセットレベル自体の変動を招く
結果、電荷電圧変換の後、動作されるアンプ１４の動作
点まで変動するという課題がある。
【００６４】これに対して、本実施形態２では、リセッ
トゲート２０のリセットゲート電圧を制御する構成をと
るため、アンプ１４の動作点が変動することはない。よ
って、この点で、実施形態２は実施形態１よりも技術的
な利点を有する。
【００６５】図５は本実施形態２の電荷転送素子におけ
るＶΦRLow発生電圧とΦmax（ＶG＝０Ｖ）との関係を示
し、図６は△ＶmaxとΦmax（ＶG＝０Ｖ）との関係、つ
まりリセット動作特性の一例を示す。
【００６６】図６に示すように、リセットパルスΦR＝
３．３Ｖ振幅において、電源電圧ＶRDのバラツキ＝１
５．０Ｖ±０．５Ｖ、リセットゲート２０下のポテンシ
ャルのバラツキ＝８．９±０．７Ｖの条件下において、
リセット動作及び△Ｖmax≧１２００ｍＶの確保ができ
ている。
【００６７】よって、本実施形態２によっても、リセッ
トゲート２０下のポテンシャル変動及び電源電圧ＶRDの
変動に対して、外部回路による調整を必要とすることな
く、リセットパルスΦRの３．３Ｖ駆動化を実現するこ
とが可能になる。
【００６８】
【発明の効果】以上の本発明電荷転送素子によれば、Ｆ
ＤＡ型の電荷検出部のリセットゲート下のポテンシャル
が変動する場合であっても、常に最適な状態でリセット
動作を行うことが可能となるので、従来、リセットゲー
ト振幅を大きく取ることで確保していたプロセスのバラ
ツキや電源電圧のバラツキのマージンを必要としない。
【００６９】よって、本発明によれば、良好なリセット
ド動作、リセットパルスの低電圧化及びオフセット電圧
の無調整化を同時に達成できるので、システムの部品点
数の削減や低消費電力化を図ることが可能になる。
【００７０】また、特に請求項２記載の電荷転送素子に
よれば、ＦＤＡ型の電荷検出部のリセットゲートのリセ
ットゲート電圧を制御する構成をとるため、上記効果に
加えて、アンプの動作点が変動することもない、といっ
た効果も奏することができる。
【図面の簡単な説明】
【図１】本発明電荷転送素子の実施形態１を示す回路
図。
【図２】実施形態１の電荷転送素子におけるＶRD発生電
圧とΦmax（ＶG＝０Ｖ）との関係を示すグラフ。
【図３】実施形態１の電荷転送素子におけるリセット動
作特性の一例を示すグラフ。
【図４】本発明電荷転送素子の実施形態２を示す回路
図。
【図５】実施形態２の電荷転送素子におけるＶΦRLow発
生電圧とΦmax（ＶG＝０Ｖ）との関係を示すグラフ。
【図６】実施形態２の電荷転送素子におけるリセット動
作特性の一例を示すグラフ。
【図７】二次元イメージセンサを示す図。
【図８】シリアル・パラレル・シリアル方式の遅延素子
を示す図。
【図９】ＦＤＡ型の電荷検出部の代表的な構造例を示す
断面図。
【図１０】図９に示すＦＤＡ型の電荷検出部の駆動タイ
ミングを示す波形図。
【図１１】図９に示すＦＤＡ型の電荷検出部のポテンシ
ャル図。
【図１２】ＦＤＡ型の電荷検出部のリセットゲートの代
表的なＶG−Φmax特性を示すグラフ。
【図１３】ＦＤＡ型の電荷検出部のリセットゲートのポ
テンシャルのバラツキ、電源電圧のバラツキを含む場合
のＶG−Φmax特性を示すグラフ。
【図１４】電荷転送素子の従来例を示す回路図。
【図１５】電荷転送素子のまた別の従来例を示す回路
図。
【符号の説明】
Ａ ＦＤＡ型の電荷検出部 Ｂ、Ｂ’ ＳＦ回路 ８ 水平転送ゲート １０ アウトプットゲート（ＯＧ） １４ ＭＯＳアンプ ２０ リセットゲート（ＲＧ） ２２ リセットドレイン（ＲＤ） ２４ フローティングダイオード ５０ 電源 ５１ 検知トランジスタ ５１−１〜５１−３ トランジスタ ５２ 定電流用のトランジスタ ５３ 外部容量 ５４ 外部抵抗 ５５ クランプ回路 ５７ インバータ回路 ５７−１、５７−２ トランジスタ

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 フローティング・ディフュージョン・ア
    ンプリファイア型の電荷検出部を有し、該電荷検出部の
    リセットゲートと同一のポテンシャルプロファイルをも
    つ検知トランジスタを含む制御回路を素子内部に設け、
    該リセットゲート下のポテンシャル変動にもかかわら
    ず、常時、最適状態でリセット動作を行うことができる
    ように制御可能になった電荷転送素子であって、 該制御回路は、該検知トランジスタ及びロード側のトラ
    ンジスタからなるソース・フォロワー回路によって構成
    され、該ソース・フォロワー回路の出力を該電荷検出部
    のリセットドレインに接続し、該検知トランジスタ及び
    該ロード側のトランジスタに、該ソース・フォロワー回
    路のドレインと共通の電源から抵抗分割により発生され
    たゲート電圧が共通に印加され、且つ該電荷検出部のリ
    セットゲートに該電源から抵抗分割により発生された電
    圧がクランプ回路を通して印加されるように構成した電
    荷転送素子。
  2. 【請求項２】 フローティング・ディフュージョン・ア
    ンプリファイア型の電荷検出部を有し、該電荷検出部の
    リセットゲートと同一のポテンシャルプロファイルをも
    つ検知トランジスタを含む制御回路を素子内部に設け、
    該リセットゲート下のポテンシャル変動にもかかわら
    ず、常時、最適状態でリセット動作を行うことができる
    ように制御可能になった電荷転送素子であって、 該制御回路は、該検知トランジスタを含むソース・フォ
    ロワー回路と、該ソース・フォロワー回路の出力を入力
    とするインバータ回路とによって構成され、該ソース・
    フォロワー回路及び該インバータ回路の電源電圧は該電
    荷検出部のリセットドレインと接続され、該インバータ
    回路からの出力をクランプ回路を通して該電荷検出部の
    リセットゲートに印加するように構成した電荷転送素
    子。
JP02001198A 1998-01-30 1998-01-30 電荷転送素子 Expired - Fee Related JP3529022B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP02001198A JP3529022B2 (ja) 1998-01-30 1998-01-30 電荷転送素子
US09/240,138 US6600513B1 (en) 1998-01-30 1999-01-29 Charge transfer device
KR1019990003031A KR100286592B1 (ko) 1998-01-30 1999-01-30 전하전송소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP02001198A JP3529022B2 (ja) 1998-01-30 1998-01-30 電荷転送素子

Publications (2)

Publication Number Publication Date
JPH11220658A JPH11220658A (ja) 1999-08-10
JP3529022B2 true JP3529022B2 (ja) 2004-05-24

Family

ID=12015183

Family Applications (1)

Application Number Title Priority Date Filing Date
JP02001198A Expired - Fee Related JP3529022B2 (ja) 1998-01-30 1998-01-30 電荷転送素子

Country Status (3)

Country Link
US (1) US6600513B1 (ja)
JP (1) JP3529022B2 (ja)
KR (1) KR100286592B1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3389949B2 (ja) * 1999-03-16 2003-03-24 日本電気株式会社 固体撮像素子用雑音除去回路
KR100359770B1 (ko) * 2000-03-02 2002-11-04 주식회사 하이닉스반도체 씨모스 이미지 센서의 액티브 픽셀 회로
JP3725007B2 (ja) * 2000-06-06 2005-12-07 シャープ株式会社 対数変換型画素構造およびそれを用いた固体撮像装置
JP2002223393A (ja) * 2000-11-27 2002-08-09 Sanyo Electric Co Ltd 電荷転送素子
JP2006121457A (ja) * 2004-10-22 2006-05-11 Sanyo Electric Co Ltd 電荷転送素子の制御装置
JP4747862B2 (ja) * 2006-02-07 2011-08-17 ミツミ電機株式会社 映像信号出力回路
US8385498B2 (en) * 2006-05-31 2013-02-26 Kenet, Inc. Boosted charge transfer circuit
US7570192B2 (en) * 2007-01-19 2009-08-04 Kenet Incorporated Charge-domain pipelined analog-to-digital converter
EP2106586B1 (en) * 2007-01-23 2014-11-12 Kenet, Inc. Analog error correction for a pipelined charge-domain a/d converter
JP4917953B2 (ja) * 2007-04-20 2012-04-18 パナソニック株式会社 撮像装置
JP2010104014A (ja) * 2009-12-11 2010-05-06 Panasonic Corp 撮像装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2666522B2 (ja) * 1990-05-14 1997-10-22 日本電気株式会社 電荷転送装置
JP3057810B2 (ja) 1991-06-07 2000-07-04 日本電気株式会社 電荷検出装置
JP3401808B2 (ja) * 1992-04-16 2003-04-28 ソニー株式会社 電荷転送装置
JPH06133227A (ja) 1992-10-20 1994-05-13 Sony Corp 電荷転送装置
JPH06205248A (ja) * 1992-12-28 1994-07-22 Sony Corp 固体撮像装置
JPH07105489B2 (ja) * 1993-05-27 1995-11-13 日本電気株式会社 電荷転送装置
JPH0787400A (ja) * 1993-09-13 1995-03-31 Hitachi Ltd Ｃｃｄ固体撮像素子
JP2586393B2 (ja) * 1993-12-08 1997-02-26 日本電気株式会社 固体撮像素子の信号処理回路
JP3309630B2 (ja) * 1995-03-20 2002-07-29 ソニー株式会社 スイッチング回路およびこれを用いた電荷転送装置
JP3439581B2 (ja) * 1995-10-31 2003-08-25 シャープ株式会社 固体撮像装置
JP3310164B2 (ja) * 1996-05-30 2002-07-29 株式会社東芝 固体撮像装置
JP3359258B2 (ja) * 1997-05-30 2002-12-24 キヤノン株式会社 光電変換装置及びそれを用いたイメージセンサ、画像読取装置
JP3595483B2 (ja) * 2000-01-27 2004-12-02 Ｎｅｃエレクトロニクス株式会社 電荷検出信号処理回路
JP3626083B2 (ja) * 2000-08-31 2005-03-02 Ｎｅｃエレクトロニクス株式会社 電荷転送装置

Also Published As

Publication number Publication date
JPH11220658A (ja) 1999-08-10
KR100286592B1 (ko) 2001-03-15
US6600513B1 (en) 2003-07-29
KR19990068228A (ko) 1999-08-25

Similar Documents

Publication Publication Date Title
US5600451A (en) Charge transfer device and output circuit thereof
JP3529022B2 (ja) 電荷転送素子
US8274590B2 (en) Solid-state imaging device driving method
JP2007082183A (ja) 固体撮像素子の駆動装置、画像入力装置および固体撮像素子の駆動方法
US20090039956A1 (en) Amplifier circuits, imager, system and method of operation
JP2002223393A (ja) 電荷転送素子
US7719037B2 (en) Image sensor having reset transistor
US6881944B2 (en) Solid state image sensor with signal line potential adjustment circuit and method of driving the same
JPH10190038A (ja) 光電変換装置
JP2006042120A (ja) 増幅型固体撮像装置
JPH0754973B2 (ja) 固体撮像素子の駆動方法
JPS63289865A (ja) 電荷転送素子
JP4195150B2 (ja) 改善された利得を有するソースフォロア回路及びそれを利用した固体撮像装置の出力回路
US4700085A (en) Circuit for detecting signal charges transferred in a charge transfer device
JP2000106652A (ja) 固体撮像装置
JP2707784B2 (ja) 電荷転送装置
JP4641166B2 (ja) 固体撮像装置の電荷転送デバイスおよび固体撮像装置の電荷転送デバイスの駆動方法
JP2000152090A (ja) 固体撮像装置
JP2569528B2 (ja) 固体撮像装置
JPH01279681A (ja) 固体撮像装置
JP2635325B2 (ja) 固体撮像装置
JPH10243301A (ja) 電荷電圧変換回路
Kuroda et al. A 1/4 inch 330 k square pixel progressive-scan IT-CCD image sensor with submicrometer channel width
JPH09247544A (ja) 電子回路、固体撮像素子、固体撮像素子の出力回路、撮像装置及び受光装置
JPS63301564A (ja) 電荷結合素子

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040219

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040219

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080305

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090305

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100305

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees