JP3725007B2 - 対数変換型画素構造およびそれを用いた固体撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高感度な対数変換型画素構造およびそれを用いた固体撮像装置に関する。
【０００２】
【従来の技術】
従来から、各画素毎に信号増幅機能を持たせて、増幅させた光電流を走査回路によって読み出す増幅型の固体撮像装置が提案されている。特に、画素および周辺の駆動回路や信号処理回路をＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とした、ＣＭＯＳ型イメージセンサが知られている。
【０００３】
ＣＭＯＳ型の固体撮像装置では、１画素内に光電変換部、増幅部、画素選択部等を形成する必要があるため、通常、フォトダイオード（ＰＤ）からなる光電変換部の他に、数個のＭＯＳトランジスタ（Ｔ）が用いられる。
【０００４】
図９に、ＰＤ＋３Ｔ方式の固体撮像装置における１画素の構成を示す（馬渕他、「１／４インチＶＧＡ対応３３万画素ＣＭＯＳイメージセンサ」、映像情報メディア学会技術報告、ＩＰＵ９７−１３，１９９７年３月）。ここで、１はフォトダイオード、８はリセット部（ＭＯＳトランジスタ）、３は増幅部（ＭＯＳトランジスタ）、４は画素選択部（ＭＯＳトランジスタ）、５は信号線Ｖsig、φRSTはリセットクロック、φSELは画素選択クロック、ＶDは電源電位を表す。
【０００５】
この固体撮像装置においては、まず、リセット部８のＭＯＳトランジスタがリセット動作によりフォトダイオード１を電源電位ＶDにリセットした後、入射光ｈνによって発生した信号電荷が蓄積される。電荷の蓄積に伴って、リセット部（ＭＯＳトランジスタ）８のソース電位ＶSがＶDから低下し、その低下量は入射光強度と蓄積期間に比例する。従って、蓄積期間が一定の場合には、ＶSの変化量は入射光強度に比例し、その値を増幅部３のＭＯＳトランジスタで増幅した後、画素選択部４のＭＯＳトランジスタで選択して信号線５に読み出す。
【０００６】
以上の動作から明らかなように、この構成では信号が入射光強度に比例するために充分強い光量が入射すると飽和してしまい、ダイナミックレンジを広く取ることができないという問題があった。
【０００７】
そこで、入射光のダイナミックレンジを広く取るために、光電流を対数圧縮して読み出す方法が提案されている（特表平７−５０６９３２号公報、特開平９−２９８３８６号公報等）。
【０００８】
図１０に、この例を１画素の回路構成で示す。なお、以下ではｎチャンネル型の場合について説明するが、ｐチャンネル型の場合についても極性を逆にすることにより同様に実現することができる。ここで、１はフォトダイオード、３は増幅部（ＭＯＳトランジスタ）、４は画素選択部（ＭＯＳトランジスタ）、５は信号線Ｖsig、φSELは画素選択クロック、ＶDは電源電位を表す。図９に示した構成と大きく異なる点は、フォトダイオード１の光電流ＩPを対数変換するためのＭＯＳトランジスタ２が設けられていることである。この構成では、常に光電流に応じたＶS電位に自動的にシフトされ、蓄積動作は行われないので、リセット動作は不要である。
【０００９】
上記ＭＯＳトランジスタ２の動作について、以下に詳述する。図１１はＭＯＳトランジスタ２のポテンシャル関係を説明するための図である。図１０に示したように、ＭＯＳトランジスタ２のゲート電位ＶGは電源電位ＶDに固定されているため、ＭＯＳトランジスタ２のチャンネル部のポテンシャルは一定値φG（Ｈ）となる。ＭＯＳトランジスタ２のソース電位ＶSがφG（Ｈ）よりも深くなると、ＭＯＳトランジスタ２は弱反転動作、すなわちサブスレッショルド領域の動作となる。このときの電流ＩDは、ゲート下のチャンネル部におけるソース端電荷濃度からドレイン端電荷濃度への拡散電流Ｉdifとなる。ソース端電荷濃度およびドレイン端電荷濃度は、ゲートとソースのポテンシャル差ＶS−φGおよびゲートとドレインのポテンシャル差ＶD−φGに依存し、下記式（１）で表される（例えばＣ．Ｍｅａｄ，”Ａｎａｌｏｇ ＶＬＳＩ ａｎｄ Ｎｅｕｒａｌ Ｓｙｓｔｅｍｓ”，Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ，１９８９））。なお、以下の説明では、基板電位を基準電位（ＧＮＤ）としている。
【００１０】
ここで、Ｉ0は定数、ｑは電子電荷、ｋはボルツマン定数、Ｔは絶対温度である。また、αは定義からゲート絶縁膜の厚みとチャンネルの不純物濃度に依存するが、一般的に１よりもやや小さい値である。
【００１１】
上記式（１）において、ｑ（ＶD−ＶS）／ｋＴ≫１であるので、最後の（）内（１−ｅｘｐ［−ｑ（αＶD−ＶS）／ｋＴ］）は１と近似することができる。よって、
ｌｏｇ（ＩD）＝［−ｑ（αＶG−ＶS）／ｋＴ］＋ｃｏｎｓｔ．・・・（２）
と近似することができる。
【００１２】
図１０において、ＭＯＳトランジスタ２のゲート電位ＶGは一定値ＶDであるので、上記式（２）からＶSとｌｏｇ（ＩD）は比例関係となる。
【００１３】
また、以下の理由によって、ＭＯＳトランジスタ２のソース電位ＶSはＩDが光電流ＩPに等しくなるように変化する。すなわち、ＩP＞ＩDの場合には、ＶSの電位が下がり、ＭＯＳトランジスタ２のＶG−ＶSが大きくなってＩDが増大する。一方、ＩP＜ＩDの場合には、ＶSの電位が上がり、ＭＯＳトランジスタ２のＶG−ＶSが大きくなってＩDが減少する。その結果、ＩP＝ＩDにおいて安定することになり、ＶSはｌｏｇ（ＩP）に比例することになり、言い換えると、光電流を対数変換した値になる。この関係を図１２に示す。
【００１４】
図１２において、横軸にαＶG−ＶSを取り、縦軸にｌｏｇ（ＩD）を取ると、ＭＯＳトランジスタ２が弱反転動作状態では、上記式（１）および上記式（２）から、αＶG−ＶS＜αＶth（閾値電位）の範囲でｌｏｇ（ＩD）と比例関係が得られる。
【００１５】
すなわち、対数変換可能な光電流の上限Ｉmaxは、αＶG−ＶS＝αＶthのときに得られる。一方、対数変換可能な光電流の下限Ｉminは、フォトダイオードの暗電流で制約される（例えばＹ．Ｐ．Ｔｓｉｖｉｄｉｓ，”Ｏｐｅｒａｔｉｏｎａｎｄ Ｍｏｄｅｌｉｎｇ ｏｆ ｔｈｅ ＭＯＳＴｒａｎｓｉｓｔｏｒ”，ＭｃＧｒａｗ−Ｈｉｌｌ，１９８８）。ここで、Ｉmaxはほぼ一定値となるので、対数変換可能な光電流の範囲（ダイナミックレンジ）は、フォトダイオードの暗電流により制限されることになる。
【００１６】
【発明が解決しようとする課題】
しかしながら、上記図１０に示した構造では、以下のような問題がある。フォトダイオードの暗電流は、接合界面の電界強度に強く依存し、電界が高くなるに従って急激に増大する。この接合界面の電界強度は、接合面の濃度勾配と接合部にかかるバイアス電圧とに依存する。また、図１０に示した構造の場合、フォトダイオードのバイアス電圧ＶJはＶSとなる。
【００１７】
図１３に、フォトダイオードのバイアス電圧ＶJと暗電流Ｉdarkとの関係を示す。図１０の構造の場合には、バイアス電圧ＶJが図１１に示すようにゲート下のチャンネル部のポテンシャルφG（Ｈ）よりも深い領域であるＶS（Ｈ）となるので、そのときの暗電流Ｉdark（Ｈ）は図１３に示すように高い値になってしまう。
【００１８】
さらに、ｎチャンネル型の場合を例にとると、通常のＣＭＯＳプロセスでは、画素構造は図１４に示すように、Ｐ型低濃度基板１０内の比較的高濃度なウェル１１内に高濃度のＮ+層１２、１３を形成する。ここで、１２はフォトダイオードのＮ型領域であり、１３はＭＯＳトランジスタのソース領域またはドレイン領域であり、通常は同じ層に形成される。なお、１４は素子分離用の酸化膜である。
【００１９】
すなわち、通常の形成方法ではフォトダイオードの接合界面の濃度勾配が高くなる。このため、フォトダイオードの接合界面の電界強度が高くなって、暗電流は一層大きくなる。
【００２０】
本発明は、このような従来技術の課題を解決するためになされたものであり、フォトダイオードの暗電流を大幅に低下させて対数変換可能な光電流の下限を拡大することにより、感度の向上とダイナミックレンジの拡大を図ることができる対数変換型画素構造およびそれを用いた固体撮像装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の対数変換型画素構造は、フォトダイオードからなる光電変換部と、該フォトダイオードにソースが接続され、電源にドレインが接続された第一ＭＯＳトランジスタからなり、該フォトダイオードの光電流を対数変換するための対数変換部と、該フォトダイオードおよび該第一ＭＯＳトランジスタのソースにゲートが接続されていると共に、該第一ＭＯＳトランジスタのドレインにドレインが接続された第二ＭＯＳトランジスタを含み、該フォトダイオードの光電流を該第一ＭＯＳトランジスタで変換した信号を読み出す読み出し手段とを備えた対数変換型画素構造において、該第一ＭＯＳトランジスタのゲートが、電源電位と接地電位との間の電位に固定されており、そのことにより上記目的が達成される。
【００２２】
前記第一ＭＯＳトランジスタのゲート電位は、ソース接地における閾値電位よりも高く、かつ、電源電位よりも充分低い値であるのが好ましい。
【００２３】
前記第二ＭＯＳトランジスタはデプレッション型であるのが好ましい。
【００２４】
前記フォトダイオードを構成する拡散領域の少なくとも一部領域が低不純物濃度領域内に形成されているのが好ましい。
【００２５】
本発明の固体撮像装置は、本発明の対数変換型画素構造からなる複数の画素を備え、前記読み出し手段は画素を選択するためのスイッチ素子を備え、該スイッチ素子を介して前記第二ＭＯＳトランジスタのドレインが信号線と接続されており、そのことにより上記目的が達成される。
【００２６】
以下、本発明の作用について説明する。
【００２７】
本発明にあっては、フォトダイオードの光電流を対数変換するための第一ＭＯＳトランジスタのゲートが、電源電位と接地電位との間の電位に固定されているので、フォトダイオードのバイアス電圧が従来構造よりも低い値に設定される。上述の図１３に示したように、暗電流はフォトダイオードのバイアス電圧に依存するので、暗電流を低減して対数変換可能な光電流の下限を拡大することが可能となる。
【００２８】
特に、ゲート電位を電源電位よりも充分低くして、後述する実施形態１において図２に示すように、ソース接地における閾値電位よりもわずかに高い値にした場合、フォトダイオードのバイアス電圧が基準電位である接地電位ＧＮＤよりもわずかに高い値になる。よって、暗電流を大幅に低減して対数変換可能な光電流の下限を拡大することが可能となる。
【００２９】
この場合、第一ＭＯＳトランジスタで対数変換された出力信号の電圧レベルが低下し、第二ＭＯＳトランジスタの動作範囲から外れるおそれがある。よって、後述する実施形態２に示すように、第二ＭＯＳトランジスタをデプレッション型にすることにより、入力範囲を低電圧側にシフトすることができるため、動作範囲を維持することができる。
【００３０】
さらに、後述する実施形態３に示すように、フォトダイオードを構成する拡散領域の少なくとも一部領域を、低不純物濃度領域内に形成することにより、接合界面の濃度勾配を低減することができる。これにより、フォトダイオードの電界強度を低くする効果が増え、暗電流を一層低減することが可能となる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、ここでもｎチャンネル型の場合について説明するが、ｐチャンネル型の場合についても極性を逆にすることにより同様に実現することができる。
【００３２】
（実施形態１）
図１は、実施形態１の対数変換型画素構造について、１画素の構成を示す回路ブロック図である。ここで、１はフォトダイオード、２はフォトダイオード１の光電流ＩPを対数変換するための第一ＭＯＳトランジスタ、３は増幅用の第二ＭＯＳトランジスタ、４は画素選択用の第三ＭＯＳトランジスタ、５は信号線Ｖsig、φSELは画素選択クロック、ＶDは電源電位を表す。この構成において、読み出し手段は第二ＭＯＳトランジスタ３、第三ＭＯＳトランジスタ４、画素選択クロックで構成される。
【００３３】
これらは図１０に示した従来の画素構造と同じであるが、本実施形態の画素構造では、第一ＭＯＳトランジスタ２のゲート電位ＶGが電源電位ＶDではなく、ＶDを抵抗ｒ1とｒ2で分圧した、
ＶG＝ＶD・ｒ2／（ｒ1＋ｒ2） ・・・（３）
となっている。
【００３４】
このＶGの値は、第一ＭＯＳトランジスタ２のソース接地における閾値電位（ＶTH）と同等ないしそれよりもやや高い値（例えば閾値電位よりも０．５Ｖ程度まで高い値）に設定するのが望ましい。
【００３５】
その理由について、以下に説明する。図２は第一ＭＯＳトランジスタ２のポテンシャル関係を説明するための図である。図１に示したように、第一ＭＯＳトランジスタ２のゲート電位ＶGは電源電位ＶDよりも充分低い値に固定されているため、第一ＭＯＳトランジスタ２のチャンネル部のポテンシャルは一定値φG（Ｌ）となる。第一ＭＯＳトランジスタ２のソース電位ＶSがφG（Ｌ）よりも深くなると、第一ＭＯＳトランジスタ２は弱反転動作、すなわちサブスレッショルド領域の動作となる。このときの電流ＩDは、ゲート下のチャンネル部におけるソース端電荷濃度からドレイン端電荷濃度への拡散電流Ｉdifとなり、上記式（１）で表される。そして、ＶSとｌｏｇ（ＩD）との関係は、上記式（２）に表すように比例関係となる。
【００３６】
ここで、図２は上記図１１と同様であるが、図２ではソース電位ＶSの基準電位である接地電位ＧＮＤ（基板電位）からの差が図１１に比べて非常に小さくなっている。この関係を図３に示す。図３において、横軸はゲート電圧ＶGを表し、縦軸はそのポテンシャルφGを表す。φG＝０となるＶGはソース接地時の閾値（ＶTH）である。
【００３７】
図１１の場合にはＶG＝ＶD＝ＶG（Ｈ）であるのでＶS（Ｈ）＞φG（Ｈ）となり、フォトダイオード１の接合部にかかるバイアス電位ＶJ＝ＶSが高い値となる。これに対して、図２の場合にはＶG＝ＶTH＋Δ＝ＶG（Ｌ）（但し、Δは小さい電圧値）であるのでＶS（Ｌ）＞φG（Ｌ）となり、フォトダイオード１の接合部にかかるバイアス電位ＶJ＝ＶSが低い値となる。
【００３８】
フォトダイオード１の暗電流は、図１３に示したように、バイアス電位ＶJ＝ソース電圧ＶSに強く依存する。本実施形態では、ソース電圧ＶSをＶS（Ｈ）からＶS（Ｌ）に大きく低減することができるので、暗電流ＩdarkをＩdark（Ｈ）からＩdark（Ｌ）に大きく低下させることができる。
【００３９】
このようなフォトダイオード１の暗電流の低減に伴って、図１２に示したように、対数変換可能な光電流の下限がＩmin1からＩmin2に大幅に拡大し、感度が向上する。さらに、対数変換可能な光電流の範囲としてのダイナミックレンジがＤ2からＤ1に拡大する。
【００４０】
なお、本実施形態ではスイッチ素子として第三ＭＯＳトランジスタを設けたが、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを相補的に形成したＣＭＯＳスイッチ素子を用いることも可能である。このことは以下の実施形態についても同様である。
【００４１】
（実施形態２）
図４は、実施形態２の対数変換型画素構造について、１画素の構成を示す回路ブロック図である。
【００４２】
図１に示した実施形態１の画素構造との違いは、第二ＭＯＳトランジスタを通常のエンハンスメント型トランジスタ３からデプレッション型トランジスタ６に変更している点である。なお、図４では、動作説明を容易にするために、信号線５と接地部との間に負荷用ＭＯＳトランジスタ７を接続しているが、この負荷用ＭＯＳトランジスタ７は図１の構成でも同様に設けられるものである。
【００４３】
図４において、画素選択用の第三ＭＯＳトランジスタ４がオン状態になると、増幅用の第二ＭＯＳトランジスタ６と負荷用ＭＯＳトランジスタ７との間でソースフォロワ回路が構成される。その入出力特性を図５に示す。
【００４４】
図５において、（Ａ）は第二ＭＯＳトランジスタがエンハンスメント型３の場合を示し、（Ｂ）は第二ＭＯＳトランジスタがデプレッション型６の場合を示す。
【００４５】
実施形態１に示したように、第一ＭＯＳトランジスタのソース電圧ＶSがＶS（Ｈ）からＶS（Ｌ）に大きく低下する場合、第二ＭＯＳトランジスタが従来のようにエンハンスメント型（Ａ）のままでは正常な動作範囲から逸脱してしまう。そこで、第二ＭＯＳトランジスタをデプレッション型（Ｂ）に変更することにより、ソース電圧ＶSがＶS（Ｌ）に低下しても正常な動作範囲に入ることになる。
【００４６】
（実施形態３）
図６は、実施形態３の対数変換型画素構造について、１画素の構成を示す回路ブロック図である。
【００４７】
図１４に示した一般的な画素構造との違いは、フォトダイオードのＮ型領域（拡散領域）１２を比較的高濃度なウェル１１内ではなく、Ｐ型低濃度基板１０内に形成した点である。なお、ＭＯＳトランジスタのソース領域またはドレイン領域１３は、図１４と同様に比較的高濃度なウェル１１内に形成されている。
【００４８】
以下に、図６に示した本実施形態の対数変換型画素構造の作製方法について、図１４に示した画素構造と比較しながら説明する。なお、図７の（ａ−１）〜（ｃ−１）は本実施形態の画素構造の作製工程について示し、図７の（ａ−２）〜（ｃ−２）は一般的な画素構造の作製工程について示す。
【００４９】
まず、図７の（ａ−１）および（ａ−２）に示すように、Ｐ型基板１０にＰ型の高濃度なウェル１１を形成するためのＰ型イオン注入を行う。このとき、本実施形態では、フォトダイオード形成部をレジスト２０で覆ってイオン注入を行う。これにより、点線で示す領域にイオンが注入される。次に、図７の（ｂ−１）および（ｂ−２）に示すように、フォトダイオードのＮ型領域１２およびＭＯＳトランジスタのソース領域およびドレイン領域１３を形成するためのＮ+イオン注入を行う。これにより、図７の（ｃ−１）および（ｃ−２）に示したような構造が得られる。なお、ここではフィールド酸化膜１４を形成後にウェル１１形成用のイオン注入を行っているが、ウェル形成用のイオン注入後にフィールド酸化膜１４を形成後にウェル１１形成用のイオン注入を行ってもよい。
【００５０】
この構造によれば、フォトダイオードの接合界面での濃度勾配を大部分の領域で低くすることができる。その結果、フォトダイオードの電界強度をさらに低減して、暗電流を一層小さくすることが可能となる。なお、上記図６では、フォトダイオードの全領域で接合界面での濃度勾配が低くなっている。しかし、ウェル形成用のＰ型イオン注入領域がその後の熱処理工程で横方向（図の左右方向）に拡散すると、フォトダイオードの周辺領域がＰ型のウェルで覆われ、ウェルに覆われていないのが一部領域になる。このような場合には、フォトダイオードの接合界面での濃度勾配が低い領域が図６よりも少なくなることがある。
【００５１】
（実施形態４）
図８は、本発明の対数変換画素構造を複数設けた固体撮像装置の構成例を示す図である。この固体撮像装置は、マトリクス配列された各画素に共通のＶG発生回路を有しており、２１はｒ1とｒ2によりＶDを分圧した電圧ＶGインピーダンス変換（ゲイン１）するボルテージフォロワ用アンプを示す。なお、ここでは第二ＭＯＳトランジスタとして実施形態１に示したようなエンハンスメント型トランジスタ３を設けているが、実施形態２に示したようなディプレッション型トランジスタ６を設けてもよい。
【００５２】
この固体撮像装置は、φSELによって横方向の画素列１行単位で、スイッチ素子である第三ＭＯＳトランジスタ４が同時にＯＮ状態になり、信号線Ｖsig５に接続される。このスイッチ動作は垂直方向に順次移動していく。
【００５３】
この固体撮像装置によれば、本発明の対数変換型画素構造を有する画素を用いているので、上記実施形態１〜実施形態３で説明したように、高感度で広ダイナミックレンジの固体撮像装置を実現することができる。
【００５４】
【発明の効果】
以上詳述したように、本発明によれば、フォトダイオードのバイアス電圧が低い値、例えば基準電位である接地電位ＧＮＤよりもわずかに高い値になるので、暗電流が大幅に低減され、対数変換可能な光電流の下限が拡大される。よって、感度が向上すると共に、低照度側のダイナミックレンジの拡大を図ることができる。
【００５５】
この場合、対数変換された出力の電圧レベルが低下し、第二ＭＯＳトランジスタの動作範囲から外れるおそれがあるので、第二ＭＯＳトランジスタをデプレッション型にするのが好ましい。この場合、第二ＭＯＳトランジスタの入力範囲を低電圧側にシフトすることができるため、動作範囲を維持することができる。
【００５６】
さらに、フォトダイオードを構成する拡散領域の少なくとも一部を、低不純物濃度領域内に形成することにより、接合界面の濃度勾配を低減することができ、フォトダイオードの電界強度を低くする効果が増える。よって、暗電流を一層低減することが可能となる。
【００５７】
従って、本発明によれば、極めて高感度で広ダイナミックレンジの固体撮像装置を実現することが可能となり、本発明の実用上の効果は絶大なものである。
【図面の簡単な説明】
【図１】実施形態１の対数変換型画素構造について、１画素の構成を示す回路ブロック図である。
【図２】実施形態１の対数変換型画素構造における第一ＭＯＳトランジスタのポテンシャル関係を説明するための図である。
【図３】実施形態１の対数変換型画素構造におけるゲート電圧ＶGとそのポテンシャルφGとの関係を示す図である。
【図４】実施形態２の対数変換型画素構造について、１画素の構成を示す回路ブロック図である。
【図５】実施形態１および実施形態２の対数変換型画素構造について、第二ＭＯＳトランジスタの入出力特性を示す図である。
【図６】実施形態３の対数変換型画素構造について、１画素の構成を示す断面図である。
【図７】（ａ−１）〜（ｃ−１）は実施形態３の対数変換型画素構造の作製工程を説明するための断面図であり、（ａ−２）〜（ｃ−２）は従来の対数変換型画素構造の作製工程を説明するための断面図である。
【図８】実施形態４の固体撮像装置の構成を示す回路ブロック図である。
【図９】従来の線形変換型画素構造について、１画素の構成を示す回路ブロック図である。
【図１０】従来の対数変換型画素構造について、１画素の構成を示す回路ブロック図である。
【図１１】従来の対数変換型画素構造におけるＭＯＳトランジスタのポテンシャル関係を説明するための図である。
【図１２】対数変換型画素構造における対数変換特性を説明するための図である。
【図１３】フォトダイオードの暗電流特性とバイアス電圧との関係を説明するための図である。
【図１４】一般的な対数変換型画素構造について、１画素の構成を示す断面図である。
【符号の説明】
１ フォトダイオード
２ 対数変換部（第一ＭＯＳトランジスタ）
３ 増幅部（エンハンスメント型の第二ＭＯＳトランジスタ）
４ 画素選択部（第三ＭＯＳトランジスタ）、
５ 信号線Ｖsig
６ 増幅部（デプレッション型の第二ＭＯＳトランジスタ）
７ 負荷用ＭＯＳトランジスタ
８ リセット部（ＭＯＳトランジスタ）
１０ Ｐ型低濃度基板
１１ 高濃度なウェル
１２ フォトダイオードのＮ型領域
１３ ＭＯＳトランジスタのソース領域またはドレイン領域
１４ 素子分離用の酸化膜
２０ レジスト
２１ ボルテージフォロワ用アンプ
φRST リセットクロック
φSEL 画素選択クロック
ＶD 電源電位
【発明の属する技術分野】
本発明は、高感度な対数変換型画素構造およびそれを用いた固体撮像装置に関する。
【０００２】
【従来の技術】
従来から、各画素毎に信号増幅機能を持たせて、増幅させた光電流を走査回路によって読み出す増幅型の固体撮像装置が提案されている。特に、画素および周辺の駆動回路や信号処理回路をＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とした、ＣＭＯＳ型イメージセンサが知られている。
【０００３】
ＣＭＯＳ型の固体撮像装置では、１画素内に光電変換部、増幅部、画素選択部等を形成する必要があるため、通常、フォトダイオード（ＰＤ）からなる光電変換部の他に、数個のＭＯＳトランジスタ（Ｔ）が用いられる。
【０００４】
図９に、ＰＤ＋３Ｔ方式の固体撮像装置における１画素の構成を示す（馬渕他、「１／４インチＶＧＡ対応３３万画素ＣＭＯＳイメージセンサ」、映像情報メディア学会技術報告、ＩＰＵ９７−１３，１９９７年３月）。ここで、１はフォトダイオード、８はリセット部（ＭＯＳトランジスタ）、３は増幅部（ＭＯＳトランジスタ）、４は画素選択部（ＭＯＳトランジスタ）、５は信号線Ｖsig、φRSTはリセットクロック、φSELは画素選択クロック、ＶDは電源電位を表す。
【０００５】
この固体撮像装置においては、まず、リセット部８のＭＯＳトランジスタがリセット動作によりフォトダイオード１を電源電位ＶDにリセットした後、入射光ｈνによって発生した信号電荷が蓄積される。電荷の蓄積に伴って、リセット部（ＭＯＳトランジスタ）８のソース電位ＶSがＶDから低下し、その低下量は入射光強度と蓄積期間に比例する。従って、蓄積期間が一定の場合には、ＶSの変化量は入射光強度に比例し、その値を増幅部３のＭＯＳトランジスタで増幅した後、画素選択部４のＭＯＳトランジスタで選択して信号線５に読み出す。
【０００６】
以上の動作から明らかなように、この構成では信号が入射光強度に比例するために充分強い光量が入射すると飽和してしまい、ダイナミックレンジを広く取ることができないという問題があった。
【０００７】
そこで、入射光のダイナミックレンジを広く取るために、光電流を対数圧縮して読み出す方法が提案されている（特表平７−５０６９３２号公報、特開平９−２９８３８６号公報等）。
【０００８】
図１０に、この例を１画素の回路構成で示す。なお、以下ではｎチャンネル型の場合について説明するが、ｐチャンネル型の場合についても極性を逆にすることにより同様に実現することができる。ここで、１はフォトダイオード、３は増幅部（ＭＯＳトランジスタ）、４は画素選択部（ＭＯＳトランジスタ）、５は信号線Ｖsig、φSELは画素選択クロック、ＶDは電源電位を表す。図９に示した構成と大きく異なる点は、フォトダイオード１の光電流ＩPを対数変換するためのＭＯＳトランジスタ２が設けられていることである。この構成では、常に光電流に応じたＶS電位に自動的にシフトされ、蓄積動作は行われないので、リセット動作は不要である。
【０００９】
上記ＭＯＳトランジスタ２の動作について、以下に詳述する。図１１はＭＯＳトランジスタ２のポテンシャル関係を説明するための図である。図１０に示したように、ＭＯＳトランジスタ２のゲート電位ＶGは電源電位ＶDに固定されているため、ＭＯＳトランジスタ２のチャンネル部のポテンシャルは一定値φG（Ｈ）となる。ＭＯＳトランジスタ２のソース電位ＶSがφG（Ｈ）よりも深くなると、ＭＯＳトランジスタ２は弱反転動作、すなわちサブスレッショルド領域の動作となる。このときの電流ＩDは、ゲート下のチャンネル部におけるソース端電荷濃度からドレイン端電荷濃度への拡散電流Ｉdifとなる。ソース端電荷濃度およびドレイン端電荷濃度は、ゲートとソースのポテンシャル差ＶS−φGおよびゲートとドレインのポテンシャル差ＶD−φGに依存し、下記式（１）で表される（例えばＣ．Ｍｅａｄ，”Ａｎａｌｏｇ ＶＬＳＩ ａｎｄ Ｎｅｕｒａｌ Ｓｙｓｔｅｍｓ”，Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ，１９８９））。なお、以下の説明では、基板電位を基準電位（ＧＮＤ）としている。
【００１０】
【００１１】
上記式（１）において、ｑ（ＶD−ＶS）／ｋＴ≫１であるので、最後の（）内（１−ｅｘｐ［−ｑ（αＶD−ＶS）／ｋＴ］）は１と近似することができる。よって、
ｌｏｇ（ＩD）＝［−ｑ（αＶG−ＶS）／ｋＴ］＋ｃｏｎｓｔ．・・・（２）
と近似することができる。
【００１２】
図１０において、ＭＯＳトランジスタ２のゲート電位ＶGは一定値ＶDであるので、上記式（２）からＶSとｌｏｇ（ＩD）は比例関係となる。
【００１３】
また、以下の理由によって、ＭＯＳトランジスタ２のソース電位ＶSはＩDが光電流ＩPに等しくなるように変化する。すなわち、ＩP＞ＩDの場合には、ＶSの電位が下がり、ＭＯＳトランジスタ２のＶG−ＶSが大きくなってＩDが増大する。一方、ＩP＜ＩDの場合には、ＶSの電位が上がり、ＭＯＳトランジスタ２のＶG−ＶSが大きくなってＩDが減少する。その結果、ＩP＝ＩDにおいて安定することになり、ＶSはｌｏｇ（ＩP）に比例することになり、言い換えると、光電流を対数変換した値になる。この関係を図１２に示す。
【００１４】
図１２において、横軸にαＶG−ＶSを取り、縦軸にｌｏｇ（ＩD）を取ると、ＭＯＳトランジスタ２が弱反転動作状態では、上記式（１）および上記式（２）から、αＶG−ＶS＜αＶth（閾値電位）の範囲でｌｏｇ（ＩD）と比例関係が得られる。
【００１５】
すなわち、対数変換可能な光電流の上限Ｉmaxは、αＶG−ＶS＝αＶthのときに得られる。一方、対数変換可能な光電流の下限Ｉminは、フォトダイオードの暗電流で制約される（例えばＹ．Ｐ．Ｔｓｉｖｉｄｉｓ，”Ｏｐｅｒａｔｉｏｎａｎｄ Ｍｏｄｅｌｉｎｇ ｏｆ ｔｈｅ ＭＯＳＴｒａｎｓｉｓｔｏｒ”，ＭｃＧｒａｗ−Ｈｉｌｌ，１９８８）。ここで、Ｉmaxはほぼ一定値となるので、対数変換可能な光電流の範囲（ダイナミックレンジ）は、フォトダイオードの暗電流により制限されることになる。
【００１６】
【発明が解決しようとする課題】
しかしながら、上記図１０に示した構造では、以下のような問題がある。フォトダイオードの暗電流は、接合界面の電界強度に強く依存し、電界が高くなるに従って急激に増大する。この接合界面の電界強度は、接合面の濃度勾配と接合部にかかるバイアス電圧とに依存する。また、図１０に示した構造の場合、フォトダイオードのバイアス電圧ＶJはＶSとなる。
【００１７】
図１３に、フォトダイオードのバイアス電圧ＶJと暗電流Ｉdarkとの関係を示す。図１０の構造の場合には、バイアス電圧ＶJが図１１に示すようにゲート下のチャンネル部のポテンシャルφG（Ｈ）よりも深い領域であるＶS（Ｈ）となるので、そのときの暗電流Ｉdark（Ｈ）は図１３に示すように高い値になってしまう。
【００１８】
さらに、ｎチャンネル型の場合を例にとると、通常のＣＭＯＳプロセスでは、画素構造は図１４に示すように、Ｐ型低濃度基板１０内の比較的高濃度なウェル１１内に高濃度のＮ+層１２、１３を形成する。ここで、１２はフォトダイオードのＮ型領域であり、１３はＭＯＳトランジスタのソース領域またはドレイン領域であり、通常は同じ層に形成される。なお、１４は素子分離用の酸化膜である。
【００１９】
すなわち、通常の形成方法ではフォトダイオードの接合界面の濃度勾配が高くなる。このため、フォトダイオードの接合界面の電界強度が高くなって、暗電流は一層大きくなる。
【００２０】
本発明は、このような従来技術の課題を解決するためになされたものであり、フォトダイオードの暗電流を大幅に低下させて対数変換可能な光電流の下限を拡大することにより、感度の向上とダイナミックレンジの拡大を図ることができる対数変換型画素構造およびそれを用いた固体撮像装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の対数変換型画素構造は、フォトダイオードからなる光電変換部と、該フォトダイオードにソースが接続され、電源にドレインが接続された第一ＭＯＳトランジスタからなり、該フォトダイオードの光電流を対数変換するための対数変換部と、該フォトダイオードおよび該第一ＭＯＳトランジスタのソースにゲートが接続されていると共に、該第一ＭＯＳトランジスタのドレインにドレインが接続された第二ＭＯＳトランジスタを含み、該フォトダイオードの光電流を該第一ＭＯＳトランジスタで変換した信号を読み出す読み出し手段とを備えた対数変換型画素構造において、該第一ＭＯＳトランジスタのゲートが、電源電位と接地電位との間の電位に固定されており、そのことにより上記目的が達成される。
【００２２】
前記第一ＭＯＳトランジスタのゲート電位は、ソース接地における閾値電位よりも高く、かつ、電源電位よりも充分低い値であるのが好ましい。
【００２３】
前記第二ＭＯＳトランジスタはデプレッション型であるのが好ましい。
【００２４】
前記フォトダイオードを構成する拡散領域の少なくとも一部領域が低不純物濃度領域内に形成されているのが好ましい。
【００２５】
本発明の固体撮像装置は、本発明の対数変換型画素構造からなる複数の画素を備え、前記読み出し手段は画素を選択するためのスイッチ素子を備え、該スイッチ素子を介して前記第二ＭＯＳトランジスタのドレインが信号線と接続されており、そのことにより上記目的が達成される。
【００２６】
以下、本発明の作用について説明する。
【００２７】
本発明にあっては、フォトダイオードの光電流を対数変換するための第一ＭＯＳトランジスタのゲートが、電源電位と接地電位との間の電位に固定されているので、フォトダイオードのバイアス電圧が従来構造よりも低い値に設定される。上述の図１３に示したように、暗電流はフォトダイオードのバイアス電圧に依存するので、暗電流を低減して対数変換可能な光電流の下限を拡大することが可能となる。
【００２８】
特に、ゲート電位を電源電位よりも充分低くして、後述する実施形態１において図２に示すように、ソース接地における閾値電位よりもわずかに高い値にした場合、フォトダイオードのバイアス電圧が基準電位である接地電位ＧＮＤよりもわずかに高い値になる。よって、暗電流を大幅に低減して対数変換可能な光電流の下限を拡大することが可能となる。
【００２９】
この場合、第一ＭＯＳトランジスタで対数変換された出力信号の電圧レベルが低下し、第二ＭＯＳトランジスタの動作範囲から外れるおそれがある。よって、後述する実施形態２に示すように、第二ＭＯＳトランジスタをデプレッション型にすることにより、入力範囲を低電圧側にシフトすることができるため、動作範囲を維持することができる。
【００３０】
さらに、後述する実施形態３に示すように、フォトダイオードを構成する拡散領域の少なくとも一部領域を、低不純物濃度領域内に形成することにより、接合界面の濃度勾配を低減することができる。これにより、フォトダイオードの電界強度を低くする効果が増え、暗電流を一層低減することが可能となる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、ここでもｎチャンネル型の場合について説明するが、ｐチャンネル型の場合についても極性を逆にすることにより同様に実現することができる。
【００３２】
（実施形態１）
図１は、実施形態１の対数変換型画素構造について、１画素の構成を示す回路ブロック図である。ここで、１はフォトダイオード、２はフォトダイオード１の光電流ＩPを対数変換するための第一ＭＯＳトランジスタ、３は増幅用の第二ＭＯＳトランジスタ、４は画素選択用の第三ＭＯＳトランジスタ、５は信号線Ｖsig、φSELは画素選択クロック、ＶDは電源電位を表す。この構成において、読み出し手段は第二ＭＯＳトランジスタ３、第三ＭＯＳトランジスタ４、画素選択クロックで構成される。
【００３３】
これらは図１０に示した従来の画素構造と同じであるが、本実施形態の画素構造では、第一ＭＯＳトランジスタ２のゲート電位ＶGが電源電位ＶDではなく、ＶDを抵抗ｒ1とｒ2で分圧した、
ＶG＝ＶD・ｒ2／（ｒ1＋ｒ2） ・・・（３）
となっている。
【００３４】
このＶGの値は、第一ＭＯＳトランジスタ２のソース接地における閾値電位（ＶTH）と同等ないしそれよりもやや高い値（例えば閾値電位よりも０．５Ｖ程度まで高い値）に設定するのが望ましい。
【００３５】
その理由について、以下に説明する。図２は第一ＭＯＳトランジスタ２のポテンシャル関係を説明するための図である。図１に示したように、第一ＭＯＳトランジスタ２のゲート電位ＶGは電源電位ＶDよりも充分低い値に固定されているため、第一ＭＯＳトランジスタ２のチャンネル部のポテンシャルは一定値φG（Ｌ）となる。第一ＭＯＳトランジスタ２のソース電位ＶSがφG（Ｌ）よりも深くなると、第一ＭＯＳトランジスタ２は弱反転動作、すなわちサブスレッショルド領域の動作となる。このときの電流ＩDは、ゲート下のチャンネル部におけるソース端電荷濃度からドレイン端電荷濃度への拡散電流Ｉdifとなり、上記式（１）で表される。そして、ＶSとｌｏｇ（ＩD）との関係は、上記式（２）に表すように比例関係となる。
【００３６】
ここで、図２は上記図１１と同様であるが、図２ではソース電位ＶSの基準電位である接地電位ＧＮＤ（基板電位）からの差が図１１に比べて非常に小さくなっている。この関係を図３に示す。図３において、横軸はゲート電圧ＶGを表し、縦軸はそのポテンシャルφGを表す。φG＝０となるＶGはソース接地時の閾値（ＶTH）である。
【００３７】
図１１の場合にはＶG＝ＶD＝ＶG（Ｈ）であるのでＶS（Ｈ）＞φG（Ｈ）となり、フォトダイオード１の接合部にかかるバイアス電位ＶJ＝ＶSが高い値となる。これに対して、図２の場合にはＶG＝ＶTH＋Δ＝ＶG（Ｌ）（但し、Δは小さい電圧値）であるのでＶS（Ｌ）＞φG（Ｌ）となり、フォトダイオード１の接合部にかかるバイアス電位ＶJ＝ＶSが低い値となる。
【００３８】
フォトダイオード１の暗電流は、図１３に示したように、バイアス電位ＶJ＝ソース電圧ＶSに強く依存する。本実施形態では、ソース電圧ＶSをＶS（Ｈ）からＶS（Ｌ）に大きく低減することができるので、暗電流ＩdarkをＩdark（Ｈ）からＩdark（Ｌ）に大きく低下させることができる。
【００３９】
このようなフォトダイオード１の暗電流の低減に伴って、図１２に示したように、対数変換可能な光電流の下限がＩmin1からＩmin2に大幅に拡大し、感度が向上する。さらに、対数変換可能な光電流の範囲としてのダイナミックレンジがＤ2からＤ1に拡大する。
【００４０】
なお、本実施形態ではスイッチ素子として第三ＭＯＳトランジスタを設けたが、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを相補的に形成したＣＭＯＳスイッチ素子を用いることも可能である。このことは以下の実施形態についても同様である。
【００４１】
（実施形態２）
図４は、実施形態２の対数変換型画素構造について、１画素の構成を示す回路ブロック図である。
【００４２】
図１に示した実施形態１の画素構造との違いは、第二ＭＯＳトランジスタを通常のエンハンスメント型トランジスタ３からデプレッション型トランジスタ６に変更している点である。なお、図４では、動作説明を容易にするために、信号線５と接地部との間に負荷用ＭＯＳトランジスタ７を接続しているが、この負荷用ＭＯＳトランジスタ７は図１の構成でも同様に設けられるものである。
【００４３】
図４において、画素選択用の第三ＭＯＳトランジスタ４がオン状態になると、増幅用の第二ＭＯＳトランジスタ６と負荷用ＭＯＳトランジスタ７との間でソースフォロワ回路が構成される。その入出力特性を図５に示す。
【００４４】
図５において、（Ａ）は第二ＭＯＳトランジスタがエンハンスメント型３の場合を示し、（Ｂ）は第二ＭＯＳトランジスタがデプレッション型６の場合を示す。
【００４５】
実施形態１に示したように、第一ＭＯＳトランジスタのソース電圧ＶSがＶS（Ｈ）からＶS（Ｌ）に大きく低下する場合、第二ＭＯＳトランジスタが従来のようにエンハンスメント型（Ａ）のままでは正常な動作範囲から逸脱してしまう。そこで、第二ＭＯＳトランジスタをデプレッション型（Ｂ）に変更することにより、ソース電圧ＶSがＶS（Ｌ）に低下しても正常な動作範囲に入ることになる。
【００４６】
（実施形態３）
図６は、実施形態３の対数変換型画素構造について、１画素の構成を示す回路ブロック図である。
【００４７】
図１４に示した一般的な画素構造との違いは、フォトダイオードのＮ型領域（拡散領域）１２を比較的高濃度なウェル１１内ではなく、Ｐ型低濃度基板１０内に形成した点である。なお、ＭＯＳトランジスタのソース領域またはドレイン領域１３は、図１４と同様に比較的高濃度なウェル１１内に形成されている。
【００４８】
以下に、図６に示した本実施形態の対数変換型画素構造の作製方法について、図１４に示した画素構造と比較しながら説明する。なお、図７の（ａ−１）〜（ｃ−１）は本実施形態の画素構造の作製工程について示し、図７の（ａ−２）〜（ｃ−２）は一般的な画素構造の作製工程について示す。
【００４９】
まず、図７の（ａ−１）および（ａ−２）に示すように、Ｐ型基板１０にＰ型の高濃度なウェル１１を形成するためのＰ型イオン注入を行う。このとき、本実施形態では、フォトダイオード形成部をレジスト２０で覆ってイオン注入を行う。これにより、点線で示す領域にイオンが注入される。次に、図７の（ｂ−１）および（ｂ−２）に示すように、フォトダイオードのＮ型領域１２およびＭＯＳトランジスタのソース領域およびドレイン領域１３を形成するためのＮ+イオン注入を行う。これにより、図７の（ｃ−１）および（ｃ−２）に示したような構造が得られる。なお、ここではフィールド酸化膜１４を形成後にウェル１１形成用のイオン注入を行っているが、ウェル形成用のイオン注入後にフィールド酸化膜１４を形成後にウェル１１形成用のイオン注入を行ってもよい。
【００５０】
この構造によれば、フォトダイオードの接合界面での濃度勾配を大部分の領域で低くすることができる。その結果、フォトダイオードの電界強度をさらに低減して、暗電流を一層小さくすることが可能となる。なお、上記図６では、フォトダイオードの全領域で接合界面での濃度勾配が低くなっている。しかし、ウェル形成用のＰ型イオン注入領域がその後の熱処理工程で横方向（図の左右方向）に拡散すると、フォトダイオードの周辺領域がＰ型のウェルで覆われ、ウェルに覆われていないのが一部領域になる。このような場合には、フォトダイオードの接合界面での濃度勾配が低い領域が図６よりも少なくなることがある。
【００５１】
（実施形態４）
図８は、本発明の対数変換画素構造を複数設けた固体撮像装置の構成例を示す図である。この固体撮像装置は、マトリクス配列された各画素に共通のＶG発生回路を有しており、２１はｒ1とｒ2によりＶDを分圧した電圧ＶGインピーダンス変換（ゲイン１）するボルテージフォロワ用アンプを示す。なお、ここでは第二ＭＯＳトランジスタとして実施形態１に示したようなエンハンスメント型トランジスタ３を設けているが、実施形態２に示したようなディプレッション型トランジスタ６を設けてもよい。
【００５２】
この固体撮像装置は、φSELによって横方向の画素列１行単位で、スイッチ素子である第三ＭＯＳトランジスタ４が同時にＯＮ状態になり、信号線Ｖsig５に接続される。このスイッチ動作は垂直方向に順次移動していく。
【００５３】
この固体撮像装置によれば、本発明の対数変換型画素構造を有する画素を用いているので、上記実施形態１〜実施形態３で説明したように、高感度で広ダイナミックレンジの固体撮像装置を実現することができる。
【００５４】
【発明の効果】
以上詳述したように、本発明によれば、フォトダイオードのバイアス電圧が低い値、例えば基準電位である接地電位ＧＮＤよりもわずかに高い値になるので、暗電流が大幅に低減され、対数変換可能な光電流の下限が拡大される。よって、感度が向上すると共に、低照度側のダイナミックレンジの拡大を図ることができる。
【００５５】
この場合、対数変換された出力の電圧レベルが低下し、第二ＭＯＳトランジスタの動作範囲から外れるおそれがあるので、第二ＭＯＳトランジスタをデプレッション型にするのが好ましい。この場合、第二ＭＯＳトランジスタの入力範囲を低電圧側にシフトすることができるため、動作範囲を維持することができる。
【００５６】
さらに、フォトダイオードを構成する拡散領域の少なくとも一部を、低不純物濃度領域内に形成することにより、接合界面の濃度勾配を低減することができ、フォトダイオードの電界強度を低くする効果が増える。よって、暗電流を一層低減することが可能となる。
【００５７】
従って、本発明によれば、極めて高感度で広ダイナミックレンジの固体撮像装置を実現することが可能となり、本発明の実用上の効果は絶大なものである。
【図面の簡単な説明】
【図１】実施形態１の対数変換型画素構造について、１画素の構成を示す回路ブロック図である。
【図２】実施形態１の対数変換型画素構造における第一ＭＯＳトランジスタのポテンシャル関係を説明するための図である。
【図３】実施形態１の対数変換型画素構造におけるゲート電圧ＶGとそのポテンシャルφGとの関係を示す図である。
【図４】実施形態２の対数変換型画素構造について、１画素の構成を示す回路ブロック図である。
【図５】実施形態１および実施形態２の対数変換型画素構造について、第二ＭＯＳトランジスタの入出力特性を示す図である。
【図６】実施形態３の対数変換型画素構造について、１画素の構成を示す断面図である。
【図７】（ａ−１）〜（ｃ−１）は実施形態３の対数変換型画素構造の作製工程を説明するための断面図であり、（ａ−２）〜（ｃ−２）は従来の対数変換型画素構造の作製工程を説明するための断面図である。
【図８】実施形態４の固体撮像装置の構成を示す回路ブロック図である。
【図９】従来の線形変換型画素構造について、１画素の構成を示す回路ブロック図である。
【図１０】従来の対数変換型画素構造について、１画素の構成を示す回路ブロック図である。
【図１１】従来の対数変換型画素構造におけるＭＯＳトランジスタのポテンシャル関係を説明するための図である。
【図１２】対数変換型画素構造における対数変換特性を説明するための図である。
【図１３】フォトダイオードの暗電流特性とバイアス電圧との関係を説明するための図である。
【図１４】一般的な対数変換型画素構造について、１画素の構成を示す断面図である。
【符号の説明】
１ フォトダイオード
２ 対数変換部（第一ＭＯＳトランジスタ）
３ 増幅部（エンハンスメント型の第二ＭＯＳトランジスタ）
４ 画素選択部（第三ＭＯＳトランジスタ）、
５ 信号線Ｖsig
６ 増幅部（デプレッション型の第二ＭＯＳトランジスタ）
７ 負荷用ＭＯＳトランジスタ
８ リセット部（ＭＯＳトランジスタ）
１０ Ｐ型低濃度基板
１１ 高濃度なウェル
１２ フォトダイオードのＮ型領域
１３ ＭＯＳトランジスタのソース領域またはドレイン領域
１４ 素子分離用の酸化膜
２０ レジスト
２１ ボルテージフォロワ用アンプ
φRST リセットクロック
φSEL 画素選択クロック
ＶD 電源電位
Claims (5)
- フォトダイオードからなる光電変換部と、
該フォトダイオードにソースが接続され、電源にドレインが接続された第一ＭＯＳトランジスタからなり、該フォトダイオードの光電流を対数変換するための対数変換部と、
該フォトダイオードおよび該第一ＭＯＳトランジスタのソースにゲートが接続されていると共に、該第一ＭＯＳトランジスタのドレインにドレインが接続された第二ＭＯＳトランジスタを含み、該フォトダイオードの光電流を該第一ＭＯＳトランジスタで変換した信号を読み出す読み出し手段と
を備えた対数変換型画素構造において、
該第一ＭＯＳトランジスタのゲートが、電源電位と接地電位との間の電位に固定されている対数変換型画素構造。 - 前記第一ＭＯＳトランジスタのゲート電位は、ソース接地における閾値電位よりも高く、かつ、電源電位よりも充分低い値である請求項１に記載の対数変換型画素構造。
- 前記第二ＭＯＳトランジスタはデプレッション型である請求項１または請求項２に記載の対数変換型画素構造。
- 前記フォトダイオードを構成する拡散領域の少なくとも一部領域が低不純物濃度領域内に形成されている請求項１乃至請求項３のいずれかに記載の対数変換型画素構造。
- 請求項１乃至請求項４のいずれかに記載の対数変換型画素構造からなる複数の画素を備え、前記読み出し手段は画素を選択するためのスイッチ素子を備え、該スイッチ素子を介して前記第二ＭＯＳトランジスタのソースが信号線と接続されている固体撮像装置。
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