JPH09298286A - 画素構造，その画素構造を使用するイメージセンサおよび対応の周辺回路機構 - Google Patents
画素構造，その画素構造を使用するイメージセンサおよび対応の周辺回路機構Info
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- JPH09298286A JPH09298286A JP8132508A JP13250896A JPH09298286A JP H09298286 A JPH09298286 A JP H09298286A JP 8132508 A JP8132508 A JP 8132508A JP 13250896 A JP13250896 A JP 13250896A JP H09298286 A JPH09298286 A JP H09298286A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/50—Control of the SSIS exposure
- H04N25/57—Control of the dynamic range
- H04N25/571—Control of the dynamic range involving a non-linear response
- H04N25/573—Control of the dynamic range involving a non-linear response the logarithmic type
Abstract
(57)【要約】
−感光素子（１０）と、
−この感光素子（１０）と直列のロードトランジスタ
（１１）と、 −前記感光素子（１０）及び前記ロードトランジスタ
（１１）と接続し、前記感光素子（１０）において捕捉
された信号を読み出し、これを前記ロードトランジスタ
（１１）における電圧降下に変換する少なくとももう１
つのトランジスタ（１３，１４）を含む手段とから成る
ＣＭＯＳ画像形成のための画素構造（１００）におい
て、少なくともロードトランジスタ（１１）のゲート長
さをＣＭＯＳ製法によって強制されるレイアウト法則に
従って製造されるトランジスタのゲート長さよりも少な
くとも１０％長く設定することによって前記画素構造の
感光度を高めたことを特徴とするＣＭＯＳ画像形成のた
めの画素構造（１００）。
（１１）と、 −前記感光素子（１０）及び前記ロードトランジスタ
（１１）と接続し、前記感光素子（１０）において捕捉
された信号を読み出し、これを前記ロードトランジスタ
（１１）における電圧降下に変換する少なくとももう１
つのトランジスタ（１３，１４）を含む手段とから成る
ＣＭＯＳ画像形成のための画素構造（１００）におい
て、少なくともロードトランジスタ（１１）のゲート長
さをＣＭＯＳ製法によって強制されるレイアウト法則に
従って製造されるトランジスタのゲート長さよりも少な
くとも１０％長く設定することによって前記画素構造の
感光度を高めたことを特徴とするＣＭＯＳ画像形成のた
めの画素構造（１００）。
Description
【０００１】
【発明の属する技術分野】本発明は、画像形成用の画素
構造、このような画素構造を使用するＣＭＯＳイメージ
センサ、及び対応の周辺回路機構に関する。
構造、このような画素構造を使用するＣＭＯＳイメージ
センサ、及び対応の周辺回路機構に関する。
【０００２】
【従来の技術】ＣＣＤカメラは、画像分析システム用の
入力装置として広く使用されている。この装置の欠点
は、リアルタイムの動作が必要な場合、ＣＣＤ出力デー
タストリームではごく簡単な計算しかできないことにあ
る。
入力装置として広く使用されている。この装置の欠点
は、リアルタイムの動作が必要な場合、ＣＣＤ出力デー
タストリームではごく簡単な計算しかできないことにあ
る。
【０００３】文献ＵＳ−Ａ−５ ３３５ ００８はＣＣ
Ｄイメージセンサに関し、このイメージセンサでは光電
変換信号電荷を増幅し、増幅された信号電荷を垂直信号
ラインに出力する増幅トランジスタを２次元配列された
複数画素の各画素に設け、定電流特性を有する第１電界
効果トランジスタ及びこれと直列に接続して負帰還抵抗
として作用する第２電界効果トランジスタから成るロー
ドトランジスタが垂直信号ラインのそれぞれと接続して
いる。
Ｄイメージセンサに関し、このイメージセンサでは光電
変換信号電荷を増幅し、増幅された信号電荷を垂直信号
ラインに出力する増幅トランジスタを２次元配列された
複数画素の各画素に設け、定電流特性を有する第１電界
効果トランジスタ及びこれと直列に接続して負帰還抵抗
として作用する第２電界効果トランジスタから成るロー
ドトランジスタが垂直信号ラインのそれぞれと接続して
いる。
【０００４】この文献においては、信号ラインの負荷と
して反応し、従ってソースフォロアの負荷として作用す
るのは第１ＭＯＳＦＥＴトランジスタである。従って、
このトランジスタは、フォトダイオードから読み取られ
る信号と直接関係はない。
して反応し、従ってソースフォロアの負荷として作用す
るのは第１ＭＯＳＦＥＴトランジスタである。従って、
このトランジスタは、フォトダイオードから読み取られ
る信号と直接関係はない。
【０００５】また、この文献が開示しているＣＣＤイメ
ージセンサでは、第１ＭＯＳＦＥＴトランジスタのＷ／
Ｌ比が比較的大きい。ただしＷはチャンネル幅、Ｌはチ
ャンネル長さである。
ージセンサでは、第１ＭＯＳＦＥＴトランジスタのＷ／
Ｌ比が比較的大きい。ただしＷはチャンネル幅、Ｌはチ
ャンネル長さである。
【０００６】なお、このＷ／Ｌ比は、所与の電流レベル
におけるＭＯＳＦＥＴのゲート電圧（ＶG−Ｖth）に直
接影響する。この特性に言及する目的は、ＭＯＳＦＥＴ
トランジスタを利用して線形抵抗を得ることを示唆する
ことにある。従って、このような線形動作を達成するに
は、“ＶG＞Ｖth”の範囲内で作用することが必要であ
る。
におけるＭＯＳＦＥＴのゲート電圧（ＶG−Ｖth）に直
接影響する。この特性に言及する目的は、ＭＯＳＦＥＴ
トランジスタを利用して線形抵抗を得ることを示唆する
ことにある。従って、このような線形動作を達成するに
は、“ＶG＞Ｖth”の範囲内で作用することが必要であ
る。
【０００７】最近フレキシブルなＣＭＯＳイメージセン
サが開発された（Ｓ．Ａｎｄｅｒｓｏｎ，ＩＥＥＥ １
９９１，Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ
ｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．１２．１．
１−１２．１．４）。このタイプのセンサの例として
は、ＶＬＳＩ Ｖｉｓｉｏｎ Ｌｔｄ．（スコットラン
ド）のＩＭＰＵＴＥＲやＩｎｔｅｇｒａｔｅｄ Ｖｉｓ
ｉｏｎ Ｐｒｏｄｕｃｔｓ社（スウェーデン）の製品Ｍ
ＡＰ２２００がある。
サが開発された（Ｓ．Ａｎｄｅｒｓｏｎ，ＩＥＥＥ １
９９１，Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ
ｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．１２．１．
１−１２．１．４）。このタイプのセンサの例として
は、ＶＬＳＩ Ｖｉｓｉｏｎ Ｌｔｄ．（スコットラン
ド）のＩＭＰＵＴＥＲやＩｎｔｅｇｒａｔｅｄ Ｖｉｓ
ｉｏｎ Ｐｒｏｄｕｃｔｓ社（スウェーデン）の製品Ｍ
ＡＰ２２００がある。
【０００８】文献ＥＰ−Ａ−０ ５４８ ９８１は、特
定のソースフォロア回路を有する積分型のクラシックな
イメージセンサを開示している。このイメージセンサに
おける各画素は、感光機能を兼ねる複雑な性質の１個の
ＭＯＳＦＥＴを含む。この装置では、光電流がコンデン
サに蓄積され、エリミネーションの過程で成長が行われ
る。“積分時間（ｉｎｔｅｇｒａｔｉｏｎ ｔｉｍ
ｅ）”が完了した時点でリセットしなければならない。
これと同じ原理は、多くのダイオードアレイ、ＣＣＤ装
置、ＭＯＳＦＥＴカメラなどに見られる。
定のソースフォロア回路を有する積分型のクラシックな
イメージセンサを開示している。このイメージセンサに
おける各画素は、感光機能を兼ねる複雑な性質の１個の
ＭＯＳＦＥＴを含む。この装置では、光電流がコンデン
サに蓄積され、エリミネーションの過程で成長が行われ
る。“積分時間（ｉｎｔｅｇｒａｔｉｏｎ ｔｉｍ
ｅ）”が完了した時点でリセットしなければならない。
これと同じ原理は、多くのダイオードアレイ、ＣＣＤ装
置、ＭＯＳＦＥＴカメラなどに見られる。
【０００９】文献ＷＯ９３／１９４８９は、多数の画素
を有するＣＭＯＳイメージセンサに使用するための画像
形成チップ（ｉｍａｇｉｎｇ ｃｈｉｐ）を開示してお
り、チップは電界効果トランジスタ及び読み出し論理回
路を含む。高入力信号ダイナミック比を縮小出力信号ダ
イナミック比に写像（ｍａｐ）するため、各画素を第１
ＭＯＳトランジスタの一方の電極及び第２ＭＯＳトラン
ジスタのゲートに接続し、第１ＭＯＳトランジスタの他
方の電極を電源の１つの極に接続する。
を有するＣＭＯＳイメージセンサに使用するための画像
形成チップ（ｉｍａｇｉｎｇ ｃｈｉｐ）を開示してお
り、チップは電界効果トランジスタ及び読み出し論理回
路を含む。高入力信号ダイナミック比を縮小出力信号ダ
イナミック比に写像（ｍａｐ）するため、各画素を第１
ＭＯＳトランジスタの一方の電極及び第２ＭＯＳトラン
ジスタのゲートに接続し、第１ＭＯＳトランジスタの他
方の電極を電源の１つの極に接続する。
【００１０】文献“Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ
Ｅｎｇｉｎｅｅｒｉｎｇ １９（１９９２）ｐｐ．６
３１−６３４”は、２．４ミクロンＣＭＯＳ技術による
２５６×２５６画素の画像アレイを図示している。この
アレイは、１画素の制御信号としてこの画素のアドレス
を形成する２つの８ビット入力ワード及び１つのアナロ
グ出力を有する非同期成分として作用する。この装置は
完全アドレス可能であり、このことは真のランダムシー
ケンスで画素を読み出せることを意味する。また、装置
の構造上、検出された光電流が画素内で連続的に低イン
ピーダンス電圧信号に変換されるから、画素を瞬時に読
み出すことができる。この装置の構成を図１及び２に沿
って詳しく後述する。
Ｅｎｇｉｎｅｅｒｉｎｇ １９（１９９２）ｐｐ．６
３１−６３４”は、２．４ミクロンＣＭＯＳ技術による
２５６×２５６画素の画像アレイを図示している。この
アレイは、１画素の制御信号としてこの画素のアドレス
を形成する２つの８ビット入力ワード及び１つのアナロ
グ出力を有する非同期成分として作用する。この装置は
完全アドレス可能であり、このことは真のランダムシー
ケンスで画素を読み出せることを意味する。また、装置
の構造上、検出された光電流が画素内で連続的に低イン
ピーダンス電圧信号に変換されるから、画素を瞬時に読
み出すことができる。この装置の構成を図１及び２に沿
って詳しく後述する。
【００１１】この文献に記述されている装置は、例えば
工業用の画像分析用のコンパクトな低コストスマートビ
ジョンセンサとして利用される。この装置をディジタル
論理回路と組合わせることによって、スマートビジョン
カメラを構成することができる。応答特性が対数的であ
るから、このセンサは広範囲の明かるさ条件にほとんど
焦点ぼけを伴わずに応答する。
工業用の画像分析用のコンパクトな低コストスマートビ
ジョンセンサとして利用される。この装置をディジタル
論理回路と組合わせることによって、スマートビジョン
カメラを構成することができる。応答特性が対数的であ
るから、このセンサは広範囲の明かるさ条件にほとんど
焦点ぼけを伴わずに応答する。
【００１２】アドレス可能であると共に連続的、非同期
的に読み出すことができるから、任意の時点に任意の画
素の応答を読み出すことができる。アドレス可能と連続
非同期読み出し可能という２つの特性は、装置構造上互
いに密接に関連し合い、一方の特性を高めると、これが
他方の特性（アドレス可能または連続読み出し可能）に
も好ましい影響を与える。
的に読み出すことができるから、任意の時点に任意の画
素の応答を読み出すことができる。アドレス可能と連続
非同期読み出し可能という２つの特性は、装置構造上互
いに密接に関連し合い、一方の特性を高めると、これが
他方の特性（アドレス可能または連続読み出し可能）に
も好ましい影響を与える。
【００１３】上記技術を利用すれば、アドレス可能特性
または連続読み出し特性を有するセンサを達成できるこ
とは明白である。
または連続読み出し特性を有するセンサを達成できるこ
とは明白である。
【００１４】
【発明が解決しようとする課題】上記文献に開示されて
いるＣＭＯＳイメージセンサには、工業用画像形成（ｉ
ｍａｇｉｎｇ）に明らかに不都合な短所がある。現在市
販されている公知回路の主な欠点として、画像品質が高
級ＣＣＤシステムの画像品質よりも劣るということがあ
る。
いるＣＭＯＳイメージセンサには、工業用画像形成（ｉ
ｍａｇｉｎｇ）に明らかに不都合な短所がある。現在市
販されている公知回路の主な欠点として、画像品質が高
級ＣＣＤシステムの画像品質よりも劣るということがあ
る。
【００１５】現在市販されている公知回路の第１の欠点
は、画像形成装置の感光度がＣＭＯＳ技術の実施に伴う
固有の制約によって制限されることにある。
は、画像形成装置の感光度がＣＭＯＳ技術の実施に伴う
固有の制約によって制限されることにある。
【００１６】現在市販されている公知回路の第２の欠点
は、装置の製造上、明かるさの絶対測定値を求めること
ができないことにある。
は、装置の製造上、明かるさの絶対測定値を求めること
ができないことにある。
【００１７】現在市販されている公知回路の第３の欠点
は、ＣＣＤまたは積分型画像形成装置に利用される従来
の技術では、画像の輝度制御を行うことができないこと
にある。
は、ＣＣＤまたは積分型画像形成装置に利用される従来
の技術では、画像の輝度制御を行うことができないこと
にある。
【００１８】第４の欠点として、個々の画素特性に統計
的ばらつきがあるため、画像の均質性が劣化せざるを得
ない。欠陥を伴ういわゆる“白色画素（ｗｈｉｔｅ ｐ
ｉｘｅｌ）”も、画像均質性劣化の原因となり得る。
的ばらつきがあるため、画像の均質性が劣化せざるを得
ない。欠陥を伴ういわゆる“白色画素（ｗｈｉｔｅ ｐ
ｉｘｅｌ）”も、画像均質性劣化の原因となり得る。
【００１９】第５の欠点として、上記センサはいずれも
白黒コントラストを有するだけであって、感色性（ｃｏ
ｌｏｒ ｓｅｎｓｉｔｉｖｉｔｙ）を備えてはいない。
白黒コントラストを有するだけであって、感色性（ｃｏ
ｌｏｒ ｓｅｎｓｉｔｉｖｉｔｙ）を備えてはいない。
【００２０】
【課題を解決するための手段】本発明の目的は、公知の
装置及び回路の欠点を克服する新規の装置を開示するこ
とにある。
装置及び回路の欠点を克服する新規の装置を開示するこ
とにある。
【００２１】本発明は、感光素子と、この感光素子と直
列のロードトランジスタと、前記感光素子及び前記ロー
ドトランジスタと接続し、前記感光素子において捕捉さ
れた信号を読み出し、これを前記ロードトランジスタに
おける電圧降下に変換する少なくとも１つのトランジス
タを含む手段とから成るＣＭＯＳイメージセンサ用の画
素構造に係わる。本発明の特徴は、少なくともロードト
ランジスタのゲート長さをＣＭＯＳ製法によって強制さ
れるレイアウト法則に従って製造されるトランジスタの
ゲート長さよりも少なくとも１０％長く設定することに
ある。
列のロードトランジスタと、前記感光素子及び前記ロー
ドトランジスタと接続し、前記感光素子において捕捉さ
れた信号を読み出し、これを前記ロードトランジスタに
おける電圧降下に変換する少なくとも１つのトランジス
タを含む手段とから成るＣＭＯＳイメージセンサ用の画
素構造に係わる。本発明の特徴は、少なくともロードト
ランジスタのゲート長さをＣＭＯＳ製法によって強制さ
れるレイアウト法則に従って製造されるトランジスタの
ゲート長さよりも少なくとも１０％長く設定することに
ある。
【００２２】好ましい実施態様では、画像構造を個々の
画素ごとに実現し、その場合、それぞれの画素がフォト
ダイオード、ロードトランジスタ及び読み出し手段を有
する幾何学的配列の（ｊ×ｋ）画素マトリックスでＣＭ
ＯＳイメージセンサを構成する。
画素ごとに実現し、その場合、それぞれの画素がフォト
ダイオード、ロードトランジスタ及び読み出し手段を有
する幾何学的配列の（ｊ×ｋ）画素マトリックスでＣＭ
ＯＳイメージセンサを構成する。
【００２３】好ましい実施態様では、各画素が少なくと
も１個のフォトダイオード、及びドレンが電源と接続し
ていないロードトランジスタを有し、読み出し手段が第
２トランジスタ及びデータ読み出しラインと直結してい
る第３トランジスタから成る。
も１個のフォトダイオード、及びドレンが電源と接続し
ていないロードトランジスタを有し、読み出し手段が第
２トランジスタ及びデータ読み出しラインと直結してい
る第３トランジスタから成る。
【００２４】他の好ましい実施態様では、ＣＭＯＳイメ
ージセンサの各画素が少なくとも１個のフォトダイオー
ド、及び２個のロードトランジスタを有し、１個のロー
ドトランジスタともう１個のトランジスタとが読み取り
ラインに接続している。前記画素は、Ｘ−Ｙモードだけ
でなくＹ−Ｘモードでも読み出される。
ージセンサの各画素が少なくとも１個のフォトダイオー
ド、及び２個のロードトランジスタを有し、１個のロー
ドトランジスタともう１個のトランジスタとが読み取り
ラインに接続している。前記画素は、Ｘ−Ｙモードだけ
でなくＹ−Ｘモードでも読み出される。
【００２５】他の好ましい実施態様では、各画素がフォ
トダイオード及びスイッチだけから成り、ロードトラン
ジスタ及び読み出し手段が数個の画素によって共用され
る。
トダイオード及びスイッチだけから成り、ロードトラン
ジスタ及び読み出し手段が数個の画素によって共用され
る。
【００２６】その他の特徴及び長所を以下に説明する。
【００２７】
【発明の実施の形態】図１に略示するＣＭＯＳイメージ
センサにおいて、（１）は見掛け画素に囲まれた１つの
画素アレイ、（２）は列選択回路、（３）はバッファ、
（４）は読み出しラインのためのロードトランジスタ、
（５）はエミッタフォロアトランジスタ及び出力電圧マ
ルチプレクサ、（６）は行選択回路、（７）は出力構
造、（８）及び（９）はアドレス入力バッファである。
動作に際しては、列選択回路がアレイから１つの列を選
択し、垂直読み出しラインを介して対応の信号を出力す
る。行選択回路（６）はエミッタフォロアの１つを選択
し、このようにして１つの画素の信号を出力へ導く。
センサにおいて、（１）は見掛け画素に囲まれた１つの
画素アレイ、（２）は列選択回路、（３）はバッファ、
（４）は読み出しラインのためのロードトランジスタ、
（５）はエミッタフォロアトランジスタ及び出力電圧マ
ルチプレクサ、（６）は行選択回路、（７）は出力構
造、（８）及び（９）はアドレス入力バッファである。
動作に際しては、列選択回路がアレイから１つの列を選
択し、垂直読み出しラインを介して対応の信号を出力す
る。行選択回路（６）はエミッタフォロアの１つを選択
し、このようにして１つの画素の信号を出力へ導く。
【００２８】本発明の内容を明らかにするため、以下の
説明ではイメージセンサを５１２×５１２有効画素ＣＭ
ＯＳイメージャ（ｉｍａｇｅｒ）として実施すると仮定
する。各画素は、１個のフォトダイオード及び３個のＭ
ＯＳＦＥＴトランジスタを含み、０．５マイクロメータ
ＣＭＯＳ技術に基づくピッチは、６．６マイクロメータ
である。
説明ではイメージセンサを５１２×５１２有効画素ＣＭ
ＯＳイメージャ（ｉｍａｇｅｒ）として実施すると仮定
する。各画素は、１個のフォトダイオード及び３個のＭ
ＯＳＦＥＴトランジスタを含み、０．５マイクロメータ
ＣＭＯＳ技術に基づくピッチは、６．６マイクロメータ
である。
【００２９】この実施例のＣＭＯＳイメージセンサにお
けるトランジスタの総数は、８０８０００個である。フ
ィルファクタ（ｆｉｌｌ ｆａｃｔｏｒ）は１５％に過
ぎない。このような方式の画素は（積分方式のイメージ
ャと比較して）速度性能を損うことがない。公称の供給
電圧は３．３Ｖであるが、１．７Ｖないし５Ｖなら不都
合なく作用すると考えられる。
けるトランジスタの総数は、８０８０００個である。フ
ィルファクタ（ｆｉｌｌ ｆａｃｔｏｒ）は１５％に過
ぎない。このような方式の画素は（積分方式のイメージ
ャと比較して）速度性能を損うことがない。公称の供給
電圧は３．３Ｖであるが、１．７Ｖないし５Ｖなら不都
合なく作用すると考えられる。
【００３０】図２は、図１に示した装置に使用される画
素（１００）の構造を示す構成図である。光がフォトダ
イオード電流（フォトダイオード（１０））に変換さ
れ、ロードトランジスタ（１１）を流れる。この電流
は、１０-15ないし１０-9アンペア程度である。従っ
て、ロードトランジスタ（１１）は閾値以下モード（Ｖ
G＜＜Ｖth）とも呼称される弱反転モードで動作するか
ら、光電流から電圧への転換は電流値の対数値に依存す
る。ロードトランジスタ（１１）のソース電圧（１２）
は、エミッタフォロア（トランジスタ１３）によってバ
ッファされる。画素選択トランジスタ（１４）は活性化
ライン（１５）及びデータ読み出しライン（１６）と接
続している。
素（１００）の構造を示す構成図である。光がフォトダ
イオード電流（フォトダイオード（１０））に変換さ
れ、ロードトランジスタ（１１）を流れる。この電流
は、１０-15ないし１０-9アンペア程度である。従っ
て、ロードトランジスタ（１１）は閾値以下モード（Ｖ
G＜＜Ｖth）とも呼称される弱反転モードで動作するか
ら、光電流から電圧への転換は電流値の対数値に依存す
る。ロードトランジスタ（１１）のソース電圧（１２）
は、エミッタフォロア（トランジスタ１３）によってバ
ッファされる。画素選択トランジスタ（１４）は活性化
ライン（１５）及びデータ読み出しライン（１６）と接
続している。
【００３１】即ち、図２に示すような直流感知画素（１
００）を備え、対数応答特性を有する完全アドレス可能
画素マトリックス（１）は、前記引用文献に開示されて
いる。
００）を備え、対数応答特性を有する完全アドレス可能
画素マトリックス（１）は、前記引用文献に開示されて
いる。
【００３２】本発明の第１の目的は、新規の画素、及び
感光度を高めたＣＭＯＳイメージセンサを提供すること
にある。これは、光／電圧変換の質が向上することを意
味する。公知の画素では低い明るさに対する感度がロー
ドトランジスタ（１１）からの漏れ電流によって制約さ
れる可能性がある。
感光度を高めたＣＭＯＳイメージセンサを提供すること
にある。これは、光／電圧変換の質が向上することを意
味する。公知の画素では低い明るさに対する感度がロー
ドトランジスタ（１１）からの漏れ電流によって制約さ
れる可能性がある。
【００３３】図３の曲線は、ロードトランジスタ（１
１）を流れる電流の対数（Ｌｏｇ（Ｉ））を電圧Ｖとの
関係で示している。図３から明らかなように、電流が比
較的低ければ、トランジスタ（１１）における電圧がゼ
ロに近くなり、著しく変化することはない。
１）を流れる電流の対数（Ｌｏｇ（Ｉ））を電圧Ｖとの
関係で示している。図３から明らかなように、電流が比
較的低ければ、トランジスタ（１１）における電圧がゼ
ロに近くなり、著しく変化することはない。
【００３４】この制約を克服するため、トランジスタ、
特にロードトランジスタ（１１）のゲート長さを、ＣＭ
ＯＳ製造のレイアウト法則に従って製造されたトランジ
スタのゲート長さよりも少なくとも１０％大きくする。
ロードトランジスタ（１１）のようなトランジスタのゲ
ート長さは、占有スペースを最小限にしなければならな
いという条件によって左右されるとともに、シリコン鋳
造業界が勧告する特定ＣＭＯＳの製法に採用されるレイ
アウト法則を強制される。このようなＣＭＯＳ製法とし
ては、０．７μｍ、０．６μｍ、０．５μｍ、０．２５
μｍ、０．１８μｍのほか、当業者に公知の製法も含ま
れる。
特にロードトランジスタ（１１）のゲート長さを、ＣＭ
ＯＳ製造のレイアウト法則に従って製造されたトランジ
スタのゲート長さよりも少なくとも１０％大きくする。
ロードトランジスタ（１１）のようなトランジスタのゲ
ート長さは、占有スペースを最小限にしなければならな
いという条件によって左右されるとともに、シリコン鋳
造業界が勧告する特定ＣＭＯＳの製法に採用されるレイ
アウト法則を強制される。このようなＣＭＯＳ製法とし
ては、０．７μｍ、０．６μｍ、０．５μｍ、０．２５
μｍ、０．１８μｍのほか、当業者に公知の製法も含ま
れる。
【００３５】特定ＣＭＯＳの製法は、ＣＭＯＳイメージ
センサのような装置の製造を可能にする特定の法則によ
って定義される。
センサのような装置の製造を可能にする特定の法則によ
って定義される。
【００３６】これらの法則には、連続層を実施する上で
の規定が含まれ、酸化物の厚さ、抗散時間など、当業者
に公知の特性が正確に設定される。
の規定が含まれ、酸化物の厚さ、抗散時間など、当業者
に公知の特性が正確に設定される。
【００３７】このような製法によって製造されるトラン
ジスタのゲート長さの最小値を決定する特性も重要にし
て注意すべき特性である。
ジスタのゲート長さの最小値を決定する特性も重要にし
て注意すべき特性である。
【００３８】従って、０．５μｍＣＭＯＳ製法の場合、
トランジスタはゲート長さが０．５μｍとなるように設
計される。この特性が特定ＣＭＯＳの製法によって強制
されるレイアウト法則と呼称される理由はここにある。
トランジスタはゲート長さが０．５μｍとなるように設
計される。この特性が特定ＣＭＯＳの製法によって強制
されるレイアウト法則と呼称される理由はここにある。
【００３９】例えば、（図２に示すトランジスタ１３及
び１４のような）トランジスタのゲート長さが０．５μ
ｍなら、これらのトランジスタは０．５μｍＣＭＯＳ製
法によって製造されていることを意味する。
び１４のような）トランジスタのゲート長さが０．５μ
ｍなら、これらのトランジスタは０．５μｍＣＭＯＳ製
法によって製造されていることを意味する。
【００４０】この場合、本発明では、少なくともロード
トランジスタ（１１）はそのゲート長さが少なくとも
０．５５μｍでなければならない。
トランジスタ（１１）はそのゲート長さが少なくとも
０．５５μｍでなければならない。
【００４１】従って、図３に示すロードトランジスタ
（１１）は、比較的低い電流密度において飽和を示す。
（１１）は、比較的低い電流密度において飽和を示す。
【００４２】比較的低い照度（電流密度）に対する画素
の感度が高くなることは明らかである。曲線ａにおける
飽和状態は、ＭＯＳトランジスタの弱反転域における
“パンチスルー”現象に起因する。ゲート長さを増大さ
せることにより、ソース領域とドレン領域とに幾何学的
に分離し、漏れ電流が少なくなる。１０ないし１００倍
の感度増大が実現される。
の感度が高くなることは明らかである。曲線ａにおける
飽和状態は、ＭＯＳトランジスタの弱反転域における
“パンチスルー”現象に起因する。ゲート長さを増大さ
せることにより、ソース領域とドレン領域とに幾何学的
に分離し、漏れ電流が少なくなる。１０ないし１００倍
の感度増大が実現される。
【００４３】図３は、図２に示す２個の画素構造に関し
て行われた２つの測定例を示し、値［Ｗ×Ｌ］はそれぞ
れ［１０×０．２５μｍ］及び［１０×０．５μｍ］で
ある。従って、ゲート長さの増大が１００％の場合を示
すこの図から明らかなように、感度は少なくとも４０倍
だけ増大する。
て行われた２つの測定例を示し、値［Ｗ×Ｌ］はそれぞ
れ［１０×０．２５μｍ］及び［１０×０．５μｍ］で
ある。従って、ゲート長さの増大が１００％の場合を示
すこの図から明らかなように、感度は少なくとも４０倍
だけ増大する。
【００４４】図４は、これも対数応答を示す本発明によ
る画素構造の他の好ましい実施例を示す。この画素は、
本発明の主な特徴を有し、フォトダイオード（１０）、
このフォトダイオード（１０）と直列のロードトランジ
スタ（１１）及び読み出し手段（２２及び２３）を含
む。
る画素構造の他の好ましい実施例を示す。この画素は、
本発明の主な特徴を有し、フォトダイオード（１０）、
このフォトダイオード（１０）と直列のロードトランジ
スタ（１１）及び読み出し手段（２２及び２３）を含
む。
【００４５】ただし、この場合、ロードトランジスタ
（１１）のドレンは出力信号供給源と直接接続してはい
ない。読み出し手段は、ソースフォロアではない第２Ｍ
ＯＳＦＥＴ（２３）と、最終的にはスイッチとして作用
する第３ＭＯＳＦＥＴ（２３）とから成る。電源（２
４）はμアンペア程度の電流を供給している。
（１１）のドレンは出力信号供給源と直接接続してはい
ない。読み出し手段は、ソースフォロアではない第２Ｍ
ＯＳＦＥＴ（２３）と、最終的にはスイッチとして作用
する第３ＭＯＳＦＥＴ（２３）とから成る。電源（２
４）はμアンペア程度の電流を供給している。
【００４６】フォトダイオード（１０）も（フォトダイ
オードに衝突する光の強さに応じて１０-15ないし１０
-9アンペア程度の）電源と考えることができるが、トラ
ンジスタ（２３）はトランジスタ（２２）に流入する電
流を導電する。この電流は、下記のように定義すること
ができる： Ｉ2 〜ｃ（ＶG−Ｖth） ただし、ｃは定数値である。
オードに衝突する光の強さに応じて１０-15ないし１０
-9アンペア程度の）電源と考えることができるが、トラ
ンジスタ（２３）はトランジスタ（２２）に流入する電
流を導電する。この電流は、下記のように定義すること
ができる： Ｉ2 〜ｃ（ＶG−Ｖth） ただし、ｃは定数値である。
【００４７】Ｉ2は、電源によって与えられ、どちらか
といえば、一定であるから、ＶGもほぼ一定である。
といえば、一定であるから、ＶGもほぼ一定である。
【００４８】従って、フォトダイオード（１０）によっ
て捕捉される光は、ロードトランジスタ（１１）におけ
る電圧降下に変換される。
て捕捉される光は、ロードトランジスタ（１１）におけ
る電圧降下に変換される。
【００４９】それゆえ、この画素は、図２に示した画素
と等価の機能を有する。観点を変えると、この画素は簡
単かつクラシックな抵抗形帰還増幅器であると考えるこ
ともできる。
と等価の機能を有する。観点を変えると、この画素は簡
単かつクラシックな抵抗形帰還増幅器であると考えるこ
ともできる。
【００５０】図５ａ及び５ｂは、Ｘ−Ｙモード（図５
ａ）でもＹ−Ｘモード（図５ｂ）でも読み出し可能な２
つのＭＯＳＦＥＴｓ（１１及び３２）だけを使用するＣ
ＭＯＳセンサのための画素構造を示す。このアレイは、
Ｘ−Ｙ互換性を有するから、特定用途に合わせてＸ−方
向またはＹ−方向に高速でアドレスできるように選択す
ることができる。
ａ）でもＹ−Ｘモード（図５ｂ）でも読み出し可能な２
つのＭＯＳＦＥＴｓ（１１及び３２）だけを使用するＣ
ＭＯＳセンサのための画素構造を示す。このアレイは、
Ｘ−Ｙ互換性を有するから、特定用途に合わせてＸ−方
向またはＹ−方向に高速でアドレスできるように選択す
ることができる。
【００５１】図５ａに示すＸ−Ｙモードでは、アドレス
すべき列（３６）に高電圧を印加すればよく、アースへ
のロード行バス（３７）に低電圧が印加される。
すべき列（３６）に高電圧を印加すればよく、アースへ
のロード行バス（３７）に低電圧が印加される。
【００５２】図５ｂに示すＹ−Ｘモードでは、アドレス
すべき行（３８）に低電圧を印加し、ＶＤＤ供給源への
ロード列バス（３９）に高電圧を印加すればよい。
すべき行（３８）に低電圧を印加し、ＶＤＤ供給源への
ロード列バス（３９）に高電圧を印加すればよい。
【００５３】画像面積は同じでありながら、図６に示す
ような画素構造を使用することで解像力を高めることが
できる。
ような画素構造を使用することで解像力を高めることが
できる。
【００５４】この構成では、各画素がフォトダイオード
（５０）及びスイッチ（５４）だけを含み、ロードトラ
ンジスタ（５１）及び読み出し手段（５３）は、１組の
例えば１行または１列の画素（５００）に共通である。
（５０）及びスイッチ（５４）だけを含み、ロードトラ
ンジスタ（５１）及び読み出し手段（５３）は、１組の
例えば１行または１列の画素（５００）に共通である。
【００５５】明るさの絶対測光を可能にする電子回路を
提供することも、本発明の目的である。この目的を達成
するため、イメージング機能を持たない擬似画素（図示
せず）を図１に示したようなイメージャ中に集積する。
前記擬似画素においては、フォトダイオード（１０）の
代りに当業者に公知の技術でチップ中に電源を集積す
る。前記電源によって既知電流密度を発生させる。前記
擬似画素の出力電圧を、フォトダイオードを内蔵する画
素の出力電圧と比較する。光電流に比例するこれらの画
素における絶対明かるさを測定するためには、明るさと
光電流との間の比例係数を求めるための較正が必要であ
る。
提供することも、本発明の目的である。この目的を達成
するため、イメージング機能を持たない擬似画素（図示
せず）を図１に示したようなイメージャ中に集積する。
前記擬似画素においては、フォトダイオード（１０）の
代りに当業者に公知の技術でチップ中に電源を集積す
る。前記電源によって既知電流密度を発生させる。前記
擬似画素の出力電圧を、フォトダイオードを内蔵する画
素の出力電圧と比較する。光電流に比例するこれらの画
素における絶対明かるさを測定するためには、明るさと
光電流との間の比例係数を求めるための較正が必要であ
る。
【００５６】“白色画素”と呼ばれるエラー信号を、同
じ領域に属する画素群に関して平均化または最小化処理
を行うことによって修正する電子回路を提供することも
本発明の目的である。その実施例を図７に示す。信号処
理のため４個の画素（７０）、（７１）、（７２）、
（７３）を１つの群として扱う。図示の実施例では、４
個の画素の最小値または平均値を信号処理に利用する。
画素の１つ、例えば画素（７０）に、例えば漏れフォト
ダイオードのような欠陥がある場合、画素へのアドレス
の際には、スイッチ（７４）及び（７５）を閉じ、画素
（７０）の出力信号の代りに画素（７１）、（７２）及
び（７３）の平均値を使用する。エラー信号の修正をこ
れ以外の方法でも達成できることはいうまでもない。も
しなんらかの平均化または最小化処理を実施し、欠陥画
素から発生する異常値を無視すれば、画素マトリックス
中の画素群（ｍ×ｎ）から同じ結果が得られる。
じ領域に属する画素群に関して平均化または最小化処理
を行うことによって修正する電子回路を提供することも
本発明の目的である。その実施例を図７に示す。信号処
理のため４個の画素（７０）、（７１）、（７２）、
（７３）を１つの群として扱う。図示の実施例では、４
個の画素の最小値または平均値を信号処理に利用する。
画素の１つ、例えば画素（７０）に、例えば漏れフォト
ダイオードのような欠陥がある場合、画素へのアドレス
の際には、スイッチ（７４）及び（７５）を閉じ、画素
（７０）の出力信号の代りに画素（７１）、（７２）及
び（７３）の平均値を使用する。エラー信号の修正をこ
れ以外の方法でも達成できることはいうまでもない。も
しなんらかの平均化または最小化処理を実施し、欠陥画
素から発生する異常値を無視すれば、画素マトリックス
中の画素群（ｍ×ｎ）から同じ結果が得られる。
【００５７】画像明かるさ自動制御手段が組み込まれた
電子回路を提供することも、本発明の目的である。図８
は、画素マトリックス（８００）の出力電圧（８０）
を、信号処理ユニット、例えばアナログ−デジタルコン
バータ（ＡＤＣ）（８３）に入力電圧（８２）として印
加される前にオフセット修正するように構成した本発明
のセンサを示す。これによって出力電圧（８０）をＡＤ
Ｃ（８３）の所要入力電圧範囲内に調整することができ
る。ローパスフィルタ伝達関数（８５）を有する制御回
路（８４）により、ＡＤＣ（８３）における入力電圧
（８２）がＡＤＣ（８３）の所定電圧範囲になるまで出
力電圧（８０）が増減される。出力電圧（８０）に対す
る修正は、ゆっくり変化する電圧を出力する回路（８
５）によって行われる。この修正回路は、センサ（８
１）のための自動輝度調整手段として作用する。
電子回路を提供することも、本発明の目的である。図８
は、画素マトリックス（８００）の出力電圧（８０）
を、信号処理ユニット、例えばアナログ−デジタルコン
バータ（ＡＤＣ）（８３）に入力電圧（８２）として印
加される前にオフセット修正するように構成した本発明
のセンサを示す。これによって出力電圧（８０）をＡＤ
Ｃ（８３）の所要入力電圧範囲内に調整することができ
る。ローパスフィルタ伝達関数（８５）を有する制御回
路（８４）により、ＡＤＣ（８３）における入力電圧
（８２）がＡＤＣ（８３）の所定電圧範囲になるまで出
力電圧（８０）が増減される。出力電圧（８０）に対す
る修正は、ゆっくり変化する電圧を出力する回路（８
５）によって行われる。この修正回路は、センサ（８
１）のための自動輝度調整手段として作用する。
【００５８】チップ上で不均一性の修正を行う電子回路
を提供することも、本発明の目的である。画素によって
その読み出し特性に差違が生ずるのは、マトリックスを
構成するトランジスタ（１１−１４）及びフォトダイオ
ード（１０）の閾値電圧（Ｖth）に統計的ばらつきが現
われることに起因する。各画素の実不均一性は、３つの
Ｖth分布の和である。これらのトランジスタの有効サイ
ズがミクロン以下であり、幾何学的要因による不均一性
が発生し易い場合、事態は特に深刻である。良質の画像
を得るには、例えば外部フレームメモリまたはソフトウ
エアを利用することによって、画素ごとに出力信号をオ
フセット修正しなければならない。このことが自蔵シン
グルチップスマートビジョンカメラの可能性を危うくす
る。この問題の解決策として、画素またはセンサのサイ
ズを増大させることなく、また、外部メモリやソフトウ
エアを付加することもなく画素自体の内部でオフセット
を修正する方法が発見された。半導体デバイスにおける
有害な現象と考えられているＭＯＳトランジスタのホッ
トキャリア劣化を有利な方向に利用する。劣化実験によ
れば、閾値電圧への最初のアプローチだけは影響を受け
るが、相互インダクタンスのような他のトランジスタパ
ラメータには全く変化が認められない。この特性を、図
２に示すようなすべての画素から均一な応答を得る方法
として利用する。著しく異なる電圧（１７）及び（１
６）及び適正な電圧（１２）を印加することによって、
例えばソースフォロアトランジスタ（１３）などに高電
流密度を加える。（１７）では１６Ｖ、（１２）では９
Ｖ、（１５）では６Ｖ、（１６）では０Ｖというように
電圧をプログラムすることにより、約１０分間で２００
ｍＶの電圧シフトが得られる。図９は、対数応答曲線を
扁平化せずにストレスをかけることができることを示し
ている。ストレスをかけたあとに緩和現象が起こるか
ら、連続的に反復して画素にストレスをかける必要があ
る。このようにして、応答の不均一性は一時的なノイズ
（＜５ｍＶ ｐ／ｐ）のレベルにまで軽減される。その
結果、画素の閾値電圧が所定値までシフトまたは低下す
る。この動作をそれぞれの画素に対して刻々と繰り返す
ことによって、均一な応答特性を備える画素マトリック
スが得られる。この技術を利用すれば、アナログ不揮発
性メモリを実現することもできる。
を提供することも、本発明の目的である。画素によって
その読み出し特性に差違が生ずるのは、マトリックスを
構成するトランジスタ（１１−１４）及びフォトダイオ
ード（１０）の閾値電圧（Ｖth）に統計的ばらつきが現
われることに起因する。各画素の実不均一性は、３つの
Ｖth分布の和である。これらのトランジスタの有効サイ
ズがミクロン以下であり、幾何学的要因による不均一性
が発生し易い場合、事態は特に深刻である。良質の画像
を得るには、例えば外部フレームメモリまたはソフトウ
エアを利用することによって、画素ごとに出力信号をオ
フセット修正しなければならない。このことが自蔵シン
グルチップスマートビジョンカメラの可能性を危うくす
る。この問題の解決策として、画素またはセンサのサイ
ズを増大させることなく、また、外部メモリやソフトウ
エアを付加することもなく画素自体の内部でオフセット
を修正する方法が発見された。半導体デバイスにおける
有害な現象と考えられているＭＯＳトランジスタのホッ
トキャリア劣化を有利な方向に利用する。劣化実験によ
れば、閾値電圧への最初のアプローチだけは影響を受け
るが、相互インダクタンスのような他のトランジスタパ
ラメータには全く変化が認められない。この特性を、図
２に示すようなすべての画素から均一な応答を得る方法
として利用する。著しく異なる電圧（１７）及び（１
６）及び適正な電圧（１２）を印加することによって、
例えばソースフォロアトランジスタ（１３）などに高電
流密度を加える。（１７）では１６Ｖ、（１２）では９
Ｖ、（１５）では６Ｖ、（１６）では０Ｖというように
電圧をプログラムすることにより、約１０分間で２００
ｍＶの電圧シフトが得られる。図９は、対数応答曲線を
扁平化せずにストレスをかけることができることを示し
ている。ストレスをかけたあとに緩和現象が起こるか
ら、連続的に反復して画素にストレスをかける必要があ
る。このようにして、応答の不均一性は一時的なノイズ
（＜５ｍＶ ｐ／ｐ）のレベルにまで軽減される。その
結果、画素の閾値電圧が所定値までシフトまたは低下す
る。この動作をそれぞれの画素に対して刻々と繰り返す
ことによって、均一な応答特性を備える画素マトリック
スが得られる。この技術を利用すれば、アナログ不揮発
性メモリを実現することもできる。
【００５９】以上に述べたイメージセンサは、インテリ
ジェントイメージャとして利用することができる。この
ようなイメージャは“１チップ上のイメージングシステ
ム”として構成することができ、外部回路や後処理を必
要とせずに外界とのインターフェースとして利用され
る。
ジェントイメージャとして利用することができる。この
ようなイメージャは“１チップ上のイメージングシステ
ム”として構成することができ、外部回路や後処理を必
要とせずに外界とのインターフェースとして利用され
る。
【００６０】このイメージセンサの応用例として、カメ
ラモジュールである“Ｆｕｇａ１５ａ”スマートカメラ
への組み込みを図１０に示す。
ラモジュールである“Ｆｕｇａ１５ａ”スマートカメラ
への組み込みを図１０に示す。
【００６１】対数応答特性を有するアドレス可能なイメ
ージャは、２５６キロバイトＲＯＭと同様に作用する：
Ｘ−Ｙアドレス（マトリックスにおけるｘ−ｙ位置）を
入力すると画素強さが応答として返って来る。このイメ
ージセンサの構成要件は下記の通り： −総ダイサイズ： ３．６×３．６ｍｍ2 、 −５１２×５１２ ３−トランジスタ画素、ピッチ６．
６μｍ、 −作用マトリックスをダミーの画素層が囲む、 −画素は連続的に動作する（非積分方式）、 −明かるさから電圧への変換は対数変換、 −画素の光電流を較正するため基準電源を有する行を別
設する、 −出力負荷２０ｐＦ、 −アドレス速度、４Ｍｈｚ（Ｘ）、最高速５００ｋＨｚ
（Ｙ）、 −供給電圧３．０−３．３Ｖ（１．７ないし５Ｖでも動
作するが、動作態様及び寿命に関するデータはない）。
ージャは、２５６キロバイトＲＯＭと同様に作用する：
Ｘ−Ｙアドレス（マトリックスにおけるｘ−ｙ位置）を
入力すると画素強さが応答として返って来る。このイメ
ージセンサの構成要件は下記の通り： −総ダイサイズ： ３．６×３．６ｍｍ2 、 −５１２×５１２ ３−トランジスタ画素、ピッチ６．
６μｍ、 −作用マトリックスをダミーの画素層が囲む、 −画素は連続的に動作する（非積分方式）、 −明かるさから電圧への変換は対数変換、 −画素の光電流を較正するため基準電源を有する行を別
設する、 −出力負荷２０ｐＦ、 −アドレス速度、４Ｍｈｚ（Ｘ）、最高速５００ｋＨｚ
（Ｙ）、 −供給電圧３．０−３．３Ｖ（１．７ないし５Ｖでも動
作するが、動作態様及び寿命に関するデータはない）。
【００６２】感色性を有するＣＭＯＳイメージセンサを
提供することも、本発明の目的である。そこでカラーモ
ザイクフィルタを製造し、これを本発明のＣＭＯＳイメ
ージセンサの画素構造に付着させる。
提供することも、本発明の目的である。そこでカラーモ
ザイクフィルタを製造し、これを本発明のＣＭＯＳイメ
ージセンサの画素構造に付着させる。
【００６３】このカラーモザイクフィルタは、ＣＭＯＳ
イメージセンサの画素アレイ構造と同じ構造を有するこ
とが好ましい。このような構造を得るため、ＣＭＯＳイ
メージセンサの画素構造を画成するのに好適で、しかも
カラーモザイクフィルタの製造及びＣＭＯＳイメージセ
ンサへの同フィルタの付着にも好適なマスクセットを利
用する。
イメージセンサの画素アレイ構造と同じ構造を有するこ
とが好ましい。このような構造を得るため、ＣＭＯＳイ
メージセンサの画素構造を画成するのに好適で、しかも
カラーモザイクフィルタの製造及びＣＭＯＳイメージセ
ンサへの同フィルタの付着にも好適なマスクセットを利
用する。
【００６４】このカラーモザイクフィルタの製法は、少
なくとも下記ステップを含む： −少なくともポリビニルアルコール、二クロム酸塩及び
必要な顔料または染料を含有する懸濁液、分散液または
溶液の形態で混合色材を調製し、 −この色材をＣＭＯＳイメージセンサの画素構造にスピ
ニングし、 −ＣＭＯＳイメージセンサの画素構造に適したマスクセ
ットを使用して照射し、 −リンス及び／またはフラッシュ処理を含めて被照射部
分をエッチングする。
なくとも下記ステップを含む： −少なくともポリビニルアルコール、二クロム酸塩及び
必要な顔料または染料を含有する懸濁液、分散液または
溶液の形態で混合色材を調製し、 −この色材をＣＭＯＳイメージセンサの画素構造にスピ
ニングし、 −ＣＭＯＳイメージセンサの画素構造に適したマスクセ
ットを使用して照射し、 −リンス及び／またはフラッシュ処理を含めて被照射部
分をエッチングする。
【００６５】カラーを重ねるためには上記工程を繰り返
せばよい。
せばよい。
【００６６】上記実施例では、感光剤として二クロム酸
塩またはフォトレジストを使用する。
塩またはフォトレジストを使用する。
【００６７】上記製法の好ましい実施例は、下記の通
り： −１０ｍｌの染料及び１ｍｌの二クロム酸塩（１０ｍｌ
のＨ2Ｏ中０．３５ｇの二クロム酸塩）から成る混合色
材を調製し、 −３０００ｒｐｍで厚さが１．０−１．５μｍになるま
でスピニングし、 −５０ｓｅｃにわたって照射し、 −脱イオン水でリンスすることによってエッチングし、 −３０ｓｅｃにわたって酸素プラズマフラッシュ処理す
る（１５０ワット）。
り： −１０ｍｌの染料及び１ｍｌの二クロム酸塩（１０ｍｌ
のＨ2Ｏ中０．３５ｇの二クロム酸塩）から成る混合色
材を調製し、 −３０００ｒｐｍで厚さが１．０−１．５μｍになるま
でスピニングし、 −５０ｓｅｃにわたって照射し、 −脱イオン水でリンスすることによってエッチングし、 −３０ｓｅｃにわたって酸素プラズマフラッシュ処理す
る（１５０ワット）。
【００６８】図１１は、このようなカラーフィルタの製
法の好ましい実施例を示し、この実施例は下記ステップ
を含む： 第１カラー層： −上記方法で第１混合色材（青色）を調製し、 −４０００ｔ／ｍｉｎの速度でスピニングし（ステップ
ａ）、 −マスクなしで５０ｓｅｃにわたって照射する。 Ｓｐｉｎ ｏｎ Ｇｌａｓｓ（ＳＯＧ）３１４： −２５００ｔ／ｍｉｎの速度でスピニングし（ステップ
ｂ）、 −１３０℃で２０時間焼成する。 Ｐｈｏｔｏ−ｌａｋｅ ＸＩ５００ＥＬの付着： −４３００ｔ／ｍｉｎの速度でスピニングし（ステップ
ｃ）、 −１００℃で１５ｍｉｎにわたって予備焼成、 −マスクを使用して１８ｓｅｃにわたって焼成、 −現像３５１−１′１０″（ステップｄ）、 −１１０℃で１５ｍｉｎにわたって完全焼成する。 ＳＯＧのエッチング： −ＣＦ４ ：１００ｓｃｃｍ、 −Ａｒ：１０ｓｃｃｍ、 −１５０ワット−２４０ｓｅｃ（ステップｅ）。 第１カラー層のエッチング＋レジストの付着： −Ｏ２：１０ｓｃｃｍ、 −１５０ワット−１０ｍｉｎ（ステップｆ）。
法の好ましい実施例を示し、この実施例は下記ステップ
を含む： 第１カラー層： −上記方法で第１混合色材（青色）を調製し、 −４０００ｔ／ｍｉｎの速度でスピニングし（ステップ
ａ）、 −マスクなしで５０ｓｅｃにわたって照射する。 Ｓｐｉｎ ｏｎ Ｇｌａｓｓ（ＳＯＧ）３１４： −２５００ｔ／ｍｉｎの速度でスピニングし（ステップ
ｂ）、 −１３０℃で２０時間焼成する。 Ｐｈｏｔｏ−ｌａｋｅ ＸＩ５００ＥＬの付着： −４３００ｔ／ｍｉｎの速度でスピニングし（ステップ
ｃ）、 −１００℃で１５ｍｉｎにわたって予備焼成、 −マスクを使用して１８ｓｅｃにわたって焼成、 −現像３５１−１′１０″（ステップｄ）、 −１１０℃で１５ｍｉｎにわたって完全焼成する。 ＳＯＧのエッチング： −ＣＦ４ ：１００ｓｃｃｍ、 −Ａｒ：１０ｓｃｃｍ、 −１５０ワット−２４０ｓｅｃ（ステップｅ）。 第１カラー層のエッチング＋レジストの付着： −Ｏ２：１０ｓｃｃｍ、 −１５０ワット−１０ｍｉｎ（ステップｆ）。
【００６９】カラーを重ねたければ上記ステップを繰り
返せばよい。
返せばよい。
【図１】公知ＣＭＯＳイメージセンサの構造の簡略図。
【図２】図１のセンサに使用される公知画素構造の構成
図。
図。
【図３】ゲート長さがそれぞれ［１０μｍ×０．２５μ
ｍ］及び［１０μｍ×０．５μｍ］である２つの画素構
造実施例についてＭＯＳＦＥＴゲート長さの差に基づく
ＭＯＳＦＥＴトランジスタを流れる電流の対数値（ｌｏ
ｇ（Ｉ））と電圧（Ｖ）との関係を示す測定グラフ。
ｍ］及び［１０μｍ×０．５μｍ］である２つの画素構
造実施例についてＭＯＳＦＥＴゲート長さの差に基づく
ＭＯＳＦＥＴトランジスタを流れる電流の対数値（ｌｏ
ｇ（Ｉ））と電圧（Ｖ）との関係を示す測定グラフ。
【図４】本発明のＣＭＯＳセンサにおける画素構造の新
しい構成の実施例を示す構成図。
しい構成の実施例を示す構成図。
【図５】本発明のＣＭＯＳセンサにおける画素構造の図
４とは異なる新しい構成の実施例を示す構成図。
４とは異なる新しい構成の実施例を示す構成図。
【図６】本発明のＣＭＯＳセンサにおける画素構造の他
の好ましい実施例を示す構成図。
の好ましい実施例を示す構成図。
【図７】本発明の他の好ましい実施例における２×２画
素から成る画素群の１例を示す構成図。
素から成る画素群の１例を示す構成図。
【図８】本発明のイメージセンサにおいて輝度を制御す
る周辺回路の簡略図。
る周辺回路の簡略図。
【図９】異なるストレス条件下での明かるさ（Ａ）の応
答とセンサ出力電圧との関係を示すグラフ。
答とセンサ出力電圧との関係を示すグラフ。
【図１０】本発明の電子イメージセンサを使用するカメ
ラ。
ラ。
【図１１】本発明のイメージセンサに使用されるカラー
フィルタの製法を示すフローシート。
フィルタの製法を示すフローシート。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596027287 Ｋａｐｅｌｄｒｅｅｆ 75，Ｂ−3001 Ｌ ＥＵＶＥＮ，ＢＥＬＧＩＵＭ (72)発明者 ディリック バルト ベルギー国，ベ−2640 モルトセル，コル ネリス デエルドストラート ８ (72)発明者 リクイエール ニコ ベルギー国，ベ−3001 ヘーフェルレー, イエツェルモーレンストラート 54
Claims (13)
- 【請求項１】 −感光素子（１０または５０）と、 −この感光素子（１０または５０）と直列のロードトラ
ンジスタ（１１または５１）と、 −前記感光素子（１０または５０）及び前記ロードトラ
ンジスタ（１１または５１）と接続し、前記感光素子
（１０または５０）において捕捉された信号を読み出
し、これを前記ロードトランジスタ（１１または５１）
における電圧降下に変換する少なくとももう１つのトラ
ンジスタ（１３，１４または２２，２３または３２また
は５３）を含む手段とから成るＣＭＯＳイメージセンサ
用の画素構造（１００または５００）において、少なく
ともロードトランジスタ（１１または５１）のゲート長
さをＣＭＯＳ製法によって強制されるレイアウト法則に
従って製造されるトランジスタのゲート長さよりも少な
くとも１０％長く設定することによって前記画素構造の
感光度を高めたことを特徴とする前記ＣＭＯＳイメージ
センサ用の画素構造（１００または５００）。 - 【請求項２】 請求項１に記載の構造から成る幾何学的
配列の画素（１００）を有するＣＭＯＳイメージセンサ
において、各画素が少なくとも１個のフォトダイオード
（１０）、及びゲートが電源（１２）と接続しているロ
ードトランジスタ（１１）を有し、読み出し手段がデー
タ読み出しライン（１６）と接続しているエミッタフォ
ロア（１３）である少なくとも第２トランジスタから成
ることを特徴とする前記ＣＭＯＳイメージセンサ。 - 【請求項３】 請求項１に記載の構造から成る幾何的に
配列された画素（１００）を有するＣＭＯＳイメージセ
ンサにおいて、各画素が少なくとも１個のフォトダイオ
ード（１０）、及びドレンが電源と接続していないロー
ドトランジスタ（１１）を有し、読み出し手段が第２ト
ランジスタ（２２）及びスイッチとして作用し、かつデ
ータ読み出しライン（２６）と接続している第３トラン
ジスタ（２３）から成ることを特徴とする前記ＣＭＯＳ
イメージセンサ。 - 【請求項４】 請求項１に記載の構造から成る幾何的に
配列された画素（１００）を有するＣＭＯＳイメージセ
ンサにおいて、各画素が少なくとも１個のフォトダイオ
ード（１０）、及びロードトランジスタ（１１）を有
し、読み出し手段が他の１個のトランジスタ（３２）だ
けから成り、前記画素がＸ−ＹモードだけでなくＹ−Ｘ
モードでも読み出されることを特徴とする前記ＣＭＯＳ
イメージセンサ。 - 【請求項５】 請求項１に記載の構造から成る幾何学的
に配列された画素（５００）を有するＣＭＯＳイメージ
センサにおいて、各画素（５００）がフォトダイオード
（５０）及びスイッチ（５２）だけから成り、ロードト
ランジスタ（５１）及び読み出し手段（５３）が数個で
１組の画素（５００）によって共用されることを特徴と
する前記ＣＭＯＳイメージセンサ。 - 【請求項６】 画素の絶対明かるさを測定するため、フ
ォトダイオードの代りに電源を含む少なくとも１個の擬
似画素をも有することを特徴とする請求項２から請求項
５までのいずれか１項に記載のＣＭＯＳイメージセン
サ。 - 【請求項７】 各群に属する正常画素の個々の出力電圧
信号の平均または最小値に相当する１つの電圧信号を出
力する（ｎ×ｍ）画素から成る一定数の群（７０，７
１，７２，７３）をも含むことを特徴とする請求項２か
ら請求項６までのいずれか１項に記載のＣＭＯＳイメー
ジセンサ。 - 【請求項８】 好ましくは画素アレイと同じ構造を有す
るモザイクカラーフィルタをも含むことを特徴とする請
求項２から請求項７までのいずれか１項に記載のＣＭＯ
Ｓイメージセンサ。 - 【請求項９】 −信号処理ユニット（８３）と、 −センサ（８００）中の画素（１００）または（５０
０）の出力電圧信号（８０）を前記信号処理ユニット
（８３）の入力電圧（８２）の範囲内に調整する制御回
路（８４，８５）とを含み、 前記センサの自動輝度制御を可能にすることを特徴とす
る対応の周辺回路機構を備えた請求項２から請求項８ま
でのいずれか１項に記載のイメージセンサを含む装置。 - 【請求項１０】 請求項２から請求項６までのいずれか
１項に記載のイメージセンサで得られる画像の均一性を
高める方法において、 −個々の画素（１００または５００）を選択し、 −１個の画素のトランジスタの１つ（１１，１３，１４
または５３）に、前記トランジスタ（１１，１３，１４
または５３）の閾値電圧を所定値までシフトさせるよう
に設定した時間にわたって高電流密度を加えるステップ
を含むことを特徴とする前記方法。 - 【請求項１１】 請求項８に記載のＣＭＯＳイメージセ
ンサに付着させるカラーフィルタの製法において、 −少なくともポリビニルアルコール、二クロム酸塩及び
必要な顔料または染料を含有する懸濁液、分散液または
溶液の形態のカラー混合物を調製し、 −このカラー剤をＣＭＯＳイメージセンサの画素構造に
スピニングし、 −好ましくはＣＭＯＳイメージセンサの画素構造を製造
するのに使用されるのと同じマスクセットを使用して照
射し、 −リンス及び／フラッシュ処理を含めて被照射部分をエ
ッチングするステップを含むことを特徴とする前記カラ
ーフィルタの製法。 - 【請求項１２】 請求項１１に記載のステップを繰り返
すことによってカラーを重ねることを特徴とする請求項
１１に記載の方法。 - 【請求項１３】 ビジョンカメラの製造を目的とする請
求項１から請求項９までのいずれか１項に記載の装置の
いずれか１つ、または請求項１０，１１及び１２に記載
の方法のいずれか１つの利用。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP95870037 | 1995-04-18 | ||
| BE95870053.6 | 1995-05-12 | ||
| EP95870053 | 1995-05-12 | ||
| BE95870037.9 | 1995-05-12 | ||
| US08/635,035 US5933190A (en) | 1995-04-18 | 1996-04-18 | Pixel structure, image sensor using such pixel structure and corresponding peripheral circuitry |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09298286A true JPH09298286A (ja) | 1997-11-18 |
Family
ID=27236996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8132508A Pending JPH09298286A (ja) | 1995-04-18 | 1996-04-18 | 画素構造，その画素構造を使用するイメージセンサおよび対応の周辺回路機構 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09298286A (ja) |
| DE (1) | DE739039T1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150676A (en) * | 1998-03-31 | 2000-11-21 | Kabushiki Kaisha Toshiba | MOS type image sensor |
| KR100324592B1 (ko) * | 1998-02-28 | 2002-02-16 | 박종섭 | 자체 진단 로직을 가지는 씨모스 이미지 센서 및 그 진단 방법 |
| US7009649B2 (en) | 2000-06-06 | 2006-03-07 | Sharp Kabushiki Kaisha | Solid-state image sensor device and solid-state image sensor apparatus including same |
| US8063963B2 (en) | 1998-02-09 | 2011-11-22 | On Semiconductor Image Sensor | Imaging device having a pixel structure with high dynamic range read-out signal |
-
1996
- 1996-04-18 JP JP8132508A patent/JPH09298286A/ja active Pending
- 1996-04-18 DE DE0739039T patent/DE739039T1/de active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8063963B2 (en) | 1998-02-09 | 2011-11-22 | On Semiconductor Image Sensor | Imaging device having a pixel structure with high dynamic range read-out signal |
| KR100324592B1 (ko) * | 1998-02-28 | 2002-02-16 | 박종섭 | 자체 진단 로직을 가지는 씨모스 이미지 센서 및 그 진단 방법 |
| US6150676A (en) * | 1998-03-31 | 2000-11-21 | Kabushiki Kaisha Toshiba | MOS type image sensor |
| US6521926B1 (en) | 1998-03-31 | 2003-02-18 | Kabushiki Kaisha Toshiba | Mos type image sensor |
| US7009649B2 (en) | 2000-06-06 | 2006-03-07 | Sharp Kabushiki Kaisha | Solid-state image sensor device and solid-state image sensor apparatus including same |
| DE10123819B4 (de) * | 2000-06-06 | 2006-07-27 | Sharp K.K. | Festkörper-Bildsensor und Vorrichtung mit einem solchen |
Also Published As
| Publication number | Publication date |
|---|---|
| DE739039T1 (de) | 1997-09-11 |
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