KR101844599B1 - 반도체 장치 - Google Patents

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KR101844599B1
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？뻬이 야마자끼
šœ뻬이 야마자끼
준 고야마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체를 사용한 기록용 트랜지스터, 상기 트랜지스터와 상이한 반도체 재료를 사용한 판독용 트랜지스터, 및 커패시터를 포함하는 비휘발성 메모리 셀을 갖는 반도체 장치를 제공한다. 메모리 셀로의 정보의 기록은 기록용 트랜지스터를 온 상태로 함으로써 기록용 트랜지스터의 소스 전극(또는 드레인 전극)과 커패시터의 전극의 한쪽과 판독용 트랜지스터의 게이트 전극이 전기적으로 접속된 노드에 전위를 공급한 후, 기록용 트랜지스터를 오프 상태로 함으로써 노드에 소정량의 전하를 유지시킴으로써 행한다. 또한, 판독용 트랜지스터로서 임계 값 전압을 양으로 제어한 트랜지스터를 사용함으로써 판독 전위를 양 전위로 설정한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
개시하는 발명은 반도체 소자를 이용한 반도체 장치 및 그 제작 방법에 관한 것이다.
반도체 소자를 이용한 기억 장치는 전력이 공급되지 않으면 기억 내용이 소멸되는 휘발성 기억 장치와, 전력이 공급되지 않아도 기억 내용이 유지되는 비휘발성 기억 장치로 크게 나눌 수 있다.
휘발성 기억 장치의 예로서는, DRAM(Dynamic Random Access Memory)이 있다. DRAM은 기억 소자를 구성하는 트랜지스터를 선택하여 커패시터에 전하를 축적함으로써 정보를 기억한다.
이러한 원리에 따라 DRAM에서는 정보를 판독하면 커패시터의 전하가 소멸(또는 감소)되기 때문에 정보를 판독할 때마다 다시 기록 동작을 행할 필요가 있다. 또한, 기억 소자를 구성하는 트랜지스터에서는 오프 상태에서 소스와 드레인 사이의 누설 전류(오프 전류) 등에 의하여 트랜지스터가 선택되지 않는 상황에서도 전하가 유출 또는 유입되기 때문에 데이터의 유지 기간이 짧다. 따라서, 소정의 주기에 다시 기록 동작(리프레시 동작)을 행할 필요가 있고, 소비 전력을 충분히 저감하기 어렵다. 또한, 전력이 공급되지 않으면 기억 내용이 소멸되기 때문에 오랜 기간에 걸쳐 기억을 유지하기 위해서는 자성 재료나 광학 재료를 이용한 다른 기억 장치가 필요하다.
휘발성 기억 장치의 다른 예로서는 SRAM(Static Random Access Memory)이 있다. SRAM은 플립플롭 등의 회로를 사용하여 기억 내용을 유지하기 때문에 리프레시 동작을 행할 필요가 없고, 이 점에서는 DRAM보다 유리하다. 그러나, 플립플롭 등의 회로를 사용하기 때문에 기억 용량당의 단가가 비싼 문제가 있다. 또한, 전력이 공급되지 않으면 기억 내용이 소멸되는 점은 DRAM과 마찬가지다.
비휘발성 기억 장치의 예로서는, 플래시 메모리가 있다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 부유 게이트를 갖고, 상기 부유 게이트에 전하를 유지시킴으로써 데이터를 기억하기 때문에 데이터의 유지 기간은 극히 오래 가고(반영구적), 휘발성 기억 장치에서 필요한 리프레시 동작을 행할 필요가 없는 이점을 갖는다(예를 들어, 특허 문헌 1 참조).
그러나, 기록 동작시에 생기는 터널 전류로 인하여 기억 소자를 구성하는 게이트 절연층이 열화되기 때문에 소정 횟수 기록 동작이 행해짐으로써 기억 소자가 기능하지 않게 되는 문제가 생긴다. 이 문제의 영향을 완화하기 위하여, 예를 들어, 각 기억 소자의 기록 횟수를 균일화하는 수법이 채용되지만, 이것을 실현하기 위해서는 복잡한 주변 회로가 필요하게 된다. 그리고, 이러한 수법을 채용하여도 근본적인 수명 문제가 해결되는 것은 아니다.
또한, 부유 게이트에 전하를 유지시키거나 또는 그 전하를 제거하기 위하여 높은 전압이 필요하고, 또한 높은 전압을 생성하기 위한 회로도 필요하다. 또한, 전하의 유지 또는 제거에는 비교적 오랜 시간이 걸리고, 기록이나 소거의 고속화가 용이하지 않은 문제도 있다.
(특허 문헌 1) 일본특개소57-105889호 공보
상술한 문제를 감안하여 개시하는 발명의 일 형태에서는 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 또 기록 횟수에도 제한이 없는 새로운 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다.
개시하는 발명의 일 형태에서는 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들어, 와이드 갭 반도체인 산화물 반도체 재료를 사용하여 반도체 장치를 구성한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 반도체 재료를 사용함으로써 오랜 기간에 걸쳐 정보를 유지할 수 있다.
또한, 개시하는 발명의 일 형태에서는 산화물 반도체를 사용한 기록용 트랜지스터, 상기 기록용 트랜지스터와 상이한 반도체 재료를 사용한 판독용 트랜지스터 및 커패시터를 포함하는 메모리 셀을 갖는 반도체 장치를 제공한다. 메모리 셀은 비휘발성인 것이 바람직하다. 상기 메모리 셀로의 정보의 기록 및 재기록은 기록용 트랜지스터를 온 상태로 함으로써 기록용 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽과, 커패시터의 전극의 한쪽과, 판독용 트랜지스터의 게이트 전극이 전기적으로 접속된 노드(node)에 전위를 공급하고, 그 후, 기록용 트랜지스터를 오프 상태로 함으로써 노드에 소정량의 전하를 유지시킴으로써 행한다. 또한, 판독용 트랜지스터로서 임계 값 전압을 양으로 제어한 트랜지스터를 사용함으로써 판독 전위를 양 전위로 설정한다.
더 구체적으로는, 예를 들어, 다음과 같은 구성을 채용할 수 있다.
본 발명의 일 형태는 소스선과, 비트선과, 제 1 신호선과, 제 2 신호선과, 워드선과, 소스선과 비트선 사이에 접속된 메모리 셀을 갖고, 메모리 셀은 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극, 및 제 1 채널 형성 영역을 포함하는 제 1 트랜지스터와, 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 제 2 채널 형성 영역을 포함하는 제 2 트랜지스터와, 커패시터를 갖고, 제 1 채널 형성 영역은 제 2 채널 형성 영역과 상이한 반도체 재료를 함유하여 구성되는 것과 함께, 제 1 트랜지스터의 임계 값 전압이 양이 되도록 도전성을 부여하는 불순물 원소가 첨가되고, 제 1 게이트 전극과, 제 2 드레인 전극과, 커패시터의 전극의 한쪽은 전기적으로 접속되어 전하가 유지되는 노드를 구성하고, 소스선과 제 1 소스 전극은 전기적으로 접속되고, 비트선과 제 1 드레인 전극은 전기적으로 접속되고, 제 1 신호선과 제 2 소스 전극은 전기적으로 접속되고, 제 2 신호선과 제 2 게이트 전극은 전기적으로 접속되고, 워드선과 커패시터의 전극의 다른 쪽은 전기적으로 접속된 반도체 장치이다.
상기 반도체 장치에 있어서, 노드에는 제 1 트랜지스터의 컨덕턴스를 제어하기 위한 복수 종류의 전하 중 하나가 주어지는 것이 바람직하다.
또한, 상기 반도체 장치에 있어서, 제 1 트랜지스터의 임계 값 전압은 워드선에 0V를 인가하는 경우에 노드가 유지하는 전하에 상관없이 제 1 트랜지스터가 오프 상태가 되는 전압인 것이 바람직하다.
또한, 상기 반도체 장치에 있어서, 제 2 채널 형성 영역은 산화물 반도체를 포함하여 구성되는 것이 바람직하다.
또한, 상기 반도체 장치에 있어서, 제 1 채널 형성 영역은 실리콘을 함유하여 구성되고, 불순물 원소로서 붕소, 알루미늄, 또는 갈륨 중 적어도 하나가 첨가되는 것이 바람직하다.
또한, 상기에 있어서, 산화물 반도체를 사용하여 트랜지스터를 구성하는 경우가 있지만, 개시하는 발명은 이것에 한정되지 않는다. 산화물 반도체와 동등한 오프 전류 특성을 실현할 수 있는 재료, 예를 들어, 탄화실리콘을 비롯한 와이드 갭 재료(더 구체적으로는, 예를 들어, 에너지 갭 Eg가 3eV보다 큰 반도체 재료) 등을 적용하여도 좋다.
또한, 본 명세서 등에서 위나 아래라는 용어는 구성 요소의 위치 관계가 바로 위 또는 바로 아래인 것을 한정하는 것은 아니다. 예를 들어, 게이트 절연층 위의 게이트 전극이라는 표현은 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에 있어서, 전극이나 배선이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, 전극은 배선의 일부분으로서 사용될 수 있고, 또한, 그 반대도 마찬가지다. 또한, 전극이나 배선이라는 용어는 복수의 전극이나 배선이 일체가 되어 형성되는 경우 등도 포함한다.
또한, 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀔 수 있다. 따라서, 본 명세서에서는 소스나 드레인이라는 용어는 바꿔 사용할 수 있다.
또한, 본 명세서 등에서 전기적으로 접속한다는 표현에는 어떤 전기적 작용을 갖는 것을 통하여 접속되는 경우가 포함된다. 여기서, 어떤 전기적 작용을 갖는 것은 접속 대상 사이에서 전기 신호를 주고받고 할 수 있는 것이면 특별히 제한을 받지 않는다.
예를 들어, 어떤 전기적 작용을 갖는 것에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 외 각종 기능을 갖는 소자 등이 포함된다.
산화물 반도체를 사용한 트랜지스터는 오프 전류가 극히 작기 때문에, 이것을 사용함으로써 극히 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 행할 필요가 없거나, 또는 리프레시 동작의 빈도를 극히 낮게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되는 것이 바람직함)라도 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다.
또한, 개시하는 발명에 따른 반도체 장치에서는 정보의 기록에 높은 전압이 필요하지 않고, 소자의 열화 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이, 부유 게이트에 전자를 주입하거나 부유 게이트로부터 전자를 뽑을 필요가 없으므로 게이트 절연층이 열화한다는 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되어 있는 재기록 가능 횟수에 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태와 오프 상태를 스위칭함으로써 정보가 기록되기 때문에 고속 동작도 용이하게 실현할 수 있다. 또한, 정보를 소거하기 위한 동작이 불필요한 장점도 있다.
또한, 산화물 반도체 외의 재료를 사용한 트랜지스터는 충분히 고속으로 동작할 수 있기 때문에, 이것을 산화물 반도체를 사용한 트랜지스터와 조합하여 사용함으로써 반도체 장치의 동작(예를 들어, 정보의 판독 동작)의 고속성을 충분히 확보할 수 있다. 또한, 산화물 반도체 외의 재료를 사용한 트랜지스터에 의하여 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 바람직하게 실현할 수 있다.
이와 같이, 산화물 반도체 외의 재료를 사용한 트랜지스터(바꿔 말하면, 충분히 고속으로 동작할 수 있는 트랜지스터)와, 산화물 반도체를 사용한 트랜지스터(더 광의로 해석하면, 오프 전류가 충분히 작은 트랜지스터)를 일체로 구비함으로써 새로운 특징을 갖는 반도체 장치를 실현할 수 있다.
도 1a, 도 1b, 및 도 1c는 반도체 장치의 회로도.
도 2는 반도체 장치의 회로도.
도 3a는 타이밍 차트를 도시하는 도면이고, 도 3b는 메모리 셀의 임계 값의 분포도.
도 4는 반도체 장치의 회로도.
도 5a 및 도 5b는 반도체 장치의 단면도 및 평면도.
도 6a 내지 도 6d는 반도체 장치의 제작 공정에 따른 단면도.
도 7a 내지 도 7c는 반도체 장치의 제작 공정에 따른 단면도.
도 8a 내지 도 8d는 반도체 장치의 제작 공정에 따른 단면도.
도 9a 내지 도 9c는 반도체 장치의 제작 공정에 따른 단면도.
도 10a 내지 도 10f는 반도체 장치를 사용한 전자기기를 설명하기 위한 도면.
도 11은 산화물 반도체를 사용한 트랜지스터의 특성을 도시하는 도면.
도 12는 산화물 반도체를 사용한 트랜지스터의 특성 평가용 회로도.
도 13은 산화물 반도체를 사용한 트랜지스터의 특성 평가용 타이밍 차트를 도시하는 도면.
도 14는 산화물 반도체를 사용한 트랜지스터의 특성을 도시하는 도면.
도 15는 산화물 반도체를 사용한 트랜지스터의 특성을 도시하는 도면.
도 16은 산화물 반도체를 사용한 트랜지스터의 특성을 도시하는 도면.
도 17a 내지 도 17c는 메모리 윈도우 폭의 조사 결과를 도시하는 도면.
본 발명의 실시형태의 일례에 대하여 도면을 사용하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면 등에서 도시하는 각 구성의 위치, 크기, 범위 등은 이해하기 쉽게 실제의 위치, 크기, 범위 등을 도시하지 않는 경우가 있다. 따라서, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에서 기재되는 제 1 제 2 제 3 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙이는 것이고, 수적으로 한정하는 것은 아닌 것을 부기한다.
(실시형태 1)
본 실시형태에서는 개시하는 발명의 일 형태에 따른 반도체 장치의 회로 구성 및 그 동작에 대하여 도 1a, 도 1b, 및 도 1c를 참조하여 설명한다. 또한, 회로도에서는 산화물 반도체를 사용한 트랜지스터임을 나타내기 위하여 OS의 부호를 함께 붙일 경우가 있다.
도 1a에 도시한 반도체 장치에 있어서, 제 1 배선(1st Line: 소스선이라고도 부름)과 트랜지스터(160)의 소스 전극은 전기적으로 접속되고, 제 2 배선(2nd Line: 비트선이라고도 부름)과 트랜지스터(160)의 드레인 전극은 전기적으로 접속된다. 또한, 제 3 배선(3rd Line: 제 1 신호선이라고도 부름)과 트랜지스터(162)의 소스 전극 또는 드레인 전극의 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line: 제 2 신호선이라고 부름)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속된다. 그리고, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 소스 전극 또는 드레인 전극의 다른 쪽은 커패시터(164)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(5th Line: 워드선이라고 부름)과 커패시터(164)의 전극의 다른 쪽은 전기적으로 접속된다.
여기서, 트랜지스터(162: 기록용 트랜지스터)에는 산화물 반도체를 사용한 트랜지스터가 적용된다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 극히 작은 특징을 갖는다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극의 전위를 극히 오랜 시간에 걸쳐 유지할 수 있다. 그리고, 커패시터(164)를 가짐으로써 트랜지스터(160)의 게이트 전극에 인가된 전하의 유지가 용이해지고, 또한 유지된 정보의 판독이 용이해진다.
또한, 트랜지스터(160: 판독용 트랜지스터)는 특별히 한정되지 않는다. 정보의 판독 속도를 향상시키는 관점에서는, 예를 들어, 단결정 실리콘을 사용한 트랜지스터 등 스위칭 속도가 높은 트랜지스터를 적용하는 것이 바람직하다.
또한, 도 1c에 도시한 바와 같이, 커패시터(164)를 설치하지 않는 구성으로 할 수도 있다.
도 1a에 도시한 반도체 장치에서는 트랜지스터(160)의 게이트 전극의 전위를 유지할 수 있는 특징을 살림으로써 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
먼저, 정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극 및 커패시터(164)에 인가된다. 즉, 트랜지스터(160)의 게이트 전극에는 소정의 전하가 주어진다(기록). 여기서는, 상이한 전위를 인가하기 위한 2종류의 전하 중 어느 한쪽이 주어지는 것으로 한다(이하, 저전위를 인가하기 위한 전하를 전하 QL, 고전위를 인가하기 위한 전하를 전하 QH라고 기재함). 또한, 상이한 전위를 인가하기 위한 3개 또는 그 이상의 전하를 각각 적용하여 기억 용량을 향상시켜도 좋다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극에 인가된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 극히 작으므로 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정(定)전위)를 인가한 상태에서 제 5 배선에 적절한 전위(판독 전위)를 인가하면, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라 제 2 배선의 전위는 달라진다. 즉, 트랜지스터(160)의 컨덕턴스는 트랜지스터(160)의 게이트 전극(노드 FG라고도 할 수 있음)에 유지된 전하에 의하여 제어된다. 일반적으로, 트랜지스터(160)로서 n채널형 트랜지스터를 사용하면, 트랜지스터(160)의 게이트 전극에 QH가 인가되는 경우의 외견상의 임계 값 Vth_H는 트랜지스터(160)의 게이트 전극에 QL이 인가되는 경우의 외견상의 임계 값 Vth_L보다 낮게 되기 때문이다. 여기서, 외견상의 임계 값이란 트랜지스터(160)를 온 상태로 하기 위하여 필요한 제 5 배선의 전위를 가리키는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L의 중간의 전위 V0로서 설정함으로써 트랜지스터(160)의 게이트 전극에 주어진 전하를 판별할 수 있다. 예를 들어, 기록 동작시에 QH가 인가된 경우에는, 제 5 배선의 전위가 V0(>Vth_H)이 되면 트랜지스터(160)는 온 상태가 된다. QL이 인가된 경우에는, 제 5 배선의 전위가 V0(<Vth_L)이 되어도 트랜지스터(160)는 그대로 오프 상태이다. 따라서, 제 2 배선의 전위에 의하여 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독할 수 있어야 한다. 소정의 메모리 셀의 정보를 판독하고 그 외의 메모리 셀의 정보를 판독하지 않도록 하기 위해서 각 메모리 셀 사이에서 트랜지스터(160)가 각각 병렬로 접속되는 경우에는 판독할 대상이 아닌 메모리 셀의 제 5 배선에 대하여 게이트 전극의 상태에 상관없이 트랜지스터(160)가 오프 상태가 되는 전위, 즉, Vth_H보다 작은 전위를 인가하면 좋다. 또한, 각 메모리 셀 사이에서 트랜지스터(160)가 각각 직렬로 접속되는 경우에는 판독 대상이 아닌 메모리 셀의 제 5 배선에 대하여 게이트 전극의 상태에 상관없이 트랜지스터(160)가 온 상태가 되는 전위, 즉, Vth_L보다 큰 전위를 제 5 배선에 인가하면 좋다.
다음에, 정보의 재기록에 대하여 설명한다. 정보의 재기록은 상기 정보의 기록 및 유지와 마찬가지로 행해진다. 즉, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위(새로운 정보에 따른 전위)가 트랜지스터(160)의 게이트 전극 및 커패시터(164)에 인가된다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극은 새로운 정보에 따른 전하가 주어지고 유지된 상태가 된다.
상술한 바와 같이, 개시하는 발명의 일 형태에 따른 반도체 장치는 정보를 다시 기록함으로써 직접적으로 정보를 재기록할 수 있다. 따라서, 플래시 메모리 등과 달리 고전압을 사용하여 부유 게이트로부터 전하를 뽑을 필요가 없고, 소거 동작에 기인한 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다.
또한, 트랜지스터(162)의 드레인 전극(또는 소스 전극)은 트랜지스터(160)의 게이트 전극과 전기적으로 접속됨으로써 비휘발성 메모리 소자로서 사용되는 부유 게이트형 트랜지스터의 부유 게이트와 동등한 작용을 갖는다. 이하에서, 트랜지스터(162)의 드레인 전극(또는 소스 전극)과 트랜지스터(160)의 게이트 전극이 전기적으로 접속되는 개소를 노드 FG라고 부를 경우가 있다. 트랜지스터(162)가 오프 상태인 경우에는, 상기 노드 FG는 절연체 중에 매설되어 있다고 볼 수 있고, 노드 FG에는 전하가 유지된다. 산화물 반도체를 사용한 트랜지스터(162)의 오프 전류는 실리콘 반도체 등으로 형성되는 트랜지스터의 오프 전류의 10만분의 1 이하로 할 수 있으므로, 트랜지스터(162)의 누설 전류로 인한 노드 FG에 축적된 전하의 소실을 무시할 수 있다. 즉, 산화물 반도체를 사용한 트랜지스터(162)를 사용함으로써 전력이 공급되지 않아도 정보를 유지할 수 있는 비휘발성 기억 장치를 실현할 수 있다.
예를 들어, 트랜지스터(162)의 실온(25℃)에서의 오프 전류가 10zA(1zA(zeptoampere))는 1×10-21A) 이하이고, 커패시터(164)의 용량값이 10fF 정도인 경우에는 적어도 104초 이상의 데이터 유지가 가능하다. 또한, 상기 유지 시간이 트랜지스터 특성이나 용량값에 따라 변동하는 것은 두말할 나위가 없다.
또한, 개시하는 발명에 따른 반도체 장치에 있어서는 종래의 부유 게이트형 트랜지스터에서 지적되고 있는 게이트 절연막(터널 절연막)의 열화 문제가 없다. 즉, 전자를 부유 게이트에 주입할 때 게이트 절연막이 열화된다는 종래의 문제를 해소할 수 있다. 이것은 원리상 기록 횟수의 제한이 없다는 것을 의미한다. 또한, 종래의 부유 게이트형 트랜지스터에서 기록하거나 소거할 때 필요한 고전압도 불필요하다.
도 1a에 도시한 반도체 장치는 상기 반도체 장치를 구성하는 트랜지스터 등의 요소가 저항 및 용량을 포함하는 것으로서 도 1b에 도시한 바와 같이 생각할 수 있다. 즉, 도 1b에서는 트랜지스터(160) 및 커패시터(164)가 각각 저항 및 용량을 포함하고 구성된다고 생각한다. R1 및 C1은 각각 커패시터(164)의 저항값 및 용량값이고, 저항값 R1은 커패시터(164)를 구성하는 절연층에 따른 저항값에 상당한다. 또한, R2 및 C2는 각각 트랜지스터(160)의 저항값 및 용량값이고, 저항값 R2는 트랜지스터(160)가 온 상태일 때의 게이트 절연층에 따른 저항값에 상당하고, 용량값 C2는 소위 게이트 용량값(게이트 전극과, 소스 전극 또는 드레인 전극 사이에 형성되는 용량값)에 상당한다.
트랜지스터(162)가 오프 상태인 경우의 소스 전극과 드레인 전극 사이의 저항값(실효 저항이라고도 부름)을 ROS로 하면, 트랜지스터(162)의 게이트 누설 전류가 충분히 작은 조건에서 R1 및 R2가 R1≥ROS(R1은 ROS 이상), R2≥ROS(R2는 ROS 이상)를 충족시키는 경우에는 전하의 유지 기간(정보의 유지 기간이라고도 할 수 있음)은 주로 트랜지스터(162)의 오프 전류에 따라 결정된다.
한편, 상기 조건을 충족시키지 않는 경우에는 트랜지스터(162)의 오프 전류가 충분히 작아도 유지 기간을 충분히 확보하기 어렵다. 트랜지스터(162)의 오프 전류 외의 누설 전류(예를 들어, 소스 전극과 게이트 전극 사이에 생기는 누설 전류 등)가 크기 때문이다. 이 이유로 본 실시형태에서 개시하는 반도체 장치는 R1≥ROS(R1은 ROS 이상) 및 R2≥ROS(R2는 ROS 이상)의 관계를 충족시키는 것이 바람직하다고 할 수 있다.
한편, C1과 C2는 C1≥C2(C1은 C2 이상)의 관계를 충족시키는 것이 바람직하다. C1을 크게 함으로써 제 5 배선에 의하여 노드 FG의 전위를 제어할 때 제 5 배선의 전위를 효율 좋게 노드 FG에 인가할 수 있게 되고, 제 5 배선에 인가되는 전위의 차이(예를 들어, 판독 전위와 비판독 전위의 차이)를 낮게 억제할 수 있기 때문이다.
상술한 관계를 충족시킴으로써 더 바람직한 반도체 장치를 실현할 수 있다. 또한, R1 및 R2는 트랜지스터(160)의 게이트 절연층이나 커패시터(164)의 절연층에 의하여 제어된다. C1 및 C2에 대해서도 마찬가지다. 따라서, 게이트 절연층의 재료나 두께 등을 적절히 설정하여 상술한 관계를 충족시키도록 하는 것이 바람직하다.
본 실시형태에 기재하는 반도체 장치에서는 노드 FG가 플래시 메모리 등의 부유 게이트형 트랜지스터의 부유 게이트와 마찬가지로 작용하지만, 본 실시형태의 노드 FG는 플래시 메모리 등의 부유 게이트와 본질적으로 상이한 특징을 갖는다.
플래시 메모리에서는 컨트롤 게이트에 인가되는 전위가 높으므로 그 전위가 인접된 셀의 부유 게이트에 영향을 주지 않도록 셀과 셀의 간격을 어느 정도 유지할 필요가 생긴다. 이것은 반도체 장치의 고집적화를 저해하는 요인의 하나다. 그리고, 상기 요인은 고전계를 인가하여 터널 전류를 발생시키는 플래시 메모리의 근본적인 원리에 기인한 것이다.
한편, 본 실시형태에 따른 반도체 장치는 산화물 반도체를 사용한 트랜지스터를 스위칭함으로써 동작하고, 상술한 바와 같은 터널 전류에 의한 전하 주입의 원리를 사용하지 않는다. 즉, 플래시 메모리와 같이 전하를 주입하기 위한 고전계가 불필요하다. 따라서, 인접된 셀에 대하여 컨트롤 게이트가 주는 고전계의 영향을 고려할 필요가 없으므로 고집적화가 용이해진다.
또한, 고전계가 불필요하고, 대형 주변 회로(승압 회로 등)가 불필요한 점도 플래시 메모리와 비교하여 유리한 점이다. 예를 들어, 본 실시형태에 따른 메모리 셀에 인가되는 전압(메모리 셀의 각 단자에 동시에 인가되는 최대 전위와 최소 전위의 차이)의 최대값은 2단계(1비트)의 정보를 기록하는 경우에 하나의 메모리 셀에서 5V 이하, 바람직하게는 3V 이하로 할 수 있다.
또한, 커패시터(164)를 구성하는 절연층의 비유전율 εr1과 트랜지스터(160)를 구성하는 절연층의 비유전율 εr2를 상이하게 하는 경우에는, 커패시터(164)를 구성하는 절연층의 면적 S1과 트랜지스터(160)에 있어서 게이트 용량을 구성하는 절연층의 면적 S2가 2·S2≥S1(2·S2는 S1 이상) 바람직하게는 S2≥S1(S2는 S1 이상)을 충족하면서 C1≥C2(C1은 C2 이상)를 실현하기 용이하다. 즉, 커패시터(164)를 구성하는 절연층의 면적을 작게 하면서, C1≥C2를 실현하기 용이하다. 구체적으로는, 예를 들어, 커패시터(164)를 구성하는 절연층에서는 산화하프늄 등의 high-k 재료로 이루어진 막, 또는 산화하프늄 등의 high-k 재료로 이루어진 막과 산화물 반도체로 이루어진 막의 적층 구조를 채용하여 εr1을 10 이상, 바람직하게는 15 이상으로 하고, 게이트 용량을 구성하는 절연층에서는 산화실리콘을 채용하여 εr2를 3 내지 4로 할 수 있다.
이러한 구성을 함께 사용함으로써 개시하는 발명에 따른 반도체 장치를 한층 더 고집적화할 수 있다.
또한, 반도체 장치의 기억 용량을 크게 하기 위해서는 고집적화 외에 다치화의 수법을 채용할 수도 있다. 예를 들어, 메모리 셀의 하나에 3단계 이상의 정보를 기록하는 구성으로 함으로써 2단계(1비트)의 정보를 기록하는 경우와 비교하여 기억 용량을 증대시킬 수 있다. 예를 들어, 상술한 바와 같이 저전위를 인가하기 위한 전하 QL, 고전위를 인가하기 위한 전하 QH에 추가하여 다른 전위를 인가하기 위한 전하 Q를 트랜지스터(160)의 게이트 전극에 인가함으로써 다치화를 실현할 수 있다. 이 경우에는, 비교적 규모가 큰 회로 구성(예를 들어, 15F2 내지 50F2 등: F은 최소 가공 치수)을 채용하여도 충분한 기억 용량을 확보할 수 있다.
상술한 바와 같이, 본 실시형태에 기재하는 구성이나 방법 등은 다른 실시형태에 기재한 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 상술한 실시형태에서 설명한 반도체 장치의 응용예의 하나에 대하여 설명한다. 구체적으로는, 상술한 실시형태에서 설명한 반도체 장치를 매트릭스 형상으로 배열한 반도체 장치의 일례에 대하여 설명한다.
도 2에 m×n 비트의 기억 용량을 갖는 반도체 장치의 회로도의 일례를 도시한다.
본 발명의 일 형태에 따른 반도체 장치는 m개(m은 자연수)의 워드선 WL, 및 m개의 제 2 신호선 S2와, n개(n은 자연수)의 비트선 BL, n개의 소스선 SL, 및 n개의 제 1 신호선 S1과, 복수의 메모리 셀(1100)이 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치된 메모리 셀 어레이와, 제 1 구동 회로(1111), 제 2 구동 회로(1112), 제 3 구동 회로(1113), 제 4 구동 회로(1114) 등의 주변 회로로 구성된다. 여기서, 메모리 셀(1100)로서는 상기 실시형태에서 설명한 구성(도 1a에 도시된 구성)이 적용된다. 즉, 제 1 트랜지스터는 트랜지스터(160)에 상당하고, 제 2 트랜지스터는 트랜지스터(162)에 상당하고, 커패시터는 커패시터(164)에 상당한다.
즉, 각 메모리 셀(1100)은 제 1 트랜지스터, 제 2 트랜지스터, 커패시터를 각각 갖는다. 제 1 트랜지스터의 게이트 전극과 제 2 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽과 커패시터의 전극의 한쪽이 접속되고, 소스선과 제 1 트랜지스터의 소스 전극이 접속되고, 비트선과 제 1 트랜지스터의 드레인 전극이 접속되고, 제 1 신호선과 제 2 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽이 접속되고, 제 2 신호선과 제 2 트랜지스터의 게이트 전극이 접속되고, 워드선과 커패시터의 전극의 다른 쪽이 접속된다.
또한, 메모리 셀(1100)은 소스선 SL과 비트선 BL 사이에 병렬로 접속된다. 예를 들어, i행 j열의 메모리 셀(1100)(i, j; i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수)은 소스선 SL(j), 비트선 BL(j), 제 1 신호선 S1(j), 워드선 WL(i), 제 2 신호선 S2(i)에 각각 접속된다.
n개의 소스선 SL 및 비트선 BL은 제 1 구동 회로(1111)와 접속되고, n개의 제 1 신호선 S1은 제 2 구동 회로(1112)와 접속되고, m개의 제 2 신호선 S2는 제 3 구동 회로(1113)와 접속되고, m개의 워드선 WL은 제 4 구동 회로(1114)와 접속된다. 또한, 여기서는, 제 1 구동 회로(1111), 제 2 구동 회로(1112), 제 3 구동 회로(1113), 제 4 구동 회로(1114)를 각각 독립적으로 형성하지만, 개시하는 발명은 이것에 한정되지 않는다. 어느 하나 또는 복수의 기능을 갖는 구동 회로를 사용하여도 좋다.
다음에, 도 2에 도시한 반도체 장치의 기록 동작 및 판독 동작의 예에 대하여 도 3a에 도시한 타이밍 차트를 사용하여 설명한다.
여기서는, 이해하기 쉽게 2행×2열의 반도체 장치의 동작에 대하여 설명하지만, 개시하는 발명은 이것에 한정되지 않는다.
도 3a 및 도 3b에서 S1(1) 및 S1(2)는 각각 제 1 신호선 S1의 전위, S2(1) 및 S2(2)는 각각 제 2 신호선 S2의 전위, BL(1) 및 BL(2)는 각각 비트선 BL의 전위, WL(1) 및 WL(2)는 각각 워드선 WL의 전위, SL(1) 및 SL(2)는 각각 소스선 SL의 전위에 상당한다.
우선, 1번째 행의 메모리 셀(1100)(1,1) 및 메모리 셀(1100)(1,2)로의 기록, 1번째 행의 메모리 셀(1100)(1,1) 및 메모리 셀(1100)(1,2)로부터의 판독을 행하는 경우에 대하여 설명한다. 또한, 이하에서 메모리 셀(1,1)에 기록되는 데이터가 1이고, 메모리 셀(1,2)에 기록되는 데이터가 0인 경우에 대하여 설명한다.
우선, 기록에 대하여 설명한다. 1번째 행의 기록 기간에서 제 1번째 행의 제 2 신호선 S2(1)에 전위 V3을 인가하여 1번째 행의 제 2 트랜지스터를 온 상태로 한다. 또한, 제 2번째 행의 제 2 신호선 S2(2)에 0V를 인가하여 제 2번째 행의 제 2 트랜지스터를 오프 상태로 한다.
다음에, 제 1번째 열의 제 1 신호선 S1(1)에 전위 V2, 제 2번째 열의 제 1 신호선 S1(2)에 전위 0V를 인가한다.
결과적으로, 메모리 셀(1,1)의 노드 FG에 전위 V4가 인가되고, 메모리 셀(1,2)의 노드 FG에 0V가 인가된다. 전위 V4는 전위 V2와 같거나 또는 전위 (V3-Vth2)(Vth2는 제 2 트랜지스터의 임계 값)가 전위 V2보다 낮은 경우에는 전위(V3-Vth2) 정도가 된다. 여기서는, 전위 V4는 제 1 트랜지스터의 임계 값보다 낮은 양 전위다. 그리고, 제 1번째 행의 제 2 신호선 S2(1)의 전위를 0V로 설정하여 1번째 행의 제 2 트랜지스터를 오프 상태로 함으로써 기록을 종료한다. 또한, 본 명세서에서 트랜지스터의 임계 값이란 트랜지스터가 온 상태에서 오프 상태로 변화하는 게이트 전극과 소스 전극의 전위차를 가리킨다.
또한, 워드선 WL(1) 및 워드선 WL(2)의 전위는 0V로 설정해 둔다. 또한, 제 1번째 열의 제 1 신호선 S1(1)의 전위를 변화시키기 전에 제 1번째 행의 제 2 신호선 S2(1)를 0V로 설정한다. 기록한 후의 메모리 셀의 임계 값(Vth_mem)은 데이터 0에서는 Vw0이고, 데이터 1에서는 Vw1이고, 메모리 셀의 임계 값의 분포는 도 3b에 도시한 바와 같이 Vw0>Vw1>0이다. 여기서, 메모리 셀의 임계 값이란 제 1 트랜지스터가 온 상태로 변화하는 워드선 WL에 접속되는 단자와 제 1 트랜지스터의 소스 전극의 전위차를 가리킨다.
다음에, 판독에 대하여 설명한다. 1번째 행의 판독 기간에서 제 1번째 행의 워드선 WL(1)에 전위 V5를 인가하고, 제 2번째 행의 워드선 WL(2)에 0V를 인가한다. 전위 V5는 Vw0>V5>Vw1이 되도록 설정한다. 결과적으로, WL(1)에 전위 V5를 인가하면, 제 1번째 행에서 데이터 0가 유지된 메모리 셀의 제 1 트랜지스터는 오프 상태가 되고, 데이터 1이 유지된 메모리 셀의 제 1 트랜지스터는 온 상태가 된다. 또한, Vw0>Vw1>0이므로, WL(2)에 0V를 인가하면, 제 2번째 행에서 데이터 0 또는 데이터 1의 어느 쪽이 유지된 메모리 셀이라도 제 1 트랜지스터는 오프 상태가 된다.
또한, 제 1번째 열의 소스선 SL(1), 제 2번째 열의 소스선 SL(2)에 전위 0V를 인가한다.
결과적으로, 비트선 BL(1)-소스선 SL(1) 사이는 메모리 셀(1,1)의 제 1 트랜지스터가 온 상태이므로 저저항 상태가 되고, 비트선 BL(2)-소스선 SL(2) 사이는 메모리 셀(1,2) 및 메모리 셀(2,2)의 제 1 트랜지스터가 오프 상태이므로 고저항 상태가 된다. 비트선 BL(1), 비트선 BL(2)에 접속되는 판독 회로는 비트선-소스선 사이의 저항 상태의 차이에 의거하여 데이터를 판독할 수 있다.
또한, 제 2 신호선 S2(1) 및 제 2 신호선 S2(2)에는 0V를 인가하여 제 2 트랜지스터를 모두 오프 상태로 해 둔다.
다음에, 제 1 구동 회로(1111)의 판독 회로로서 도 4에 도시한 회로를 사용하는 경우의 출력 전위에 대하여 설명한다. 비트선 BL(1)-소스선 SL(1) 사이는 저저항이기 때문에 클록드 인버터에 저전위가 입력되고, 출력 D(1)은 High가 된다. 비트선 BL(2)-소스선 SL(2) 사이는 고저항이므로 클록드 인버터에 고전위가 입력되고, 출력 D(2)는 Low가 된다.
구체적인 전위에 대하여 예시한다. 예를 들어, 메모리 셀의 임계 값으로서 Vw0을 0.6V 정도로 설정하고, Vw1을 0.2V 정도로 설정한다. 이러한 메모리 셀의 임계 값을 얻기 위해서는, 예를 들어, 제 1 트랜지스터의 임계 값을 0.6V 정도로 설정하고, 데이터 1을 기록할 때의 전위 V4를 0.4V 정도로 설정하면 좋다. 동작 전압은, 예를 들어, Vdd=2V, V2=0. 4V, V3=2V, V5=0.4V로 설정할 수 있다.
이와 같이, 제 1 트랜지스터의 게이트 전극의 전위가 0V와 제 1 트랜지스터의 임계 값 Vth1(Vth1>0) 사이의 값을 갖도록 메모리 셀의 상태를 설정함으로써 0V 이상의 전원 전위만을 사용하여 메모리 셀에 기록하거나 메모리 셀로부터 판독할 수 있게 된다.
도 2에 도시한 반도체 장치에서 판독을 행하는 경우에는, 비선택 행의 메모리 셀을 오프 상태로 할 필요가 있다. 여기서, 메모리 셀의 상태에 따라 제 1 트랜지스터의 게이트 전극의 전위가 제 1 트랜지스터의 임계 값 Vth1보다 높으면 워드선 WL을 0V로 하여도 반드시 모든 메모리 셀을 오프 상태로 할 수 있는 것은 아니기 때문에, 비선택의 워드선 WL을 음 전위로 설정할 필요가 있다.
그러나, 본 발명의 일 형태에 따른 반도체 장치에서는 메모리 셀의 기억 상태에 의하지 않고 제 1 트랜지스터의 게이트 전극의 전위가 제 1 트랜지스터의 임계 값 Vth1보다 낮기 때문에 비선택 행의 워드선 WL을 0V로 함으로써 메모리 셀을 오프 상태로 할 수 있다. 따라서, 메모리 셀에서 음 전위를 생성하는 전원을 설치할 필요가 없으므로, 소비 전력을 삭감하고, 또 반도체 장치를 소형화할 수 있다.
또한, 개시하는 발명의 반도체 장치에 관한 동작 방법이나 동작 전압 등에 대해서는 상술한 구성에 한정되지 않고, 반도체 장치의 동작이 실현되는 형태에서 적절히 변경할 수 있다.
상술한 바와 같이, 본 실시형태에 기재하는 구성이나 방법 등은 다른 실시형태에 기재한 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 개시하는 발명의 일 형태에 따른 반도체 장치의 구성 및 그 제작 방법에 대하여 도 5a 내지 도 9c를 참조하여 설명한다.
<반도체 장치의 단면 구성 및 평면 구성>
도 5a 및 도 5b는 반도체 장치의 구성의 일례이다. 도 5a에 반도체 장치의 단면을 도시하고, 도 5b에 반도체 장치의 평면을 도시한다. 여기서, 도 5a는 도 5b의 A1-A2선 및 B1-B2선에서 절단된 단면에 상당한다. 도 5a 및 도 5b에 도시된 반도체 장치는 하부에 제 1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(162)를 갖는 것이다. 여기서, 제 1 반도체 재료와 제 2 반도체 재료는 상이한 재료인 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 외의 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성 때문에 장시간 전하를 유지할 수 있다.
본 실시형태에서는 정보를 유지하기 위하여 산화물 반도체와 같이 오프 전류를 충분히 저감할 수 있는 반도체 재료를 트랜지스터(162)에 사용한다. 그러나, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등 반도체 장치의 구체적인 구성을 여기에 기재한 것에 한정할 필요는 없다.
도 5a 및 도 5b에 있어서의 트랜지스터(160)는 반도체 재료(예를 들어, 실리콘 등)를 함유한 기판(100)에 형성된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우도록 형성된 불순물 영역(120)과, 불순물 영역(120)과 접촉되는 금속 화합물 영역(124)과, 채널 형성 영역(116) 위에 형성된 게이트 절연층(108)과, 게이트 절연층(108) 위에 형성된 게이트 전극(110)을 갖는다. 채널 형성 영역(116)에는 트랜지스터(160)의 임계 값 전압이 양이 되도록 도전성을 부여하는 불순물 원소가 첨가되어 있다. 또한, 도면에 소스 전극이나 드레인 전극을 명시적으로 도시하지 않는 경우가 있지만, 편의상 이러한 상태를 포함하여 트랜지스터라고 부를 경우가 있다. 또한, 이 경우에는 트랜지스터의 접속 관계를 설명하기 위하여 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현할 경우가 있다. 즉, 본 명세서에서 소스 전극이라고 기재한 경우에는 소스 영역이 포함될 수 있다.
또한, 기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 형성되고, 트랜지스터(160)를 덮도록 절연층(128) 및 절연층(130)이 형성된다. 또한, 고집적화를 실현하기 위해서는 도 5a 및 도 5b에 도시한 바와 같이, 트랜지스터(160)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중요시하는 경우에는 게이트 전극(110)의 측면에 사이드 월 절연층을 형성하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(120)을 형성하여도 좋다.
도 5a 및 도 5b에 도시된 트랜지스터(162)는 절연층(130) 위에 형성된 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b)과, 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b)과 전기적으로 접속된 산화물 반도체층(144)과, 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b), 산화물 반도체층(144)을 덮는 게이트 절연층(146)과, 게이트 절연층(146) 위에 산화물 반도체층(144)과 중첩되도록 형성된 게이트 전극(148a)과, 소스 전극 또는 드레인 전극(142a)과 산화물 반도체층(144) 사이에 형성되고 게이트 전극(148a)과 부분적으로 중첩되는 영역의 절연층(143a)과, 소스 전극 또는 드레인 전극(142b)과 산화물 반도체층(144) 사이에 형성되고 게이트 전극(148a)과 부분적으로 중첩되는 영역의 절연층(143b)을 갖는다. 또한, 소스 전극 또는 드레인 전극과 게이트 전극 사이의 용량을 저감하기 위해서는 절연층(143a) 및 절연층(143b)을 형성하는 것이 바람직하지만, 절연층(143a) 및 절연층(143b)을 형성하지 않는 구성으로 할 수도 있다.
여기서, 산화물 반도체층(144)은 수소 등의 불순물이 충분히 제거됨으로써 또는 충분히 산소가 공급됨으로써 고순도화된 것이 바람직하다. 구체적으로는, 예를 들어, 산화물 반도체층(144)의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체층(144) 중의 수소 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화되고, 충분히 산소가 공급됨으로써 산소 결핍에 기인한 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층(144)에서는 캐리어 농도가 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1.45×1010/cm3 미만이다. 예를 들어, 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1μm)당의 값)는 100zA(1zA(zeptoampere)는 1×10-21A) 이하, 바람직하게는 10zA 이하다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써 극히 뛰어난 오프 전류 특성을 갖는 트랜지스터(162)를 얻을 수 있다.
또한, 도 5a 및 도 5b의 트랜지스터(162)에서는 미세화에 기인하여 소자 사이에 생기는 누설 전류를 억제하기 위하여 섬 형상으로 가공된 산화물 반도체층(144)을 사용하지만, 섬 형상으로 가공되지 않는 구성을 채용하여도 좋다. 산화물 반도체층을 섬 형상으로 가공하지 않는 경우에는 가공할 때 산화물 반도체층(144)이 에칭으로 인하여 오염되는 것을 방지할 수 있다.
도 5a 및 도 5b에서의 커패시터(164)는 소스 전극 또는 드레인 전극(142a), 산화물 반도체층(144), 게이트 절연층(146), 및 전극(148b)으로 구성된다. 즉, 소스 전극 또는 드레인 전극(142a)은 커패시터(164)의 한쪽의 전극으로서 기능하고, 전극(148b)은 커패시터(164)의 다른 쪽의 전극으로서 기능한다.
또한, 도 5a 및 도 5b의 커패시터(164)에서는 산화물 반도체층(144)과 게이트 절연층(146)을 적층시킴으로써 소스 전극 또는 드레인 전극(142a)과 전극(148b) 사이의 절연성을 충분히 확보할 수 있다. 용량을 증가시키기 위하여 커패시터(164)는 산화물 반도체층(144)을 포함하지 않아도 좋다. 또한, 절연층(143a)을 커패시터(164)의 유전체층으로서 사용하여도 좋다. 또한, 용량이 불필요한 경우에는 커패시터(164)를 형성하지 않는 구성으로 할 수도 있다.
또한, 트랜지스터(162) 및 커패시터(164)에서 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b)의 단부는 테이퍼 형상인 것이 바람직하다. 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b)의 단부를 테이퍼 형상으로 함으로써 산화물 반도체층(144)의 피복성을 향상시켜 단절이나 단선을 방지할 수 있기 때문이다. 여기서, 테이퍼 각은, 예를 들어, 30° 이상 60° 이하다. 또한, 테이퍼 각이란 테이퍼 형상을 갖는 층(예를 들어, 소스 전극 또는 드레인 전극(142a))을 그 단면(기판의 표면과 직교하는 면)에 수직 방향에서 관찰했을 때 상기 층의 측면과 바닥면이 이루는 경사각을 가리킨다.
본 실시형태에서는 트랜지스터(162) 및 커패시터(164)가 트랜지스터(160)와 중첩되도록 형성된다. 이와 같은 평면 레이아웃을 채용함으로써 고집적화가 가능하다. 예를 들어, 최소 가공 치수를 F로 하여 메모리 셀이 차지하는 면적을 15F2 내지 25F2로 할 수 있다.
트랜지스터(162) 및 커패시터(164) 위에 절연층(150)이 형성되고, 절연층(150) 위에 절연층(152)이 형성된다. 그리고, 게이트 절연층(146), 절연층(150), 절연층(152) 등에 형성된 개구에 전극(154)이 형성되고, 절연층(152) 위에 전극(154)과 접속되는 배선(156)이 형성된다. 또한, 도 5a 및 도 5b에서는 전극(154)을 사용하여 소스 전극 또는 드레인 전극(142b)과 배선(156)을 접속하지만, 개시하는 발명은 이것에 한정되지 않는다. 예를 들어, 소스 전극 또는 드레인 전극(142b)을 직접 금속 화합물 영역(124)에 접촉시켜도 좋다. 또는, 배선(156)을 직접 소스 전극 또는 드레인 전극(142b)에 접촉시켜도 좋다.
<반도체 장치의 제작 방법>
다음에, 상기 반도체 장치의 제작 방법의 일례에 대하여 설명한다. 이하에서는, 우선 하부 트랜지스터(160)의 제작 방법에 대하여 도 6a 내지 도 7c를 참조하여 설명하고, 그 후 상부 트랜지스터(162) 및 커패시터(164)의 제작 방법에 대하여 도 8a 내지 도 9c를 참조하여 설명한다.
<하부 트랜지스터의 제작 방법>
우선, 반도체 재료를 함유한 기판(100)을 준비한다(도 6a 참조). 반도체 재료를 함유한 기판(100)으로서는, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 여기서는, 반도체 재료를 함유한 기판(100)으로서, 단결정 실리콘 기판을 사용하는 경우의 일례를 설명한다. 또한, 일반적으로 SOI 기판은 절연 표면 위에 실리콘층이 형성된 구성의 기판을 가리키지만, 본 명세서 등에서는 절연 표면 위에 실리콘 외의 재료로 이루어진 반도체층이 형성된 구성의 기판도 포함하는 개념으로서 사용한다. 즉, SOI 기판이 갖는 반도체층은 실리콘층에 한정되지 않는다. 또한, SOI 기판에는 유리 기판 등의 절연 기판 위에 절연층을 사이에 두고 반도체층이 형성된 구성의 기판이 포함되는 것으로 한다.
반도체 재료를 함유한 기판(100)으로서 특히 실리콘 등의 단결정 반도체 기판을 사용하는 경우에는 반도체 장치의 판독 동작을 고속화할 수 있으므로 바람직하다.
우선, 판독용 트랜지스터의 임계 값 전압을 제어하기 위하여 적어도 이후 트랜지스터(160)의 채널 형성 영역(116)이 되는 영역에 불순물 원소를 첨가한다. 여기서는, 트랜지스터(160)의 임계 값 전압이 양이 되도록 도전성을 부여하는 불순물 원소를 첨가한다. 예를 들어, n채널형 트랜지스터의 형성 영역에 붕소, 알루미늄, 갈륨 등의 p형 불순물을 첨가하고, p채널형 트랜지스터의 형성 영역에 인, 비소 등의 n형 불순물을 첨가한다. 상술한 불순물을 첨가할 때 도즈량을 1×1016atoms/cm3 이상 1×1018atoms/cm3 이하 정도로 함으로써 트랜지스터(160)의 임계 값을 양으로 할 수 있다.
다음에, 기판(100) 위에 소자 분리 절연층을 형성하기 위한 마스크가 되는 보호층(102)를 형성한다(도 6a 참조). 보호층(102)으로서는, 예를 들어, 산화실리콘이나 질화실리콘, 산화질화실리콘 등을 재료로 하는 절연층을 사용할 수 있다. 또한, 트랜지스터의 임계 값 전압을 제어하기 위한 불순물 원소의 첨가는 보호층(102)을 형성한 후에 행할 수도 있다. 또한, 불순물 원소를 첨가한 후에는 가열 처리를 행하여 불순물 원소를 활성화하거나 또는 불순물 원소를 첨가할 때 생기는 결함 등을 개선하는 것이 바람직하다.
다음에, 상기 보호층(102)을 마스크로서 사용하여 에칭하여 보호층(102)으로 덮이지 않는 영역(노출된 영역)의 기판(100)의 일부분을 제거한다. 이로써 다른 반도체 영역과 분리된 반도체 영역(104)이 형성된다(도 6b 참조). 상기 에칭에는 드라이 에칭을 사용하는 것이 바람직하지만, 웨트 에칭을 사용하여도 좋다. 에칭 가스나 에칭액은 피에칭 재료에 따라 적절히 선택할 수 있다.
다음에, 반도체 영역(104)을 덮도록 절연층을 형성하고, 반도체 영역(104)에 중첩되는 영역의 절연층을 선택적으로 제거함으로써 소자 분리 절연층(106)을 형성한다(도 6c 참조). 상기 절연층은 산화실리콘이나 질화실리콘, 산화질화실리콘 등을 사용하여 형성된다. 절연층의 제거 방법으로서는, CMP(화학적 기계적 연마) 등의 연마 처리나 에칭 처리 등이 있지만, 그 어느 방법을 상용하여도 좋다. 또한, 반도체 영역(104)을 형성한 후, 또는 소자 분리 절연층(106)을 형성한 후에 상기 보호층(102)을 제거한다.
다음에, 반도체 영역(104) 표면에 절연층을 형성하고, 상기 절연층 위에 도전 재료를 함유한 층을 형성한다.
상기 절연층은 이후 게이트 절연층이 되는 것이고, 예를 들어, 반도체 영역(104) 표면을 가열 처리(열 산화 처리나 열 질화 처리 등)함으로써 형성할 수 있다. 가열 처리 대신에 고밀도 플라즈마 처리를 적용하여도 좋다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, Xe 등의 희 가스, 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행할 수 있다. CVD법이나 스퍼터링법 등을 사용하여 절연층을 형성하여도 좋다. 상기 절연층은 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 포함하는 단층 구조 또는 적층 구조로 형성하는 것이 바람직하다. 또한, 절연층의 두께는, 예를 들어, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
도전 재료를 함유한 층은 알루미늄, 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여 도전 재료를 함유한 층을 형성하여도 좋다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 사용할 수 있다. 또한, 본 실시형태에서는 도전 재료를 함유한 층을 금속 재료를 사용하여 형성하는 경우의 일례에 대하여 설명한다.
그 후, 절연층 및 도전 재료를 함유한 층을 선택적으로 에칭하여 게이트 절연층(108), 게이트 전극(110)을 형성한다(도 6c 참조).
다음에, 반도체 영역(104)에 인(P)이나 비소(As) 등을 첨가하여 채널 형성 영역(116) 및 불순물 영역(120)을 형성한다(도 6d 참조). 또한, 여기서는 n형 트랜지스터를 형성하기 위하여 인이나 비소를 첨가하지만, p형 트랜지스터를 형성하는 경우에는 붕소(B)나 알루미늄(Al) 등의 불순물 원소를 첨가하면 좋다. 여기서, 첨가하는 불순물의 농도는 적절히 설정할 수 있지만, 반도체 소자가 고도로 미세화되는 경우에는 그 농도를 높게 하는 것이 바람직하다.
또한, 게이트 전극(110)의 주위에 사이드 월 절연층을 형성하여 불순물 원소가 상이한 농도로 첨가된 불순물 영역을 형성하여도 좋다.
다음에, 게이트 전극(110), 불순물 영역(120) 등을 덮도록 금속층(122)을 형성한다(도 7a 참조). 상기 금속층(122)은 진공 증착법이나 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 사용하여 형성할 수 있다. 금속층(122)은 반도체 영역(104)을 구성하는 반도체 재료와 반응함으로써 저저항의 금속 화합물이 되는 금속 재료를 사용하여 형성하는 것이 바람직하다. 이러한 금속 재료로서는, 예를 들어, 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다.
다음에, 가열 처리하여 상기 금속층(122)과 반도체 재료를 반응시킨다. 이로써, 불순물 영역(120)과 접촉되는 금속 화합물 영역(124)이 형성된다(도 7a 참조). 또한, 게이트 전극(110)으로서 다결정 실리콘 등을 사용하는 경우에는 게이트 전극(110)의 금속층(122)과 접촉되는 부분에도 금속 화합물 영역이 형성된다.
상기 가열 처리로서는, 예를 들어, 플래시 램프를 조사하는 가열 처리를 채용할 수 있다. 그 외 가열 처리 방법을 사용하여도 좋지만, 금속 화합물의 형성에 따른 화학 반응의 제어성을 향상시키기 위해서는 극히 짧은 시간 동안 가열 처리를 실현할 수 있는 방법을 사용하는 것이 바람직하다. 또한, 상기 금속 화합물 영역은 금속 재료와 반도체 재료가 반응함으로써 형성되는 것이고, 충분히 도전성이 높여진 영역이다. 상기 금속 화합물 영역을 형성함으로써 전기 저항을 충분히 저감하고, 소자 특성을 향상시킬 수 있다. 또한, 금속 화합물 영역(124)을 형성한 후에 금속층(122)을 제거한다.
다음에, 상술한 공정에 의하여 형성된 각 구성을 덮도록 절연층(128), 절연층(130)을 형성한다(도 7b 참조). 절연층(128)이나 절연층(130)은 산화실리콘, 산화질화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 함유한 재료를 사용하여 형성할 수 있다. 특히, 절연층(128)이나 절연층(130)에 유전율이 낮은(low-k) 재료를 사용함으로써 각종 전극이나 배선이 중첩되는 것에 기인하는 용량을 충분히 저감할 수 있으므로 바람직하다. 또한, 절연층(128)이나 절연층(130)에는 이들 재료를 사용한 다공성 절연층을 적용하여도 좋다. 다공성 절연층에서는 밀도가 높은 절연층과 비교하여 유전율이 낮으므로 전극이나 배선에 기인하는 용량을 더 저감할 수 있다. 또한, 절연층(128)이나 절연층(130)은 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성할 수도 있다. 또한, 여기서는 절연층(128)과 절연층(130)의 적층 구조를 사용하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 단층 구조를 사용하여도 좋고, 3층 이상의 적층 구조를 사용하여도 좋다.
상술한 공정에 의하여, 반도체 재료를 함유한 기판(100)을 사용한 트랜지스터(160)가 형성된다(도 7b 참조). 이러한 트랜지스터(160)는 고속 동작이 가능한 특징을 갖는다. 따라서, 상기 트랜지스터를 판독용 트랜지스터로서 사용함으로써 정보를 고속으로 판독할 수 있다.
또한, 트랜지스터(160)의 채널 형성 영역(116)에는 임계 값 전압이 양이 되도록 도전성을 부여하는 불순물 원소가 첨가된다. 따라서, 상기 트랜지스터를 판독용 트랜지스터로서 사용함으로써 메모리 셀에서 판독시에 사용하는 음 전위를 생성하는 전원을 설치할 필요가 없으므로 소비 전력을 사감하고, 또 반도체 장치를 소형화할 수 있다. 또한, 판독시에 음 전위를 사용하는 경우와 비교하여 고속으로 동작시킬 수 있다. 또한, 임계 값 전압의 제어 방법은 임계 값 전압을 양으로 제어할 수 있는 한 채널 형성 영역에 불순물 원소를 첨가하는 방법에 한정되지 않는다.
그 후, 트랜지스터(162) 및 커패시터(164)를 형성하기 전의 처리로서 절연층(128)이나 절연층(130)에 CMP 처리함으로써 게이트 전극(110) 상면을 노출시킨다(도 7c 참조). 게이트 전극(110) 상면을 노출시키는 처리로서는, CMP 처리 외 에칭 처리 등을 적용할 수도 있지만, 트랜지스터(162)의 특성을 향상시키기 위하여 절연층(128)이나 절연층(130) 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
또한, 상기 각 공정 전후에 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 더 포함하여도 좋다. 예를 들어, 배선의 구조로서, 절연층 및 도전층의 적층 구조로 이루어진 다층 배선 구조를 채용하여 고도로 집적화된 반도체 장치를 실현할 수도 있다.
<상부 트랜지스터의 제작 방법>
다음에, 게이트 전극(110), 절연층(128), 절연층(130) 등 위에 도전층을 형성하고, 상기 도전층을 선택적으로 에칭하여 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b)을 형성한다(도 8a 참조).
도전층은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소나 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 것 또는 이들을 복수 조합한 재료를 사용하여도 좋다.
도전층은 단층 구조를 사용하여도 좋고 2층 이상의 적층 구조를 사용하여도 좋다. 예를 들어, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을 티타늄막이나 질화티타늄막의 단층 구조로 형성하는 경우에는 테이퍼 형상을 갖는 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b)으로 가공하기 용이한 장점이 있다.
또한, 도전층은 도전성 금속 산화물을 사용하여 형성하여도 좋다. 도전성 금속 산화물로서는 산하인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐-산화주석 합금(In2O3-SnO2, ITO라고 약기하는 경우가 있음), 산화인듐-산화아연 합금(In2O3-ZnO), 또는 이들 금속 산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다.
도전층은 형성되는 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b)의 단부가 테이퍼 형상이 되도록 에칭되는 것이 바람직하다. 여기서, 테이퍼 각은, 예를 들어, 30° 이상 60° 이하인 것이 바람직하다. 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b)의 단부를 테이퍼 형상이 되도록 에칭함으로써 이후 형성되는 게이트 절연층(146)의 피복성을 향상하고 단절을 방지할 수 있다.
상부 트랜지스터의 채널 길이(L)는 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b) 하단부의 간격에 따라 결정된다. 또한, 채널 길이(L)가 25nm 미만의 트랜지스터를 형성하는 경우에는, 수nm 내지 수십nm며 파장이 짧은 초자외선(Extreme Ultraviolet)을 사용하여 마스크를 형성하기 위한 노광을 행하는 것이 바람직하다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 이후 형성되는 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm(1μm) 이하로 할 수도 있고, 회로의 동작 속도를 높일 수 있다. 또한, 미세화함으로써 반도체 장치의 소비 전력을 저감할 수도 있다.
또한, 절연층(128)이나 절연층(130) 위에는 하지로서 기능하는 절연층을 형성하여도 좋다. 상기 절연층은 PVD법이나 CVD법 등을 사용하여 형성할 수 있다.
다음에, 소스 전극 또는 드레인 전극(142a) 위에 절연층(143a)을 형성하고, 소스 전극 또는 드레인 전극(142b) 위에 절연층(143b)을 형성한다(도 8b 참조). 절연층(143a) 및 절연층(143b)은 소스 전극 또는 드레인 전극(142a)이나 소스 전극 또는 드레인 전극(142b)을 덮는 절연층을 형성한 후, 상기 절연층을 선택적으로 에칭함으로써 형성할 수 있다. 또한, 절연층(143a) 및 절연층(143b)은 이후 형성되는 게이트 전극의 일부분과 중첩되도록 형성한다. 이러한 절연층을 형성함으로써 게이트 전극과 소스전극 또는 드레인 전극 사이의 용량을 저감할 수 있다.
절연층(143a)이나 절연층(143b)은 산화실리콘, 산화질화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 함유한 재료를 사용하여 형성할 수 있다. 특히, 절연층(143a)이나 절연층(143b)에 유전율이 낮은(low-k) 재료를 사용함으로써 게이트 전극과 소스 전극 또는 드레인 전극 사이의 용량을 충분히 저감할 수 있으므로 바람직하다. 또한, 절연층(143a)이나 절연층(143b)에는 이들 재료를 사용한 다공성 절연층을 적용하여도 좋다. 다공성 절연층에서는 밀도가 높은 절연층과 비교하여 유전율이 낮기 때문에 게이트 전극과 소스 전극 또는 드레인 전극 사이의 용량을 더 저감할 수 있다.
또한, 게이트 전극과 소스 전극 또는 드레인 전극 사이의 용량을 저감시키는 관점에서는 절연층(143a) 및 절연층(143b)을 형성하는 것이 바람직하지만, 상기 절연층을 형성하지 않는 구성으로 할 수도 있다.
다음에, 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b)을 덮도록 산화물 반도체층을 형성한 후, 상기 산화물 반도체층을 선택적으로 에칭하여 산화물 반도체층(144)을 형성한다(도 8c 참조).
산화물 반도체층은 4원계 금속 산화물인 In-Sn-Ga-Zn-O계나, 3원계 금속 산화물인 In-Ga-Zn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계나, 2원계 금속 산화물인 In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, Zn-Mg-O계, Sn-Mg-O계, In-Mg-O계나, 1원계 금속 산화물인 In-O계, Sn-O계, Zn-O계 등을 사용하여 형성할 수 있다.
그 중에서도 In-Ga-Zn-O계 산화물 반도체 재료는 무전계 상태에서 저항이 충분히 높고 오프 전류를 충분히 작게 할 수 있고, 또한, 전계 효과 이동도도 높으므로 반도체 장치에 사용하는 반도체 재료로서는 바람직하다.
In-Ga-Zn-O계 산화물 반도체 재료의 예로서는, InGaO3(ZnO)m(m>0)로 표기되는 것이 있다. 또한, Ga 대신에 M을 사용하여 InMO3(ZnO)m(m>0)로 표기되는 산화물 반도체 재료가 있다. 여기서, M은 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서는, Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등을 적용할 수 있다. 또한, 상술한 조성은 결정 구조에서 도출되는 것이고, 어디까지나 일례에 불과한 것을 부기한다.
산화물 반도체층을 스퍼터링법으로 제작하기 위한 타깃으로서는 In:Ga:Zn=1:x:y(x는 0 이상, y는 0.5 이상 5 이하)의 조성비를 갖는 것을 사용하는 것이 바람직하다. 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[몰(mol)수비]의 조성비를 갖는 금속 산화물 타깃 등을 사용할 수 있다. 또한, In2O3:Ga2O3:ZnO=1:1:1[몰수비]의 조성비를 갖는 금속 산화물 타깃이나, In2O3:Ga2O3:ZnO=1:1:4[몰수비]의 조성비를 갖는 금속 산화물 타깃이나, In2O3:Ga2O3:ZnO=1:0:2[몰수비]의 조성비를 갖는 금속 산화물 타깃을 사용할 수도 있다.
본 실시형태에서는 비정질 구조의 산화물 반도체층을 In-Ga-Zn-O계의 금속 산화물 타깃을 사용하는 스퍼터링법에 의하여 형성한다.
금속 산화물 타깃 중의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더 바람직하게는 99.9% 이상이다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써 치밀한 구조의 산화물 반도체층을 형성할 수 있다.
산화물 반도체층을 형성하는 분위기는 희 가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희 가스(대표적으로는 아르곤)와 산소의 혼합 분위기가 바람직하다. 구체적으로는, 예를 들어, 수소, 물, 수산기, 수산화물 등의 불순물이 농도 1ppm 이하(바람직하게는 농도 10ppb 이하)까지 제거된 고순도 가스 분위기를 사용하는 것이 바람직하다.
산화물 반도체층을 형성할 때는, 예를 들어, 감압 상태로 유지된 처리실 내에 피처리물을 유지하면서 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상 400℃ 이하가 되도록 피처리물을 가열한다. 또는, 산화물 반도체층을 형성할 때의 피처리물의 온도는 실온(25℃±10℃)로 하여도 좋다. 그리고, 처리실 내의 수분을 제거하면서 수소나 물 등이 제거된 스퍼터링 가스를 도입함으로써 상기 타깃을 사용하여 산화물 반도체층을 형성한다. 피처리물을 가열하면서 산화물 반도체층을 형성함으로써 산화물 반도체층에 포함되는 불순물을 저감할 수 있다. 또한, 스퍼터링으로 인한 손상을 경감할 수 있다. 처리실 내의 수분을 제거하기 위해서는 흡착형 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션(Titanium Sublimation) 펌프 등을 사용할 수 있다. 또한, 터보 펌프에 콜드 트랩을 구비한 것을 사용하여도 좋다. 크라이오 펌프 등을 사용하여 배기함으로써 처리실에서 수소나 물 등을 제거할 수 있으므로 산화물 반도체층 중의 불순물 농도를 저감할 수 있다.
산화물 반도체층의 형성 조건으로서는, 예를 들어, 피처리물과 타깃 사이의 거리가 170mm, 압력이 0.4Pa, 직류(DC) 전력이 0.5kW, 분위기가 산소(산소 100%) 분위기, 또는 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기 등의 조건을 적용할 수 있다. 또한, 펄스 직류(DC) 전원을 사용하면, 성막시에 발생하는 분말 상태 물질(파티클, 먼지라고도 함)을 저감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체층의 두께는 1nm 이상 50nm 이하, 바람직하게는 1nm 이상 30nm 이하, 더 바람직하게는 1nm 이상 10nm 이하로 한다. 이러한 두께의 산화물 반도체층을 사용함으로써 미세화에 수반되는 단 채널 효과(short channel effect)를 억제할 수 있다. 다만, 적용하는 산화물 반도체 재료나 반도체 장치의 용도 등에 따라 적절한 두께는 달라지므로 그 두께는 사용하는 재료나 용도에 따라 선택할 수도 있다.
또한, 산화물 반도체층을 스퍼터링법에 의하여 형성하기 전에 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행하여 산화물 반도체층이 형성되는 표면(예를 들어, 절연층(130) 표면)의 부착물을 제거하는 것이 바람직하다. 여기서, 역 스퍼터링이란 스퍼터링 타깃에 이온을 충돌시키는 보통 스퍼터링과 달리 처리 표면에 이온을 충돌시킴으로써 그 표면을 개질하는 방법을 가리킨다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기하에서 처리 표면 측에 고주파 전압을 인가하여 피처리물 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등에 의한 분위기를 적용하여도 좋다.
그 후, 산화물 반도체층에 가열 처리(제 1 가열 처리)를 행하는 것이 바람직하다. 이 제 1 가열 처리에 의하여 산화물 반도체층 중의 과잉 수소(물이나 수산기를 포함함)를 제거함으로써, 산화물 반도체층의 구조를 가지런하게 하고, 에너지 갭 중의 결함 준위를 저감할 수 있다. 제 1 가열 처리의 온도는, 예를 들어, 300℃ 이상 550℃ 미만, 또는 400℃ 이상 500℃ 이하로 한다. 또한, 이 가열 처리를 트랜지스터(160)의 채널 형성 영역(116)에 첨가한 불순물의 활성화 등을 목적으로 하는 가열 처리와 겸할 수도 있다.
가열 처리는, 예를 들어, 저항 발열체 등을 사용한 전기로에 피처리물을 도입하여 질소 분위기하, 450℃, 1시간의 조건으로 행할 수 있다. 가열 처리하는 동안에 산화물 반도체층은 대기에 노출시키지 않고, 물이나 수소의 혼입이 생기지 않도록 한다.
가열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발해지는 빛(전자파)의 복사에 의하여 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희 가스 또는 질소와 같이, 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 제 1 가열 처리로서, 가열된 불활성 가스 분위기 중에 피처리물을 투입하여 몇 분 동안 가열한 후, 상기 불활성 가스 분위기에서 피처리물을 꺼내는 GRTA 처리를 행하여도 좋다. GRTA 처리를 사용하면 단시간에 고온 가열 처리할 수 있다. 또한, 피처리물의 내열 온도를 넘는 온도 조건이라도 적용할 수 있다. 또한, 처리 중에 불활성 가스를 산소를 함유한 가스에 바꾸어도 좋다. 산소를 함유한 분위기에서 제 1 가열 처리를 행함으로써 산소 결손에 기인한 에너지 갭 중의 결함 준위를 저감할 수 있기 때문이다.
또한, 불활성 가스 분위기는 질소 또는 희 가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 함유되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 가열 처리 장치에 도입하는 질소나 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
어쨌든 제 1 가열 처리에 의하여 불순물을 저감하여 i형(진성 반도체) 또는 i형에 매우 가까운 산화물 반도체층을 형성함으로써 극히 뛰어난 특성을 갖는 트랜지스터를 실현할 수 있다.
그런데, 상술한 가열 처리(제 1 가열 처리)에는 수소나 물 등을 제거하는 효과가 있으므로, 상기 가열 처리를 탈수화 처리나 탈수소화 처리 등이라고 부를 수도 있다. 상기 탈수화 처리나 탈수소화 처리는 산화물 반도체층을 형성한 후, 게이트 절연층을 형성한 후, 게이트 전극을 형성한 후 등의 타이밍에서 행할 수도 있다. 또한, 이러한 탈수화 처리, 탈수소화 처리는 한번에 한정되지 않고 복수 횟수 행하여도 좋다.
산화물 반도체층의 에칭은 상기 가열 처리를 행하기 전 또는 상기 가열 처리를 행한 후의 어느 쪽에 행하여도 좋다. 또한, 소자 미세화의 관점에서 드라이 에칭을 사용하는 것이 바람직하지만, 웨트 에칭을 사용하여도 좋다. 에칭 가스나 에칭액은 피에칭 재료에 맞추어 적절히 선택할 수 있다. 또한, 소자에서 누설 전류 등이 문제가 되지 않는 경우에는 산화물 반도체층을 섬 형상으로 가공하지 않고 사용하여도 좋다.
다음에, 산화물 반도체층(144)과 접촉되는 게이트 절연층(146)을 형성하고, 그 후, 게이트 절연층(146) 위에서 산화물 반도체층(144)과 중첩되는 영역에 게이트 전극(148a)을 형성하고, 소스 전극 또는 드레인 전극(142a)과 중첩되는 영역에 전극(148b)을 형성한다(도 8d 참조).
게이트 절연층(146)은 CVD법이나 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, 게이트 절연층(146)은 산화실리콘, 질화실리콘, 산화질화실리콘, 산화알루미늄, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 포함하도록 형성하는 것이 바람직하다. 게이트 절연층(146)은 단층 구조와 적층 구조의 어느 쪽이라도 좋다. 또한, 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위하여 얇게 하는 것이 바람직하다. 예를 들어, 산화실리콘을 사용하는 경우에는, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
상술한 바와 같이, 게이트 절연층을 얇게 하면 터널 효과 등에 기인하는 게이트 누설이 문제가 된다. 게이트 누설 문제를 해소하기 위해서는 게이트 절연층(146)에 산화하프늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등의 고유전율(high-k) 재료를 사용하면 좋다. high-k 재료를 게이트 절연층(146)에 사용함으로써 전기적 특성을 확보하면서 게이트 누설을 억제하기 위하여 막 두께를 크게 할 수 있다. 또한, high-k 재료를 함유한 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질산화실리콘, 산화알루미늄 등 중 어느 것을 함유한 막의 적층 구조를 채용하여도 좋다.
게이트 절연층(146)을 형성한 후에는 불활성 가스 분위기하 또는 산소 분위기하에서 제 2 가열 처리를 행하여도 좋다. 가열 처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행하면 좋다. 제 2 가열 처리를 행함으로써 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또한, 게이트 절연층(146)이 산소를 함유한 경우에는, 산화물 반도체층(144)에 산소를 공급하고 상기 산화물 반도체층(144)의 산소 결손을 보전함으로써 i형(진성 반도체) 또는 i형에 매우 가까운 산화물 반도체층을 형성할 수도 있다.
또한, 본 실시형태에서는 게이트 절연층(146)을 형성한 후에 제 2 가열 처리를 행하지만, 제 2 가열 처리의 타이밍은 이것에 한정되지 않는다. 예를 들어, 게이트 전극을 형성한 후에 제 2 가열 처리를 행하여도 좋다. 또한, 제 1 가열 처리에 이어서 제 2 가열 처리를 행하여도 좋고, 제 1 가열 처리가 제 2 가열 처리를 겸하도 좋고, 제 2 가열 처리가 제 1 가열 처리를 겸하도 좋다.
상술한 바와 같이, 제 1 가열 처리와 제 2 가열 처리의 적어도 한쪽을 적용함으로써 산화물 반도체층(144)을 그 주성분 외의 불순물이 가능한 한 함유되지 않도록 고순도화할 수 있다.
게이트 전극(148a) 및 전극(148b)은 게이트 절연층(146) 위에 도전층을 형성한 후 상기 도전층을 선택적으로 에칭함으로써 형성할 수 있다. 게이트 전극(148a) 및 전극(148b)이 되는 도전층은 스퍼터링법을 비롯한 PVD법이나 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 상세한 내용은 소스 전극 또는 드레인 전극(142a) 등의 경우와 마찬가지고, 이들 기재를 참작할 수 있다.
다음에, 게이트 절연층(146), 게이트 전극(148a), 및 전극(148b) 위에 절연층(150) 및 절연층(152)을 형성한다(도 9a 참조). 절연층(150) 및 절연층(152)은 PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다.
또한, 절연층(150)이나 절연층(152)에 유전율이 낮은 재료나 유전율이 낮은 구조(다공성 구조 등)를 사용하는 것이 바람직하다. 절연층(150)이나 절연층(152)의 유전율을 낮게 함으로써 배선이나 전극 등 사이에 생기는 용량을 저감하고, 동작의 고속화를 도모할 수 있기 때문이다.
또한, 본 실시형태에서는 절연층(150)과 절연층(152)의 적층 구조를 사용하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 단층을 사용하여도 좋고, 3층 이상의 적층 구조를 사용하여도 좋다. 또한, 절연층을 형성하지 않는 구성을 채용할 수도 있다.
또한, 상기 절연층(152)은 그 표면이 평탄하게 되도록 형성하는 것이 바람직하다. 표면이 평탄하게 되도록 절연층(152)을 형성함으로써 반도체 장치를 미세화한 경우 등에서도 절연층(152) 위에 전극이나 배선 등을 적합하게 형성할 수 있기 때문이다. 또한, 절연층(152)은 CMP(화학적 기계적 연마) 등의 방법을 사용하여 평탄화할 수 있다.
다음에, 게이트 절연층(146), 절연층(150), 절연층(152)에 소스 전극 또는 드레인 전극(142b)까지 도달되는 개구를 형성한다(도 9b 참조). 상기 개구는 마스크 등을 사용하여 선택적으로 에칭함으로써 형성된다.
그 후, 상기 개구에 전극(154)을 형성하고, 절연층(152) 위에 전극(154)과 접촉되는 배선(156)을 형성한다(도 9c 참조).
전극(154)은, 예를 들어, 개구를 포함한 영역에 PVD법이나 CVD법 등을 사용하여 도전층을 형성한 후, 에칭 처리나 CMP 등의 방법을 사용하여 상기 도전층의 일부분을 제거함으로써 형성할 수 있다.
더 구체적으로는, 예를 들어, 개구를 포함하는 영역에 PVD법을 사용하여 티타늄막을 얇게 형성하고, CVD법을 사용하여 질화티타늄막을 얇게 형성한 후에, 개구를 메우도록 텅스텐막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법을 사용하여 형성되는 티타늄막은 피형성면의 산화막(자연 산화막 등)을 환원하여 하부 전극 등(여기서는, 소스 전극 또는 드레인 전극(142b))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 그 후에 형성되는 질화티타늄막은 도전성 재료의 확산을 억제하는 배리어 기능을 갖는다. 또한, 티타늄이나 질화티타늄 등을 사용하여 형성된 배리어막을 형성한 후에 도금법에 의하여 구리막을 형성하여도 좋다.
또한, 전극(154)을 형성할 때는 그 표면이 평탄하게 되도록 가공하는 것이 바람직하다. 예를 들어, 개구를 포함하는 영역에 티타늄막이나 질화티타늄막을 얇게 형성한 후에 개구를 메우도록 텅스텐막을 형성하는 경우에는 그 후의 CMP 처리에 의하여 불필요한 텅스텐, 티타늄, 질화티타늄 등을 제거함과 함께 그 표면의 평탄성을 향상시킬 수 있다. 이와 같이, 전극(154)을 포함하는 표면을 평탄화함으로써 이후의 공정에서 양호한 전극, 배선, 절연층, 반도체층 등을 형성할 수 있다.
배선(156)은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 도전층을 형성한 후, 상기 도전층을 패터닝함으로써 형성된다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 것 또는 이들을 복수 조합한 재료를 사용하여도 좋다. 상세한 내용은 소스 전극 또는 드레인 전극(142a) 등과 마찬가지다.
상술한 바와 같이, 고순도화된 산화물 반도체층(144)을 사용한 트랜지스터(162), 및 커패시터(164)가 완성된다(도 9d 참조).
본 실시형태에서 기재하는 트랜지스터(162)에서는 산화물 반도체층(144)이 고순도화되기 때문에 그 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 5×017atoms/cm3 이하다. 또한, 산화물 반도체층(144)의 캐리어 밀도는 일반적인 실리콘 웨이퍼에서의 캐리어 밀도(1×1014/cm3 정도)와 비교하여 충분히 작은 값(예를 들어, 1×1012/cm3 미만, 더 바람직하게는 1.45×1010/cm3 미만)을 갖는다. 그리고, 트랜지스터(162)의 오프 전류도 충분히 작게 된다. 예를 들어, 트랜지스터(162)의 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1μm)당 값)는 100zA(1zA(zeptoampere))는 1×10-21A) 이하, 바람직하게는 10zA 이하다.
상술한 바와 같이 고순도화되어 진성화된 산화물 반도체층(144)을 사용함으로써 트랜지스터의 오프 전류를 충분히 저감하는 것이 용이하게 된다. 그리고, 이러한 트랜지스터를 사용함으로써 매우 오랜 기간에 걸쳐 기억 내용을 유지할 수 있는 반도체 장치를 얻을 수 있다.
본 실시형태에 기재하는 구성이나 방법 등은 다른 실시형태에 기재한 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 상술한 실시형태에서 설명한 반도체 장치를 전자기기에 적용하는 경우에 대하여 도 10a 내지 도 10f를 사용하여 설명한다. 본 실시형태에서는 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대 정보 단말(휴대형 게임기, 음향 재생 장치 등도 포함함), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 전자 페이퍼, 텔레비전 장치(텔레비, 또는 텔레비전 수신기라고도 함) 등의 전자기기에 상술한 반도체 장치를 적용하는 경우에 대하여 설명한다.
도 10a는 노트북 퍼스널 컴퓨터이고, 케이스(701), 케이스(702), 표시부(703), 키보드(704) 등으로 구성된다. 케이스(701)와 케이스(702) 내부에 메모리 회로가 설치되고, 메모리 회로에 상술한 실시형태에 기재한 반도체 장치가 설치된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 오랜 기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 노트북 퍼스널 컴퓨터가 실현된다.
도 10b는 휴대 정보 단말(PDA)이고, 본체(711)에는 표시부(713)와, 외부 인터페이스(715)와, 조작 버튼(714) 등이 설치된다. 또한, 휴대 정보 단말을 조작하는 스타일러스(712) 등을 구비한다. 본체(711) 내부에 메모리 회로가 설치되고, 메모리 회로에 상술한 실시형태에 기재한 반도체 장치가 형성된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 오랜 기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 휴대 정보 단말이 실현된다.
도 10c는 전자 페이퍼를 실장한 전자 서적(720)이고, 케이스(721)와 케이스(723)의 2개의 케이스로 구성된다. 케이스(721) 및 케이스(723)에는 각각 표시부(725) 및 표시부(727)가 설치된다. 케이스(721)와 케이스(723)는 축부(737)로 접속되고, 상기 축부(737)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 케이스(721)는 전원(731), 조작키(733), 스피커(735) 등을 구비한다. 케이스(721)와 케이스(723) 중 적어도 하나의 내부에 메모리 회로가 설치되고, 메모리 회로에 상술한 실시형태에 기재한 반도체 장치가 설치된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 오랜 기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 10d는 휴대 전화기이며, 케이스(740)와 케이스(741)의 2개의 케이스로 구성된다. 또한, 케이스(740)와 케이스(741)는 슬라이드됨으로써 도 10d와 같이 전개된 상태로부터 중첩된 상태로 할 수 있고, 휴대하기 적합한 소형화가 가능하다. 또한, 케이스(741)는 표시 패널(742), 스피커(743), 마이크로폰(744), 조작키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비한다. 또한, 케이스(740)는 휴대 전화기를 충전하는 태양 전지 셀(749), 외부 메모리 슬롯(750) 등을 구비한다. 또한, 안테나는 케이스(741)에 내장된다. 케이스(740)와 케이스(741) 중 적어도 하나의 내부에 메모리 회로가 설치되고, 메모리 회로에 상술한 실시형태에 기재한 반도체 장치가 설치된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 오랜 기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.
도 10e는 디지털 카메라이고, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등으로 구성된다. 본체(761) 내부에 메모리 회로가 설치되고, 메모리 회로에 상술한 실시형태에 기재한 반도체 장치가 설치된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 오랜 기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 10f는 텔레비전 장치(770)이고, 케이스(771), 표시부(773), 스탠드(775) 등으로 구성된다. 텔레비전 장치(770)는 케이스(771)가 구비하는 스위치나 리모컨 조작기(780)를 사용하여 조작할 수 있다. 케이스(771) 및 리모컨 조작기(780) 내부에 메모리 회로가 설치되고, 메모리 회로에 상술한 실시형태에 기재한 반도체 장치가 탑재된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 오랜 기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
상술한 바와 같이 본 실시형태에 기재하는 전자기기에는 상술한 실시형태에 따른 반도체 장치가 탑재된다. 따라서, 소비 전력이 저감된 전자기기가 실현된다.
(실시예 1)
본 실시예에서는 고순도화된 산화물 반도체를 사용한 트랜지스터의 오프 전류를 계산한 결과에 대하여 설명한다.
우선, 고순도화된 산화물 반도체를 사용한 트랜지스터의 오프 전류가 충분히 작은 것을 고려하여 채널 폭 W가 1m며 충분히 큰 트랜지스터를 준비하여 오프 전류를 측정하였다. 채널 폭 W가 1m의 트랜지스터의 오프 전류를 측정한 결과를 도 11에 도시한다. 도 11에서 가로 축은 게이트 전압 VG, 세로 축은 드레인 전류 ID이다. 드레인 전압 VD가 +1V 또는 +10V인 경우에는 게이트 전압 VG가 -5V 내지 -20V의 범위에서는 트랜지스터의 오프 전류는 검출 한계인 1×10-12A 이하인 것을 알았다. 또한, 트랜지스터의 오프 전류(여기서는, 단위 채널 폭(1μm)당의 값)는 1aA/μm(1×10-18A/μm) 이하인 것을 알았다.
다음에, 고순도화된 산화물 반도체를 사용한 트랜지스터의 오프 전류를 더 정확히 계산한 결과에 대하여 설명한다. 상술한 바와 같이, 고순도화된 산화물 반도체를 사용한 트랜지스터의 오프 전류는 측정기의 검출 한계인 1×10-12A 이하인 것을 알았다. 그래서, 특성 평가용 소자를 제작하고, 더 정확한 오프 전류값(상기 측정에서의 측정기의 검출 한계 이하의 값)을 계산한 결과에 대하여 설명한다.
우선, 전류 측정 방법에 사용한 특성 평가용 소자에 대하여 도 12를 참조하여 설명한다.
도 12에 도시한 특성 평가용 소자는 측정계(800)가 3개 병렬로 접속된다. 측정계(800)는 커패시터(802), 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 트랜지스터(808)를 갖는다. 트랜지스터(804), 트랜지스터(808)에는 고순도화된 산화물 반도체를 사용한 트랜지스터를 적용하였다.
측정계(800)에서 트랜지스터(804)의 소스 단자 및 드레인 단자의 한쪽과 커패시터(802)의 단자의 한쪽과 트랜지스터(805)의 소스 단자 및 드레인 단자의 한쪽은 전원(V2를 인가하는 전원)에 접속된다. 또한, 트랜지스터(804)의 소스 단자 및 드레인 단자의 다른 쪽과 트랜지스터(808)의 소스 단자 및 드레인 단자의 한쪽과 커패시터(802)의 단자의 다른 쪽과 트랜지스터(805)의 게이트 단자는 접속된다. 또한, 트랜지스터(808)의 소스 단자 및 드레인 단자의 다른 쪽과 트랜지스터(806)의 소스 단자 및 드레인 단자의 한쪽과 트랜지스터(806)의 게이트 단자는 전원(V1을 인가하는 전원)에 접속된다. 또한, 트랜지스터(805)의 소스 단자 및 드레인 단자의 다른 쪽과 트랜지스터(806)의 소스 단자 및 드레인 단자의 다른 쪽은 접속되고, 출력 단자가 된다.
또한, 트랜지스터(804)의 게이트 단자에는 트랜지스터(804)의 온 상태와 오프 상태를 제어하는 전위 Vext _ b2가 공급되고, 트랜지스터(808)의 게이트 단자에는 트랜지스터(808)의 온 상태와 오프 상태를 제어하는 전위 Vext_b1이 공급된다. 또한, 출력 단자로부터는 전위 Vout가 출력된다.
다음에, 상기 특성 평가용 소자를 사용한 전류 측정 방법에 대하여 설명한다.
우선, 오프 전류를 측정하기 위하여 전위차를 부여하는 초기화 기간의 개략에 대하여 설명한다. 초기화 기간에는 트랜지스터(808)의 게이트 단자에 트랜지스터(808)를 온 상태로 하는 전위 Vext_b1을 입력함으로써, 트랜지스터(804)의 소스 단자 또는 드레인 단자의 다른 쪽과 접속되는 노드(즉, 트랜지스터(808)의 소스 단자 및 드레인 단자의 한쪽, 커패시터(802)의 단자의 다른 쪽, 및 트랜지스터(805)의 게이트 단자에 접속되는 노드)인 노드 A에 전위 V1을 인가한다. 여기서, 전위 V1은, 예를 들어, 고전위로 설정한다. 또한, 트랜지스터(804)는 오프 상태로 한다.
그 후, 트랜지스터(808)의 게이트 단자에 트랜지스터(808)를 오프 상태로 하는 전위 Vext _ b1을 입력함으로써 트랜지스터(808)를 오프 상태로 한다. 트랜지스터(808)를 오프 상태로 한 후에 전위 V1을 저전위로 설정한다. 여기서도, 트랜지스터(804)는 그대로 오프 상태로 한다. 또한, 전위 V2는 전위 V1과 같은 전위로 설정한다. 따라서, 초기화 기간이 종료된다. 초기화 기간이 종료된 상태에서는 노드 A와 트랜지스터(804)의 소스 전극 및 드레인 전극의 한쪽 사이에 전위차가 생기고, 또한, 노드 A와 트랜지스터(808)의 소스 전극 및 드레인 전극의 다른 쪽 사이에 전위차가 생기기 때문에 트랜지스터(804) 및 트랜지스터(808)에는 전하가 약간 흐른다. 즉, 오프 전류가 발생한다.
다음에, 오프 전류의 측정 기간의 개략에 대하여 설명한다. 측정 기간에는 트랜지스터(804)의 소스 단자 또는 드레인 단자의 한쪽의 전위(즉, V2) 및 트랜지스터(808)의 소스 단자 또는 드레인 단자의 다른 쪽의 전위(즉, V1)는 저전위로 고정해 둔다. 한편, 측정 기간 중에는 상기 노드 A의 전위는 고정하지 않는다(부유 상태로 함). 이로써, 트랜지스터(804)에 전하가 흘려 시간의 경과에 따라 노드 A에 유지되는 전하량이 변동한다. 그리고, 노드 A에 유지된 전하량의 변동에 따라 노드 A의 전위가 변동한다. 즉, 출력 단자의 출력 전위 Vout도 변동한다.
상기 전위차를 부여하는 초기화 기간 및 그 후의 측정 기간에 있어서의 각 전위의 관계에 대하여 상세한 내용(타이밍 차트)을 도 13에 도시한다.
초기화 기간에는 우선 전위 Vext _ b2를 트랜지스터(804)가 온 상태가 되는 전위(고전위)로 설정한다. 이로써, 노드 A의 전위는 V2 즉 저전위(VSS)가 된다. 또한, 노드 A에 저전위(VSS)를 인가하는 것은 필수적이지 않다. 그 후, 전위 Vext_b2를 트랜지스터(804)가 오프 상태가 되는 전위(저전위)로 설정하여 트랜지스터(804)를 오프 상태로 한다. 그리고, 다음에, 전위 Vext_b1을 트랜지스터(808)가 온 상태가 되는 전위(고전위)로 설정한다. 이로써, 노드 A의 전위는 V1, 즉 고전위(VDD)가 된다. 그 후, Vext_b1을 트랜지스터(808)가 오프 상태가 되는 전위로 설정한다. 이로써, 노드 A가 플로팅 상태가 되어 초기화 기간이 종료된다.
그 후의 측정 기간에는 전위 V1 및 전위 V2를 노드 A에 전하가 흘려 들어가거나 또는 노드 A로부터 전하가 흘려 나오는 전위로 설정한다. 여기서는, 전위 V1 및 전위 V2를 저전위(VSS)로 한다. 다만, 출력 전위 Vout를 측정하는 타이밍에는 출력 회로를 동작시킬 필요가 생기므로 일시적으로 V1을 고전위(VDD)로 하는 경우가 있다. 또한, V1을 고전위(VDD)로 하는 기간은 측정에 영향을 주지 않는 정도의 짧은 기간으로 설정한다.
상술한 바와 같이 전위차를 발생시키고 측정 기간이 개시되면, 사간의 경과에 따라 노드 A에 유지되는 전하량이 변동하고, 이것에 따라 노드 A의 전위가 변동한다. 이것은 트랜지스터(805)의 게이트 단자의 전위가 변동하는 것을 의미하므로 시간의 경과에 따라 출력 단자의 출력 전위 Vout의 전위도 변화한다.
얻어진 출력 전위 Vout에 의거하여 오프 전류를 산출하는 방법에 대하여 이하에 설명한다.
오프 전류의 산출에 앞서 노드 A의 전위 VA와 출력 전위 Vout의 관계를 계산해 둔다. 이로써, 출력 전위 Vout에 의거하여 노드 A의 전위 VA를 계산할 수 있다. 상술한 관계에 의거하여 노드 A의 전위 VA는 출력 전위 Vout의 함수로서 이하의 수학식으로 나타낼 수 있다.
Figure 112011013972233-pat00001
또한, 노드 A의 전하 QA는 노드 A의 전위 VA, 노드 A에 접속되는 용량 CA, 상수(const)를 사용하여 이하의 수학식으로 나타내어진다. 여기서, 노드 A에 접속되는 용량 CA는 커패시터(802)의 용량과 다른 용량의 합이다.
Figure 112011013972233-pat00002
노드 A의 전류 IA는 노드 A에 흘려 들어가는 전하(또는 노드 A로부터 흘려 나오는 전하)의 시간 미분이므로 노드 A의 전류 IA는 이하의 수학식으로 나타내어진다.
Figure 112011013972233-pat00003
이와 같이, 노드 A에 접속되는 용량 CA와 출력 단자의 출력 전위 Vout에 의거하여 노드 A의 전류 IA를 계산할 수 있다.
상술한 방법에 의하여 오프 상태에서 트랜지스터의 소스와 드레인 사이를 흐르는 누설 전류(오프 전류)를 측정할 수 있다.
본 실시예에서는 채널 길이 L이 10μm이고 채널 폭 W가 50μm인 고순도화된 산화물 반도체를 사용하여 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 트랜지스터(808)를 제작하였다. 또한, 병렬된 각 측정계(800)에서 커패시터(802)의 용량값을 각각 100fF, 1pF, 3pF로 설정하였다.
또한, 본 실시예에 따른 측정에서는 VDD=5V, VSS=0V로 설정하였다. 또한, 측정 기간에는 전위 V1을 원칙적으로 VSS로 설정하고, 10sec 내지 300sec마다 100msec 기간만 VDD로 설정하여 Vout를 측정하였다. 또한, 소자에 흐르는 전류 I의 산출에 사용되는 Δt는 약 30000sec로 설정하였다.
도 14에 상기 전류 측정에 따른 경과 시간 Time과 출력 전위 Vout의 관계를 도시한다. 도 14를 보면, 시간의 결과에 따라 전위가 변화되는 것을 확인할 수 있다.
도 15에는 상기 전류 측정에 의하여 산출된 실온(25℃)에서의 오프 전류를 도시한다. 또한, 도 15는 소스-드레인 전압 V와 오프 전류 I의 관계를 도시한 것이다. 도 15를 보면, 소스-드레인 전압이 4V인 조건에서 오프 전류는 약 40zA/μm인 것을 알 수 있었다. 또한, 소스-드레인 전압이 3.1V인 조건에서 오프 전류는 10zA/μm 이하인 것을 알 수 있었다. 또한, 1zA는 10-21A를 나타낸다.
또한, 상기 전류 측정에 의하여 산출된 85℃의 온도 환경하에서의 오프 전류에 대하여 도 16에 도시한다. 도 16은 85℃의 온도 환경하에서의 소스-드레인 전압 V와 오프 전류 I의 관계를 도시한 것이다. 도 16을 보면 소스-드레인 전압이 3.1V인 조건에서 오프 전류는 100zA/μm 이하인 것을 알 수 있었다.
상술한 바와 같이, 고순도화된 산화물 반도체를 사용한 트랜지스터에서는 오프 전류가 충분히 작은 것을 본 실시예에 의하여 확인할 수 있었다.
(실시예 2)
개시하는 발명의 일 형태에 따른 메모리 셀의 재기록 가능 횟수에 대하여 조사하였다. 본 실시예는 상기 조사 결과에 대하여 도 17a 내지 도 17c를 참조하여 설명한다.
조사에 사용한 반도체 장치는 도 1a에 도시한 회로 구성의 반도체 장치다. 여기서, 트랜지스터(162)에 상당하는 트랜지스터에는 산화물 반도체를 사용하였다. 커패시터(164)에 상당하는 커패시터로서는 용량값이 0.33pF인 것을 사용하였다.
메모리 셀로의 정보의 유지 및 정보의 기록은 도 1a의 제 3 배선에 상당하는 배선에 0V 또는 5V의 어느 쪽을 인가하고, 제 4 배선에 상당하는 배선에 0V 또는 5V의 어느 쪽을 인가함으로써 행하였다. 제 4 배선에 상당하는 배선의 전위가 0V인 경우에는 트랜지스터(162)에 상당하는 트랜지스터(기록용 트랜지스터)는 오프 상태이므로, 노드 FG에 인가된 전위가 유지된다. 제 4 배선에 상당하는 배선의 전위가 5V인 경우에는 트랜지스터(162)에 상당하는 트랜지스터는 온 상태이므로, 제 3 배선에 상당하는 배선의 전위가 노드 FG에 인가된다.
도 17a에 1×109회 기록 전후에서의 제 5 배선에 상당하는 배선의 전위 Vcg와 트랜지스터(160)에 상당하는 트랜지스터(판독용 트랜지스터)의 드레인 전류 Id의 관계를 나타내는 곡선(Vcg-Id 곡선)을 각각 도시한다. 도 17a에 있어서, Low 상태 기록이란 노드 FG에 0V가 공급된 상태를 가리키고, High 상태 기록이란 노드 FG에 5V가 공급된 상태를 가리킨다. 또한, 도 17a에서 가로 축은 Vcg(V)를 나타내고, 세로 축은 Id(A)를 나타낸다.
도 17a에 도시한 바와 같이 1×109회나 되는 기록 전후에서 High 상태 기록의 Vcg-Id 곡선, Low 상태 기록의 Vcg-Id 곡선에는 거의 변화가 보이지 않았다. 또한, High 상태 기록의 Vcg-Id 곡선과 Low 상태 기록의 Vcg-Id 곡선의 시프트량(ΔVcg)에 대해서도 1×109회 기록 전후에서 거의 변화가 보이지 않았다.
도 17b에 High 상태 기록 또는 Low 상태 기록에서 트랜지스터(160)를 온 상태로 하기 위하여 필요한 제 5 배선에 상당하는 배선의 전위와 기록 횟수의 관계를 도시한다. 도 17b에서 가로 축은 기록 횟수를 나타내고, 세로 축은 제 5 배선에 상당하는 배선의 전위, 즉 트랜지스터(160)의 외견상 임계 값 Vth(V)을 나타낸다.
또한, 임계 값은 일반적으로 접선법을 사용하여 산출할 수 있다. 구체적으로는, 가로 축을 게이트 전압 Vg로 하고, 세로 축을 드레인 전류 Id의 평방근의 값으로 한 곡선에 대하여 그 곡선의 기울기가 최대가 되는 점에서의 접선을 계산한다. 그 접선과 가로 축(게이트 전압 Vg 값)의 절편(intercept)을 임계 값으로 한다. 도 17b에서도 접선법을 사용하여 외견상 임계 값 Vth를 산출하였다.
표 1에 도 17b에 의거하여 산출되는 메모리 윈도우 폭을 나타낸다. 또한, 메모리 윈도우 폭은 High 상태 기록에서의 트랜지스터(160)의 외견상 임계 값 Vth _H와, Low 상태 기록에서의 트랜지스터(160)의 외견상 임계 값 Vth_L의 차분을 산출한 것이다.
기록횟수 1.E+00 1.E+01 1.E+02 1.E+03 1.E+04 1.E+05 1.E+06 1.E+07 1.E+08 1.E+09
메모리 윈도우 폭 6.06 6.00 6.01 6.01 6.04 6.00 5.98 6.01 5.96 5.96
표 1을 보면, 본 실시예의 메모리 셀은 1×109회 기록 전후에서 메모리 윈도우 폭의 변화량이 2% 이내, 구체적으로는 1.68%이었다. 따라서, 적어도 1×109회 기록 전후에서 반도체 장치가 열화되지 않는 것이 밝혀졌다.
도 17c에 재기록 횟수와 메모리 셀의 상호 컨덕턴스(gm)의 관계를 도시한다. 도 17c에서 가로 축은 재기록 횟수를 나타내고, 세로 축은 상호 컨덕턴스(gm) 값을 나타낸다.
메모리 셀의 상호 컨덕턴스(gm)가 저하되면, 기록 상태와 소거 상태의 식별이 어려워지는 등의 영향이 있지만, 도 17c에 도시한 바와 같이, 본 실시예의 메모리 셀에서는 1×109회 재기록을 행한 후라도 gm값은 거의 변화하지 않았던 것을 알 수 있다. 따라서, 본 실시예에 따른 반도체 장치는 1×109회 재기록한 후라도 열화하지 않는 극히 신뢰성이 높은 반도체 장치이다.
상술한 바와 같이, 개시하는 발명의 일 형태에 따른 메모리 셀은 유지 및 기록을 1×109회나 되는 횟수 반복하여도 특성이 변화하지 않고, 기록 내성이 극히 높다. 즉, 개시하는 발명의 일 형태에 따라 극히 신뢰성이 높은 메모리 셀, 및 그것을 탑재한 극히 신뢰성이 높은 반도체 장치가 실현된다고 할 수 있다.
100: 기판
102: 보호층
104: 반도체 영역
106: 소자 분리 절연층
108: 게이트 절연층
110: 게이트 전극
116: 채널 형성 영역
120: 불순물 영역
122: 금속층
124: 금속 화합물 영역
128: 절연층
130: 절연층
142a: 소스 전극 또는 드레인 전극
142b: 소스 전극 또는 드레인 전극
143a: 절연층
143b: 절연층
144: 산화물 반도체층
146: 게이트 절연층
148a: 게이트 전극
148b: 전극
150: 절연층
152: 절연층
154: 전극
156: 배선
160: 트랜지스터
162: 트랜지스터
164: 커패시터
701: 케이스
702: 케이스
703: 표시부
704: 키보드
711: 본체
712: 스타일러스
713: 표시부
714: 조작 버튼
715: 외부 인터페이스
720: 전자 서적
721: 케이스
723: 케이스
725: 표시부
727: 표시부
731: 전원
733: 조작키
735: 스피커
737: 축부
740: 케이스
741: 케이스
742: 표시 패널
743: 스피커
744: 마이크로폰
745: 조작키
746: 포인팅 디바이스
747: 카메라용 렌즈
748: 외부 접속 단자
749: 태양 전지 셀
750: 외부 메모리 슬롯
761: 본체
763: 접안부
764: 조작 스위치
765: 표시부
766: 배터리
767: 표시부
770: 텔레비전 장치
771: 케이스
773: 표시부
775: 스탠드
780: 리모컨 조작기
800: 측정계
802: 커패시터
804: 트랜지스터
805: 트랜지스터
806: 트랜지스터
808: 트랜지스터
1100: 메모리 셀
1111: 제 1 구동 회로
1112: 제 2 구동 회로
1113: 제 3 구동 회로
1114: 제 4 구동 회로

Claims (23)

  1. 반도체 장치로서,
    소스선과;
    비트선과;
    제 1 신호선과;
    제 2 신호선과;
    워드선과;
    상기 소스선과 상기 비트선 사이에 접속된 메모리 셀
    을 포함하고,
    상기 메모리 셀은,
    제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극, 및 제 1 채널 형성 영역을 포함하는 제 1 트랜지스터와;
    제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 제 2 채널 형성 영역을 포함하는 제 2 트랜지스터와;
    커패시터
    를 포함하고,
    상기 제 1 채널 형성 영역은 상기 제 2 채널 형성 영역의 반도체 재료와 상이한 반도체 재료를 포함하고, 상기 제 1 트랜지스터의 임계 값 전압이 양(positive)이 되도록, 도전성(conductivity type)을 부여하는 불순물 원소가 상기 제 1 채널 형성 영역에 첨가되고,
    상기 커패시터의 전극들의 한쪽과 상기 제 1 게이트 전극과 상기 제 2 드레인 전극은 서로 전기적으로 접속되어 전하를 유지하는 노드가 형성되고,
    상기 소스선은 상기 제 1 소스 전극과 전기적으로 접속되고,
    상기 비트선은 상기 제 1 드레인 전극과 전기적으로 접속되고,
    상기 제 1 신호선은 상기 제 2 소스 전극과 전기적으로 접속되고,
    상기 제 2 신호선은 상기 제 2 게이트 전극과 전기적으로 접속되고,
    상기 워드선은 상기 커패시터의 전극들의 다른 쪽과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 컨덕턴스를 제어하기 위한 복수 종류의 전하 중 하나가 상기 노드에 공급되는, 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 워드선에 전압 0V가 공급되는 경우에, 상기 제 1 트랜지스터의 상기 임계 값 전압은 상기 노드에 유지된 상기 전하에 상관없이 상기 제 1 트랜지스터가 오프 상태가 되는 전압인, 반도체 장치.
  4. 반도체 장치로서,
    제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극, 및 제 1 채널 형성 영역을 포함하고, 임계 값 전압이 양인 제 1 트랜지스터와;
    제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 상기 제 1 채널 형성 영역과 상이한 반도체 재료를 갖고 에너지 갭이 3eV보다 큰 제 2 채널 형성 영역을 포함하는 제 2 트랜지스터와;
    제 1 전극 및 제 2 전극을 포함하는 커패시터
    를 포함하는 메모리 셀과;
    상기 제 1 소스 전극과 전기적으로 접속된 소스선과;
    상기 제 1 드레인 전극과 전기적으로 접속된 비트선과;
    상기 제 2 소스 전극과 전기적으로 접속된 제 1 신호선과;
    상기 제 2 게이트 전극과 전기적으로 접속된 제 2 신호선과;
    상기 커패시터의 상기 제 1 전극과 전기적으로 접속된 워드선
    을 포함하고,
    상기 제 1 게이트 전극과, 상기 제 2 드레인 전극과, 상기 커패시터의 상기 제 2 전극이 서로 전기적으로 접속되어 전하를 유지하는 노드가 형성되는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 메모리 셀의 데이터를 판독하기 위하여 적어도 상기 비트선에 동작적으로 접속되는 구동 회로를 더 포함하는, 반도체 장치.
  6. 제 4 항에 있어서,
    상기 제 1 채널 형성 영역은 붕소, 알루미늄 및 갈륨 중 적어도 하나와 실리콘을 포함하는, 반도체 장치.
  7. 반도체 장치로서,
    제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극, 및 제 1 채널 형성 영역을 포함하고, 임계 값 전압이 양인 제 1 트랜지스터와;
    상기 제 1 트랜지스터의 적어도 일부분 위에 형성된 절연층과;
    상기 절연층 위의 제 2 트랜지스터로서, 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 제 2 채널 형성 영역을 포함하고, 상기 제 2 채널 형성 영역은 상기 제 1 채널 형성 영역과 상이한 반도체 재료를 갖고 밴드 갭이 3eV보다 크며, 상기 제 2 드레인 전극은 상기 제 1 게이트 전극의 위쪽 면과 접촉되는 상기 제 2 트랜지스터
    를 포함하는 메모리 셀을 포함하고,
    상기 제 1 게이트 전극과 상기 제 2 드레인 전극은 서로 전기적으로 접속되어 전하를 유지하는 노드가 형성되는, 반도체 장치.
  8. 제 7 항에 있어서,
    제 1 전극 및 제 2 전극을 포함하는, 상기 절연층 위의 커패시터를 더 포함하고,
    상기 제 1 전극은 상기 제 1 게이트 전극과 상기 제 2 드레인 전극에 전기적으로 접속되어 상기 노드가 형성되는, 반도체 장치.
  9. 제 1 항, 제 4 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 채널 형성 영역은 실리콘 기판 내에 형성되는, 반도체 장치.
  10. 제 1 항, 제 4 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 채널 형성 영역은 SOI 기판 내에 형성되는, 반도체 장치.
  11. 제 1 항, 제 4 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 제 2 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  12. 제 1 항, 제 4 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 채널 형성 영역은 붕소, 알루미늄 및 갈륨 중 적어도 하나와 실리콘을 포함하는, 반도체 장치.
  13. 제 8 항에 있어서,
    상기 커패시터는 상기 제 2 트랜지스터의 게이트 절연층과 동일한 층으로부터 형성된 제 2 절연층을 더 포함하고,
    상기 제 2 절연층은 상기 제 1 전극과 상기 제 2 전극 사이에 끼워진, 반도체 장치.
  14. 제 8 항에 있어서,
    상기 커패시터는 상기 제 2 트랜지스터의 게이트 절연층과 동일한 층으로부터 형성된 제 2 절연층을 더 포함하고,
    상기 제 2 절연층은 상기 제 1 전극과 상기 제 2 전극 사이에 끼워지고, 산화하프늄을 포함하는, 반도체 장치.
  15. 제 7 항에 있어서,
    상기 제 2 채널 형성 영역은 탄화실리콘을 포함하는, 반도체 장치.
  16. 제 7 항에 있어서,
    상기 메모리 셀은 비휘발성인, 반도체 장치.
  17. 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극, 및 제 1 채널 형성 영역을 포함하고, 임계 값 전압이 양인 제 1 트랜지스터와;
    제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 제 2 채널 형성 영역을 포함하고, 상기 제 2 채널 형성 영역은 상기 제 1 채널 형성 영역과 상이한 반도체 재료를 갖는 제 2 트랜지스터와;
    제 1 전극 및 제 2 전극을 포함하는 커패시터
    를 각각 포함하는 복수의 메모리 셀과;
    상기 제 1 소스 전극과 전기적으로 접속된 소스선과;
    상기 제 1 드레인 전극과 전기적으로 접속된 비트선과;
    상기 제 2 소스 전극과 전기적으로 접속된 제 1 신호선과;
    상기 제 2 게이트 전극과 전기적으로 접속된 제 2 신호선과;
    상기 커패시터의 상기 제 1 전극과 전기적으로 접속된 워드선을 포함하고,
    상기 제 1 게이트 전극과, 상기 제 2 드레인 전극과, 상기 커패시터의 상기 제 2 전극이 서로 전기적으로 접속되어 전하를 유지하는 노드가 형성되는 반도체 장치의 구동 방법에 있어서,
    제 1 기간 동안 상기 워드선에 따른 상기 메모리 셀의 데이터를 판독하기 위하여 상기 워드선에 양의 전압을 인가하는 단계와;
    상기 제 1 기간 동안 상기 워드선의 나머지에 전압 0V를 인가하는 단계
    를 포함하는, 반도체 장치의 구동 방법.
  18. 삭제
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