JP2020191481A - 半導体装置 - Google Patents

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加藤　清
Kiyoshi Kato
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    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Abstract

【課題】新たな構造の半導体装置を提供することを目的の一とする。【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成された半導体装置である。【選択図】図１

Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を
構成するトランジスタにはリーク電流が存在し、選択されていない状況でも電荷が流出、
または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み
動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。
また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性
材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時
間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を
用いて形成されるトランジスタとの積層構造に係る半導体装置である。例えば、次のよう
な構成を採用することができる。
本発明の一態様は、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の
配線と、を有し、第１の配線と、第２の配線との間には、複数の記憶素子が並列に接続さ
れ、複数の記憶素子の一は、第１のゲート電極、第１のソース電極、および第１のドレイ
ン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第
２のドレイン電極を有する第２のトランジスタと、第３のゲート電極、第３のソース電極
、および第３のドレイン電極を有する第３のトランジスタと、を有し、第１のトランジス
タは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで
構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方とは
、電気的に接続され、第１の配線と、第１のソース電極とは、電気的に接続され、第１の
ドレイン電極と、第３のソース電極とは、電気的に接続され、第２の配線と、第３のドレ
イン電極とは、電気的に接続され、第３の配線と、第２のソース電極または第２のドレイ
ン電極の他方とは、電気的に接続され、第４の配線と、第２のゲート電極とは、電気的に
接続され、第５の配線と、第３のゲート電極とは電気的に接続された半導体装置である。
また、本発明の一態様は、第１の配線と、第２の配線と、第３の配線と、第４の配線と、
第５の配線と、を有し、第１の配線と、第２の配線との間には、複数の記憶素子が並列に
接続され、複数の記憶素子の一は、第１のゲート電極、第１のソース電極、および第１の
ドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、お
よび第２のドレイン電極を有する第２のトランジスタと、容量素子と、を有し、第１のト
ランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層
を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の
一方と、容量素子の一方の電極は、電気的に接続され、第１の配線と、第１のソース電極
とは、電気的に接続され、第２の配線と、第１のドレイン電極とは、電気的に接続され、
第３の配線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続さ
れ、第４の配線と、第２のゲート電極とは、電気的に接続され、第５の配線と、容量素子
の他方の電極とは電気的に接続された半導体装置である。
上記において、第１のトランジスタは、半導体材料を含む基板に設けられたチャネル形成
領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の
第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気
的に接続する第１のソース電極および第１のドレイン電極と、を有する。
また、上記において、第２のトランジスタは、半導体材料を含む基板上の第２のゲート電
極と、第２のゲート電極上の第２のゲート絶縁層と、第２のゲート絶縁層上の酸化物半導
体層と、酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極
と、を有する。
また、上記において、第３のトランジスタは、半導体材料を含む基板に設けられたチャネ
ル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領
域上の第３のゲート絶縁層と、第３のゲート絶縁層上の第３のゲート電極と、不純物領域
と電気的に接続する第３のソース電極及び第３のドレイン電極と、を有する。
また、上記において、半導体材料を含む基板としては、単結晶半導体基板またはＳＯＩ基
板を採用するのが好適である。特に、半導体材料はシリコンとするのが好適である。
また、上記において、酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を
含んでなることが好適である。特に、酸化物半導体層は、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を
含んでなることが好適である。さらに、酸化物半導体層の水素濃度は５×１０１９／ｃｍ
３以下とすることが好適である。また、第２のトランジスタのオフ電流は１×１０−１３
Ａ以下とすることが好適である。
また、上記において、第２のトランジスタは、第１のトランジスタと重畳する領域に設け
られた構成とすることができる。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上の第１のゲー
ト電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを
除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に
言及する場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合などをも含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トラ
ンジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機
能を有する素子などが含まれる。
また、一般に「ＳＯＩ基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板を
いうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設
けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体
層は、シリコン半導体層に限定されない。また、「ＳＯＩ基板」における基板は、シリコ
ンウェハなどの半導体基板に限らず、ガラス基板や石英基板、サファイア基板、金属基板
などの非半導体基板をも含む。つまり、導体基板や絶縁体基板上に半導体材料からなる層
を有するものも、広く「ＳＯＩ基板」に含まれる。さらに、本明細書等において、「半導
体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材料を含む基板全般
を示すものとする。つまり、本明細書等においては「ＳＯＩ基板」も広く「半導体基板」
に含まれる。
本発明の一態様では、下部に酸化物半導体以外の材料を用いたトランジスタを有し、上部
に酸化物半導体を用いたトランジスタを有する半導体装置が提供される。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。
また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。さらに、トラ
ンジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も
容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある
。
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。
半導体装置を説明するための回路図。 半導体装置を説明するための断面図および平面図。 半導体装置の作製工程を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 記憶素子を説明するための回路図。 記憶素子の動作を説明するためのタイミングチャート図。 半導体装置を説明するための回路図。 記憶素子を説明するための回路図。 半導体装置を説明するための回路図。 記憶素子を説明するための回路図。 ノードＡと第５の配線電位の関係を示す図。 半導体装置を説明するための回路図。 記憶素子を説明するための回路図。 半導体装置を説明するための回路図。 記憶素子を説明するための回路図。 記憶素子を説明するための回路図。 読出し回路を説明するための回路図。 電子機器を説明するための図。 酸化物半導体を用いた逆スタガー型のトランジスタの断面図。 図２４のＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート（Ｇ１）に正の電位（＋ＶＧ）が与えられた状態を示し、（Ｂ）ゲート（Ｇ１）に負の電位（−ＶＧ）が与えられた状態を示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面等に開
示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図１乃至図９を参照して説明する。
＜半導体装置の回路構成＞
図１には、半導体装置の回路構成の一例を示す。当該半導体装置は、酸化物半導体以外の
材料を用いたトランジスタ１６０と酸化物半導体を用いたトランジスタ１６２によって構
成される。
ここで、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ
：ソース線とも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２
の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極と
は、電気的に接続されている。そして、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも
呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続
され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６２の
ゲート電極とは、電気的に接続されている。
酸化物半導体以外の材料を用いたトランジスタ１６０は十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。
ゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、
保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極に与えられる（書き
込み）。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として
、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極の
電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電位は長時間にわたって保持される。例えば、トランジスタ１６０のゲート電極の電位が
トランジスタ１６０をオン状態とする電位であれば、トランジスタ１６０のオン状態が長
時間にわたって保持されることになる。また、トランジスタ１６０のゲート電極の電位が
トランジスタ１６０をオフ状態とする電位であれば、トランジスタ１６０のオフ状態が長
時間にわたって保持される。
次に、情報の読み出しについて説明する。上述のように、トランジスタ１６０のオン状態
またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えら
れると、トランジスタ１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異
なる値をとる。例えば、トランジスタ１６０がオン状態の場合には、第１の配線の電位に
対して、第２の配線の電位が低下することになる。逆に、トランジスタ１６０がオフ状態
の場合には、第２の配線の電位は変化しない。
このように、情報が保持された状態において、第２の配線の電位と、所定の電位とを比較
することで、情報を読み出すことができる。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極に与えられる。その後、
第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１
６２をオフ状態とすることにより、新たな情報が保持された状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、半導体装置の高速動作が実現される。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
＜半導体装置の平面構成および断面構成＞
図２は、上記半導体装置の構成の一例である。図２（Ａ）には、半導体装置の断面を、図
２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２（Ａ）は、図２（Ｂ）
の線Ａ１−Ａ２および線Ｂ１−Ｂ２における断面に相当する。図２（Ａ）および図２（Ｂ
）に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０
を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。なお、ト
ランジスタ１６０およびトランジスタ１６２は、いずれもｎ型トランジスタとして説明す
るが、ｐ型トランジスタを採用しても良い。特に、トランジスタ１６０は、ｐ型とするこ
とが容易である。
トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１
６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不
純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１
６上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート
電極１１０ａと、不純物領域１１４と電気的に接続するソース電極またはドレイン電極１
３０ａ、ソース電極またはドレイン電極１３０ｂを有する。
ここで、ゲート電極１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。
また、基板１００の、断面図で見てサイドウォール絶縁層１１８と重ならない領域には、
高濃度不純物領域１２０を有し、高濃度不純物領域１２０上には金属化合物領域１２４が
存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０
６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶
縁層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、ソース電極また
はドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口
を通じて、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極または
ドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、金属化合物領域１２
４を介して高濃度不純物領域１２０および不純物領域１１４と電気的に接続されている。
また、ゲート電極１１０ａには、ソース電極またはドレイン電極１３０ａやソース電極ま
たはドレイン電極１３０ｂと同様に設けられた電極１３０ｃが電気的に接続されている。
トランジスタ１６２は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート
電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた
酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と
電気的に接続されているソース電極またはドレイン電極１４２ａ、ソース電極またはドレ
イン電極１４２ｂと、を有する。
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め
込むように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極またはドレ
イン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂに接
して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されている。
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護
絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられて
いる。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられて
おり、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電
極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁
層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接す
る電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されてい
るものであることが望ましい。具体的には、酸化物半導体層１４０の水素濃度は５×１０
１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７
／ｃｍ３以下とする。また、水素濃度が十分に低減されて高純度化された酸化物半導体層
１４０では、キャリア濃度が５×１０１４／ｃｍ３以下、望ましくは５×１０１２／ｃｍ
３以下となる。このように、水素濃度が十分に低減されて高純度化され、ｉ型化または実
質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジ
スタ１６２を得ることができる。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場
合であって、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、オフ電流は１×１０−１
３Ａ以下である。このように、水素濃度が十分に低減されて高純度化された酸化物半導体
層１４０を適用し、トランジスタ１６２のオフ電流を低減することにより、新たな構成の
半導体装置を実現することができる。なお、上述の酸化物半導体層１４０中の水素濃度は
、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃ
ｔｒｏｓｃｏｐｙ）で測定したものである。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め
込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられ
ている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０
ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１
５４ｄは電極１５０ｅと接している。
つまり、図２に示される半導体装置では、トランジスタ１６０のゲート電極１１０ａと、
トランジスタ１６２のソース電極またはドレイン電極１４２ａとが、電極１３０ｃ、電極
１３６ｃ、電極１５０ｃ、電極１５４ｃおよび電極１５０ｄを介して電気的に接続されて
いる。
＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０の作製方法について図３を参照して説明し、その後、上部のトランジス
タ１６２の作製方法について図４および図５を参照して説明する。
＜下部のトランジスタの作製方法＞
まず、半導体材料を含む基板１００を用意する（図３（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり
、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ
基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のも
のが含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図３（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純
物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシ
リコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用い
ることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミ
ニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとして用いてエッチングを行い、保護層１０２に覆わ
れていない領域（露出している領域）の基板１００の一部を除去する。これにより分離さ
れた半導体領域１０４が形成される（図３（Ｂ）参照）。当該エッチングには、ドライエ
ッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガ
スやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図３（Ｂ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが
、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁
層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得
られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プ
ラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより
、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行う
ことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎ
ｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料
を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、Ｃ
ＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例に
ついて示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
ａ、ゲート電極１１０ａを形成する（図３（Ｃ）参照）。
次に、ゲート電極１１０ａを覆う絶縁層１１２を形成する（図３（Ｃ）参照）。そして、
半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、浅い接合深さの不純物領
域１１４を形成する（図３（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するた
めにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）や
アルミニウム（Ａｌ）などの不純物元素を添加すればよい。なお、不純物領域１１４の形
成により、半導体領域１０４のゲート絶縁層１０８ａ下部には、チャネル形成領域１１６
が形成される（図３（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することが
できるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望まし
い。また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する工程を採
用しているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程としても良
い。
次に、サイドウォール絶縁層１１８を形成する（図３（Ｄ）参照）。サイドウォール絶縁
層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を適用することで、自己整合的に形成することができる。また、この際
に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０ａの上面と、不純物領域
１１４の上面を露出させると良い。
次に、ゲート電極１１０ａ、不純物領域１１４、サイドウォール絶縁層１１８等を覆うよ
うに、絶縁層を形成する。そして、不純物領域１１４と接する領域に、リン（Ｐ）やヒ素
（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図３（Ｅ）参照）。その
後、上記絶縁層を除去し、ゲート電極１１０ａ、サイドウォール絶縁層１１８、高濃度不
純物領域１２０等を覆うように金属層１２２を形成する（図３（Ｅ）参照）。当該金属層
１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて
形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応
して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金
属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金
等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高
濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ｆ）参照）。
なお、ゲート電極１１０ａとして多結晶シリコンなどを用いる場合には、ゲート電極１１
０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層
１２８を形成する（図３（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
ンタル等の無機絶縁材料を用いて形成することができる。また、ポリイミド、アクリル等
の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６
と層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。
層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦
化しておくことが望ましい。
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを
形成する（図３（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極また
はドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて
導電層を形成した後、エッチング処理やＣＭＰなどの方法を用いて、上記導電層の一部を
除去することにより形成することができる。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極
またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不
要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上
させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソース電極
またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程において、良
好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０
ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲ
ート電極１１０ａと接触する電極（例えば、図２における電極１３０ｃ）などをあわせて
形成することができる。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレ
イン電極１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料
を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン
、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。な
お、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造と
して、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高
度に集積化した半導体装置を提供することができる。
＜上部のトランジスタの作製方法＞
次に、図４および図５を用いて、層間絶縁層１２８上にトランジスタ１６２を作製する工
程について説明する。なお、図４および図５は、層間絶縁層１２８上の各種電極や、トラ
ンジスタ１６２などの作製工程を示すものであるから、トランジスタ１６２の下部に存在
するトランジスタ１６０等については省略している。
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはド
レイン電極１３０ｂ、電極１３０ｃ上に絶縁層１３２を形成する（図４（Ａ）参照）。絶
縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を用いて形成することができる。
次に、絶縁層１３２に対し、ソース電極またはドレイン電極１３０ａ、ソース電極または
ドレイン電極１３０ｂ、および、電極１３０ｃにまで達する開口を形成する。この際、後
にゲート電極１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に
埋め込むように、導電層１３４を形成する（図４（Ｂ）参照）。上記開口はマスクを用い
たエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた
露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチ
ング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッ
チングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成
膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては
、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム
、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げ
られる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界
面の酸化膜を還元し、下部電極（ここではソース電極またはドレイン電極１３０ａ、ソー
ス電極またはドレイン電極１３０ｂ、電極１３０ｃなど）との接触抵抗を低減させる機能
を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリ
ア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ
法により銅膜を形成してもよい。
導電層１３４を形成した後には、エッチング処理やＣＭＰなどの方法を用いて導電層１３
４の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、電極１３
６ｃ、ゲート電極１３６ｄを形成する（図４（Ｃ）参照）。なお、上記導電層１３４の一
部を除去して電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成す
る際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２
、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄの表面を平坦化する
ことにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成するこ
とが可能となる。
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄ
を覆うように、ゲート絶縁層１３８を形成する（図４（Ｄ）参照）。ゲート絶縁層１３８
は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層
１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化
ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁
層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして
、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でな
るゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定さ
れないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は
、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁
層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高
純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要
である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品
質化が要求されることになる。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の
高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半
導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良
好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された
酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の
方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質さ
れる絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８としての膜質が良好
であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるもの
を形成すれば良い。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（Ｂ
Ｔ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成
された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。
これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲ
ート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定なトランジス
タを得ることが可能である。
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成す
る（図４（Ｅ）参照）。
酸化物半導体層としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａ
ｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ
−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−
Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である
。本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜
用ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする
。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制する
ことができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用
いて酸化物半導体層を形成しても良い。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化
亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、
およびＺｎを含む酸化物半導体成膜用ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１［ｍｏｌ％］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ％
］）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜
用ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ％］、またはＩｎ：Ｇａ
：Ｚｎ＝１：１：２［ａｔｏｍ％］の組成比を有するターゲットなどを用いても良い。酸
化物半導体成膜用ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上
（例えば９９．９％）である。充填率の高い酸化物半導体成膜用ターゲットを用いること
により、緻密な酸化物半導体層が形成される。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度ｐｐｍ程度（望まし
くは濃度ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱
しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を
低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室
内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物
をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには
、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ
、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ター
ボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気
した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好まし
くは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体
層に含まれる不純物の濃度を低減できる。
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６
Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、
といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜
時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一とな
るため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５
ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異な
るから、その厚さは用いる材料に応じて適宜選択すればよい。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除
去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによ
ってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては
、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成す
る方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などの雰囲気を
用いても良い。
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるように、材料に合わせてエッチング条件（エッチングガスやエッチング液、
エッチング時間、温度等）を適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、
例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（
ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭
素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ
３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やア
ルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用
いてもよい。
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によっ
て酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、
３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、
抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲
気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に
触れることなく、水や水素の再混入が行われないようにする。
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板
を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行っ
てもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の
熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分
とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば
、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、
６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち
、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０
％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または
酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場
合もある。
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以
上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる
場合もある。
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させる
ことも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを
用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７
の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させ
ることができる。
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な
方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上
させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、こ
のような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能
を有する。
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の
表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量
より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する
前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置か
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるから
、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化
処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極またはドレイン
電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後、など
のタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処
理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４０に接するように、ソース電極またはドレイン電極１４２ａ、
ソース電極またはドレイン電極１４２ｂを形成する（図４（Ｆ）参照）。ソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂは、酸化物半導体層１
４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウ
ム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミ
ニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジ
ウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、
単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含む
アルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン
膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦ
レーザ光を用いるのが好適である。
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と
、ソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、
チャネル長（Ｌ）が２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波
長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露
光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成さ
れるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可能
であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、消費電
力が大きくならずに済む。
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それ
ぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によ
っては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部
）を有する酸化物半導体層となることもある。
また、酸化物半導体層１４０とソース電極またはドレイン電極１４２ａの間や、酸化物半
導体層１４０とソース電極またはドレイン電極１４２ｂの間には、酸化物導電層を形成し
てもよい。酸化物導電層と、ソース電極またはドレイン電極１４２ａやソース電極または
ドレイン電極１４２ｂを形成するための金属層は、連続して形成すること（連続成膜）が
可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このよう
な酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることが
できるため、トランジスタの高速動作が実現される。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、
異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の
多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマス
クを形成することができる。よって、露光マスク数を削減することができ、対応するフォ
トリソグラフィ工程も削減できるため、工程の簡略化が図れる。
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理
を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を
行ってもよい。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４
４を形成する（図４（Ｇ）参照）。
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入さ
せない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１ｎｍ以
上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、
酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、
積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃
以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気
、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層への侵入や、水素によ
る酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル側
が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１
４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要
である。
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。酸
化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含まれないよう
にするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁
層１４４に含まれる不純物の濃度を低減できる。
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または
水素化物などの不純物が、濃度ｐｐｍ程度（望ましくは、濃度ｐｐｂ程度）にまで除去さ
れた高純度ガスを用いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば
、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トラ
ンジスタの電気的特性のばらつきを軽減することができる。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行っても
よい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以
上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえし
て行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。
減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記
第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図５（Ａ）参照）。層間絶
縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を用いて形成することができる。層間絶縁層１４６の形成後には、そ
の表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ましい。
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極１
３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース
電極またはドレイン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように
導電層１４８を形成する（図５（Ｂ）参照）。上記開口はマスクを用いたエッチングなど
の方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法に
よって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッ
チングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いるこ
とが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行う
ことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムな
どの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の
酸化膜を還元し、下部電極（ここでは、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソ
ース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ）との接
触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材
料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜
を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１４８を形成した後には、エッチングやＣＭＰなどの方法を用いて導電層１４８の
一部を除去し、層間絶縁層１４６を露出させて、電極１５０ａ、電極１５０ｂ、電極１５
０ｃ、電極１５０ｄ、電極１５０ｅを形成する（図５（Ｃ）参照）。なお、上記導電層１
４８の一部を除去して電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極
１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このよう
に、層間絶縁層１４６、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電
極１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁
層、半導体層などを形成することが可能となる。
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄ、電極１５０ｅにまで達する開口を形成し、当該開口に埋め込むよ
うに導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し
、絶縁層１５２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４
ｄを形成する（図５（Ｄ）参照）。当該工程は、電極１５０ａ等を形成する場合と同様で
あるから、詳細は省略する。
上述のような方法でトランジスタ１６２を作製した場合、酸化物半導体層１４０の水素濃
度は５×１０１９／ｃｍ３以下となり、また、トランジスタ１６２のオフ電流は１×１０
−１３Ａ以下となる。このような、水素濃度が十分に低減されて高純度化された酸化物半
導体層１４０を適用することで、優れた特性のトランジスタ１６２を得ることができる。
また、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上部に酸化物
半導体を用いたトランジスタ１６２を有する優れた特性の半導体装置を作製することがで
きる。
なお、酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素（例えば、４Ｈ
−ＳｉＣ）がある。酸化物半導体と４Ｈ−ＳｉＣはいくつかの共通点を有している。キャ
リア密度はその一例である。常温でのフェルミ・ディラック分布を用いると、酸化物半導
体の少数キャリアは１０−７／ｃｍ３程度と見積もられるが、これは、４Ｈ−ＳｉＣにお
ける６．７×１０−１１／ｃｍ３と同様、極めて低い値である。シリコンの真性キャリア
密度（１．４×１０１０／ｃｍ３程度）と比較すれば、その程度が並はずれていることが
良く理解できる。
また、酸化物半導体のエネルギーバンドギャップは３．０〜３．５ｅＶであり、４Ｈ−Ｓ
ｉＣのエネルギーバンドギャップは３．２６ｅＶであるから、ワイドギャップ半導体とい
う点においても、酸化物半導体と炭化珪素とは共通している。
一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プ
ロセス温度である。炭化珪素を用いる半導体プロセスにおいては一般に１５００℃〜２０
００℃の活性化熱処理を必要とするから、他の半導体材料を用いた半導体素子との積層構
造は困難である。このような高い温度では、半導体基板や半導体素子などが破壊されてし
まうためである。他方、酸化物半導体は、３００〜５００℃（ガラス転移温度以下、最大
でも７００℃程度）の熱処理で作製することが可能であり、他の半導体材料を用いて集積
回路を形成した上で、酸化物半導体による半導体素子を形成することが可能となる。
また、炭化珪素の場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが可能
という利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較してエ
ネルギーコストを十分に低くすることができるという利点を有する。
なお、酸化物半導体において、ＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）等の物性研
究は多くなされているが、これらの研究は、ＤＯＳそのものを十分に減らすという思想を
含まない。開示する発明の一態様では、ＤＯＳの原因たり得る水や水素を酸化物半導体中
より除去することで、高純度化した酸化物半導体を作製する。これは、ＤＯＳそのものを
十分に減らすという思想に立脚するものである。そして、これによって極めて優れた工業
製品の製造を可能とするものである。
さらに、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による
ＤＯＳを減少させることにより、いっそう高純度化された（ｉ型の）酸化物半導体とする
ことも可能である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、
当該酸化膜から酸素を供給して、酸素欠陥によるＤＯＳを減少させることが可能である。
酸化物半導体の欠陥は、過剰な水素による伝導帯下０．１〜０．２ｅＶの浅い準位や、酸
素の不足による深い準位、などに起因するものとされている。これらの欠陥を無くすため
に、水素を徹底的に除去し、酸素を十分に供給する、という技術思想は正しいものであろ
う。
また、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、不純物、
特に水や水素を除去することによりｉ型化を実現する。この点において、シリコンなどの
ように不純物を添加してのｉ型化ではなく、従来にない技術思想を含むものといえる。
なお、本実施の形態では、トランジスタ１６２の構造としてボトムゲート型構造を示した
が、本発明の一態様はこれに限定されない。例えば、トランジスタ１６２の構造としてト
ップゲート型構造とすることもできる。また、トランジスタ１６２の構造としてチャネル
形成領域の上下にゲート絶縁層を介して配置された２つのゲート電極層を有する、デュア
ルゲート型構造とすることもできる。
＜酸化物半導体を用いたトランジスタの電導機構＞
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図２４乃至図２７を用い
て説明する。なお、以下の説明は一考察に過ぎず、これに基づいて発明の有効性が否定さ
れるものではないことを付記する。
図２４は、酸化物半導体を用いたデュアルゲート型のトランジスタ（薄膜トランジスタ）
の断面図である。ゲート電極層（ＧＥ１）上にゲート絶縁層（ＧＩ１）を介して酸化物半
導体層（ＯＳ）が設けられ、その上にソース電極（Ｓ）およびドレイン電極（Ｄ）が設け
られている。また、酸化物半導体層（ＯＳ）、ソース電極（Ｓ）およびドレイン電極（Ｄ
）を覆うようにゲート絶縁層（ＧＩ２）が設けられ、酸化物半導体層（ＯＳ）上にゲート
絶縁層（ＧＩ２）を介してゲート電極（ＧＥ２）が設けられている。
図２５には、図２４のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。図２
５（Ａ）はソースとドレインの間の電位差をゼロ（等電位、ＶＤ＝０Ｖ）とした場合を示
しており、図２５（Ｂ）はソースに対しドレインの電位を高くした場合（ＶＤ＞０）を示
している。
図２６には、図２４におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）を示
す。図２６（Ａ）は、ゲート（Ｇ１）に正の電位（＋ＶＧ）が与えられた状態であり、ソ
ースとドレインとの間にキャリア（電子）が流れるオン状態を示している。また、図２６
（Ｂ）は、ゲート（Ｇ１）に負の電位（−ＶＧ）が与えられた状態であり、オフ状態（少
数キャリアは流れない状態）である場合を示している。
図２７は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係
を示す。
従来の酸化物半導体はｎ型であり、そのフェルミ準位（Ｅｆ）は、バンドギャップ中央に
位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化
物半導体において水素の一部はドナーとなり、ｎ型化する要因の一つであることが知られ
ている。
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸
化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれな
いように高純度化することにより真性（ｉ型）とし、または真性に限りなく近いものであ
る。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物を極力除
去することにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを特徴
としている。これにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同程度と
することができる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は
４．３ｅＶと言われている。ソース電極やドレイン電極を構成するチタン（Ｔｉ）の仕事
関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体
界面において、電子に対してショットキー型の障壁は形成されない。
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両
者が接触すると図２５（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
図２５（Ｂ）において黒丸（●）は電子を示す。ドレインに正の電位が与えられると、電
子はバリア（ｈ）をこえて酸化物半導体に注入され、ドレインに向かって流れる。バリア
（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレイン電圧が
印加される場合には、電圧印加のない図２５（Ａ）のバリアの高さ、すなわちバンドギャ
ップ（Ｅｇ）の１／２、より低くなる。
このとき電子は、図２６（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導
体との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
また、図２６（Ｂ）に示すように、ゲート電極（Ｇ１）に負の電位が与えられると、少数
キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
このように酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純
度化することにより、真性（ｉ型）とし、または実質的に真性となるため、ゲート絶縁層
との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を
形成できるものが要求される。具体的には、例えば、ＶＨＦ帯〜マイクロ波帯の電源周波
数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁層や、スパッタリング
法で作製される絶縁層などを用いることが好ましい。
酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとす
ることにより、例えば、トランジスタのチャネル幅Ｗが１×１０４μｍ、チャネル長Ｌが
３μｍの場合には、常温において１×１０−１３Ａ以下のオフ電流、０．１Ｖ／ｄｅｃ．
のサブスレッショルドスイング値（Ｓ値）（ゲート絶縁層の厚さ：１００ｎｍ）が実現さ
れ得る。
このように、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高
純度化することにより、薄膜トランジスタの動作を良好なものとすることができる。
＜変形例＞
図６乃至図９には、半導体装置の構成の変形例を示す。なお、以下では、変形例として、
トランジスタ１６２の構成が上記とは異なるものについて説明する。つまり、トランジス
タ１６０の構成は上記と同様である。
図６には、酸化物半導体層１４０の下にゲート電極１３６ｄを有し、ソース電極またはド
レイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４
０の下側表面において酸化物半導体層１４０と接する構成のトランジスタ１６２を有する
半導体装置の例を示す。なお、平面の構造は、断面に対応して適宜変更すればよいから、
ここでは、断面についてのみ示すこととする。
図６に示す構成と図２に示す構成の大きな相違点として、ソース電極またはドレイン電極
１４２ａや、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０との接続
の位置がある。つまり、図２に示す構成では、酸化物半導体層１４０の上側表面において
、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと
接するのに対して、図６に示す構成では、酸化物半導体層１４０の下側表面において、ソ
ース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと接す
る。そして、この接触の相違に起因して、その他の電極、絶縁層などの配置が異なるもの
となっている。各構成要素の詳細は、図２と同様である。
具体的には、図６に示す半導体装置は、層間絶縁層１２８上に設けられたゲート電極１３
６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８
上に設けられた、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電
極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極
１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め
込むように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極またはドレ
イン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂに接
して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されている。
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護
絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられて
いる。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられて
おり、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電
極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁
層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接す
る電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め
込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられ
ている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０
ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１
５４ｄは電極１５０ｅと接している。
図７は、酸化物半導体層１４０の上にゲート電極１３６ｄを有する半導体装置の構成の例
である。ここで、図７（Ａ）は、ソース電極またはドレイン電極１４２ａや、ソース電極
またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体
層１４０と接する構成の例であり、図７（Ｂ）は、ソース電極またはドレイン電極１４２
ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の上側表面にお
いて酸化物半導体層１４０と接する構成の例である。
図２や図６に示す構成と図７に示す構成の大きな相違点は、酸化物半導体層１４０の上に
ゲート電極１３６ｄを有する点である。また、図７（Ａ）に示す構成と図７（Ｂ）に示す
構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極またはド
レイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおい
て接触するか、という点である。そして、これらの相違に起因して、その他の電極、絶縁
層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様である。
具体的には、図７（Ａ）に示す半導体装置は、層間絶縁層１２８上に設けられたソース電
極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極
またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接す
る酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と
、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート電極１３６ｄと
、を有する。
また、図７（Ｂ）では、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化
物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１
４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０、ソース電極
またはドレイン電極１４２ａ、および、ソース電極またはドレイン電極１４２ｂ上に設け
られたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する
領域のゲート電極１３６ｄと、を有する。
なお、図７に示す構成では、図２に示す構成などと比較して、構成要素が省略される場合
がある（例えば、電極１５０ａや、電極１５４ａなど）。この場合、作製工程の簡略化と
いう副次的な効果も得られる。もちろん、図２などに示す構成においても、必須ではない
構成要素を省略できることはいうまでもない。
図８は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲート
電極１３６ｄを有する構成の例である。この場合、表面の平坦性やカバレッジに対する要
求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成す
る必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３６
ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ１６０
についても、同様に作製することが可能である。
図８（Ａ）に示す構成と図８（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレ
イン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０
の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これ
らの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構
成要素の詳細は、図２などと同様である。
具体的には、図８（Ａ）では、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、
ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設け
られた、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２
ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ
の上側表面に接する酸化物半導体層１４０と、を有する。
また、図８（Ｂ）では、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート
電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上のゲート電極
１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の
上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電極
またはドレイン電極１４２ｂと、を有する。
なお、図８に示す構成においても、図２に示す構成などと比較して、構成要素が省略され
る場合がある。この場合も、作製工程の簡略化という効果が得られる。
図９は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲート
電極１３６ｄを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対す
る要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形
成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１
３６ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ１
６０についても、同様に作製することが可能である。
図９（Ａ）に示す構成と図９（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレ
イン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０
の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これ
らの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構
成要素の詳細は、図２などと同様である。
具体的には、図９（Ａ）では、層間絶縁層１２８上に設けられたソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン
電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体
層１４０と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１
４２ｂ、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３
８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極１３６ｄと、を有す
る。
また、図９（Ｂ）では、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化
物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１
４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４
２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４０上に設けられたゲ
ート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設
けられたゲート電極１３６ｄと、を有する。
なお、図９に示す構成においても、図２に示す構成などと比較して、構成要素が省略され
る場合がある。この場合も、作製工程の簡略化という効果が得られる。
以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現さ
れる。本実施の形態では、トランジスタ１６０とトランジスタ１６２を積層して形成する
例について説明したが、半導体装置の構成はこれに限られるものではない。また、本実施
の形態では、トランジスタ１６０とトランジスタ１６２のチャネル長方向が互いに垂直と
なる例を説明したが、トランジスタ１６０とトランジスタ１６２の位置関係などはこれに
限られるものではない。さらに、トランジスタ１６０とトランジスタ１６２とを重畳して
設けても良い。
また、本実施の形態では理解の簡単のため、最小記憶単位（１ビット）の半導体装置につ
いて説明したが、半導体装置の構成はこれに限られるものではない。複数の半導体装置を
適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記半導体装
置を複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線
の構成も図１に限定されず、適宜変更することができる。
本実施の形態に係る半導体装置は、トランジスタ１６２の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性の半導体装置として用いることが可能である。
また、トランジスタ１６２のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフに
よって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、
フラッシュメモリなどにおいて必要とされる情報を消去するための動作が不要であるとい
うメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置として、記憶素子の回路構成および
動作について説明する。
半導体装置が有する記憶素子（以下、メモリセルとも記す）の回路図の一例を図１０に示
す。図１０に示すメモリセル２００は、第１の配線ＳＬ（ソース線）と、第２の配線ＢＬ
（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）と、
第５の配線ＷＬ（ワード線）と、トランジスタ２０１（第１のトランジスタ）と、トラン
ジスタ２０２（第２のトランジスタ）と、トランジスタ２０３（第３のトランジスタ）と
、から構成されている。トランジスタ２０１及びトランジスタ２０３は、酸化物半導体以
外の材料を用いて形成されており、トランジスタ２０２は酸化物半導体を用いて形成され
ている。
ここで、トランジスタ２０１のゲート電極と、トランジスタ２０２のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、第１の配線と、トランジスタ２
０１のソース電極とは、電気的に接続され、トランジスタ２０１のドレイン電極と、トラ
ンジスタ２０３のソース電極とは、電気的に接続されている。そして、第２の配線と、ト
ランジスタ２０３のドレイン電極とは、電気的に接続され、第３の配線と、トランジスタ
２０２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線と、
トランジスタ２０２のゲート電極とは、電気的に接続され、第５の配線と、トランジスタ
２０３のゲート電極とは電気的に接続されている。
次に、回路の動作について具体的に説明する。
メモリセル２００への書込みを行う場合は、第１の配線を０Ｖ、第５の配線を０Ｖ、第２
の配線を０Ｖ、第４の配線を２Ｖとする。データ”１”を書き込む場合には第３の配線を
２Ｖ、データ”０”を書き込む場合には第３の配線を０Ｖとする。このとき、トランジス
タ２０３はオフ状態、トランジスタ２０２はオン状態となる。なお、書き込み終了にあた
っては、第３の配線の電位が変化する前に、第４の配線を０Ｖとして、トランジスタ２０
２をオフ状態にする。
その結果、データ”１”書込み後にはトランジスタ２０１のゲート電極に接続されるノー
ド（以下、ノードＡ）の電位が約２Ｖ、データ”０”書込み後にはノードＡの電位が約０
Ｖとなる。ノードＡには、第３の配線の電位に応じた電荷が蓄積されるが、トランジスタ
２０２のオフ電流が極めて小さい、あるいは実質０であることから、トランジスタ２０１
のゲート電極の電位は長時間にわたって保持される。書込み動作のタイミングチャートの
一例を図１１に示す。
次に、メモリセルの読み出しを行う場合は、第１の配線を０Ｖ、第５の配線を２Ｖ、第４
の配線を０Ｖ、第３の配線を０Ｖとし、第２の配線に接続されている読出し回路を動作状
態とする。このとき、トランジスタ２０３はオン状態、トランジスタ２０２はオフ状態と
なる。
データ”０”、つまりノードＡが約０Ｖの状態であればトランジスタ２０１はオフ状態で
あるから、第２の配線と第１の配線間の抵抗は高い状態となる。一方、データ”１”、つ
まりノードＡが約２Ｖの状態であればトランジスタ２０１がオン状態であるから、第２の
配線と第１の配線間の抵抗は低い状態となる。読出し回路は、メモリセルの抵抗状態の違
いから、データ”０”，”１”を読み出すことができる。なお、書込み時の第２の配線は
０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読出
し時の第３の配線は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されてい
ても構わない。
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。ま
た、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ２
０１がオフ状態となり、データ”１”の場合にトランジスタ２０１がオン状態となるよう
に、また、書込み時にトランジスタ２０２がオン状態、書込み時以外ではオフ状態となる
ように、また、読み出し時にトランジスタ２０３がオン状態となるように選べばよい。特
に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
図１２に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図を示す。
本発明の一態様に係る半導体装置は、ｍ本の第５の配線及び第４の配線と、ｎ本の第２の
配線及び第３の配線と、複数のメモリセル２００（１、１）〜２００（ｍ、ｎ）が縦ｍ個
（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ
２１０と、第２の配線及び第３の配線駆動回路２１１や、第４の配線及び第５の配線駆動
回路２１３や、読出し回路２１２といった周辺回路によって構成されている。他の周辺回
路として、リフレッシュ回路等が設けられてもよい。
各メモリセルの代表として、メモリセル２００（ｉ、ｊ）を考える。ここで、メモリセル
２００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線
ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）及び第４の配線Ｓ２（ｉ）、
および第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓが与え
られている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）及び第３の配線Ｓ１（１）〜Ｓ１
（ｎ）は第２の配線及び第３の配線駆動回路２１１および読出し回路２１２に、第５の配
線ＷＬ（１）〜ＷＬ（ｍ）及び第４の配線Ｓ２（１）〜Ｓ２（ｍ）は第４の配線及び第５
の配線駆動回路２１３にそれぞれ接続されている。
図１２に示した半導体装置の動作について説明する。本構成では、行ごとの書込みおよび
読出しを行う。
第ｉ行のメモリセル２００（ｉ、１）〜２００（ｉ、ｎ）に書込みを行う場合は、第１の
配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）〜ＢＬ（ｎ）
を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ２０２は、オン状態
となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む列は２Ｖ、デー
タ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第３の配線Ｓ１
（１）〜Ｓ１（ｎ）の電位が変化する前に、第４の配線Ｓ２（ｉ）を０Ｖとして、トラン
ジスタ２０２をオフ状態にする。また、非選択の第５の配線は０Ｖ、非選択の第４の配線
は０Ｖとする。
その結果、データ”１”の書込みを行ったメモリセルのトランジスタ２０１のゲート電極
に接続されるノード（以下、ノードＡ）の電位は約２Ｖ、データ”０”の書込みを行った
メモリセルのノードＡの電位は約０Ｖとなる。また、非選択メモリセルのノードＡの電位
は変わらない。
第ｉ行のメモリセル２００（ｉ、１）〜２００（ｉ、ｎ）の読み出しを行う場合は、第１
の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）を０Ｖ、第
３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に接続
されている読出し回路を動作状態とする。読出し回路では、例えば、メモリセルの抵抗状
態の違いから、データ”０”，”１”を読み出すことができる。なお、非選択の第５の配
線は０Ｖ、非選択の第４の配線は０Ｖとする。なお、書込み時の第２の配線は０Ｖとした
が、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読出し時の第３
の配線は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わな
い。
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。ま
た、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ２
０１がオフ状態となり、データ”１”の場合にトランジスタ２０１がオン状態となるよう
に、また、書込み時にトランジスタ２０２がオン状態、書込み時以外ではオフ状態となる
ように、また、読み出し時にトランジスタ２０３がオン状態となるように選べばよい。特
に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
次に、本発明の一態様に係る記憶素子の回路構成及び動作の他の一例について説明する。
半導体装置が有するメモリセル回路の一例を図１３に示す。図１３に示すメモリセル２２
０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１と、第４の配線Ｓ２と、第５の
配線ＷＬと、トランジスタ２０１（第１のトランジスタ）と、トランジスタ２０２（第２
のトランジスタ）と、トランジスタ２０３（第３のトランジスタ）と、から構成されてい
る。トランジスタ２０１及びトランジスタ２０３は、酸化物半導体以外の材料を用いて形
成されており、トランジスタ２０２は酸化物半導体を用いて形成されている。
図１３に示すメモリセル２２０の回路は、図１０に示したメモリセル２００の回路と比較
して、第３の配線と、第４の配線の方向が異なる。つまり、図１３のメモリセル２２０の
回路は、第３の配線を第５の配線方向（行方向）に配置し、第４の配線を第２の配線方向
（列方向）に配置する構成としている。
ここで、トランジスタ２０１のゲート電極と、トランジスタ２０２のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、第１の配線と、トランジスタ２
０１のソース電極とは、電気的に接続され、トランジスタ２０１のドレイン電極と、トラ
ンジスタ２０３のソース電極とは、電気的に接続されている。そして、第２の配線と、ト
ランジスタ２０３のドレイン電極とは、電気的に接続され、第３の配線と、トランジスタ
２０２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線と、
トランジスタ２０２のゲート電極とは、電気的に接続され、第５の配線と、トランジスタ
２０３のゲート電極とは電気的に接続されている。
図１３に示すメモリセル２２０の回路の動作は、図１０に示したメモリセル２００の回路
の動作と同様であるため、詳細な説明は省略する。
図１４に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図を示す。
本発明の一態様に係る半導体装置は、ｍ本の第３の配線及び第５の配線と、ｎ本の第２の
配線及び第４の配線と、複数のメモリセル２２０（１、１）〜２２０（ｍ、ｎ）が縦ｍ個
（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ
２３０と、第２の配線及び第４の配線駆動回路２３１や、第３の配線及び第５の配線駆動
回路２３３や、読出し回路２３２といった周辺回路によって構成されている。他の周辺回
路として、リフレッシュ回路等が設けられてもよい。
図１４に示す半導体装置は、図１２に示した半導体装置と比較して、第３の配線と、第４
の配線の方向が異なる。つまり、図１４の半導体装置は、第３の配線を第５の配線方向（
行方向）に配置し、第４の配線を第２の配線方向（列方向）に配置する構成としている。
各メモリセルの代表として、メモリセル２２０（ｉ、ｊ）を考える。ここで、メモリセル
２２０（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線
ＢＬ（ｊ）、第４の配線Ｓ２（ｊ）、第５の配線ＷＬ（ｉ）及び第３の配線Ｓ１（ｉ）、
および第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓが与え
られている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）及び第４の配線Ｓ２（１）〜Ｓ２
（ｎ）は第２の配線及び第４の配線駆動回路２３１および読出し回路２３２に、第５の配
線ＷＬ（１）〜ＷＬ（ｍ）及び第３の配線Ｓ１（１）〜Ｓ１（ｍ）は第３の配線及び第５
の配線駆動回路２３３にそれぞれ接続されている。
図１４に示した半導体装置の動作について説明する。本構成では、書き込みは列ごと、読
み出しは行ごとに行う。
第ｊ列のメモリセル２２０（１、ｊ）〜２２０（ｍ，ｊ）に書込みを行う場合は、第１の
配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（１）〜ＷＬ（ｍ）を０Ｖ、第２の配線ＢＬ（ｊ）
を０Ｖ、第４の配線Ｓ２（ｊ）を２Ｖとする。第３の配線Ｓ１（１）〜Ｓ１（ｍ）は、デ
ータ”１”を書き込む行は２Ｖ、データ”０”を書き込む行は０Ｖとする。なお、書き込
み終了にあたっては、第３の配線Ｓ１（１）〜Ｓ１（ｍ）の電位が変化する前に、第４の
配線Ｓ２（ｊ）を０Ｖとして、トランジスタ２０２をオフ状態にする。また、非選択の第
２の配線は０Ｖ、非選択の第４の配線は０Ｖとする。
その結果、データ”１”の書込みを行ったメモリセルのトランジスタ２０１のゲート電極
に接続されるノード（以下、ノードＡ）の電位は約２Ｖ、データ”０”の書込みを行った
メモリセルのノードＡの電位は約０Ｖとなる。また、非選択メモリセルのノードＡの電位
は変わらない。
第ｉ行のメモリセル２２０（ｉ、１）〜２２０（ｉ，ｎ）の読み出しを行う場合は、第１
の配線を０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（１）〜Ｓ２（ｎ）を０Ｖ
、第３の配線Ｓ１（ｉ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に接続されてい
る読出し回路を動作状態とする。読出し回路では、例えば、メモリセルの抵抗状態の違い
から、データ”０”，”１”を読み出すことができる。なお、非選択の第５の配線は０Ｖ
、非選択の第３の配線は０Ｖとする。なお、書込み時の第２の配線は０Ｖとしたが、フロ
ーティング状態や０Ｖ以上の電位に充電されていても構わない。読出し時の第３の配線は
０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。ま
た、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ２
０１がオフ状態となり、データ”１”の場合にトランジスタ２０１がオン状態となるよう
に、また、書込み時にトランジスタ２０２がオン状態、書込み時以外ではオフ状態となる
ように、また、読み出し時にトランジスタ２０３がオン状態となるように選べばよい。特
に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。
また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。さらに、トラ
ンジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も
容易に実現しうる。また、フラッシュメモリなどにおいて必要とされる情報を消去するた
めの動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
（実施の形態３）
本実施の形態では、実施の形態２とは異なる記憶素子の回路構成及び動作の一例について
説明する。
半導体装置が有するメモリセルの回路図の一例を図１５に示す。図１５に示すメモリセル
２４０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の配線Ｓ２と、第５
の配線ＷＬと、トランジスタ２０１（第１のトランジスタ）と、トランジスタ２０２（第
２のトランジスタ）と、容量素子２０４とから構成されている。トランジスタ２０１は、
酸化物半導体以外の材料を用いて形成されており、トランジスタ２０２は酸化物半導体を
用いて形成されている。
ここで、トランジスタ２０１のゲート電極と、トランジスタ２０２のソース電極またはド
レイン電極の一方と、容量素子２０４の一方の電極とは、電気的に接続されている。また
、第１の配線と、トランジスタ２０１のソース電極とは、電気的に接続され、第２の配線
と、トランジスタ２０１のドレイン電極とは、電気的に接続され、第３の配線と、トラン
ジスタ２０２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配
線と、トランジスタ２０２のゲート電極とは、電気的に接続され、第５の配線と、容量素
子２０４の他方の電極とは、電気的に接続されている。
次に、回路の動作について具体的に説明する。
メモリセル２４０への書込みを行う場合は、第１の配線を０Ｖ、第５の配線を０Ｖ、第２
の配線を０Ｖ、第４の配線を２Ｖとする。データ”１”を書き込む場合には第３の配線を
２Ｖ、データ”０”を書き込む場合には第３の配線を０Ｖとする。このとき、トランジス
タ２０２はオン状態となる。なお、書き込み終了にあたっては、第３の配線の電位が変化
する前に、第４の配線を０Ｖとして、トランジスタ２０２をオフ状態にする。
その結果、データ”１”の書込み後にはトランジスタ２０１のゲート電極に接続されるノ
ード（以下、ノードＡ）の電位が約２Ｖ、データ”０”の書込み後にはノードＡの電位が
約０Ｖとなる。
メモリセル２４０の読み出しを行う場合は、第１の配線を０Ｖ、第５の配線を２Ｖ、第４
の配線を０Ｖ、第３の配線を０Ｖとし、第２の配線に接続されている読出し回路を動作状
態とする。このとき、トランジスタ２０２は、オフ状態となる。
第５の配線を２Ｖとした場合のトランジスタ２０１の状態について説明する。トランジス
タ２０１の状態を決めるノードＡの電位は、第５の配線−ノードＡ間の容量Ｃ１と、トラ
ンジスタ２０１のゲート−ソースとドレイン間の容量Ｃ２に依存する。
図１６には、第５の配線電位とノードＡの電位の関係を示す。ここでは、一例として、ト
ランジスタ２０１がオフ状態でＣ１／Ｃ２≫１、オン状態でＣ１／Ｃ２＝１であるとする
。また、トランジスタ２０１のしきい値は２．５Ｖとする。図１６に示すグラフの第５の
配線電位が２Ｖの条件では、データ”０”の状態ではノードＡが約２Ｖとなるが、トラン
ジスタ２０１はオフ状態である。一方、データ”１”の状態ではノードＡが約３．２５Ｖ
となり、トランジスタ２０１はオン状態となる。メモリセルはトランジスタ２０１がオン
状態で低抵抗状態、オフ状態で高抵抗状態となる。従って、読出し回路は、メモリセルの
抵抗状態の違いから、データ”０”、”１”を読み出すことができる。なお、読出しを行
なわない場合、つまり第５の配線電位が０Ｖの時には、データ”０”ではノードＡが約０
Ｖ、データ”１”ではノードＡが約２Ｖとなり、いずれも、トランジスタ２０１はオフ状
態となる。
なお、読出し時の第３の配線は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充
電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、逆であ
っても構わない。
上述した動作電圧は一例である。書き込み時の第３の配線の電位は、書込み後にトランジ
スタ２０２がオフ状態となり、また、第５の配線電位が０Ｖの場合にトランジスタ２０１
がオフ状態である範囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読出し時
の第５の配線電位は、データ”０”の場合にトランジスタ２０１がオフ状態となり、デー
タ”１”の場合にトランジスタ２０１がオン状態となるように選べばよい。また、トラン
ジスタ２０１のしきい値電圧も、一例である。上述したトランジスタ２０１の状態を変え
ない範囲であれば、どのようなしきい値でも構わない。
図１７に示す本発明の一態様に係る半導体装置は、ｍ本の第５の配線及び第４の配線と、
ｎ本の第２の配線及び第３の配線と、複数のメモリセル２４０（１、１）〜（ｍ、ｎ）が
縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセル
アレイ２５０と、第２の配線及び第３の配線駆動回路２１１や、第４の配線及び第５の配
線駆動回路２１３や、読出し回路２１２といった周辺回路によって構成されている。他の
周辺回路として、リフレッシュ回路等が設けられてもよい。
各メモリセルの代表として、メモリセル２４０（ｉ、ｊ）を考える。ここで、メモリセル
２４０（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線
ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）及び第４の配線Ｓ２（ｉ）、
および第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓが与え
られている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）及び第３の配線Ｓ１（１）〜Ｓ１
（ｎ）は第２の配線及び第３の配線駆動回路２１１および読出し回路２１２に、第５の配
線ＷＬ（１）〜ＷＬ（ｍ）及び第４の配線Ｓ２（１）〜Ｓ２（ｍ）は第４の配線及び第５
の配線駆動回路２１３にそれぞれ接続されている。
図１７に示した半導体装置の動作について説明する。本構成では、行ごとの書込みおよび
読出しを行う。
第ｉ行のメモリセル２４０（ｉ、１）〜２４０（ｉ、ｎ）に書き込みを行う場合は、第１
の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）〜ＢＬ（ｎ
）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ２０２は、オン状
態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む列は２Ｖ、デ
ータ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第３の配線Ｓ
１（１）〜Ｓ１（ｎ）の電位が変化する前に、第４の配線Ｓ２（ｉ）を０Ｖとして、トラ
ンジスタ２０２をオフ状態とする。また、非選択の第５の配線は０Ｖ、非選択の第４の配
線は０Ｖとする。
その結果、データ”１”の書き込みを行ったメモリセルのトランジスタ２０１のゲート電
極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”の書き込み後に
はノードＡの電位が約０Ｖとなる。また、非選択メモリセルのノードＡの電位は変わらな
い。
第ｉ行のメモリセル２４０（ｉ、１）〜２４０（ｉ、ｎ）に読み出しを行う場合は、第１
の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）を０Ｖ、第
３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に接続
されている読出し回路を動作状態とする。このときトランジスタ２０２は、オフ状態とな
る。また、非選択の第５の配線は０Ｖとし、非選択の第４の配線は０Ｖとする。
読み出し時のトランジスタ２０１の状態について説明する。既に説明したように、トラン
ジスタ２０１がオフ状態でＣ１／Ｃ２≫１、オン状態でＣ１／Ｃ２＝１であるとすると、
第５の配線電位とノードＡの電位の関係は図１６のように表される。また、トランジスタ
２０１のしきい値電圧は２．５Ｖとする。非選択のメモリセルは、第５の配線電位が０Ｖ
となるため、データ”０”を有するメモリセルのノードＡは約０Ｖ、データ”１”を有す
るメモリセルのノードＡが約２Ｖとなり、いずれも、トランジスタ２０１はオフ状態とな
る。第ｉ行のメモリセルでは、第５の配線電位が２Ｖとなるため、データ”０”を有する
メモリセルのノードＡが約２Ｖとなり、トランジスタ２０１はオフ状態であるが、データ
”１”を有するメモリセルのノードＡが約３．２５Ｖとなり、トランジスタ２０１はオン
状態となる。メモリセルはトランジスタ２０１がオン状態で低抵抗状態、オフ状態で高抵
抗状態となる。その結果、第ｉ行のメモリセルで、データ”０”を有するメモリセルだけ
が低抵抗状態となる。読出し回路は、第２の配線に接続される負荷抵抗の違いから、デー
タ”０”、”１”を読み出すことができる。
なお、読出し時の第３の配線は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充
電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、逆であ
っても構わない。
上述した動作電圧は一例である。書き込み時の第３の配線の電位は、書込み後にトランジ
スタ２０２がオフ状態となり、また、第５の配線電位が０Ｖの場合にトランジスタ２０１
がオフ状態である範囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読出し時
の第５の配線電位は、データ”０”の場合にトランジスタ２０１がオフ状態となり、デー
タ”１”の場合にトランジスタ２０１がオン状態となるように選べばよい。また、トラン
ジスタ２０１のしきい値電圧も、一例である。上述したトランジスタ２０１の状態を変え
ない範囲であれば、どのようなしきい値でも構わない。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。
また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。さらに、トラ
ンジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も
容易に実現しうる。また、フラッシュメモリなどにおいて必要とされる情報を消去するた
めの動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
次に、本発明の一態様に係る記憶素子の回路構成及び動作の他の一例について説明する。
半導体装置が有するメモリセル回路の一例を図１８に示す。図１８に示すメモリセル２６
０は、第１の配線ＳＬと、第２の配線ＢＬと、第３の配線Ｓ１と、第４の配線Ｓ２と、第
５の配線ＷＬと、トランジスタ２０１と、トランジスタ２０２と、容量素子２０４と、か
ら構成されている。トランジスタ２０１は、酸化物半導体以外の材料を用いて構成されて
おり、トランジスタ２０２は酸化物半導体を用いて形成されている。
図１８に示すメモリセル２６０の回路は、図１５のメモリセル２４０の回路と比較して、
第３の配線と第４の配線の方向が異なる。つまり、図１８のメモリセル２６０では第３の
配線を第５の配線方向（行方向）に配置し、第４の配線を第２の配線方向（列方向）に配
置する構成としている。
ここで、トランジスタ２０１のゲート電極と、トランジスタ２０２のソース電極またはド
レイン電極の一方と、容量素子２０４の一方の電極とは、電気的に接続されている。また
、第１の配線と、トランジスタ２０１のソース電極とは、電気的に接続され、第２の配線
と、トランジスタ２０１のドレイン電極とは、電気的に接続され、第３の配線と、トラン
ジスタ２０２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配
線と、トランジスタ２０２のゲート電極とは、電気的に接続され、第５の配線と、容量素
子２０４の他方の電極とは、電気的に接続されている。
図１８に示すメモリセル２６０の回路の動作は、図１５に示したメモリセル２４０の回路
の動作と同様であるため、詳細な説明は省略する。
図１９に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図を示す。
本発明の一態様に係る半導体装置は、ｍ本の第３の配線及び第５の配線と、ｎ本の第２の
配線及び第４の配線と、複数のメモリセル２６０（１、１）〜２６０（ｍ、ｎ）が縦ｍ個
（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ
２７０と、第２の配線及び第４の配線駆動回路２３１や、第３の配線及び第５の配線駆動
回路２３３や、読出し回路２３２といった周辺回路によって構成されている。他の周辺回
路として、リフレッシュ回路等が設けられてもよい。
図１９に示す半導体装置は、図１７に示した半導体装置と比較して、第３の配線と、第４
の配線の方向が異なる。つまり、図１９の半導体装置は、第３の配線を第５の配線方向（
行方向）に配置し、第４の配線を第２の配線方向（列方向）に配置する構成としている。
各メモリセルの代表として、メモリセル２６０（ｉ、ｊ）を考える。ここで、メモリセル
２６０（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線
ＢＬ（ｊ）、第４の配線Ｓ２（ｊ）、第５の配線ＷＬ（ｉ）及び第３の配線Ｓ１（ｉ）、
および第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓが与え
られている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）及び第４の配線Ｓ２（１）〜Ｓ２
（ｎ）は第２の配線及び第４の配線駆動回路２３１および読出し回路２３２に、第５の配
線ＷＬ（１）〜ＷＬ（ｍ）及び第３の配線Ｓ１（１）〜Ｓ１（ｍ）は第３の配線及び第５
の配線駆動回路２３３にそれぞれ接続されている。
図１９に示す半導体装置の動作は、図１７に示した半導体装置の動作と同様であるため、
詳細な説明は省略する。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。
また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。さらに、トラ
ンジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も
容易に実現しうる。また、フラッシュメモリなどにおいて必要とされる情報を消去するた
めの動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
（実施の形態４）
本実施の形態では、実施の形態２及び３とは異なる記憶素子の回路構成及び動作の一例に
ついて説明する。
半導体装置が有するメモリセルの回路図の一例を図２０に示す。図２０（Ａ）に示すメモ
リセル２８０ａ及び図２０（Ｂ）に示すメモリセル２８０ｂは、それぞれ図１０に示すメ
モリセル２００及び図１３に示すメモリセル２２０と比較して、第１トランジスタと第３
トランジスタの直列接続の関係を入れ替えた構成である。
ここで、図２０（Ａ）に示すメモリセル２８０ａは、トランジスタ２０１のゲート電極と
、トランジスタ２０２のソース電極またはドレイン電極の一方とは、電気的に接続されて
いる。また、第１の配線と、トランジスタ２０３のソース電極とは、電気的に接続され、
トランジスタ２０３のドレイン電極と、トランジスタ２０１のソース電極とは、電気的に
接続されている。そして、第２の配線と、トランジスタ２０１のドレイン電極とは、電気
的に接続され、第３の配線と、トランジスタ２０２のソース電極またはドレイン電極の他
方とは、電気的に接続され、第４の配線と、トランジスタ２０２のゲート電極とは、電気
的に接続され、第５の配線と、トランジスタ２０３のゲート電極とは、電気的に接続され
ている。
また、図２０（Ｂ）に示すメモリセル２８０ｂは、図２０（Ａ）に示したメモリセル回路
と比較して、第３の配線と、第４の配線の方向が異なる。つまり、図２０（Ｂ）に示すメ
モリセル回路は、第４の配線を第２の配線方向（列方向）に配置し、第３の配線を第５の
配線方向（行方向）に配置する構成としている。
図２０（Ａ）に示すメモリセル２８０ａ及び図２０（Ｂ）に示すメモリセル２８０ｂの回
路の動作は、それぞれ図１０に示すメモリセル２００及び図１３に示すメモリセル２２０
の回路の動作と同様であるため、詳細な説明は省略する。
（実施の形態５）
本実施の形態では、実施の形態２乃至４とは異なる記憶素子の回路構成及び動作の一例に
ついて説明する。
半導体装置が有するメモリセルの回路図の一例を図２１に示す。図２１に示すメモリセル
２９０の回路は、図１０のメモリセル２００の回路と比較して、ノードＡと第１の配線と
の間に容量素子を有する構成としている。
図２１に示すメモリセル２９０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１と
、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ２０１と、トランジスタ２０２と
、トランジスタ２０３と、容量素子２０５と、から構成されている。トランジスタ２０１
及びトランジスタ２０３は、酸化物半導体以外の材料を用いて形成されており、トランジ
スタ２０２は酸化物半導体を用いて形成されている。
ここで、トランジスタ２０１のゲート電極と、トランジスタ２０２のソース電極またはド
レイン電極の一方と、容量素子２０５の一方の電極とは、電気的に接続されている。また
、第１の配線と、トランジスタ２０１のソース電極と、容量素子２０５の他方の電極とは
、電気的に接続され、トランジスタ２０１のドレイン電極と、トランジスタ２０３のソー
ス電極とは電気的に接続されている。そして、第２の配線と、トランジスタ２０３のドレ
イン電極とは、電気的に接続され、第３の配線と、トランジスタ２０２のソース電極また
はドレイン電極の他方とは、電気的に接続され、第４の配線と、トランジスタ２０２のゲ
ート電極とは、電気的に接続され、第５の配線と、トランジスタ２０３のゲート電極とは
、電気的に接続されている。
図２１に示すメモリセル回路の動作は、図１０に示したメモリセル回路の動作と同様であ
るため、詳細な説明は省略する。このような容量素子２０５を有することで、保持特性が
改善する。
（実施の形態６）
本発明の一態様に係る半導体装置が有する読出し回路の一例について図２２を用いて説明
する。
図２２に示す読出し回路は、トランジスタ２０６と差動アンプを有する。
読出し時には、端子Ａは読出しを行うメモリセルが接続された第２の配線に接続される。
また、トランジスタ２０６のゲート電極にはバイアス電圧Ｖｂｉａｓが印加され、所定の
電流を流す。
メモリセルは格納するデータ”１”／”０”に応じて抵抗が異なる。具体的には、選択し
たメモリセルのトランジスタ２０１がオン状態の場合には低抵抗状態となり、選択したメ
モリセルのトランジスタ２０１がオフ状態の場合には高抵抗状態となる。
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、差動ア
ンプの出力からはデータ”１”が出力される。一方、メモリセルが低抵抗状態の場合、端
子Ａの電位が参照電位Ｖｒｅｆより低くなり、差動アンプの出力からはデータ”０”が出
力される。
このようにして、読出し回路は、メモリセルからデータを読み出すことができる。なお、
本実施の形態の読出し回路は一例である。他の公知の回路を用いても良い。例えば、プリ
チャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用の第２の配線が接続さ
れる構成でも良い。差動アンプの代わりに、ラッチ型センスアンプを用いても良い。
（実施の形態７）
本実施の形態では、先の実施の形態で得られる半導体装置を搭載した電子機器の例につい
て図２３を用いて説明する。先の実施の形態で得られる半導体装置は、電力の供給がない
場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じな
い。さらに、その動作も高速である。このため、当該半導体装置を用いて新たな構成の電
子機器を提供することが可能である。なお、先の実施の形態に係る半導体装置は、集積化
されて回路基板などに実装され、各電子機器の内部に搭載されることになる。
図２３（Ａ）は、先の実施の形態に係る半導体装置を含むノート型のパーソナルコンピュ
ータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構
成されている。本発明の一態様に係る半導体装置をノート型のパーソナルコンピュータに
適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、
書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発
明の一態様に係る半導体装置をノート型のパーソナルコンピュータに適用することは好適
である。
図２３（Ｂ）は、先の実施の形態に係る半導体装置を含む携帯情報端末（ＰＤＡ）であり
、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等
が設けられている。また操作用の付属品としてスタイラス３１２がある。本発明の一態様
に係る半導体装置をＰＤＡに適用することで、電力の供給がない場合でも、情報を保持す
ることが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も
高速である。このため、本発明の一態様に係る半導体装置をＰＤＡに適用することは好適
である。
図２３（Ｃ）には、先の実施の形態に係る半導体装置を含む電子ペーパーの一例として、
電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で
構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、
該軸部３３７を軸として開閉動作を行うことができる。このような構成により、電子書籍
３２０は、紙の書籍のように用いることが可能である。本発明の一態様に係る半導体装置
を電子ペーパーに適用することで、電力の供給がない場合でも、情報を保持することが可
能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である
。このため、本発明の一態様に係る半導体装置を電子ペーパーに適用することは好適であ
る。
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれて
いる。表示部３２５および表示部３２７は、続き画面を表示する構成としてもよいし、異
なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば
右側の表示部（図２３（Ｃ）では表示部３２５）に文章を表示し、左側の表示部（図２３
（Ｃ）では表示部３２７）に画像を表示することができる。
また、図２３（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐
体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。操作キ
ー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポ
インティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部
接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなど
の各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい
。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電
子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも
可能である。
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能
である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジッ
トカード等の各種カードにおける表示などに適用することができる。
図２３（Ｄ）は、先の実施の形態に係る半導体装置を含む携帯電話機である。当該携帯電
話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１は、表
示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３
４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４０
は、当該携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを
備えている。また、アンテナは筐体３４１に内蔵されている。本発明の一態様に係る半導
体装置を携帯電話機に適用することで、電力の供給がない場合でも、情報を保持すること
が可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速で
ある。このため、本発明の一態様に係る半導体装置を携帯電話機に適用することは好適で
ある。
表示パネル３４２はタッチパネル機能を備えており、図２３（Ｄ）には映像表示されてい
る複数の操作キー３４５を点線で示している。なお、当該携帯電話は、太陽電池セル３４
９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。ま
た、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすること
もできる。
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３
４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話が可能である。ス
ピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再
生などが可能である。さらに、筐体３４０と筐体３４１はスライドし、図２３（Ｄ）のよ
うに展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可
能である。
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であ
り、充電やデータ通信が可能になっている。また、外部メモリスロット３５０に記録媒体
を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、
赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図２３（Ｅ）は、先の実施の形態に係る半導体装置を含むデジタルカメラである。当該デ
ジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４
、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。本発明の一態様
に係る半導体装置をデジタルカメラに適用することで、電力の供給がない場合でも、情報
を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、そ
の動作も高速である。このため、本発明の一態様に係る半導体装置をデジタルカメラに適
用することは好適である。
図２３（Ｆ）は、先の実施の形態に係る半導体装置を含むテレビジョン装置である。テレ
ビジョン装置３７０では、筐体３７１に表示部３７３が組み込まれている。表示部３７３
により、映像を表示することが可能である。なお、ここでは、スタンド３７５により筐体
３７１を支持した構成を示している。
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン
操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９に
より、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作
することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力
する情報を表示する表示部３７７を設ける構成としてもよい。本発明の一態様に係る半導
体装置をテレビジョン装置に適用することで、電力の供給がない場合でも、情報を保持す
ることが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も
高速である。このため、本発明の一態様に係る半導体装置をテレビジョン装置に適用する
ことは好適である。
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適であ
る。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して
有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信
者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うこ
とが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１１０ａ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ 電極
１３０ｄ 電極
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極
１３６ｂ 電極
１３６ｃ 電極
１３６ｄ ゲート電極
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極
１５０ｂ 電極
１５０ｃ 電極
１５０ｄ 電極
１５０ｅ 電極
１５２ 絶縁層
１５４ａ 電極
１５４ｂ 電極
１５４ｃ 電極
１５４ｄ 電極
１５４ｅ 電極
１６０ トランジスタ
１６２ トランジスタ
２００ メモリセル
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ 容量素子
２０５ 容量素子
２０６ トランジスタ
２１０ メモリセルアレイ
２１１ 第２の配線及び第３の配線駆動回路
２１２ 読出し回路
２１３ 第４の配線及び第５の配線駆動回路
２２０ メモリセル
２３０ メモリセルアレイ
２３１ 第２の配線及び第４の配線駆動回路
２３２ 読出し回路
２３３ 第３の配線及び第５の配線駆動回路
２４０ メモリセル
２５０ メモリセルアレイ
２６０ メモリセル
２７０ メモリセルアレイ
２８０ａ メモリセル
２８０ｂ メモリセル
２９０ メモリセル
３０１ 本体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４５ 操作キー
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部（Ｂ）
３６６ バッテリー
３６７ 表示部（Ａ）
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３７７ 表示部
３７９ 操作キー
３８０ リモコン操作機

Claims (2)

  1. 第１乃至第３のトランジスタを有し、
    前記第２のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの一方と電気的に接続されている半導体装置であって、
    前記第１のトランジスタのチャネル形成領域及び前記第３のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第２のトランジスタのチャネル形成領域は、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体を有し、
    前記第２のトランジスタのチャネル形成領域は、前記第１のトランジスタのチャネル形成領域及び前記第３のトランジスタのチャネル形成領域よりも上層に設けられ、
    前記第２のトランジスタの半導体層の上面に接する領域を有する導電層は、前記第１の絶縁層及び前記第２の絶縁層に設けられた開口を通じて、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第２のトランジスタのゲート電極は、前記第２のトランジスタのチャネル形成領域の下方に設けられ、
    平面視において、前記第２のトランジスタのゲート電極として機能する領域を有する導電層は、第１の方向へ延びており、
    前記第１のトランジスタのゲート電極は、前記第１のトランジスタのチャネル形成領域の上方に設けられ、
    前記平面視において、前記第１のトランジスタのゲート電極として機能する領域を有する導電層は、前記第１の方向に交差する第２方向へ延びている、半導体装置。
  2. 第１乃至第３のトランジスタと、容量素子と、を有し、
    前記第２のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記容量素子の第１の電極は、前記第２のトランジスタのソース及びドレインの一方と、前記第１のトランジスタのゲートとに電気的に接続されている半導体装置であって、
    前記容量素子の第２の電極は、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域及び前記第３のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第２のトランジスタのチャネル形成領域は、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体を有し、
    前記第２のトランジスタのチャネル形成領域は、前記第１のトランジスタのチャネル形成領域及び前記第３のトランジスタのチャネル形成領域よりも上層に設けられ、
    前記第２のトランジスタの半導体層の上面に接する領域を有する導電層は、前記第１の絶縁層及び前記第２の絶縁層に設けられた開口を通じて、前記第１のトランジスタのゲート電極と電気的に接続され、
    前記第２のトランジスタのゲート電極は、前記第２のトランジスタのチャネル形成領域の下方に設けられ、
    平面視において、前記第２のトランジスタのゲート電極として機能する領域を有する導電層は、第１の方向へ延びており、
    前記第１のトランジスタのゲート電極は、前記第１のトランジスタのチャネル形成画領域の上方に設けられ、
    前記平面視において、前記第１のトランジスタのゲート電極として機能する領域を有する導電層は、前記第１の方向に交差する第２方向へ延びている、半導体装置。
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