JP2011238333A - 半導体メモリ装置 - Google Patents

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Abstract

【課題】オフ状態のソース、ドレイン間のリーク電流の低いトランジスタを書き込みトランジスタに用いて、データを保存する半導体メモリ装置を提供する。
【解決手段】書き込みトランジスタのドレインと読み出しトランジスタのゲート、および、前記ドレインとキャパシタの一方の電極を接続した記憶セルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に接続する。また、キャパシタの他方の電極を読み出しワード線に接続する。ここで、記憶セルを直列に接続し、ＮＡＮＤ構造とした半導体メモリ装置で、読み出しトランジスタのゲートを互い違いに配置し、読み出しワード線と書き込みワード線を共用する。
【選択図】図２

Description

本発明は、半導体を用いたメモリ装置に関する。
半導体を用いたメモリ装置には多くの種類がある。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、電子的消去可能プログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）やフラッシュメモリ等である。
ＤＲＡＭは記憶セルに設けたキャパシタに電荷を保持することにより、データを記憶する。しかしながら、スイッチングに用いるトランジスタはオフ状態であっても、わずかにソースとドレイン間にリーク電流が生じるため、データは比較的短時間（長くても数十秒）で失われる。そのため、一定周期（一般的には数十ミリ秒）でデータを再書き込み（リフレッシュ）する必要がある。
また、ＳＲＡＭはフリップフロップ回路の双安定状態を用いてデータを保持する。ＳＲＡＭのフリップフロップ回路には、通常、ＣＭＯＳインバータを用いるが、ひとつの記憶セルに６つのトランジスタを用いるため、集積率がＤＲＡＭより低くなる。また、電源が供給されないとデータが失われてしまう。
一方、ＥＥＰＲＯＭやフラッシュメモリは、フローティングゲートと呼ばれるものを、チャネルとゲートの間に設け、フローティングゲートに電荷を蓄えることにより、データを保持する。フローティングゲートに蓄えられた電荷は、トランジスタへの電源が途絶えた後でも保持されるので、これらのメモリは不揮発性メモリと呼ばれる。フラッシュメモリに関しては、例えば、特許文献１を参照するとよい。
本明細書では、特に、ＥＥＰＲＯＭやフラッシュメモリ等、フローティングゲートを有するメモリを、フローティングゲート型不揮発性メモリ（ＦＧＮＶＭ）という。ＦＧＮＶＭでは、多段階のデータを１つの記憶セルに保存できるので、記憶容量を大きくできる。加えて、ＮＡＮＤ型フラッシュメモリはコンタクトホールの数を大幅に減らせるため、ある程度まで集積度を高めることができる。
しかしながら、従来のＦＧＮＶＭは、フローティングゲートへの電荷の注入や除去の際に高い電圧を必要とし、また、そのせいもあって、ゲート絶縁膜の劣化が避けられず、無制限に書き込みや消去を繰り返せなかった。
特開昭５７−１０５８８９号公報
上述のように従来の半導体メモリ装置は一長一短があり、実際のデバイスで必要とされる要件すべてを必要十分に満たすものはなかった。メモリ装置においては、低消費電力が求められる。消費電力が大きいと、電源を供給するための装置を大きくしなければならず、また、バッテリでの駆動時間が短くなる。のみならず、半導体素子の発熱により、素子の特性が劣化し、さらには、回路が破壊される場合もある。また、メモリ装置においては、書き換え回数の制限がないことが好ましく、１０億回以上の書き換えができることが望まれる。もちろん、集積度の高いことも必要である。
この点、ＤＲＡＭは常時、リーク電流を生じ、リフレッシュをおこなっているため消費電力の点で難があった。一方、ＳＲＡＭでは、１つの記憶セルに６つのトランジスタを有するため集積度を上げられないという別の問題がある。また、ＦＧＮＶＭにおいては消費電力や集積度の点では問題はなかったが、書き換え回数が１０万回以下であった。
上記に鑑み、記憶セルで記憶保持のために使用される電力をＤＲＡＭよりも削減すること、１つの記憶セルに用いるトランジスタの数を５つ以下とすること、書き換え回数を１００万回以上とすること、という３つの条件を同時に克服することが第一の課題となる。また、電力の供給がない状態で、データを１０時間以上、好ましくは、１００時間以上保持することと、書き換え回数を１００万回以上とすること、という２つの条件を同時に克服することが第二の課題となる。なお、本明細書では、データの保持時間とは、記憶セルに保持された電荷量が初期の電荷量の９０％となる時間と定義する。
本発明では、上記の課題に加えて、新規の半導体装置（特に、半導体メモリ装置）を提供することを課題とする。また、新規の半導体装置の駆動方法（特に、半導体メモリ装置の駆動方法）を提供することを課題とする。さらに、新規の半導体装置の作製方法（特に、半導体メモリ装置の作製方法）を提供することを課題とする。
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインは、構造や機能が同じもしくは同等である、また、仮に構造が異なっていたとしても、それらに印加される電位やその極性が一定でない、等の理由から、本明細書では、いずれか一方をソースと呼んだ場合には、便宜上、他方をドレインと呼ぶこととし、特に区別しない。したがって、本明細書においてソースとされているものをドレインと読み替えることも可能である。
また、本明細書では、「（マトリクスにおいて）直交する」とは、直角に交差するという意味だけではなく、物理的にはその他の角度であっても最も簡単に表現した回路図において直交する、という意味であり、「（マトリクスにおいて）平行である」とは、２つの配線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平行である、という意味である。
さらに、明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合のこともある。例えば、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
本発明の態様の一は、オフ状態でのソースとドレイン間のリーク電流が少ないトランジスタを書き込みトランジスタとし、もう一つのトランジスタ（読み出しトランジスタ）および、キャパシタで１つの記憶セルを構成する。読み出しトランジスタの導電型は書き込みトランジスタの導電型と異なるものとする。例えば、書き込みトランジスタがＮチャネル型であれば、読み出しトランジスタはＰチャネル型とする。また、書き込みトランジスタや読み出しトランジスタに接続する配線として、書き込みワード線、ビット線、読み出しワード線という３種類の配線を用意する。
そして、書き込みトランジスタのドレインを読み出しトランジスタのゲートおよびキャパシタの一方の電極に接続する。さらに、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースおよび読み出しトランジスタのソースをビット線に、キャパシタの他方の電極を読み出しワード線に接続する。
書き込みトランジスタのオフ状態（Ｎチャネル型にあっては、ゲートの電位がソース、ドレインのいずれよりも低い状態）でのソースとドレイン間のリーク電流は、使用時の温度（例えば、２５℃）で１×１０−２０Ａ以下、好ましくは、１×１０−２１Ａ以下、あるいは８５℃で１×１０−２０Ａ以下であることが望ましい。
通常のシリコン半導体では、リーク電流をそのような低い値とすることは困難であるが、酸化物半導体を好ましい条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込みトランジスタの材料として、酸化物半導体を用いることが好ましい。もちろん、何らかの方法により、シリコン半導体やその他の半導体において、リーク電流を上記の値以下にすることができるのであれば、その使用を妨げるものではない。
酸化物半導体としては、公知の各種の材料を用いることができるが、バンドギャップが３ｅＶ以上、好ましくは、３ｅＶ以上３．６ｅＶ未満であるものが望ましい。また、電子親和力が４ｅＶ以上、好ましくは、４ｅＶ以上４．９ｅＶ未満であるものが望ましい。特に、ガリウムとインジウムを有する酸化物は、本発明の目的には好適である。このような材料において、さらに、ドナーあるいはアクセプタに由来するキャリア濃度が１×１０−１４ｃｍ−３未満、好ましくは、１×１０−１１ｃｍ−３未満であるものが望ましい。
読み出しトランジスタとしては、オフ状態でのソースとドレイン間のリーク電流についての制限はないが、リーク電流が少ない方が消費電力を少なくできるので好ましい。また、読み出しの速度を高くするために、高速で動作するものが望ましい。具体的には、スイッチングスピードが１０ｎｓｅｃ以下であることが好ましい。また、書き込みトランジスタ、読み出しトランジスタともゲートリーク電流（ゲートとソースあるいはゲートとドレイン間のリーク電流）が極めて低いことが求められ、また、キャパシタも内部リーク電流（電極間のリーク電流）が低いことが求められる。いずれのリーク電流も、使用時の温度（例えば、２５℃）で１×１０−２０Ａ以下、好ましくは、１×１０−２１Ａ以下であることが望ましい。
また、読み出しトランジスタのゲートの電位は、読み出しワード線の電位に応じて変化するが、その結果、読み出しトランジスタのゲート容量が変動する。すなわち、読み出しトランジスタがオフ状態である場合より、オン状態である場合の方がゲート容量が大きくなる。ゲート容量の変動が、キャパシタの容量よりも大きいと、記憶セルを動作させる上で問題が生じる。
したがって、キャパシタの容量は、読み出しトランジスタのゲート容量以上、好ましくは２倍以上とするとよい。また、半導体メモリ装置の動作を高速におこなう目的では、キャパシタの容量は１０ｆＦ以下とすることが望ましい。
書き込みワード線、ビット線、読み出しワード線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード線とビット線は直交し、書き込みワード線と読み出しワード線は平行であることが望ましい。
図１（Ａ）に、上記の構造を有する記憶セルの例を図示する。図１（Ａ）では、書き込みトランジスタＷＴｒと読み出しトランジスタＲＴｒとキャパシタＣからなる記憶セルが示されている。ここで、書き込みトランジスタＷＴｒのドレインは読み出しトランジスタＲＴｒのゲートおよびキャパシタＣの一方の電極に接続されている。この例では、書き込みワード線Ｑ、ビット線Ｒ、読み出しワード線Ｐに加えてバイアス線Ｓを示す。書き込みワード線Ｑと読み出しワード線Ｐは平行である。そして、書き込みワード線Ｑとビット線Ｒは直交する。
すなわち、書き込みトランジスタＷＴｒのゲートは書き込みワード線Ｑに、書き込みトランジスタＷＴｒのソースと読み出しトランジスタＲＴｒのソースはビット線Ｒに、読み出しトランジスタＲＴｒのドレインはバイアス線Ｓに、キャパシタＣの他方の電極は読み出しワード線Ｐに、それぞれ接続されている。
図１（Ａ）に示す記憶セルでは、書き込みワード線Ｑに適切な電位を与えることによって、書き込みトランジスタＷＴｒをオン状態とする。その際のビット線Ｒの電位により、書き込みトランジスタＷＴｒのドレインに電荷が注入される。この際の電荷の注入量は、ビット線Ｒの電位、読み出しトランジスタＲＴｒのゲート容量、キャパシタＣの容量等によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれる。
次に、書き込みワード線Ｑに別の適切な電位を与えることによって、書き込みトランジスタＷＴｒをオフ状態とする。この場合、書き込みトランジスタＷＴｒのドレインの電荷はそのまま保持される。読み出す際には、読み出しワード線Ｐに適切な電位を与え、読み出しトランジスタＲＴｒがどのような状態となるかをモニターすることによって、書き込まれたデータを知ることができる。
別の本発明の態様の一は、上記したものと同様な書き込みトランジスタ、読み出しトランジスタ、キャパシタをそれぞれ複数個用いて形成される記憶ユニットからなる半導体メモリ装置である。ここで、書き込みトランジスタと読み出しトランジスタの導電型は互いに異なるものとし、例えば、書き込みトランジスタがＮチャネル型であれば読み出しトランジスタはＰチャネル型である。
ここで、第１の書き込みトランジスタのドレインは第１のキャパシタの一方の電極、および第１の読み出しトランジスタのゲートに接続し、第２の書き込みトランジスタのドレインは第２のキャパシタの一方の電極、および第２の読み出しトランジスタのゲートに接続する。
また、第１の書き込みトランジスタのドレインは第２の書き込みトランジスタのソースと接続し、第１の読み出しトランジスタのドレインは第２の読み出しトランジスタのソースと接続する。さらに、第１の書き込みトランジスタのゲートは、第１の書き込みワード線に、第２の書き込みトランジスタのゲートは、第２の書き込みワード線に、第１のキャパシタの他方の電極は、第１の読み出しワード線に、第２のキャパシタの他方の電極は、第２の読み出しワード線に、それぞれ接続する。
また、第１の書き込みトランジスタのソースと第１の読み出しトランジスタのソースはビット線に接続してもよい。なお、第１の書き込みトランジスタのソースとビット線の間、あるいは、第１の読み出しトランジスタのソースとビット線の間のいずれか一方、あるいは双方に、１つ以上のトランジスタが挿入されてもよい。
第１の書き込みワード線、第２の書き込みワード線、第１の読み出しワード線、第２の読み出しワード線は、互いに平行であり、また、ビット線とは直交する。
図２（Ａ）に、上記の構造を有する記憶ユニットの例を図示する。ここでは、記憶ユニットは、書き込みトランジスタ、読み出しトランジスタ、キャパシタを各１つ備えた単位記憶セルを複数有する。すなわち、書き込みトランジスタＷＴｒ１と読み出しトランジスタＲＴｒ１とキャパシタＣ１からなる第１の記憶セル、書き込みトランジスタＷＴｒ２と読み出しトランジスタＲＴｒ２とキャパシタＣ２からなる第２の記憶セル、書き込みトランジスタＷＴｒ３と読み出しトランジスタＲＴｒ３とキャパシタＣ３からなる第３の記憶セル、という３つの記憶セルよりなる記憶ユニットが示されている。
それぞれの記憶セルにおける書き込みトランジスタのドレインはキャパシタの一方の電極と読み出しトランジスタのゲートに接続されている。これらのトランジスタやキャパシタの接続される交点の電位は、読み出しトランジスタのオンオフと関連があるので、以下、これらの交点をノードＦ１、Ｆ２、Ｆ３という。
書き込みトランジスタＷＴｒ１のドレインは書き込みトランジスタＷＴｒ２のソースと接続し、読み出しトランジスタＲＴｒ１のドレインは読み出しトランジスタＲＴｒ２のソースと接続する。さらに、書き込みトランジスタＷＴｒ２のドレインは書き込みトランジスタＷＴｒ３のソースと接続し、読み出しトランジスタＲＴｒ２のドレインは読み出しトランジスタＲＴｒ３のソースと接続する。
この例では、読み出しトランジスタＲＴｒ３のドレインはバイアス線Ｓに接続される。読み出しトランジスタＲＴｒ３のドレインとバイアス線Ｓの間に１つ以上のトランジスタを有してもよい。また、書き込みトランジスタＷＴｒ１のソースと読み出しトランジスタＲＴｒ１のソースは、ビット線Ｒと接続する。書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３のゲートは、それぞれ、書き込みワード線Ｑ１、Ｑ２、Ｑ３に接続する。キャパシタＣ１、Ｃ２、Ｃ３の他方の電極は、読み出しワード線Ｐ１、Ｐ２、Ｐ３に接続する。
書き込みワード線Ｑ１、Ｑ２、Ｑ３と、読み出しワード線Ｐ１、Ｐ２、Ｐ３は互いに平行であり、また、ビット線Ｒと直交する。なお、バイアス線Ｓを常に一定の電位に保つのであれば、その他の配線と平行にする、あるいは直交させる必要はない。ただし、集積度を高める点では、ビット線と直交する方が好ましい。
このように、３つの記憶セルで、ビット線と記憶セルの間に設けられるコンタクトを共有することにより、単位記憶セルあたりの当該部のコンタクトの面積を削減することができ、集積度を向上させることができる。図２（Ａ）では記憶ユニットに３つの記憶セルを設ける例を示したが、ひとつの記憶ユニットをより多くの記憶セルで構成してもよい。例えば、１６個、３２個といった記憶セルで構成してもよい。
このような構造は、フラッシュメモリのＮＡＮＤ構造と同様のものである。図２（Ａ）のように記憶セルを直列に接続することにより、より多くの記憶セルでひとつのビット線と記憶セルの間に設けられるコンタクトを共有することができ、単位記憶セルあたりの面積を低減できる。例えば、最小加工線幅をＦとしたときに、半導体メモリ装置における単位記憶セルあたりの面積を１２Ｆ２、あるいはそれ以下まで低減できる。
図２（Ａ）に示す回路図は、半導体メモリ装置の記憶ユニットである。半導体メモリ装置は、これらの記憶ユニットをマトリクス状に構成して得られる。図５にその例を示す。ここでは、第ｎ行第（ｍ−１）列、第ｎ行第ｍ列、第ｎ行第（ｍ＋１）列、第ｎ行第（ｍ＋２）列、第（ｎ＋１）行第（ｍ−１）列、第（ｎ＋１）行第ｍ列、第（ｎ＋１）行第（ｍ＋１）列、第（ｎ＋１）行第（ｍ＋２）列、という８つの記憶ユニット、３２個の記憶セルが示されている。
第ｎ行第ｍ列の記憶ユニットには、書き込みワード線Ｑ１＿ｎ、Ｑ２＿ｎ、Ｑ３＿ｎ、Ｑ４＿ｎ、読み出しワード線Ｐ１＿ｎ、Ｐ２＿ｎ、Ｐ３＿ｎ、Ｐ４＿ｎ、バイアス線Ｓ＿ｎ、ビット線Ｒ＿ｍが設けられる。他の記憶ユニットでも同様である。
本発明の態様の一は、上記したものと同様な書き込みトランジスタ、読み出しトランジスタ、キャパシタをそれぞれ複数個用いて形成される記憶ユニットからなる半導体メモリ装置である。ここで、書き込みトランジスタと読み出しトランジスタの導電型は互いに異なるものとし、例えば、書き込みトランジスタがＮチャネル型であれば読み出しトランジスタはＰチャネル型である。
ここで、第１の書き込みトランジスタのドレインは第１のキャパシタの一方の電極、および第１の読み出しトランジスタのゲートに接続し、第２の書き込みトランジスタのドレインは第２のキャパシタの一方の電極、および第２の読み出しトランジスタのゲートに接続し、第３の書き込みトランジスタのドレインは第３のキャパシタの一方の電極、および第３の読み出しトランジスタのゲートに接続し、第４の書き込みトランジスタのドレインは第４のキャパシタの一方の電極、および第４の読み出しトランジスタのゲートに接続する。
また、第１の書き込みトランジスタのドレインは第２の書き込みトランジスタのソースと接続し、第１の読み出しトランジスタのドレインは第２の読み出しトランジスタのソースと接続する。同様に、第３の書き込みトランジスタのドレインは第４の書き込みトランジスタのソースと接続し、第３の読み出しトランジスタのドレインは第４の読み出しトランジスタのソースと接続する。
さらに、第３の書き込みトランジスタのゲートは、第１の書き込みワード線に、第１の書き込みトランジスタのゲートと第３のキャパシタの他方の電極は、第２の書き込みワード線に、第１のキャパシタの他方の電極と第４の書き込みトランジスタのゲートは、第３の書き込みワード線に、第２の書き込みトランジスタのゲートと第４のキャパシタの他方の電極は、第４の書き込みワード線に、それぞれ接続する。
また、第１の書き込みトランジスタのソースと第１の読み出しトランジスタのソースはビット線に接続してもよい。なお、第１の書き込みトランジスタのソースとビット線の間、あるいは、第１の読み出しトランジスタのソースとビット線の間のいずれか一方、あるいは双方に、１つ以上のトランジスタが挿入されてもよい。さらに、第１の書き込みトランジスタとビット線の間に挿入されるトランジスタのゲートは第１の書き込みワード線に接続してもよい。
第１の書き込みワード線、第２の書き込みワード線、第３の書き込みワード線、第４の書き込みワード線は、互いに平行であり、また、ビット線とは直交する。
図２（Ｂ）に、上記の構造を有する記憶ユニットの例を図示する。図２（Ｂ）では、記憶ユニットは、書き込みトランジスタ、読み出しトランジスタ、キャパシタを各１つ備えた単位記憶セルを複数有する。すなわち、書き込みトランジスタＷＴｒ１と読み出しトランジスタＲＴｒ１とキャパシタＣ１からなる第１の記憶セル、書き込みトランジスタＷＴｒ２と読み出しトランジスタＲＴｒ２とキャパシタＣ２からなる第２の記憶セル、書き込みトランジスタＷＴｒ３と読み出しトランジスタＲＴｒ３とキャパシタＣ３からなる第３の記憶セル、書き込みトランジスタＷＴｒ４と読み出しトランジスタＲＴｒ４とキャパシタＣ４からなる第４の記憶セル、という４つの記憶セルよりなる記憶ユニットが示されている。
それぞれの記憶セルにおける書き込みトランジスタのドレインとキャパシタの一方の電極、読み出しトランジスタのゲートは接続されている。これらのトランジスタやキャパシタの接続される交点の電位は、読み出しトランジスタのオンオフと関連があるので、以下、これらの交点をノードＦ１、Ｆ２、Ｆ３、Ｆ４という。
書き込みトランジスタＷＴｒ１のドレインは書き込みトランジスタＷＴｒ２のソースと接続し、読み出しトランジスタＲＴｒ１のドレインは読み出しトランジスタＲＴｒ２のソースと接続する。さらに、書き込みトランジスタＷＴｒ３のドレインは書き込みトランジスタＷＴｒ４のソースと接続し、読み出しトランジスタＲＴｒ３のドレインは読み出しトランジスタＲＴｒ４のソースと接続する。
この例では、読み出しトランジスタＲＴｒ２およびＲＴｒ４のドレインはバイアス線Ｓに接続される。読み出しトランジスタＲＴｒ２のドレインとバイアス線Ｓの間、あるいは、読み出しトランジスタＲＴｒ４のドレインとバイアス線Ｓの間のいずれか一方、あるいは双方に１つ以上のトランジスタを有してもよい。
また、書き込みトランジスタＷＴｒ１のソースはトランジスタＴｒ０のドレインと接続する。トランジスタＴｒ０は意図的に設ける必要はないが、レイアウトの都合で形成されてしまうことがある。しかしながら、トランジスタＴｒ０のゲートの電位を、書き込みトランジスタＷＴｒ３のゲートと同じ電位とすることで、動作に障害をもたらすことはない。
トランジスタＴｒ０のソースと読み出しトランジスタＲＴｒ１のソースは、ビット線Ｒと接続する。書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３、ＷＴｒ４のゲートは、それぞれ、書き込みワード線Ｑ２、Ｑ４、Ｑ１、Ｑ３に接続する。キャパシタＣ１、Ｃ３、Ｃ４の他方の電極も、それぞれ、書き込みワード線Ｑ３、Ｑ２、Ｑ４に接続する。また、キャパシタＣ２の他方の電極は、読み出しワード線Ｐに接続する。
さらに、上述の通り、トランジスタＴｒ０のゲートを書き込みワード線Ｑ１に接続することで、書き込みトランジスタＷＴｒ３のゲートと同じ電位とすることができる。
書き込みワード線Ｑ１、Ｑ２、Ｑ３、Ｑ４、読み出しワード線Ｐは互いに平行であり、また、ビット線Ｒと直交する。なお、バイアス線Ｓを常に一定の電位に保つのであれば、その他の配線と平行にする、あるいは直交させる必要はない。ただし、集積度を高める点では、ビット線と直交する方が好ましい。
４つの記憶セルで、ビット線と記憶セルの間に設けられるコンタクトを共有することにより、単位記憶セルあたりの当該部のコンタクトの面積を削減することができ、集積度を向上させることができる。より多くの記憶セルでひとつのビット線と記憶セルの間に設けられるコンタクトを共有することができ、単位記憶セルあたりの面積を低減できる。
加えて、本態様では、上記態様で必要な読み出しワード線の一部を書き込みワード線で代用することによる面積の削減効果もある。以上のような効果により、例えば、半導体メモリ装置における単位記憶セルあたりの面積を８Ｆ２、あるいはそれ以下まで低減できる。
本発明の態様の一は、上記したものと同様な書き込みトランジスタ、読み出しトランジスタ、キャパシタで１つの記憶セルを構成する。読み出しトランジスタの導電型は書き込みトランジスタの導電型と同じものとする。また、これらに接続する配線として、書き込みワード線、ビット線、読み出しワード線、選択線という４種類の配線を用意する。
そして、書き込みトランジスタのドレインを読み出しトランジスタのゲートおよびキャパシタの一方の電極に接続する。また、読み出しトランジスタのドレインを選択トランジスタのソースに接続する。さらに、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースおよび読み出しトランジスタのソースをビット線に、キャパシタの他方の電極を読み出しワード線に接続する。
書き込みワード線、ビット線、読み出しワード線、選択線はマトリクスを構成するが、マトリクス駆動をおこなうためには、書き込みワード線とビット線は直交し、書き込みワード線と読み出しワード線、選択線は平行であることが望ましい。
図１２（Ａ）に、上記の構造を有する記憶セルの例を図示する。図１２（Ａ）では、書き込みトランジスタＷＴｒと読み出しトランジスタＲＴｒと選択トランジスタＳＴｒとキャパシタＣからなる記憶セルが示されている。ここで、書き込みトランジスタＷＴｒのドレインは読み出しトランジスタＲＴｒのゲートおよびキャパシタＣの一方の電極に接続されている。また、読み出しトランジスタのドレインは選択トランジスタのソースに接続されている。
この例では、書き込みワード線Ｑ、ビット線Ｒ、読み出しワード線Ｐ、選択線Ｔに加えてバイアス線Ｓを示す。書き込みワード線Ｑと読み出しワード線Ｐ、選択線Ｔは平行である。そして、書き込みワード線Ｑとビット線Ｒは直交する。
そして、書き込みトランジスタＷＴｒのゲートは書き込みワード線Ｑに、選択トランジスタＳＴｒのゲートは選択線Ｔに、書き込みトランジスタＷＴｒのソースと読み出しトランジスタＲＴｒのソースはビット線Ｒに、選択トランジスタＳＴｒのドレインはバイアス線Ｓに、キャパシタＣの他方の電極は読み出しワード線Ｐに、それぞれ接続されている。
図１２（Ａ）に示す記憶セルでは、書き込みワード線Ｑに適切な電位を与えることによって、書き込みトランジスタＷＴｒをオン状態とする。その際のビット線Ｒの電位により、書き込みトランジスタＷＴｒのドレインに電荷が注入される。この際の電荷の注入量は、ビット線Ｒの電位、読み出しトランジスタＲＴｒのゲート容量、キャパシタＣの容量等によって決定されるため、同じ条件でおこなえば、ほぼ同じ結果となり、ばらつきが少ない。このようにして、データが書き込まれる。
次に、書き込みワード線Ｑに別の適切な電位を与えることによって、書き込みトランジスタＷＴｒをオフ状態とする。この場合でも、書き込みトランジスタＷＴｒのドレインの電荷はそのまま保持される。読み出す際には、読み出しワード線Ｐに適切な電位を与え、読み出しトランジスタＲＴｒがどのような状態となるかをモニターすることによって、書き込まれたデータを知ることができる。
本発明の態様の一は、上記したものと同様な書き込みトランジスタ、読み出しトランジスタ、キャパシタをそれぞれ複数個用いて形成される記憶ユニットからなる半導体メモリ装置である。ここで、書き込みトランジスタと読み出しトランジスタの導電型は同じものとする。
ここで、第１の書き込みトランジスタのドレインは第１のキャパシタの一方の電極、および第１の読み出しトランジスタのゲートに接続し、第２の書き込みトランジスタのドレインは第２のキャパシタの一方の電極、および第２の読み出しトランジスタのゲートに接続する。
また、第１の書き込みトランジスタのドレインは第２の書き込みトランジスタのソースと接続し、第１の読み出しトランジスタのドレインは第２の読み出しトランジスタのソースと接続する。さらに、第１の書き込みトランジスタのゲートは、第１の書き込みワード線に、第２の書き込みトランジスタのゲートは、第２の書き込みワード線に、第１のキャパシタの他方の電極は、第１の読み出しワード線に、第２のキャパシタの他方の電極は、第２の読み出しワード線に、それぞれ接続する。
また、第１の書き込みトランジスタのソースと第１の読み出しトランジスタのソースはビット線に接続してもよい。なお、第１の書き込みトランジスタのソースとビット線の間、あるいは、第１の読み出しトランジスタのソースとビット線の間のいずれか一方、あるいは双方に、１つ以上のトランジスタが挿入されてもよい。
第１の書き込みワード線、第２の書き込みワード線、第１の読み出しワード線、第２の読み出しワード線は、互いに平行であり、また、ビット線とは直交する。
図１３（Ａ）に、上記の構造を有する記憶ユニットの例を図示する。ここでは、記憶ユニットは、書き込みトランジスタ、読み出しトランジスタ、キャパシタを各１つ備えた単位記憶セルを複数有する。すなわち、書き込みトランジスタＷＴｒ１と読み出しトランジスタＲＴｒ１とキャパシタＣ１からなる第１の記憶セル、書き込みトランジスタＷＴｒ２と読み出しトランジスタＲＴｒ２とキャパシタＣ２からなる第２の記憶セル、書き込みトランジスタＷＴｒ３と読み出しトランジスタＲＴｒ３とキャパシタＣ３からなる第３の記憶セル、という３つの記憶セルよりなる記憶ユニットが示されている。
それぞれの記憶セルにおける書き込みトランジスタのドレインはキャパシタの一方の電極と読み出しトランジスタのゲートに接続されている。これらのトランジスタやキャパシタの接続される交点の電位は、読み出しトランジスタのオンオフと関連があるので、以下、これらの交点をノードＦ１、Ｆ２、Ｆ３という。
書き込みトランジスタＷＴｒ１のドレインは書き込みトランジスタＷＴｒ２のソースと接続し、読み出しトランジスタＲＴｒ１のドレインは読み出しトランジスタＲＴｒ２のソースと接続する。さらに、書き込みトランジスタＷＴｒ２のドレインは書き込みトランジスタＷＴｒ３のソースと接続し、読み出しトランジスタＲＴｒ２のドレインは読み出しトランジスタＲＴｒ３のソースと接続する。
また、読み出しトランジスタＲＴｒ３のドレインは選択トランジスタＳＴｒ１のソースに接続される。この例では、選択トランジスタＳＴｒ１のドレインはバイアス線Ｓに接続される。また、書き込みトランジスタＷＴｒ１のソースと読み出しトランジスタＲＴｒ１のソースは、ビット線Ｒと接続する。書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３のゲートは、それぞれ、書き込みワード線Ｑ１、Ｑ２、Ｑ３に接続する。キャパシタＣ１、Ｃ２、Ｃ３の他方の電極は、読み出しワード線Ｐ１、Ｐ２、Ｐ３に接続する。
書き込みワード線Ｑ１、Ｑ２、Ｑ３と、読み出しワード線Ｐ１、Ｐ２、Ｐ３は互いに平行であり、また、ビット線Ｒと直交する。また、選択トランジスタＳＴｒ１のゲートは選択線Ｔに接続され、選択線Ｔは書き込みワード線Ｑ１、Ｑ２、Ｑ３、読み出しワード線Ｐ１、Ｐ２、Ｐ３と平行である。なお、バイアス線Ｓを常に一定の電位に保つのであれば、その他の配線と平行にする、あるいは直交させる必要はない。ただし、集積度を高める点では、ビット線と直交する方が好ましい。
このように、３つの記憶セルで、ビット線と記憶セルの間に設けられるコンタクトを共有することにより、単位記憶セルあたりの当該部のコンタクトの面積を削減することができ、集積度を向上させることができる。図１３（Ａ）では記憶ユニットに３つの記憶セルを設ける例を示したが、ひとつの記憶ユニットをより多くの記憶セルで構成してもよい。例えば、１６個、３２個といった記憶セルで構成してもよい。
図１３（Ａ）のように記憶セルを直列に接続することにより、より多くの記憶セルでひとつのビット線と記憶セルの間に設けられるコンタクトを共有することができ、単位記憶セルあたりの面積を低減できる。例えば、最小加工線幅をＦとしたときに、半導体メモリ装置における単位記憶セルあたりの面積を１２Ｆ２、あるいはそれ以下まで低減できる。
図１３（Ａ）に示す回路図は、半導体メモリ装置の１つの記憶ユニットである。半導体メモリ装置は、これらの記憶ユニットをマトリクス状に構成して得られる。図１６にその例を示す。ここでは、第ｎ行第（ｍ−１）列、第ｎ行第ｍ列、第ｎ行第（ｍ＋１）列、第ｎ行第（ｍ＋２）列、第（ｎ＋１）行第（ｍ−１）列、第（ｎ＋１）行第ｍ列、第（ｎ＋１）行第（ｍ＋１）列、第（ｎ＋１）行第（ｍ＋２）列、という８つの記憶ユニット、２４個の記憶セルが示されている。
第ｎ行第ｍ列の記憶ユニットには、書き込みワード線Ｑ１＿ｎ、Ｑ２＿ｎ、Ｑ３＿ｎ、読み出しワード線Ｐ１＿ｎ、Ｐ２＿ｎ、Ｐ３＿ｎ、選択線Ｔ＿ｎ、バイアス線Ｓ＿ｎ、ビット線Ｒ＿ｍが設けられる。他の記憶ユニットでも同様である。
なお、図１３（Ｂ）に示すように、読み出しトランジスタＲＴｒ１のソースとビット線Ｒとの間に、第２の選択トランジスタＳＴｒ２を設けてもよい。選択トランジスタＳＴｒ２のゲートは選択線Ｔ’に接続する。この場合には、選択トランジスタＳＴｒ２のゲートに印加される信号は、選択トランジスタＳＴｒ１のゲートに印加される信号と同じか同期させることが望ましい。そのため、選択線Ｔと選択線Ｔ’を同じ配線で形成してもよい。
また、図１３（Ｃ）に示すように、選択トランジスタを設けない構造としてもよい。
本発明の態様の一は、上記したものと同様な書き込みトランジスタ、読み出しトランジスタ、キャパシタをそれぞれ複数個用いて形成される記憶ユニットからなる半導体メモリ装置である。ここで、書き込みトランジスタと読み出しトランジスタの導電型は同じとする。
すなわち、第１の書き込みトランジスタのドレインは第１のキャパシタの一方の電極、および第１の読み出しトランジスタのゲートに接続し、第２の書き込みトランジスタのドレインは第２のキャパシタの一方の電極、および第２の読み出しトランジスタのゲートに接続し、第３の書き込みトランジスタのドレインは第３のキャパシタの一方の電極、および第３の読み出しトランジスタのゲートに接続し、第４の書き込みトランジスタのドレインは第４のキャパシタの一方の電極、および第４の読み出しトランジスタのゲートに接続する。
また、第１の書き込みトランジスタのドレインは第２の書き込みトランジスタのソースと接続し、第１の読み出しトランジスタのドレインは第２の読み出しトランジスタのソースと接続する。同様に、第３の書き込みトランジスタのドレインは第４の書き込みトランジスタのソースと接続し、第３の読み出しトランジスタのドレインは第４の読み出しトランジスタのソースと接続する。
さらに、第１の書き込みトランジスタのゲートと第３のキャパシタの他方の電極は、第１の書き込みワード線に、第１のキャパシタの他方の電極と第４の書き込みトランジスタのゲートは、第２の書き込みワード線に、第２の書き込みトランジスタのゲートと第４のキャパシタの他方の電極は、第３の書き込みワード線に、第２のキャパシタの他方の電極は、読み出しワード線に、それぞれ接続する。
また、第２の読み出しトランジスタのドレインは第１の選択トランジスタのソースに、第４の読み出しトランジスタのドレインは第２の選択トランジスタのソースに、それぞれ接続してもよい。また、第１の選択トランジスタのゲートおよび第２の選択トランジスタのゲートはともに同じ選択線に接続してもよい。
なお、第１の書き込みトランジスタのソースとビット線の間、あるいは、第１の読み出しトランジスタのソースとビット線の間のいずれか一方、あるいは双方に、１つ以上のトランジスタが挿入されてもよい。
第１の書き込みワード線、第２の書き込みワード線、第３の書き込みワード線、読み出しワード線、選択線は、互いに平行であり、また、ビット線とは直交する。
図１７に、上記の構造を有する記憶ユニットの例を図示する。図１７（Ａ）では、記憶ユニットは、書き込みトランジスタ、読み出しトランジスタ、キャパシタを各１つ備えた単位記憶セルを複数有する。すなわち、書き込みトランジスタＷＴｒ１と読み出しトランジスタＲＴｒ１とキャパシタＣ１からなる第１の記憶セル、書き込みトランジスタＷＴｒ２と読み出しトランジスタＲＴｒ２とキャパシタＣ２からなる第２の記憶セル、書き込みトランジスタＷＴｒ３と読み出しトランジスタＲＴｒ３とキャパシタＣ３からなる第３の記憶セル、書き込みトランジスタＷＴｒ４と読み出しトランジスタＲＴｒ４とキャパシタＣ４からなる第４の記憶セル、という４つの記憶セルよりなる記憶ユニットが示されている。
それぞれの記憶セルにおける書き込みトランジスタのドレインとキャパシタの一方の電極、読み出しトランジスタのゲートは接続されている。これらのトランジスタやキャパシタの接続される交点の電位は、読み出しトランジスタのオンオフと関連があるので、以下、これらの交点をノードＦ１、Ｆ２、Ｆ３、Ｆ４という。
書き込みトランジスタＷＴｒ１のドレインは書き込みトランジスタＷＴｒ２のソースと接続し、読み出しトランジスタＲＴｒ１のドレインは読み出しトランジスタＲＴｒ２のソースと接続する。さらに、書き込みトランジスタＷＴｒ３のドレインは書き込みトランジスタＷＴｒ４のソースと接続し、読み出しトランジスタＲＴｒ３のドレインは読み出しトランジスタＲＴｒ４のソースと接続する。
さらに、読み出しトランジスタＲＴｒ２のドレインと読み出しトランジスタＲＴｒ４のドレインは、それぞれ、第１の選択トランジスタＳＴｒ１のソースと第２の選択トランジスタＳＴｒ２のソースに接続する。選択トランジスタＳＴｒ１およびＳＴｒ２のゲートは、ともに、選択線Ｔに接続する。さらに、この例では、選択トランジスタＳＴｒ１およびＳＴｒ２のドレインはバイアス線Ｓに接続される。
図１７（Ａ）の例では、書き込みトランジスタＷＴｒ１のソースはトランジスタＴｒ０のドレインと接続する。トランジスタＴｒ０は意図的に設ける必要はないが、レイアウトの都合で形成されてしまうことがある。しかしながら、トランジスタＴｒ０のゲートの電位を、書き込みトランジスタＷＴｒ３のゲートと同じ電位とすることで、動作に障害をもたらすことはない。
トランジスタＴｒ０のソースと読み出しトランジスタＲＴｒ１のソースは、ビット線Ｒと接続する。書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３、ＷＴｒ４のゲートは、それぞれ、書き込みワード線Ｑ２、Ｑ４、Ｑ１、Ｑ３に接続する。キャパシタＣ１、Ｃ３、Ｃ４の他方の電極も、それぞれ、書き込みワード線Ｑ３、Ｑ２、Ｑ４に接続する。また、キャパシタＣ２の他方の電極は、読み出しワード線Ｐに接続する。
さらに、上述の通り、トランジスタＴｒ０のゲートを書き込みワード線Ｑ１に接続することで、書き込みトランジスタＷＴｒ３のゲートと同じ電位とすることができる。
書き込みワード線Ｑ１、Ｑ２、Ｑ３、Ｑ４、読み出しワード線Ｐ、選択線Ｔは互いに平行であり、また、ビット線Ｒと直交する。なお、バイアス線Ｓを常に一定の電位に保つのであれば、その他の配線と平行にする、あるいは直交させる必要はない。ただし、集積度を高める点では、ビット線と直交する方が好ましい。
図１７（Ａ）では、１つの記憶ユニットに２つの選択トランジスタが設けられるが、これを１つの選択トランジスタとすることもできる。図１７（Ｂ）には、その回路図を示す。図１７（Ｂ）では、第２の読み出しトランジスタのドレインと第４の読み出しトランジスタのドレインを選択トランジスタＳＴｒ１のソースに接続する構成とし、図１７（Ａ）における第２の選択トランジスタＳＴｒ２を省略した。このような構成とすることで、トランジスタの配置に余裕ができ、コンタクトホールや接続電極を追加できる。
４つの記憶セルで、ビット線と記憶セルの間に設けられるコンタクトや選択トランジスタを共有することにより、単位記憶セルあたりの当該部のコンタクトの面積を削減することができ、集積度を向上させることができる。より多くの記憶セルでひとつのビット線と記憶セルの間に設けられるコンタクトを共有することができ、単位記憶セルあたりの面積を低減できる。
加えて、本態様では、上記態様における読み出しワード線の一部を書き込みワード線で代用することによる面積の削減効果もある。以上のような効果により、例えば、半導体メモリ装置における単位記憶セルあたりの面積を８Ｆ２、あるいはそれ以下まで低減できる。
上記の構成のいずれかを採用することにより、前記課題の少なくとも１つを解決できる。書き換え回数に関しては、上記の構成においては、書き込み動作がいずれも通常のトランジスタのオンオフによりなされるため、絶縁膜の劣化は起こりえない。すなわち、上記した半導体メモリ装置は実質的に書き換えの制限がない。
また、データの保存できる期間に関しても、本発明は優れた特性を示す。用いるトランジスタのソースとドレイン間のオフ状態でのリーク電流やゲートリーク電流、キャパシタの内部リーク電流を上記の条件とすることにより、電荷を１０時間以上、さらには１００時間以上保持できる。さらに条件を改善することにより、１ヶ月以上、あるいは１年以上保持できる。
リークにより電荷が減少した場合は、従来のＤＲＡＭと同様にリフレッシュをおこなえばよいが、その間隔は、上記の電荷の保持できる期間によって定められる。上記のように長期間、電荷が保持されることにより、リフレッシュの間隔は、例えば、１ヶ月に１度とか１年に１度とかとなる。従来のＤＲＡＭで必要であった頻繁なリフレッシュは不要であるので、より消費電力の少ない半導体メモリ装置となる。
なお、従来のＤＲＡＭでは、データの読み出しの度に、再度、データを書き込む操作が必要であったが、上記した半導体メモリ装置では、データを読み出す操作により、データが消えることがないため、そのような操作は不要である。従来、このような特徴はＳＲＡＭで実現できるものであったが、上記した半導体メモリ装置は、一つの記憶セルに用いられるトランジスタの数は従来のＳＲＡＭより少なく、５つ以下、典型的には２つである。しかも、トランジスタのひとつを薄膜状の酸化物半導体を用いて形成すれば、従来のシリコン半導体の上に積層して形成できるため集積度を向上できる。
集積度に関しては、本発明では、記憶セルに必要な容量の絶対値を低減させることができる。例えば、ＤＲＡＭにおいては、記憶セルの容量は配線容量と同程度以上でないと動作に支障をきたすため、少なくとも３０ｆＦの容量が必要とされた。しかしながら、容量は面積に比例するため、集積度を上げてゆくと１つの記憶セルの面積が小さくなり、必要な容量を確保できなくなる。そのため、ＤＲＡＭでは特殊な形状や材料を用いて大きな容量を形成する必要があった。
これに対し、本発明では、キャパシタの容量は、読み出しトランジスタのゲート容量との相対比で定めることができる。すなわち、集積度が高くなっても、そのことは読み出しトランジスタのゲート容量が低くなることを意味するので、キャパシタに必要とされる容量も同じ比率で低下する。したがって、集積度が高くなっても、基本的に同じ構造のキャパシタを用いることができる。
さらに、上記構成を有する半導体メモリ装置は、ＦＧＮＶＭで書き込みや消去の際に必要な高い電圧を必要としない。また、ＦＧＮＶＭにおいては、書き込み時のフローティングゲートへの電荷の注入は一方通行であり、非平衡状態でなされるため、電荷量のばらつきが大きかった。フローティングゲートで保持される電荷量によって、複数段階のデータを記憶することもできるが、電荷量のばらつきを考慮すると、４段階（２ビット）程度が一般的であった。より高ビットのデータを記憶するためには、より高い電圧を用いる必要があった。
これに対し、上記した構成では、キャパシタへの電荷の蓄積が可逆的におこなわれるため、ばらつきが小さく、例えば、電荷の注入による読み出しトランジスタのしきい値のばらつきを０．５Ｖ以下にできる。このため、より狭い電圧範囲において、より多くのデータを１つの記憶セルに保持でき、結果的に、その書き込みや読み出しの電圧も低くできる。例えば、４ビット（１６段階）のデータの書き込みや読み出しに際して、使用する電圧を１０Ｖ以下とできる。
本発明の半導体メモリ装置と駆動方法の例を示す図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の駆動方法（書き込み）の例を説明する図である。 本発明の半導体メモリ装置の駆動方法（読み出し）の例を説明する図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の駆動方法（書き込み）の例を説明する図である。 本発明の半導体メモリ装置の駆動方法（読み出し）の例を説明する図である。 本発明の半導体メモリ装置の配線のレイアウトの例を示す図である。 本発明の半導体メモリ装置の作製工程の例を示す図である。 本発明の半導体メモリ装置の作製工程の例を示す図である。 本発明の半導体メモリ装置の配線のレイアウトの例を示す図である。 本発明の半導体メモリ装置と駆動方法の例を示す図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の駆動方法（書き込み）の例を説明する図である。 本発明の半導体メモリ装置の駆動方法（読み出し）の例を説明する図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の駆動方法（書き込み）の例を説明する図である。 本発明の半導体メモリ装置の駆動方法（読み出し）の例を説明する図である。 本発明の半導体メモリ装置の配線のレイアウトの例を示す図である。 本発明の半導体メモリ装置の配線のレイアウトの例を示す図である。 本発明の半導体メモリ装置の配線のレイアウトの例を示す図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、以下の実施の形態で開示された構造や条件等の項目は、他の実施の形態においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することもある。
（実施の形態１）
本実施の形態では、図１（Ａ）に示す半導体メモリ回路の動作の例について、図１（Ｂ）乃至図１（Ｅ）を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図１（Ａ）に示される半導体メモリ回路は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
ここでは、書き込みトランジスタＷＴｒをＮチャネル型、読み出しトランジスタＲＴｒをＰチャネル型とする。書き込みトランジスタＷＴｒは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上高くなるとオンになる（電流を流す）とし、それ以外はオフである（電流を流さない）とする。また、読み出しトランジスタＲＴｒは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上低くなるとオンになる（電流を流す）とし、それ以外はオフである（電流を流さない）とする。
また、読み出しトランジスタＲＴｒのゲート容量のうち、ゲートバイアスによって変動する分はキャパシタＣの容量に対して無視できるものとする。さらに、書き込みトランジスタＷＴｒの寄生容量や読み出しトランジスタＲＴｒの寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて０として考える。また、図１（Ｂ）乃至（Ｅ）では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。以下の例では、バイアス線Ｓの電位は常時０Ｖであるとする。
最初に、この記憶セルへの書き込みについて説明する。書き込み時には、図１（Ｂ）に示すように、読み出しワード線Ｐの電位を０Ｖとする。また、ビット線Ｒの電位は、書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとるものとする。そして、書き込みワード線Ｑの電位を、＋４Ｖとすると、書き込みトランジスタＷＴｒがオンとなり、書き込みトランジスタＷＴｒのドレインの電位は書き込みトランジスタのソース（すなわち、ビット線Ｒ）の電位に近づく。ここでは、ビット線Ｒの電位と等しくなるものとする。
一方、この段階では読み出しトランジスタＲＴｒのゲートの電位は、書き込みトランジスタＷＴｒのドレインの電位と等しい。すなわち、読み出しトランジスタＲＴｒのゲートの電位は０Ｖ以上であり、読み出しトランジスタＲＴｒのソース（すなわち、ビット線Ｒ）の電位と同じである。
また、読み出しトランジスタＲＴｒのドレイン（すなわち、バイアス線Ｓ）の電位は０Ｖである。したがって、読み出しトランジスタＲＴｒのゲートの電位は、ソースやドレインの電位と同じか高いので、読み出しトランジスタＲＴｒはオフ状態である。このようにして、データを書き込むことができる。
なお、書き込み時を含めて、可能な限り、読み出しトランジスタＲＴｒをオフ状態とすることは、読み出しトランジスタＲＴｒのゲートからソース、あるいはゲートからドレインへのリーク電流を低減する上で効果がある。一般に、このようなリーク電流は、オン状態で増加し、オフ状態では非常に少なくなる。
このようなリーク電流は、キャパシタＣに保持された電荷の漏れであるので、その量が多ければ、データの保持時間の減少につながる。本実施の形態では、読み出しトランジスタＲＴｒがオンとなるのは、読み出し時のみであるため、データの保持の面で優れている。
次に、当該行以外の行の書き込みをおこなう場合には、図１（Ｃ）に示すように、書き込みワード線Ｑの電位を、０Ｖとする。また、読み出しワード線Ｐの電位を＋３Ｖとする。一方、ビット線Ｒの電位は、書き込みのおこなわれる行に書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとる。
書き込みトランジスタＷＴｒのドレインの電位は、読み出しワード線ＰとキャパシタＣを介して接続しているため、読み出しワード線Ｐの電位の変動（すなわち、図１（Ｂ）の０Ｖから図１（Ｃ）の＋３Ｖへの上昇）により、３Ｖ上昇する。すなわち、書き込まれたデータに応じて、＋３Ｖ、＋４Ｖ、＋５Ｖ、＋６Ｖのいずれかの値となる。
また、この状態では、書き込みトランジスタＷＴｒのソース（ビット線Ｒ）の電位（０〜＋３Ｖ）や書き込みトランジスタＷＴｒのドレインの電位（＋３〜＋６Ｖ）よりも、書き込みトランジスタＷＴｒのゲートの電位（０Ｖ）が低いため、書き込みトランジスタＷＴｒはオフとなる。
さらに、読み出しトランジスタＲＴｒのソース（すなわち、ビット線Ｒ）の電位（０〜＋３Ｖ）や読み出しトランジスタＲＴｒのドレイン（すなわち、バイアス線Ｓ）の電位（０Ｖ）よりも、読み出しトランジスタＲＴｒのゲートの電位（＋３〜＋６Ｖ）が高いため、読み出しトランジスタＲＴｒはオフとなる。
次に、読み出しについて説明する。図１（Ｄ）に示すように、書き込みワード線Ｑの電位を０Ｖとする。また、読み出しワード線Ｐの電位を＋２Ｖとする。また、ビット線Ｒの電位を＋３Ｖとする。この状態では、書き込みトランジスタＷＴｒのドレインの電位は、書き込まれたデータに応じて、＋２Ｖ、＋３Ｖ、＋４Ｖ、＋５Ｖのいずれかとなり、読み出しトランジスタＲＴｒのゲートの電位が＋２Ｖであれば読み出しトランジスタＲＴｒはオンとなるが、それ以外の場合にはオフとなる。
この段階で、読み出しトランジスタＲＴｒのゲートの電位が＋２Ｖであるのは、書き込みの時にビット線Ｒの電位が０Ｖであった場合である。すなわち、読み出しワード線Ｐの電位を＋２Ｖとしたときに読み出しトランジスタＲＴｒがオンであれば、書き込みの時にビット線Ｒの電位が０Ｖであったとわかる。
読み出しトランジスタＲＴｒがオン状態となると、ビット線Ｒに電流が流れるので、これを検知することによって、読み出しトランジスタＲＴｒがオン状態であることを知ることができる。あるいは、ビット線Ｒの一端がキャパシタであるならば、当初の電位（＋３Ｖ）は、バイアス線Ｓの電位（０Ｖ）に近づくので、やはり、読み出しトランジスタＲＴｒがオン状態であることを知ることができる。
同様に、図１（Ｅ）に示すように、読み出しワード線Ｐの電位が、０Ｖになれば、読み出しトランジスタＲＴｒのゲートの電位は０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖとなる。そして、読み出しトランジスタＲＴｒのゲートの電位が、＋３Ｖの場合のみ、読み出しトランジスタＲＴｒはオフとなり、それ以外の場合はオンとなる。
この段階で、読み出しトランジスタＲＴｒのゲートの電位が＋３Ｖであるのは、書き込みの時にビット線Ｒの電位が＋３Ｖであった場合である。すなわち、読み出しワード線Ｐの電位を０Ｖとしたときに読み出しトランジスタＲＴｒがオフであれば、書き込みの時にビット線Ｒの電位が＋３Ｖであったとわかる。
なお、ビット線Ｒにキャパシタを接続し、その電位を測定することにより、データを読み出すこともできる。例えば、図１（Ｅ）において、読み出しトランジスタＲＴｒのゲートの電位が＋２Ｖであるとすると、読み出しトランジスタＲＴｒはオンとなり、ビット線Ｒの電位は、バイアス線Ｓの電位に近づくが、ビット線Ｒの電位が＋２Ｖとなると、読み出しトランジスタＲＴｒのゲートの電位と同じなので読み出しトランジスタＲＴｒはオフとなる。すなわち、ビット線Ｒの電位は、＋２Ｖ以上、＋３Ｖ未満となる。
同様に、読み出しトランジスタＲＴｒのゲートの電位が＋１Ｖであるとすると、ビット線Ｒの電位は、＋１Ｖ以上、＋２Ｖ未満となり、読み出しトランジスタＲＴｒのゲートの電位が０Ｖであるとすると、ビット線Ｒの電位は、０Ｖ以上＋１Ｖ未満となる。読み出しトランジスタＲＴｒのゲートの電位が＋３Ｖであると、読み出しトランジスタＲＴｒはオフであるため、ビット線の電位は初期の値（＋３Ｖ）から変わらない。
このようにして４段階のデータ（２ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出しできる。
上記の説明では、寄生容量や読み出しトランジスタＲＴｒのゲート容量をキャパシタＣの容量に対して無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。
読み出しトランジスタＲＴｒのゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタＲＴｒのゲートの電位はその影響を受ける。読み出しトランジスタＲＴｒのゲート容量のキャパシタＣの容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタＣの容量は読み出しトランジスタＲＴｒのゲート容量の２倍以上とするとよい。
なお、記憶セルに保持される電荷量を複数段階とすることによって多段階のデータ（多値のデータ）を記憶するには、保持される電荷量のばらつきが小さいことが必要である。本実施の形態で示した半導体メモリ回路および半導体メモリ装置は、保持される電荷量のばらつきが小さいため、この目的に適している。
（実施の形態２）
本実施の形態では、図２（Ａ）に示す半導体メモリ回路の動作の例について、図３および図４を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図２（Ａ）に示される半導体メモリ回路は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
ここでは、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３をＮチャネル型、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３をＰチャネル型とする。また、書き込みトランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上高くなるとオンになるとし、それ以外はオフであるとする。また、読み出しトランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上低くなるとオンになるとし、それ以外はオフであるとする。
また、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３のゲート容量のうち、ゲートバイアスによって変動する分はキャパシタＣ１、Ｃ２、Ｃ３の容量に対して無視できるものとする。さらに、書き込みトランジスタＷＴｒの寄生容量や読み出しトランジスタＲＴｒの寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて０として考える。また、図３および図４では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。以下の例では、バイアス線Ｓの電位は常時０Ｖであるとする。
最初に、この記憶ユニットへの書き込みについて説明する。書き込みは、一番右の記憶セルから始める。書き込み時には、図３（Ａ）に示すように、読み出しワード線Ｐ１、Ｐ２、Ｐ３の電位を０Ｖとする。また、ビット線Ｒの電位は、書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとるものとする。
そして、書き込みワード線Ｑ１、Ｑ２、Ｑ３の電位を、＋４Ｖとすると、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３がオンとなり、書き込みトランジスタＷＴｒ３のドレインの電位（すなわち、ノードＦ３の電位）はビット線Ｒの電位に近づく。ここでは、ビット線Ｒの電位と等しくなるものとする。
一方、この段階では、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３はオフ状態である。そして、図３（Ｂ）に示すように、書き込みワード線Ｑ３の電位を０Ｖとする。すると、書き込みトランジスタＷＴｒ３はオフとなるため、ノードＦ３では、直前のビット線Ｒの電位が保持される。このようにして、一番右側の記憶セルにデータを書き込むことができる。
次に、中央の記憶セルにデータを書き込む。図３（Ｂ）の段階では、ノードＦ２の電位は、ビット線Ｒの電位と等しくなる。そして、書き込みワード線Ｑ２の電位を０Ｖとする（図３（Ｃ）参照）と、書き込みトランジスタＷＴｒ２がオフとなるため、ノードＦ２では、直前のビット線Ｒの電位が保持される。このようにして、中央の記憶セルにデータを書き込むことができる。
このようにして、すべての記憶セルにデータを書き込むことができる。当該記憶ユニット内に書き込む作業を必要としない場合は、図３（Ｄ）に示すように、読み出しワード線Ｐ１の電位を＋３Ｖとするとよい。このときノードＦ１の電位は、＋３Ｖ以上＋６Ｖ以下となる。ビット線Ｒの電位は０Ｖ以上＋３Ｖ以下であるので、読み出しトランジスタＲＴｒ１はオフ状態を保つことができる。
次に読み出しについて図４を用いて説明する。まず、当該記憶ユニット以外の行の読み出しをおこなう場合には、図４（Ａ）に示すように、書き込みワード線Ｑ１、Ｑ２、Ｑ３の電位を０Ｖ、読み出しワード線Ｐ１、Ｐ２、Ｐ３の電位を＋４Ｖとする。こうすると、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３はオフとなる。また、ノードＦ１、Ｆ２、Ｆ３の電位は、＋４Ｖ以上＋７Ｖ以下である。そして、ビット線Ｒの電位は、後で説明するように０Ｖ以上＋４Ｖ以下であるので、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３はオフを維持できる。
当該記憶ユニットの読み出しをおこなうには、図４（Ｂ）に示すように、書き込みワード線Ｑ１、Ｑ２、Ｑ３の電位を０Ｖ、読み出しワード線Ｐ１、Ｐ２、Ｐ３の電位を０Ｖとする。また、ビット線の電位を＋４Ｖとする。このときには、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３はオフとなるが、ノードＦ１、Ｆ２、Ｆ３の電位が０Ｖ以上＋３Ｖ以下であり、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３はオンとなる。このため、ビット線Ｒとバイアス線Ｓの間に電流が流れる。
もし、ビット線Ｒの一端がキャパシタであれば、ビット線Ｒとバイアス線Ｓの間に電流が流れると、当初の電位（＋４Ｖ）は、バイアス線Ｓの電位（０Ｖ）に近づくこととなる。最終的な電位は、ノードＦ１、Ｆ２、Ｆ３の電位の最小値で決まるが、いずれにせよ、ビット線Ｒの電位は０Ｖ以上＋４Ｖ以下で変動することとなる。
以下では、記憶ユニットのうち、中央の記憶セルのデータを読み出すものとする。図４（Ｃ）に示すように読み出しワード線Ｐ２の電位を＋１Ｖに上昇させると、ノードＦ２の電位は、書き込まれたデータに応じて＋１Ｖ、＋２Ｖ、＋３Ｖ、＋４Ｖのいずれかとなる。ここで、ノードＦ２の電位が＋４Ｖであれば、読み出しトランジスタＲＴｒ２はオフとなるため、ビット線Ｒとバイアス線Ｓの間に電流が流れなくなる。
この段階で、ノードＦ２の電位が＋４Ｖであるのは、書き込みの時にビット線の電位が＋３Ｖであった場合である。すなわち、読み出しワード線Ｐ２の電位を＋１Ｖとしたときに読み出しトランジスタＲＴｒ２がオフであれば、書き込みの時にビット線Ｒの電位が＋３Ｖであったとわかる。このようにして、保持されているデータの値を知ることができる。
さらに、図４（Ｄ）に示すように読み出しワード線Ｐ２の電位を＋２Ｖに上昇させると、ノードＦ２の電位は、書き込まれたデータに応じて＋２Ｖ、＋３Ｖ、＋４Ｖ、＋５Ｖのいずれかとなる。ここで、ノードＦ２の電位が＋４Ｖか＋５Ｖであれば、読み出しトランジスタＲＴｒ２はオフとなるため、ビット線Ｒとバイアス線Ｓの間に電流が流れなくなる。
このことを検知してデータの値を知ることができる。すなわち、この段階で、読み出しトランジスタＲＴｒ２のゲートの電位が＋４Ｖあるいは＋５Ｖであるのは、書き込みの時にビット線Ｒの電位が＋２Ｖあるいは＋３Ｖであった場合であり、読み出しワード線Ｐ２の電位が＋１Ｖ（すなわち、図４（Ｃ）の状態）ではオン状態であったのに、＋２Ｖになるとオフ状態となった場合には、書き込みの時にビット線Ｒの電位が＋２Ｖであったときである。
同様に、図４（Ｅ）に示すように読み出しワード線Ｐ２の電位を＋３Ｖに上昇させると、ノードＦ２の電位は、書き込まれたデータに応じて＋３Ｖ、＋４Ｖ、＋５Ｖ、＋６Ｖのいずれかとなる。ここで、ノードＦ２の電位が＋４Ｖか＋５Ｖ、＋６Ｖであれば、読み出しトランジスタＲＴｒ２はオフとなるため、ビット線Ｒとバイアス線Ｓの間に電流が流れなくなる。すなわち、書き込み時にビット線の電位が＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかであった場合である。
書き込み時にビット線の電位が０Ｖであった場合には、読み出しワード線Ｐ２の電位を＋３Ｖとした場合、ノードＦ２の電位は＋３Ｖであり、依然としてオンである。すなわち、読み出しワード線Ｐ２の電位が＋３Ｖでもビット線Ｒとバイアス線Ｓの間に電流が流れる場合は、書き込みの時にビット線の電位が０Ｖであったとわかる。
以上は、読み出しワード線Ｐ２の電位を段階的に変化させてデータの値を知る方法であるが、電位を測定することによってもデータの値を知ることもできる。例えば、ビット線の端にキャパシタを設け、記憶セル側の電位を＋４Ｖとしておく。
また、書き込みワード線Ｑ１、Ｑ２、Ｑ３と読み出しワード線Ｐ１、Ｐ３の電位を−３Ｖとする。この状態では、ノードＦ１、Ｆ３とも電位は−３Ｖ以上０Ｖ以下であるため、読み出しトランジスタＲＴｒ１とＲＴｒ３はビット線Ｒの電位をバイアス線Ｓの電位（０Ｖ）と等しくすることができる。正確には、ノードＦ２が０Ｖ以下であれば、ビット線Ｒのキャパシタの電位は０Ｖ以上＋１Ｖ未満となる。
一方、読み出しワード線Ｐ２を＋３Ｖとすると、ノードＦ２の電位は＋３Ｖ以上＋６Ｖ以下であるので、この段階では読み出しトランジスタＲＴｒ２はオフである。しかし、次に読み出しワード線の電位を０Ｖに下げると、ノードＦ２の電位は０Ｖ以上＋３Ｖ以下となり、読み出しトランジスタＲＴｒ２はオンとなる。
先に説明したように、ノードＦ２の電位が０Ｖであれば、ビット線Ｒのキャパシタの電位は０Ｖ以上＋１Ｖ未満となる。ここで、ノードＦ２の電位が０Ｖとなるのは、書き込み時のビット線の電位が０Ｖであった場合である。
同様に、ノードＦ２の電位が＋１Ｖであれば、ビット線Ｒのキャパシタの電位は＋１Ｖ以上＋２Ｖ未満、ノードＦ２の電位が＋２Ｖであれば、ビット線Ｒのキャパシタの電位は＋２Ｖ以上＋３Ｖ未満、ノードＦ２の電位が＋３Ｖであれば、ビット線Ｒのキャパシタの電位は＋３Ｖ以上＋４Ｖ未満となる。そして、それぞれの場合において、書き込み時のビット線の電位が特定できる。すなわち、ビット線Ｒのキャパシタの電位を測定することにより、ノードＦ２の電位を知ることができ、そのことから、書き込み時のビット線の電位を知ることができる。
このようにして４段階のデータ（２ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出しできる。
上記の説明では、寄生容量や読み出しトランジスタＲＴｒ１〜ＲＴｒ３のゲート容量をキャパシタＣ１〜Ｃ３の容量に対して、無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。
読み出しトランジスタＲＴｒ１〜ＲＴｒ３のゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタＲＴｒ１〜ＲＴｒ３のゲートの電位はその影響を受ける。読み出しトランジスタＲＴｒ１〜ＲＴｒ３のゲート容量のキャパシタＣ１〜Ｃ３の容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタＣ１〜Ｃ３の容量は読み出しトランジスタＲＴｒ１〜ＲＴｒ３のゲート容量の２倍以上とするとよい。
（実施の形態３）
本実施の形態では、実施の形態２で説明した半導体メモリ装置の形状や作製方法の例について説明する。本実施の形態では、書き込みトランジスタは、ガリウムとインジウムを含有する酸化物半導体を用い、読み出しトランジスタとしては、単結晶シリコン半導体を用いる。そのため、書き込みトランジスタは読み出しトランジスタの上に積層して設けられる。
すなわち、単結晶シリコン基板上に設けられた単結晶シリコン半導体を用いた絶縁ゲート型トランジスタを読み出しトランジスタとし、その上に、酸化物半導体を用いたトランジスタを形成して、これを書き込みトランジスタとする。なお、本実施の形態は単結晶シリコン基板上に半導体メモリ装置を形成する例について説明するが、それ以外の基板上に設けることも可能である。
図８に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態では、単位記憶ユニット内に４つの記憶セルを有する。
図８（Ａ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板上に素子分離領域１０２を形成する。基板上には、導電性の材料やドーピングされたシリコンを用いた導電性領域１０６を形成し、その一部は、読み出しトランジスタのソース、ドレインとなる。導電性領域１０６の一部はバイアス線Ｓの一部となる。隣接する導電性領域１０６が読み出しトランジスタのゲート電極１１１で隔てられているものもある。導電性領域１０６の一部には接続電極１１０が設けられる。
導電性領域１０６を用いて、バイアス線Ｓを形成すると集積度を高めることができる。しかしながら、その場合には、バイアス線Ｓは、書き込みワード線、読み出しワード線と平行である（すなわち、ビット線と直交する）ことが必要である。なお、図に示すように、バイアス線Ｓを隣接する記憶ユニットと共有することにより集積度を高められる。
ゲート電極１１１や接続電極１１０の材料としては、後に形成する酸化物半導体とオーミック接触を形成する材料が好ましい。そのような材料としては、その仕事関数Ｗが酸化物半導体の電子親和力φ（酸化物半導体の導電帯の下限と真空準位の間のエネルギー差）とほぼ同じか小さい材料が挙げられる。すなわち、Ｗ＜φ＋０．３［ｅＶ］の関係を満たせばよい。例えば、チタン、モリブデン、窒化チタン等である。
図８（Ｂ）は、図８（Ａ）の回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域１１２と複数の配線１１４を形成する。配線１１４は、書き込みワード線Ｑ１、Ｑ２、Ｑ３、Ｑ４、あるいは読み出しワード線Ｐ１、Ｐ２、Ｐ３、Ｐ４となる。
配線１１４の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極となる。また、酸化物半導体領域１１２は、下層のゲート電極１１１と接触する。配線１１４の一部は、ゲート電極１１１と重なり、キャパシタを形成する。また、酸化物半導体領域１１２の一部には、上層（例えば、ビット線Ｒ）への接続のための接続電極１１７が設けられている。
図８（Ａ）および（Ｂ）を重ね合わせると、図８（Ｃ）に示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される配線１１８も図示してある。配線１１８はビット線Ｒを構成する。
なお、図８（Ａ）乃至（Ｃ）の点Ａ、点Ｂは同じ位置を示すものである。
図８においては、導電性領域１０６の幅、配線１１４は最小加工線幅Ｆで加工する。すなわち、線幅および線間隔はＦである。その場合、単位記憶セルの大きさは１２Ｆ２となる。記憶ユニットには、各記憶セルで共有する部分もあるため、現実には、記憶セルあたりの面積は１２Ｆ２より大きくなる。図８に示す記憶ユニットには、４つの記憶セルが設けられているが、記憶ユニット内の記憶セルの数を増やせば、記憶セルあたりの面積は１２Ｆ２に近づく。
以下、上記の構造の半導体メモリ装置の作製方法について説明する。図９および図１０は図８の点Ａと点Ｂを結ぶ工程断面を示す。本実施の形態では、基板として、ｎ型の単結晶シリコン基板を用いるが、ｐ型の単結晶シリコン基板にｎ型のウェルを形成し、その上に本実施の形態のトランジスタを設けてもよい。以下、図の番号にしたがって、作製工程を説明する。
＜図９（Ａ）＞
まず、公知の半導体製造技術を用いて、ｎ型の単結晶シリコン基板１０１上に、図９（Ａ）に示すように、素子分離領域１０２、ｐ型にドーピングされたシリコンによる導電性領域１０６、ゲート絶縁膜１０３、ダミーゲート１０４、層間絶縁物１０７を形成する。ダミーゲート１０４の側面には、図に示すようにサイドウォールを設けてもよい。
ダミーゲート１０４としては、多結晶シリコンを用いるとよい。ゲート絶縁膜１０３の厚さはリーク電流を抑制するために厚さ１０ｎｍ以上であることが好ましい。また、ゲート容量を、その後に形成するキャパシタの容量よりも小さくする目的で、ゲート絶縁膜１０３の誘電体として酸化珪素等の比誘電率の低い材料を用いることが好ましい。
導電性領域１０６には、その表面にシリサイド領域１０５を設けて導電性を高める構造としてもよい。図８（Ａ）に関連して、説明したように、導電性領域１０６はバイアス線Ｓの一部となるので、導電性が高いことは好ましい。
層間絶縁物１０７は単層でも多層でもよく、また、トランジスタのチャネルにひずみを与えるためのストレスライナーを含んでもよい。最上層の膜は、スピンコーティング法によって平坦な膜とすると、その後の工程で有利である。例えば、層間絶縁物１０７として、プラズマＣＶＤ法による窒化珪素膜を形成し、その上にスピンコーティング法により得られる平坦な酸化シリコン膜を形成した多層膜を用いてもよい。
＜図９（Ｂ）＞
層間絶縁物１０７の表面が十分に平坦である場合には、ドライエッチング法により、層間絶縁物１０７をエッチングし、ダミーゲート１０４の上面が現れた時点でドライエッチングをやめる。ドライエッチング法の代わりに化学的機械的研磨（ＣＭＰ）法を用いてもよいし、最初にＣＭＰ法で層間絶縁物１０７の表面を平坦にした後、ドライエッチング法で、さらにエッチングを進めてもよい。あるいは逆に、ドライエッチング法である程度、層間絶縁物をエッチングした後、ＣＭＰ法で平坦化処理してもよい。かくして、層間絶縁物１０７を加工して、平坦な表面を有する層間絶縁物１０７ａを得るとともに、ダミーゲート１０４の表面を露出せしめる。
＜図９（Ｃ）＞
次に、層間絶縁物１０７ａを選択的にエッチングして、シリサイド領域１０５に達する開口部１０８を形成する。
＜図９（Ｄ）＞
さらに、ダミーゲート１０４を選択的にエッチングして、開口部１０９を形成する。ダミーゲート１０４の材料として多結晶シリコンを使用している場合には、２乃至４０％、好ましくは、２０乃至２５％のＴＭＡＨ（水酸化テトラメチルアンモニウム）を用いればよい。
なお、開口部１０８，１０９の形成順序は逆でもよい。上記のように、開口部１０８を形成してから、開口部１０９を形成すると、ゲート絶縁膜１０３がレジスト等と接することがないためより好ましい。その際には、単結晶シリコン基板１０１がＴＭＡＨで侵食されることを防ぐために表面にシリサイド領域１０５が形成されていることが好ましい。
＜図１０（Ａ）＞
単層あるいは多層の導電性材料の膜を堆積する。導電性材料としては、後に形成する酸化物半導体とオーミック接触を形成する材料が好ましい。また、この導電膜は、読み出しトランジスタ（ここではＰチャネル型）のゲート電極でもあるので、そのしきい値を決定する上でも、仕事関数等の物性値が適切なものが好ましい。ひとつの材料で、これら２つの要件を満たせない場合は多層の膜にして、それぞれの条件を満足するようにすればよい。例えば、導電性材料として窒化チタンと窒化タンタルの多層膜を用いるとよい。
次に、導電性材料の膜をＣＭＰ法で平坦化しつつエッチングする。この作業は、層間絶縁物１０７ａが現れた時点、あるいは、しばらくしてから停止するとよい。かくして、図１０（Ａ）に示すように、読み出しトランジスタのゲート電極１１１、接続電極１１０が形成される。その後、層間絶縁物１０７ａの表面付近に含まれる水素を低減させるために、フッ素を含むプラズマによる表面処理をおこなうとよい。層間絶縁物１０７ａの水素濃度が十分に低ければ、その処理は必要ない。層間絶縁物１０７ａの表面から１００ｎｍの領域における水素濃度は１×１０１８ｃｍ−３未満、好ましくは、１×１０１６ｃｍ−３未満とするとよい。
＜図１０（Ｂ）＞
厚さ３乃至２０ｎｍの酸化物半導体膜をスパッタ法により形成する。酸化物半導体膜の作製方法はスパッタ法以外でもよい。酸化物半導体はガリウムとインジウムを含むことが好ましい。半導体メモリ装置の信頼性を高めるためには、酸化物半導体膜中の水素濃度は、１×１０１８ｃｍ−３未満、好ましくは１×１０１６ｃｍ−３未満とするとよい。組成比ガリウム／インジウムは、０．５以上２未満、好ましくは、０．９以上１．２未満とするとよい。ガリウム、インジウム以外に亜鉛を含んでもよい。
この酸化物半導体膜をエッチングして島状の酸化物半導体領域１１２を形成する。半導体特性を改善するため酸化物半導体領域１１２に熱処理を施してもよい。かくして、ゲート電極１１１と酸化物半導体領域１１２、接続電極１１０と酸化物半導体領域１１２が、それぞれ接触する構造が得られる。
その後、ゲート絶縁膜１１３をスパッタ法等の公知の成膜方法で形成する。リーク電流を減らす目的から、ゲート絶縁膜１１３の厚さは１０ｎｍ以上が好ましく、また、ゲート絶縁膜中の水素濃度は、１×１０−１８ｃｍ−３未満、好ましくは、１×１０１６ｃｍ−３未満とするとよい。
ゲート絶縁膜としては、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ランタン、窒化アルミニウム等を用いるとよい。これらの単層膜のみならず多層膜を用いてもよい。ゲート絶縁膜１１３は、後で形成されるキャパシタの誘電体でもあり、キャパシタの容量を読み出しトランジスタのゲート容量よりも大きくするために、比誘電率が１０以上の材料を用いることが好ましい。ゲート絶縁膜形成後にも酸化物半導体領域１１２の特性を改善するため熱処理をしてもよい。
＜図１０（Ｃ）＞
導電性材料により複数の配線１１４を形成する。配線１１４は、書き込みワード線Ｑ１、Ｑ２や読み出しワード線Ｐ１となる。書き込みワード線Ｑ１、Ｑ２の一部は酸化物半導体を用いたトランジスタのゲート電極となる。配線１１４の材料としては、その仕事関数が酸化物半導体の電子親和力より０．５ｅＶ以上高い材料が好ましい。例えば、タングステン、金、白金、ｐ型シリコン等である。
ゲート電極１１１と読み出しワード線Ｐ１の間には、ゲート絶縁膜１１３を誘電体とするキャパシタが形成される。このキャパシタの容量はゲート電極１１１と読み出しワード線Ｐ１の重なりで定義されるが、その面積は１００ｎｍ２以上０．０１μｍ２以下とすることが好ましい。
次に、公知のイオン注入法を用いて、酸化物半導体よりも酸化されやすい元素のイオンを注入する。そのような元素としては、チタン、亜鉛、マグネシウム、シリコン、リン、硼素等が挙げられる。一般に、硼素やリンは従来の半導体プロセスにおいて使用されているため利用しやすく、特に、上記のような薄いゲート絶縁膜１１３、酸化物半導体領域１１２に注入するには、硼素よりも原子量の大きいリンイオンが望ましい。
これらのイオンには水素が可能な限り含まれないようにすることが望まれる。イオン中の水素の濃度は好ましくは、０．１％以下とする。水素は酸化物半導体のドナーとなることが知られているが、イオン中に水素が含まれていると、酸化物半導体に注入された水素が酸化物半導体中を移動して、半導体装置の信頼性を低下させる。
酸化物半導体では、注入されたイオンが酸素と結合するため、酸素欠損が生じて、ｎ型の導電性を示すようになる。シリコン半導体と異なる点は、シリコン半導体ではイオン注入後に、結晶性を回復するために高温での熱処理が必要であるが、多くの酸化物半導体では、そのような熱処理をおこなわなくても必要とする導電性を得られることにある。
かくして、酸化物半導体領域１１２中にｎ型の導電性を示す領域１１５が形成される。これらの領域のキャリア（電子）濃度が１×１０−１９ｃｍ−３以上、好ましくは１×１０−２０ｃｍ−３以上となるようにイオン注入条件を設定することが好ましい。ｎ型の導電性を示す領域１１５は、配線１１４をマスクとして自己整合的に形成される。高温での熱処理が必要ないため、ドナーの再拡散もほとんどおこらず、ｎ型の導電性を示す領域１１５と配線１１４との重なりは非常に小さい。
なお、酸化物半導体は、ドナーあるいはアクセプタの濃度が極めて低い真性に近い状態であっても、オーミックコンタクトを形成するような金属材料と接した部分では、金属材料から電子が注入され、金属材料から数１０ｎｍ以内の部分では良好な導電性を示す。したがって、図１０（Ｂ）のゲート電極１１１上の酸化物半導体領域は、ドーピングされていないが、導体と扱ってよい。
＜図１０（Ｄ）＞
その後、単層もしくは多層の薄膜よりなる層間絶縁物１１６を形成する。そして、その表面を平坦化し、選択的にエッチングして、ｎ型の導電性を示す領域１１５に達するコンタクトホールを形成し、接続電極１１７を埋め込む。その後、配線１１８を形成する。配線１１８はビット線Ｒである。同様な配線を、配線１１４、あるいは、バイアス線Ｓと平行に形成してもよい。かくして、図１０（Ｄ）に示されるように、書き込みトランジスタ１１９、読み出しトランジスタ１２０、キャパシタ１２１を有する半導体メモリ装置の記憶セルおよびそれらを有する記憶ユニットが作製される。
（実施の形態４）
本実施の形態では、図２（Ｂ）に示す半導体メモリ回路の動作の例について、図６および図７を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図２（Ｂ）に示される半導体メモリ回路は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
ここでは、トランジスタＴｒ０、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３、ＷＴｒ４をＮチャネル型、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４をＰチャネル型とする。また、上記のＮチャネル型トランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上高くなるとオンになるとし、それ以外はオフであるとする。また、上記のＰチャネル型トランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上低くなるとオンになるとし、それ以外はオフであるとする。
また、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４のゲート容量のうち、ゲートバイアスによって変動する分はキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の容量に対して無視できるものとする。さらに、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３、ＷＴｒ４の寄生容量や読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４の寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて０として考える。また、図６および図７では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。以下の例では、バイアス線Ｓの電位は常時０Ｖであるとする。
書き込みは、一番右の記憶セルから始める。書き込み時には、図６（Ａ）に示すように、書き込みワード線Ｑ１、Ｑ２、Ｑ３、Ｑ４の電位を＋４Ｖ、読み出しワード線Ｐの電位を−４Ｖとする。また、ビット線Ｒの電位は、書き込むデータに応じて、０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖの４段階の値をとるものとする。
この状態では、トランジスタＴｒ０、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３、ＷＴｒ４がオンとなり、ノードＦ２の電位はビット線Ｒの電位に近づく。ここでは、ビット線Ｒの電位と等しくなるものとする。
一方、この段階では、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４はオフ状態である。そして、図６（Ｂ）に示すように、書き込みワード線Ｑ４の電位を−４Ｖとする。すると、書き込みトランジスタＷＴｒ２はオフとなるため、ノードＦ２では直前のビット線Ｒの電位が保持される。このようにして、一番右側の記憶セルにデータを書き込むことができる。
次に、右から２つめの記憶セル（ノードＦ４）にデータを書き込む。図６（Ｂ）の状態で、ノードＦ４の電位は、ビット線Ｒの電位と等しくなる。そして、書き込みワード線Ｑ３の電位を−４Ｖとする（図６（Ｃ）参照）と、書き込みトランジスタＷＴｒ４がオフとなり、ノードＦ４では直前のビット線Ｒの電位が保持される。このようにして、右から２つめの記憶セルにデータを書き込むことができる。以下同様に順にデータを書き込み、すべての記憶セルにデータを書き込むことができる。
当該記憶ユニット内に書き込む作業を必要としない場合は、図６（Ｄ）に示すように、書き込みワード線Ｑ１、Ｑ２、Ｑ３、Ｑ４の電位を０Ｖ、読み出しワード線Ｐの電位を０Ｖとするとよい。このときノードＦ１、Ｆ２、Ｆ３、Ｆ４の電位は、＋４Ｖ以上＋７Ｖ以下となる。ビット線Ｒの電位は０Ｖ以上＋３Ｖ以下であるので、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４はオフ状態を保つことができる。
次に読み出しについて図７を用いて説明する。まず、当該記憶ユニット以外の行の読み出しをおこなう場合には、図７（Ａ）に示すように、書き込みワード線Ｑ１、Ｑ２、Ｑ３、Ｑ４の電位を０Ｖ、読み出しワード線Ｐの電位を０Ｖとする。こうすると、トランジスタＴｒ０、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３、ＷＴｒ４はオフとなる。また、ノードＦ１、Ｆ２、Ｆ３、Ｆ４の電位は、＋４Ｖ以上＋７Ｖ以下である。そして、ビット線Ｒの電位は、後で説明するように０Ｖ以上＋４Ｖ以下であるので、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４はオフを維持できる。
当該記憶ユニットの読み出しをおこなうには、図７（Ｂ）に示すように、書き込みワード線Ｑ２、Ｑ４の電位を−４Ｖ、書き込みワード線Ｑ１、Ｑ３の電位を０Ｖ、読み出しワード線Ｐの電位を０Ｖとする。また、ビット線の電位を＋４Ｖとする。このときには、トランジスタＴｒ０、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３、ＷＴｒ４はオフとなる。また、ノードＦ１、Ｆ２の電位が＋４Ｖ以上＋７Ｖ以下であるので、読み出しトランジスタＲＴｒ１、ＲＴｒ２はオフとなる。一方、ノードＦ３、Ｆ４の電位は０Ｖ以上＋３Ｖ以下であるので、読み出しトランジスタＲＴｒ３、ＲＴｒ４はオンとなる。このため、ビット線Ｒとバイアス線Ｓの間に電流が流れる。
もし、ビット線Ｒの一端がキャパシタであれば、ビット線Ｒとバイアス線Ｓの間に電流が流れると、当初の電位（＋４Ｖ）は、バイアス線の電位（０Ｖ）に近づくこととなる。最終的な電位は、ノードＦ３、Ｆ４の電位の最小値で決まるが、いずれにせよ、ビット線Ｒの電位は０Ｖ以上＋４Ｖ以下で変動することとなる。
以下では、記憶ユニットのうち、右から２番目の記憶セル（ノードＦ４）のデータを読み出すものとする。図７（Ｃ）に示すように書き込みワード線Ｑ４の電位を−３Ｖに上昇させると、ノードＦ４の電位は、書き込まれたデータに応じて＋１Ｖ、＋２Ｖ、＋３Ｖ、＋４Ｖのいずれかとなる。ここで、ノードＦ４の電位が＋４Ｖであれば、読み出しトランジスタＲＴｒ４はオフとなるため、ビット線Ｒとバイアス線Ｓの間に電流が流れなくなる。
この段階で、ノードＦ４の電位が＋４Ｖであるのは、書き込みの時にビット線の電位が＋３Ｖであった場合である。すなわち、書き込みワード線Ｑ４の電位を＋１Ｖとしたときに読み出しトランジスタＲＴｒ４がオフであれば、書き込みの時にビット線Ｒの電位が＋３Ｖであったとわかる。このようにして、データの値を知ることができる。
さらに、図７（Ｄ）に示すように書き込みワード線Ｑ４の電位を−２Ｖに上昇させると、ノードＦ４の電位は、書き込まれたデータに応じて＋２Ｖ、＋３Ｖ、＋４Ｖ、＋５Ｖのいずれかとなる。ここで、ノードＦ４の電位が＋４Ｖか＋５Ｖであれば、読み出しトランジスタＲＴｒ４はオフとなるため、ビット線Ｒとバイアス線Ｓの間に電流が流れなくなる。ノードＦ４の電位が＋４Ｖか＋５Ｖとなるのは、書き込み時のビット線Ｒの電位が＋２Ｖか＋３Ｖであった場合である。
同様に、図７（Ｅ）に示すように書き込みワード線Ｑ４の電位を−１Ｖに上昇させると、ノードＦ４の電位は、書き込まれたデータに応じて＋３Ｖ、＋４Ｖ、＋５Ｖ、＋６Ｖのいずれかとなる。ここで、ノードＦ４の電位が＋４Ｖか＋５Ｖ、＋６Ｖであれば、読み出しトランジスタＲＴｒ４はオフとなるため、ビット線Ｒとバイアス線Ｓの間に電流が流れなくなる。すなわち、書き込みの時にビット線Ｒの電位が＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかであった場合である。
書き込みの時にビット線の電位が０Ｖであった場合には、書き込みワード線Ｑ４の電位を−１Ｖとした場合、ノードＦ４の電位は＋３Ｖであり、依然としてオンのままである。すなわち、書き込みワード線Ｑ４の電位が＋３Ｖでもビット線Ｒとバイアス線Ｓの間に電流が流れる場合は、書き込みの時にビット線Ｒの電位が０Ｖであったとわかる。
なお、実施の形態１で説明したように、ビット線Ｒにキャパシタを接続し、その電位を測定することによっても多値のデータを読み出すことができる。
このようにして４段階のデータ（２ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出しできる。
上記の説明では、寄生容量や読み出しトランジスタＲＴｒ１〜ＲＴｒ４のゲート容量をキャパシタＣ１〜Ｃ４の容量に対して、無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。
読み出しトランジスタＲＴｒ１〜ＲＴｒ４のゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタＲＴｒ１〜ＲＴｒ４のゲートの電位はその影響を受ける。読み出しトランジスタＲＴｒ１〜ＲＴｒ４のゲート容量のキャパシタＣ１〜Ｃ４の容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタＣ１〜Ｃ４の容量は読み出しトランジスタＲＴｒ１〜ＲＴｒ４のゲート容量の２倍以上とするとよい。
（実施の形態５）
本実施の形態では、実施の形態４で説明した半導体メモリ装置の形状について説明する。図１１に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態では、単位記憶ユニットに６つの記憶セルを有する。本実施の形態で示す半導体メモリ装置は、配線のパターン等は異なるが、実施の形態３で示した方法により作製できる。
図１１（Ａ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板上には素子分離領域１０２を形成する。また、導電性の材料やドーピングされたシリコンを用いた導電性領域１０６を形成し、その一部は、読み出しトランジスタのソース、ドレインとなる。導電性領域１０６の一部はバイアス線Ｓの一部となる。隣接する導電性領域１０６が読み出しトランジスタのゲート電極１１１で隔てられている部分もある。
導電性領域１０６の一部には接続電極１１０が設けられる。ゲート電極１１１や接続電極１１０の材料としては、実施の形態３に示したゲート電極１１１や接続電極１１０の条件を満たすものを用いればよい。
本実施の形態で特徴的なことは、ゲート電極１１１を互い違いに配置したことである。すなわち、図２２に示すように、ゲート電極１１１のうち、第１の導電性領域１０６ａに最も近い４つのゲート電極、すなわち第１乃至第４のゲート電極１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅにおいて、第１のゲート電極１１１ｂと第３のゲート電極１１１ｄはチャネル長方向に垂直な方向（すなわち、図２２中にＹで示す方向、Ｙ方向）で重なり、第１のゲート電極１１１ｂと第３のゲート電極１１１ｄの間には、第１の導電性領域１０６ａがある。また、第２のゲート電極１１１ｃと第４のゲート電極１１１ｅはチャネル長方向（すなわち、図２２中にＸで示す方向、Ｘ方向）で重なり、第２のゲート電極１１１ｃと第４のゲート電極１１１ｅの間には第１の導電性領域１０６ａがある。
その結果、図８（Ａ）に比べて、より高密度にゲート電極１１１を配置できる。図８（Ａ）では、ゲート電極１１１を同一直線上に配置したため、図８（Ａ）にａで示す間隔を、最小加工線幅の２倍（２Ｆ）とする必要があった。しかしながら、本実施の形態では、同じ間隔を、最小加工線幅の１倍（Ｆ）とすることができる。そのため、単位記憶セルあたりの幅を、図８（Ａ）の３Ｆから２Ｆに削減できる。このことにより、単位記憶セルあたりの面積を８Ｆ２とできる。
図１１（Ｂ）は、図１１（Ａ）の回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域１１２と複数の配線１１４を形成する。配線１１４は、書き込みワード線Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６あるいは読み出しワード線Ｐとなる。
配線１１４の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極となる。また、酸化物半導体領域１１２は、下層のゲート電極１１１と接触する。配線１１４の一部は、ゲート電極１１１と重なり、キャパシタを形成する。また、酸化物半導体領域１１２には、上層（例えば、ビット線Ｒ）への接続のための接続電極１１７が設けられる。
図１１（Ａ）および（Ｂ）を重ね合わせると、図１１（Ｃ）に示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される配線１１８も図示してある。配線１１８はビット線Ｒを構成する。
上述のように単位記憶セルの大きさは８Ｆ２となる。記憶ユニットには、各記憶セルで共有する部分もあるため、現実には、記憶セルあたりの面積は８Ｆ２より大きくなる。図１１に示す記憶ユニットには、６つの記憶セルが設けられているが、記憶ユニット内の記憶セルの数を増やせば、記憶セルあたりの面積は８Ｆ２に近づく。
（実施の形態６）
本実施の形態では、図１２（Ａ）に示す半導体メモリ回路の動作の例について、図１２（Ｂ）乃至図１２（Ｅ）を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図１２（Ａ）に示される半導体メモリ回路は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
ここでは、書き込みトランジスタＷＴｒ、読み出しトランジスタＲＴｒともＰチャネル型とする。書き込みトランジスタＷＴｒ、読み出しトランジスタＲＴｒは、ともに、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上高くなるとオンになる（電流を流す）とし、それ以外はオフである（電流を流さない）とする。
また、読み出しトランジスタＲＴｒのゲート容量のうち、ゲートバイアスによって変動する分はキャパシタＣの容量に対して無視できるものとする。さらに、書き込みトランジスタＷＴｒの寄生容量や読み出しトランジスタＲＴｒの寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて０として考える。また、図１２（Ｂ）乃至図１２（Ｅ）では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。以下の例では、バイアス線Ｓの電位は常時０Ｖであるとする。
最初に、この記憶セルへの書き込みについて説明する。書き込み時には、図１２（Ｂ）に示すように、読み出しワード線Ｐと選択線Ｔの電位を０Ｖとする。また、ビット線Ｒの電位は、書き込むデータに応じて、＋１Ｖ、＋２Ｖ、＋３Ｖ、＋４Ｖの４段階の値をとるものとする。そして、書き込みワード線Ｑの電位を、＋５Ｖとすると、書き込みトランジスタＷＴｒがオンとなり、書き込みトランジスタＷＴｒのドレインの電位は書き込みトランジスタのソース（すなわち、ビット線Ｒ）の電位に近づく。ここでは、ビット線Ｒの電位と等しくなるものとする。
一方、この段階では読み出しトランジスタＲＴｒは、オン状態となるが、バイアス線Ｓと読み出しトランジスタＲＴｒの間にある選択トランジスタＳＴｒがオフであるため、バイアス線Ｓとビット線Ｒの間には電流が流れない。このようにして、データを書き込むことができる。
次に、当該行以外の行の書き込みをおこなう場合には、図１２（Ｃ）に示すように、書き込みワード線Ｑの電位を、−３Ｖとする。また、読み出しワード線Ｐの電位を−４Ｖとする。一方、ビット線Ｒの電位は、書き込みのおこなわれる行に書き込むデータに応じて、＋１Ｖ、＋２Ｖ、＋３Ｖ、＋４Ｖの４段階の値をとる。
書き込みトランジスタＷＴｒのドレインの電位は、読み出しワード線ＰとキャパシタＣを介して接続しているため、読み出しワード線Ｐの電位の変動（すなわち、図１２（Ｂ）の０Ｖから図１２（Ｃ）の−４Ｖへの低下）により、４Ｖ低下する。すなわち、書き込まれたデータに応じて、−３Ｖ、−２Ｖ、−１Ｖ、０Ｖのいずれかの値となる。
また、この状態では、書き込みトランジスタＷＴｒのソース（ビット線Ｒ）の電位（０〜＋３Ｖ）や書き込みトランジスタＷＴｒのドレインの電位（−３〜０Ｖ）と書き込みトランジスタＷＴｒのゲートの電位（−３Ｖ）の関係から、書き込みトランジスタＷＴｒはオフとなる。
さらに、読み出しトランジスタＲＴｒのソース（すなわち、ビット線Ｒ）の電位（０〜＋３Ｖ）や読み出しトランジスタＲＴｒのドレイン（すなわち、バイアス線Ｓ）の電位（０Ｖ）と、読み出しトランジスタＲＴｒのゲートの電位（−３〜０Ｖ）の関係から、読み出しトランジスタＲＴｒはオフとなる。上記に加えて、選択トランジスタＳＴｒがオフであるので、バイアス線Ｓとビット線Ｒの間には電流が流れない。
次に、読み出しについて説明する。図１２（Ｄ）に示すように、書き込みワード線Ｑの電位を−３Ｖ、選択線Ｔの電位を＋１Ｖとする。そのため、書き込みトランジスタＷＴｒはオフとなり、選択トランジスタＳＴｒはオンとなる。また、読み出しワード線Ｐの電位を０Ｖ、ビット線Ｒの電位を＋４Ｖとする。この状態では、読み出しトランジスタＲＴｒのゲートの電位は、書き込まれたデータに応じて、＋１Ｖ、＋２Ｖ、＋３Ｖ、＋４Ｖのいずれかとなり、読み出しトランジスタＲＴｒは、いずれの場合もオンとなる。
読み出しワード線Ｐの電位によって、読み出しトランジスタＲＴｒのゲートの電位が変動し、結果として、読み出しトランジスタはオンとなったり、オフとなったりする。例えば、図１２（Ｅ）のように、読み出しワード線Ｐの電位を−２Ｖとすると、読み出しトランジスタＲＴｒのゲートの電位は−１Ｖ、０Ｖ、＋１Ｖ、＋２Ｖ、のいずれかとなり、そのうち、−１Ｖと０Ｖの場合には、読み出しトランジスタＲＴｒはオフとなる。
読み出しトランジスタＲＴｒがオフとなった場合には、バイアス線Ｓとビット線Ｒの間に電流が流れないので、そのことを検知することにより、読み出しトランジスタＲＴｒのゲートの電位を知ることができる。あるいは、ビット線Ｒの一端がキャパシタであり、バイアス線Ｓとビット線Ｒの間に電流が流れないならば、当初の電位（＋４Ｖ）のまま変動しないので、やはり、読み出しトランジスタＲＴｒがオフであることを知ることができる。
読み出しトランジスタＲＴｒのゲートの電位が−１Ｖあるいは０Ｖであるのは、書き込みの時にビット線Ｒの電位が＋１Ｖあるいは＋２Ｖであった場合である。すなわち、読み出しワード線Ｐの電位を−２Ｖとしたときにバイアス線Ｓとビット線Ｒの間に電流がながれれば、書き込みの時にビット線Ｒの電位が＋１Ｖあるいは＋２Ｖであったとわかる。
同様に、読み出しワード線Ｐの電位を−１Ｖとすると、読み出しトランジスタＲＴｒのゲートの電位は０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかとなり、そのうち、０Ｖの場合には、読み出しトランジスタＲＴｒはオフとなる。読み出しワード線Ｐの電位を−３Ｖとすると、読み出しトランジスタＲＴｒのゲートの電位は、−２Ｖ、−１Ｖ、０Ｖ、＋１Ｖのいずれかとなり、そのうち、−２Ｖ、−１Ｖ、０Ｖの場合には、読み出しトランジスタＲＴｒはオフとなる。これらのことから、書き込み時にどのような電位が与えられたか、すなわち、どのようなデータが与えられたかを知ることができる。
このようにして４段階のデータ（２ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出しできる。あるいは、２段階のデータ（１ビット）を書き込み・読み出しできる。
上記の説明では、寄生容量や読み出しトランジスタＲＴｒのゲート容量をキャパシタＣの容量に対して無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。
読み出しトランジスタＲＴｒのゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタＲＴｒのゲートの電位はその影響を受ける。読み出しトランジスタＲＴｒのゲート容量のキャパシタＣの容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタＣの容量は読み出しトランジスタＲＴｒのゲート容量の２倍以上とするとよい。
なお、記憶セルに保持される電荷量を複数段階とすることによって多段階のデータ（多値のデータ）を記憶するには、保持される電荷量のばらつきが小さいことが必要である。本実施の形態で示した半導体メモリ回路および半導体メモリ装置は、保持される電荷量のばらつきが小さいため、この目的に適している。
（実施の形態７）
本実施の形態では、図１３（Ａ）に示す半導体メモリ回路の動作の例について、図１４および図１５を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図１３（Ａ）に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
ここでは、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３ともＮチャネル型とする。また、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３とも、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上高くなるとオンになるとし、それ以外はオフであるとする。
また、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３のゲート容量のうち、ゲートバイアスによって変動する分はキャパシタＣ１、Ｃ２、Ｃ３の容量に対して無視できるものとする。さらに、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３の寄生容量や読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３の寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて０として考える。
また、図１４および図１５では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。以下の例では、バイアス線Ｓの電位は常時０Ｖであるとする。
最初に、この記憶ユニットへの書き込みについて説明する。書き込みは、一番右の記憶セルから始める。書き込み時には、図１４（Ａ）に示すように、読み出しワード線Ｐ１、Ｐ２、Ｐ３、選択線Ｔの電位を０Ｖとする。また、ビット線Ｒの電位は、書き込むデータに応じて、＋１Ｖ、＋２Ｖ、＋３Ｖ、＋４Ｖの４段階の値をとるものとする。
そして、書き込みワード線Ｑ１、Ｑ２、Ｑ３の電位を、＋５Ｖとすると、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３がオンとなり、書き込みトランジスタＷＴｒ３のドレインの電位（すなわち、ノードＦ３の電位）はビット線Ｒの電位に近づく。ここでは、ビット線Ｒの電位と等しくなるものとする。
一方、この段階では、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３はオン状態であり、選択トランジスタＳＴｒ１はオフである。そのため、ビット線Ｒとバイアス線Ｓとの間には電流は流れない。
次に、図１４（Ｂ）に示すように、書き込みワード線Ｑ３の電位を−３Ｖとする。すると、書き込みトランジスタＷＴｒ３はオフとなるため、ノードＦ３では、直前のビット線Ｒの電位が保持される。さらに、読み出しワード線Ｐ３の電位を−４Ｖとする。この結果、ノードＦ３の電位は、書き込まれたデータに応じて、−３Ｖ、−２Ｖ、−１Ｖ、０Ｖのいずれかとなる。その結果、読み出しトランジスタＲＴｒ３はオフとなる。このようにして、一番右側の記憶セルにデータを書き込むことができる。
次に、中央の記憶セルにデータを書き込む。図１４（Ｂ）の段階では、ノードＦ２の電位は、ビット線Ｒの電位と等しくなる。そして、書き込みワード線Ｑ２の電位を−３Ｖとする（図１４（Ｃ）参照）と、書き込みトランジスタＷＴｒ２がオフとなるため、ノードＦ２では、直前のビット線Ｒの電位が保持される。さらに、読み出しワード線Ｐ２の電位を−４Ｖとする。この結果、ノードＦ２の電位は、書き込まれたデータに応じて、−３Ｖ、−２Ｖ、−１Ｖ、０Ｖのいずれかとなる。また、読み出しトランジスタＲＴｒ２はオフとなる。このようにして、中央の記憶セルにデータを書き込むことができる。
このようにして、すべての記憶セルにデータを書き込むことができる。書き込みが終了した後は、図１４（Ｄ）に示すように、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３のいずれもがオフとなる。
次に読み出しについて説明する。まず、当該記憶ユニット以外の行の読み出しをおこなう場合には、図１４（Ｄ）に示すように、書き込みワード線Ｑ１、Ｑ２、Ｑ３の電位を−３Ｖ、読み出しワード線Ｐ１、Ｐ２、Ｐ３の電位を−４Ｖとする。こうすると、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３はオフとなる。また、ノードＦ１、Ｆ２、Ｆ３の電位は、−３Ｖ以上０Ｖ以下である。そして、ビット線Ｒの電位は、後で説明するように０Ｖ以上＋４Ｖ以下であるので、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３はオフを維持できる。
当該記憶ユニットの読み出しをおこなうには、図１５（Ａ）に示すように、書き込みワード線Ｑ１、Ｑ２、Ｑ３の電位を−３Ｖ、読み出しワード線Ｐ１、Ｐ２、Ｐ３の電位を０Ｖとする。また、ビット線の電位を＋４Ｖとする。このときには、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３はオフとなるが、ノードＦ１、Ｆ２、Ｆ３の電位が＋１Ｖ以上＋４Ｖ以下であり、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３はオンとなる。このため、ビット線Ｒとバイアス線Ｓの間に電流が流れる。
もし、ビット線Ｒの一端がキャパシタであれば、ビット線Ｒとバイアス線Ｓの間に電流が流れると、当初の電位（＋４Ｖ）は、バイアス線Ｓの電位（０Ｖ）に近づくこととなる。すなわち、ビット線の電位は０Ｖ以上＋４Ｖ以下で変動することとなる。
以下では、記憶ユニットのうち、中央の記憶セルのデータを読み出すものとする。図１５（Ｂ）に示すように読み出しワード線Ｐ２の電位を−１Ｖに低下させると、ノードＦ２の電位は、書き込まれたデータに応じて０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかとなる。ここで、ノードＦ２の電位が０Ｖであれば、読み出しトランジスタＲＴｒ２はオフとなるため、ビット線Ｒとバイアス線Ｓの間に電流が流れなくなる。
この段階で、ノードＦ２の電位が＋４Ｖであるのは、書き込みの時にビット線の電位が＋１Ｖであった場合である。すなわち、読み出しワード線Ｐ２の電位を＋１Ｖとしたときに読み出しトランジスタＲＴｒ２がオフであれば、書き込みの時にビット線Ｒの電位が＋１Ｖであったとわかる。このようにして、保持されているデータの値を知ることができる。
さらに、図１５（Ｃ）に示すように読み出しワード線Ｐ２の電位を−２Ｖに低下させると、ノードＦ２の電位は、書き込まれたデータに応じて−１Ｖ、０Ｖ、＋１Ｖ、＋２Ｖのいずれかとなる。ここで、ノードＦ２の電位が−１Ｖか０Ｖであれば、読み出しトランジスタＲＴｒ２はオフとなるため、ビット線Ｒとバイアス線Ｓの間に電流が流れなくなる。
このことを検知してデータの値を知ることができる。すなわち、この段階で、読み出しトランジスタＲＴｒ２のゲートの電位が−１Ｖあるいは０Ｖであるのは、書き込みの時にビット線Ｒの電位が＋１Ｖあるいは＋２Ｖであった場合であり、読み出しワード線Ｐ２の電位が−１Ｖ（すなわち、図１５（Ｂ）の状態）ではオン状態であったのに、−２Ｖになるとオフ状態となった場合には、書き込みの時にビット線Ｒの電位が＋２Ｖであったときである。
同様に、図１５（Ｄ）に示すように読み出しワード線Ｐ２の電位を−３Ｖに低下させると、ノードＦ２の電位は、書き込まれたデータに応じて−２Ｖ、−１Ｖ、０Ｖ、＋１Ｖのいずれかとなる。ここで、ノードＦ２の電位が−２Ｖか−１Ｖ、０Ｖであれば、読み出しトランジスタＲＴｒ２はオフとなるため、ビット線Ｒとバイアス線Ｓの間に電流が流れなくなる。すなわち、書き込み時にビット線の電位が＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかであった場合である。
書き込み時にビット線の電位が＋４Ｖであった場合には、読み出しワード線Ｐ２の電位を−３Ｖとした場合、ノードＦ２の電位は＋１Ｖであり、依然としてオンである。すなわち、読み出しワード線Ｐ２の電位が−３Ｖでもビット線Ｒとバイアス線Ｓの間に電流が流れる場合は、書き込みの時にビット線の電位が＋４Ｖであったとわかる。
このようにして４段階のデータ（２ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出しできる。あるいは、２段階のデータ（１ビット）を書き込み・読み出しできる。
上記の説明では、寄生容量や読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３のゲート容量をキャパシタＣ１、Ｃ２、Ｃ３の容量に対して、無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。
読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３のゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３のゲートの電位はその影響を受ける。読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３のゲート容量のキャパシタＣ１、Ｃ２、Ｃ３の容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタＣ１、Ｃ２、Ｃ３の容量は読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３のゲート容量の、それぞれ２倍以上とするとよい。
（実施の形態８）
本実施の形態では、実施の形態７で説明した半導体メモリ装置の形状の例について説明する。本実施の形態では、書き込みトランジスタは、ガリウムとインジウムを含有する酸化物半導体を用い、読み出しトランジスタとしては、単結晶シリコン半導体を用いる。そのため、実施の形態３と同様に書き込みトランジスタは読み出しトランジスタの上に積層して設けられる。
図２０に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態では、単位記憶ユニット内に４つの記憶セルを有する。
図２０（Ａ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板上に素子分離領域１０２を形成する。基板上には、導電性の材料やドーピングされたシリコンを用いた導電性領域１０６を形成し、その一部は、読み出しトランジスタのソース、ドレインとなる。導電性領域１０６の一部はバイアス線Ｓの一部となる。隣接する導電性領域１０６が読み出しトランジスタのゲート電極１１１あるいは１１１ａで隔てられている部分もある。導電性領域１０６の一部には接続電極１１０が設けられる。
なお、ゲート電極１１１ａは選択トランジスタのゲート電極となるものであり、選択線Ｔを構成する。ゲート電極１１１とゲート電極１１１ａは同じ材料を用いて、同時に形成するとよい。
導電性領域１０６を用いて、バイアス線Ｓを形成すると集積度を高めることができる。しかしながら、その場合には、バイアス線Ｓは、書き込みワード線、読み出しワード線と平行である（すなわち、ビット線と直交する）ことが必要である。なお、図に示すように、バイアス線Ｓを隣接する記憶ユニットと共有することにより集積度を高められる。
図２０（Ｂ）は、図２０（Ａ）の回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域１１２と複数の配線１１４を形成する。配線１１４は、書き込みワード線Ｑ１、Ｑ２、Ｑ３、Ｑ４、あるいは読み出しワード線Ｐ１、Ｐ２、Ｐ３、Ｐ４となる。
配線１１４の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極となる。また、酸化物半導体領域１１２は、下層のゲート電極１１１と接触する。配線１１４の一部は、ゲート電極１１１と重なり、キャパシタを形成する。また、酸化物半導体領域１１２の一部には、上層（例えば、ビット線Ｒ）への接続のための接続電極１１７が設けられている。
図２０（Ａ）および図２０（Ｂ）を重ね合わせると、図２０（Ｃ）に示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される配線１１８も図示してある。配線１１８はビット線Ｒを構成する。
なお、図２０（Ａ）乃至（Ｃ）の点Ａ、点Ｂは同じ位置を示すものである。図２０においては、導電性領域１０６の幅、配線１１４は最小加工線幅Ｆで加工する。すなわち、線幅および線間隔はＦである。その場合、単位記憶セルの大きさは１２Ｆ２となる。上記の構造の半導体メモリ装置の作製方法については、実施の形態３を参酌すればよい。
（実施の形態９）
本実施の形態では、図１７（Ａ）に示す半導体メモリ回路の動作の例について、図１８および図１９を用いて説明する。図１７（Ａ）の回路と図１７（Ｂ）の回路の違いは、全く同じ動作をする選択トランジスタを２つ設けるのか、１つ設けるのか、ということだけであるので、図１７（Ｂ）の回路においても、以下の方法で同様に書き込みや読み出しをおこなうことができる。
なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、図１７（Ａ）（あるいは図１７（Ｂ））に示される半導体メモリ回路は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
ここでは、トランジスタＴｒ０、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３、ＷＴｒ４、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４をＮチャネル型とする。また、上記のＮチャネル型トランジスタは、ゲートの電位が、ソースあるいはドレインのいずれか一方の電位より１Ｖ以上高くなるとオンになるとし、それ以外はオフであるとする。
また、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４のゲート容量のうち、ゲートバイアスによって変動する分はキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の容量に対して無視できるものとする。さらに、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３、ＷＴｒ４の寄生容量や読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４の寄生容量、その他、配線間の寄生容量等、図に示されていない容量はすべて０として考える。
また、図１８および図１９では、オン状態であるトランジスタには丸印を、オフ状態であるトランジスタには×印をそれぞれ、トランジスタの記号に重ねて表記する。特定の条件でオンになるものについては、別途記載する。以下の例では、バイアス線Ｓの電位は常時０Ｖであるとする。
書き込みは、一番右の記憶セルから始める。書き込み時には、図１８（Ａ）に示すように、書き込みワード線Ｑ１、Ｑ２、Ｑ３、Ｑ４の電位を＋５Ｖ、読み出しワード線Ｐの電位を−３Ｖ、選択線Ｔの電位を０Ｖとする。また、ビット線Ｒの電位は、書き込むデータに応じて、＋１Ｖ、＋２Ｖ、＋３Ｖ、＋４Ｖの４段階の値をとるものとする。
この状態では、トランジスタＴｒ０、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３、ＷＴｒ４、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４がオンとなり、ノードＦ２の電位はビット線Ｒの電位に近づく。ここでは、ビット線Ｒの電位と等しくなるものとする。一方、書き込みの過程では、選択トランジスタＳＴｒ１、ＳＴｒ２は常時、オフであるので、バイアス線Ｓとビット線Ｒの間に電流は流れない。
次に、図１８（Ｂ）に示すように、書き込みワード線Ｑ４の電位を−３Ｖとする。すると、書き込みトランジスタＷＴｒ２はオフとなるため、ノードＦ２では直前のビット線Ｒの電位が保持される。さらに、読み出しワード線Ｐの電位を−７Ｖに下げると、ノードＦ２の電位は、書き込まれたデータに応じて、−３Ｖ、−２Ｖ、−１Ｖ、０Ｖとなる。この結果、書き込みトランジスタＷＴｒ２と読み出しトランジスタＲＴｒ２がオフとなる。このようにして、一番右側の記憶セルにデータを書き込むことができる。
次に、右から２つめの記憶セル（ノードＦ４）にデータを書き込む。図１８（Ｂ）の状態で、ノードＦ４の電位は、ビット線Ｒの電位と等しくなる。そして、書き込みワード線Ｑ３の電位を−３Ｖとする（図１８（Ｃ）参照）と、書き込みトランジスタＷＴｒ４がオフとなり、ノードＦ４では直前のビット線Ｒの電位が保持される。
さらに、書き込みワード線Ｑ４の電位を−７Ｖに下げると、ノードＦ４の電位は、書き込まれたデータに応じて、−３Ｖ、−２Ｖ、−１Ｖ、０Ｖとなる。この結果、書き込みトランジスタＷＴｒ４と読み出しトランジスタＲＴｒ４がオフとなる。このようにして、右から２つめの記憶セルにデータを書き込むことができる。以下同様に順にデータを書き込み、すべての記憶セルにデータを書き込むことができる。
当該記憶ユニット内に書き込む作業を必要としない場合は、書き込みワード線Ｑ１、Ｑ２、Ｑ３、Ｑ４の電位を−７Ｖ、読み出しワード線Ｐの電位を−７Ｖとするとよい。このときノードＦ１、Ｆ２、Ｆ３、Ｆ４の電位は、−３Ｖ以上０Ｖ以下となる。ビット線Ｒの電位は＋１Ｖ以上＋４Ｖ以下であるので、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３、ＷＴｒ４、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４はオフ状態を保つことができる。
次に読み出しについて図１９を用いて説明する。まず、当該記憶ユニット以外の行の読み出しをおこなう場合には、書き込みワード線Ｑ１、Ｑ２、Ｑ３、Ｑ４の電位を−７Ｖ、読み出しワード線Ｐの電位を−７Ｖとする。こうすると、トランジスタＴｒ０、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３、ＷＴｒ４はオフとなる。また、ノードＦ１、Ｆ２、Ｆ３、Ｆ４の電位は、−３Ｖ以上０Ｖ以下である。そして、ビット線Ｒの電位は、後で説明するように０Ｖ以上＋４Ｖ以下であるので、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４はオフを維持できる。
当該記憶ユニットの読み出しをおこなうには、図１９（Ａ）に示すように、書き込みワード線Ｑ１、Ｑ２、Ｑ４の電位を−３Ｖ、書き込みワード線Ｑ３の電位を−７Ｖ、読み出しワード線Ｐの電位を−７Ｖ、選択線Ｔの電位を＋１Ｖとする。また、ビット線の電位を＋４Ｖとする。
このときには、トランジスタＴｒ０、書き込みトランジスタＷＴｒ１、ＷＴｒ２、ＷＴｒ３、ＷＴｒ４はオフとなる。また、ノードＦ１、Ｆ２の電位が−３Ｖ以上０Ｖ以下であるので、読み出しトランジスタＲＴｒ１、ＲＴｒ２はオフとなる。一方、ノードＦ３、Ｆ４の電位は＋１Ｖ以上＋４Ｖ以下であるので、読み出しトランジスタＲＴｒ３、ＲＴｒ４はオンとなる。このため、ビット線Ｒとバイアス線Ｓの間に電流が流れる。
もし、ビット線Ｒの一端がキャパシタであれば、ビット線Ｒとバイアス線Ｓの間に電流が流れると、当初の電位（＋４Ｖ）は、バイアス線の電位（０Ｖ）に近づくこととなる。そのため、ビット線の電位は０Ｖ以上＋４Ｖ以下で変動することとなる。
以下では、記憶ユニットのうち、右から２番目の記憶セル（ノードＦ４）のデータを読み出すものとする。図１９（Ｂ）に示すように書き込みワード線Ｑ４の電位を−４Ｖに低下させると、ノードＦ４の電位は、書き込まれたデータに応じて０Ｖ、＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかとなる。ここで、ノードＦ４の電位が０Ｖであれば、読み出しトランジスタＲＴｒ４はオフとなるため、ビット線Ｒとバイアス線Ｓの間に電流が流れなくなる。
この段階で、ノードＦ４の電位が０Ｖであるのは、書き込みの時にビット線の電位が＋１Ｖであった場合である。すなわち、書き込みワード線Ｑ４の電位を＋１Ｖとしたときに読み出しトランジスタＲＴｒ４がオフであれば、書き込みの時にビット線Ｒの電位が＋１Ｖであったとわかる。このようにして、データの値を知ることができる。
さらに、図１９（Ｃ）に示すように書き込みワード線Ｑ４の電位を−５Ｖに低下させると、ノードＦ４の電位は、書き込まれたデータに応じて−１Ｖ、０Ｖ、＋１Ｖ、＋２Ｖのいずれかとなる。ここで、ノードＦ４の電位が−１Ｖか０Ｖであれば、読み出しトランジスタＲＴｒ４はオフとなるため、ビット線Ｒとバイアス線Ｓの間に電流が流れなくなる。ノードＦ４の電位が−１Ｖか０Ｖとなるのは、書き込み時のビット線Ｒの電位が＋１Ｖか＋２Ｖであった場合である。
同様に、書き込みワード線Ｑ４の電位を−６Ｖに低下させると、ノードＦ４の電位は、書き込まれたデータに応じて−２Ｖ、−１Ｖ、０Ｖ、＋１Ｖのいずれかとなる。ここで、ノードＦ４の電位が−２Ｖか−１Ｖ、０Ｖであれば、読み出しトランジスタＲＴｒ４はオフとなるため、ビット線Ｒとバイアス線Ｓの間に電流が流れなくなる。すなわち、書き込みの時にビット線Ｒの電位が＋１Ｖ、＋２Ｖ、＋３Ｖのいずれかであった場合である。
書き込みの時にビット線の電位が＋４Ｖであった場合には、書き込みワード線Ｑ４の電位を−６Ｖとした場合、ノードＦ４の電位は＋１Ｖであり、依然としてオンのままである。すなわち、書き込みワード線Ｑ４の電位が−６Ｖでもビット線Ｒとバイアス線Ｓの間に電流が流れる場合は、書き込みの時にビット線Ｒの電位が＋４Ｖであったとわかる。
このようにして４段階のデータ（２ビット）を書き込み・読み出しできる。もちろん、同様にして、さらに多くのデータ、例えば、８段階のデータ（３ビット）、１６段階のデータ（４ビット）を書き込み・読み出しできる。あるいは、２段階のデータ（１ビット）を書き込み・読み出しできる。
上記の説明では、寄生容量や読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４のゲート容量をキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の容量に対して、無視したが、現実の記憶セルではそれらを考慮した上で、与える電位を決定する必要がある。
読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４のゲート容量は、オン状態とオフ状態で大きく変動するので、読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４のゲートの電位はその影響を受ける。読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４のゲート容量のキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の容量に対する比率が大きいほど、その影響が大きいので、好ましくは、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の容量は読み出しトランジスタＲＴｒ１、ＲＴｒ２、ＲＴｒ３、ＲＴｒ４のゲート容量のそれぞれ２倍以上とするとよい。
（実施の形態１０）
本実施の形態では、実施の形態９で動作を説明した半導体メモリ装置の形状について説明する。図２１に本実施の形態の半導体メモリ装置の記憶ユニットのレイアウト例を示す。本実施の形態では、単位記憶ユニットに６つの記憶セルを有する。本実施の形態で示す半導体メモリ装置は、配線のパターン等は異なるが、実施の形態３で示した方法により作製できる。
図２１（Ａ）は単結晶シリコン基板上に設けられた主要な配線・電極等を示す。基板上には素子分離領域１０２を形成する。また、導電性の材料やドーピングされたシリコンを用いた導電性領域１０６を形成し、その一部は、読み出しトランジスタのソース、ドレインとなる。導電性領域１０６の一部はバイアス線Ｓの一部となる。隣接する導電性領域１０６が読み出しトランジスタのゲート電極１１１、１１１ａで隔てられている部分もある。
なお、ゲート電極１１１ａは選択トランジスタのゲート電極となるものであり、選択線Ｔを構成する。ゲート電極１１１とゲート電極１１１ａは同じ材料を用いて、同時に形成するとよい。
導電性領域１０６の一部には接続電極１１０、１１０ａが設けられる。ゲート電極１１１、１１１ａや接続電極１１０、１１０ａの材料としては、実施の形態３に示したゲート電極１１１や接続電極１１０の条件を満たすものを用いればよい。本実施の形態では、実施の形態５と同様にゲート電極１１１を互い違いに配置した。その結果、図２０（Ａ）に比べて、より高密度にゲート電極１１１を配置できる。すなわち、単位記憶セルあたりの面積を８Ｆ２とできる。
また、選択トランジスタに関しては、図１７（Ｂ）に示したものと同様に、１つの記憶ユニットに１つの選択トランジスタを有する構成とする。このため、選択トランジスタ付近の導電性領域１０６の幅を広くすることができ、接続電極１１０ａを該領域に設けることができる。
図２１（Ｂ）は、図２１（Ａ）の回路の上に形成される酸化物半導体を用いたトランジスタを中心とした主要な配線や電極等を示す。複数の島状の酸化物半導体領域１１２と複数の配線１１４および配線１１４ａを形成する。配線１１４は、書き込みワード線Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６あるいは読み出しワード線Ｐとなる。配線１１４ａは、配線１１４と同じ材料で同時に形成される。これはバイアス線Ｓの一部で、接続電極１１０ａを介して、導電性領域１０６と接続される。
図２０（Ｂ）でも明らかなように、この層の選択線Ｔの近傍は、特別に必要とされる配線等がない。一方で、実施の形態８ではバイアス線Ｓは導電性領域１０６を用いて形成されるが、その導電率は金属配線には劣る。したがって、バイアス線Ｓを、導電性領域１０６だけでなく、金属配線を用いて形成することが好ましい。
しかしながら、図２０（Ａ）においては、導電性領域１０６と、その上層の金属配線を接続するための接続電極を設けるには、導電性領域の幅（チャネル長方向の長さ）をさらに広くすることが求められ、結果として集積度が低下する。
本実施の形態では、選択トランジスタを各記憶ユニットに１つ設ける構造とした結果、選択トランジスタ近傍の導電性領域１０６の幅を十分に広くできるのでその部分に接続電極１１０ａを設けることができる。そして、接続電極１１０ａと接続する配線１１４ａを設けることができる。
上述のように、この部分では、特別に必要とされる配線等がないので、配線１１４ａの幅を広くすることができる。例えば、最小加工線幅の２倍の幅とするとよい。線幅を広くすると、配線の抵抗を低減できる。それ以上とすることもできるが、その場合には、下層の選択トランジスタのゲート電極１１１ａと重なるので、両者の間の寄生容量が大きくなる。
配線１１４の一部は酸化物半導体と重なって、書き込みトランジスタのゲート電極となる。また、酸化物半導体領域１１２は、下層のゲート電極１１１と接触する。配線１１４の一部は、ゲート電極１１１と重なり、キャパシタを形成する。また、酸化物半導体領域１１２には、上層（例えば、ビット線Ｒ）への接続のための接続電極１１７が設けられる。
図２１（Ａ）および図２１（Ｂ）を重ね合わせると、図２１（Ｃ）に示すようになる。ここでは、重なりが分かるように、意図的に少しずらして重ねてある。さらに、酸化物半導体を用いたトランジスタの上に形成される配線１１８も図示してある。配線１１８はビット線Ｒを構成する。
上述のように単位記憶セルの大きさは８Ｆ２となる。記憶ユニットには、各記憶セルで共有する部分もあるため、現実には、記憶セルあたりの面積は８Ｆ２より大きくなる。図２１に示す記憶ユニットには、６つの記憶セルが設けられているが、記憶ユニット内の記憶セルの数を増やせば、記憶セルあたりの面積は８Ｆ２に近づく。
（実施の形態１１）
本実施の形態では、実施の形態１乃至５に示した半導体メモリ装置を用いた電子機器について説明する。これらの半導体メモリ装置は、パーソナルコンピュータ、携帯通信機器、映像表示装置、電子書籍等の機器に用いることができる。
１０１ 単結晶シリコン基板
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ ダミーゲート
１０５ シリサイド領域
１０６ 導電性領域
１０６ａ 導電性領域
１０７ 層間絶縁物
１０７ａ 層間絶縁物
１０８ 開口部
１０９ 開口部
１１０ 接続電極
１１０ａ 接続電極
１１１ ゲート電極
１１１ａ ゲート電極
１１１ｂ 第１のゲート電極
１１１ｃ 第２のゲート電極
１１１ｄ 第３のゲート電極
１１１ｅ 第４のゲート電極
１１２ 酸化物半導体領域
１１３ ゲート絶縁膜
１１４ 配線
１１４ａ 配線
１１５ ｎ型の導電性を示す領域
１１６ 層間絶縁物
１１７ 接続電極
１１８ 配線
１１９ 書き込みトランジスタ
１２０ 読み出しトランジスタ
１２１ キャパシタ
ＷＴｒ 書き込みトランジスタ
ＷＴｒ１ 書き込みトランジスタ
ＷＴｒ２ 書き込みトランジスタ
ＷＴｒ３ 書き込みトランジスタ
ＷＴｒ４ 書き込みトランジスタ
ＲＴｒ 読み出しトランジスタ
ＲＴｒ１ 読み出しトランジスタ
ＲＴｒ２ 読み出しトランジスタ
ＲＴｒ３ 読み出しトランジスタ
ＲＴｒ４ 読み出しトランジスタ
ＳＴｒ 選択トランジスタ
ＳＴｒ１ 選択トランジスタ
ＳＴｒ２ 選択トランジスタ
Ｃ キャパシタ
Ｃ１ キャパシタ
Ｃ２ キャパシタ
Ｃ３ キャパシタ
Ｃ４ キャパシタ
Ｔｒ０ トランジスタ
Ｆ１ ノード
Ｆ２ ノード
Ｆ３ ノード
Ｆ４ ノード
Ｐ 読み出しワード線
Ｐ１ 読み出しワード線
Ｐ２ 読み出しワード線
Ｐ３ 読み出しワード線
Ｑ 書き込みワード線
Ｑ１ 書き込みワード線
Ｑ２ 書き込みワード線
Ｑ３ 書き込みワード線
Ｑ４ 書き込みワード線
Ｑ５ 書き込みワード線
Ｑ６ 書き込みワード線
Ｒ ビット線
Ｓ バイアス線
Ｔ 選択線

Claims (6)

  1. 第１の配線、第２の配線、第３の配線、第４の配線、第５の配線と、第１の記憶セル、第２の記憶セル、第３の記憶セル、第４の記憶セルを含む複数の記憶セルよりなる記憶ユニットがマトリクス状に形成された半導体メモリ装置において、
    前記第１乃至第４の配線は平行であり、
    前記第１の配線と前記第５の配線は直交し、
    前記第１の記憶セルは、第１のトランジスタと第２のトランジスタと第１のキャパシタとを有し、
    前記第２の記憶セルは、第３のトランジスタと第４のトランジスタと第２のキャパシタとを有し、
    前記第３の記憶セルは、第５のトランジスタと第６のトランジスタと第３のキャパシタとを有し、
    前記第４の記憶セルは、第７のトランジスタと第８のトランジスタと第４のキャパシタとを有し、
    前記第１のトランジスタのドレインは前記第２のトランジスタのゲートおよび前記第１のキャパシタの一方の電極および前記第３のトランジスタのソースに接続し、
    前記第３のトランジスタのドレインは前記第４のトランジスタのゲートおよび前記第２のキャパシタの一方の電極に接続し、
    前記第５のトランジスタのドレインは前記第６のトランジスタのゲートおよび前記第３のキャパシタの一方の電極に接続し、
    前記第７のトランジスタのドレインは前記第８のトランジスタのゲートおよび前記第４のキャパシタの一方の電極に接続し、
    前記第５のトランジスタのゲートは前記第１の配線に接続し、
    前記第１のトランジスタのゲートと前記第３のキャパシタの他方の電極は前記第２の配線に接続し、
    前記第１のキャパシタの他方の電極と前記第７のトランジスタのゲートは前記第３の配線に接続し、
    前記第３のトランジスタのゲートと前記第４のキャパシタの他方の電極は前記第４の配線に接続し、
    前記第１のトランジスタのドレインは前記第３のトランジスタのソースに接続し
    前記第２のトランジスタのドレインは前記第４のトランジスタのソースに接続し
    前記第５のトランジスタのドレインは前記第７のトランジスタのソースに接続し
    前記第６のトランジスタのドレインは前記第８のトランジスタのソースに接続し
    前記第１、第３、第５、第７のトランジスタの導電型はともに同じであり、
    前記第２、第４、第６、第８のトランジスタの導電型はともに同じであり、
    前記第１のトランジスタの導電型は前記第２のトランジスタの導電型と異なることを特徴とする半導体メモリ装置。
  2. 前記第２のトランジスタの導電型がＰチャネル型であることを特徴とする請求項１記載の半導体メモリ装置。
  3. 前記第１のトランジスタのソースが第９のトランジスタのドレインと接続し、
    前記第９のトランジスタのソースが前記第５の配線に接続し、
    前記第９のトランジスタのゲートが前記第１の配線に接続していることを特徴とする請求項１もしくは２記載の半導体メモリ装置。
  4. 第１の配線、第２の配線、第３の配線、第４の配線、第５の配線と、第１の記憶セル、第２の記憶セル、第３の記憶セル、第４の記憶セルを含む複数の記憶セルよりなる記憶ユニットがマトリクス状に形成された半導体メモリ装置において、
    前記第１乃至第４の配線は平行であり、
    前記第１の配線と前記第５の配線は直交し、
    前記第１の記憶セルは、第１のトランジスタと第２のトランジスタと第１のキャパシタとを有し、
    前記第２の記憶セルは、第３のトランジスタと第４のトランジスタと第２のキャパシタとを有し、
    前記第３の記憶セルは、第５のトランジスタと第６のトランジスタと第３のキャパシタとを有し、
    前記第４の記憶セルは、第７のトランジスタと第８のトランジスタと第４のキャパシタとを有し、
    前記第１のトランジスタのドレインは前記第２のトランジスタのゲートおよび前記第１のキャパシタの一方の電極および前記第３のトランジスタのソースに接続し、
    前記第３のトランジスタのドレインは前記第４のトランジスタのゲートおよび前記第２のキャパシタの一方の電極に接続し、
    前記第５のトランジスタのドレインは前記第６のトランジスタのゲートおよび前記第３のキャパシタの一方の電極に接続し、
    前記第７のトランジスタのドレインは前記第８のトランジスタのゲートおよび前記第４のキャパシタの一方の電極に接続し、
    前記第１のトランジスタのゲートと前記第３のキャパシタの他方の電極は前記第１の配線に接続し、
    前記第１のキャパシタの他方の電極と前記第７のトランジスタのゲートは前記第２の配線に接続し、
    前記第３のトランジスタのゲートと前記第４のキャパシタの他方の電極は前記第３の配線に接続し、
    前記第２のキャパシタの他方の電極は前記第４の配線に接続し、
    前記第１のトランジスタのドレインは前記第３のトランジスタのソースに接続し
    前記第２のトランジスタのドレインは前記第４のトランジスタのソースに接続し
    前記第５のトランジスタのドレインは前記第７のトランジスタのソースに接続し
    前記第６のトランジスタのドレインは前記第８のトランジスタのソースに接続し
    前記第１乃至第８のトランジスタの導電型は同じであり、
    前記第１のトランジスタの導電型は前記第２のトランジスタの導電型と同じことを特徴とする半導体メモリ装置。
  5. 前記第２のトランジスタの導電型がＮチャネル型であることを特徴とする請求項４記載の半導体メモリ装置。
  6. 前記第４のトランジスタのドレインが第９のトランジスタのドレインと接続し、
    前記第８のトランジスタのドレインが第１０のトランジスタのドレインと接続し、
    前記第９のトランジスタのゲートおよび前記第１０のトランジスタのゲートが第６の配線に接続し、
    前記第６の配線は前記第１の配線と平行に設けられることを特徴とする請求項４もしくは５記載の半導体メモリ装置。
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