TWI655626B - 半導體裝置 - Google Patents

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Abstract

該半導體裝置包括第一佈線；第二佈線；第三佈線；第四佈線；具有第一閘極電極、第一源極電極及第一汲極電極之第一電晶體；及具有第二閘極電極、第二源極電極及第二汲極電極之第二電晶體。該第一電晶體係形成於包括半導體材料之基板之上或之中。該第二電晶體包括氧化物半導體層。

Description

半導體裝置
本發明本文中揭露關於使用半導體元件之半導體裝置，及該半導體裝置之製造方法。
使用半導體元件之儲存裝置大致分為兩類：揮發性儲存裝置，當電源停止時流失所儲存之資料，及非揮發性儲存裝置，當電力不供應時亦可保持所儲存之資料。
揮發性儲存裝置之典型範例為動態隨機存取記憶體(DRAM)。DRAM以下列方式儲存資料：選擇儲存元件中所包括之電晶體，且電荷係儲存於電容器中。
當從DRAM讀取資料時，電容器中電荷便依上述原理流失；因而，每當資料被讀出，便需另一寫入作業。再者，儲存元件中所包括之電晶體具有洩漏電流，且當未選擇該電晶體時，電荷便流入或流出電容器，使得資料保持時間短。為此原因，於預定間隔需另一寫入作業(刷新作業)，且其難以充分減少電力消耗。此外，由於所儲存之資料於電源停止時流失，進一步需要使用磁性材料或光學 材料之另一儲存裝置，以便長時間保持資料。
揮發性儲存裝置之另一範例為靜態隨機存取記憶體(SRAM)。SRAM藉由使用諸如正反器之電路而保持所儲存之資料，因而不需刷新作業。此意即SRAM具有超越DRAM之優點。然而，因為使用諸如正反器之電路，每單位儲存容量之成本增加。再者，如同DRAM，當電源停止時，儲存於SRAM中之資料流失。
非揮發性儲存裝置之典型範例為快閃記憶體。快閃記憶體包括電晶體中閘極電極與通道形成區之間浮動閘極，並藉由將電荷保持於浮動閘極中而儲存資料。因此，快閃記憶體具有優點，其中資料保持時間極長(幾乎永久)，且揮發性儲存裝置中必要之刷新作業是不需要的(例如詳專利文獻1)。
然而，儲存元件中所包括之閘極絕緣層因寫入資料中產生之隧道電流而惡化，使得儲存元件於預定寫入次數之後停止其功能。為減少此問題的不利影響，使用一種方法，例如使用於儲存元件之寫入次數相等。然而，體現此方法需要複雜的週邊電路。再者，使用該等方法並未解決使用期限之基本問題。換言之，快閃記憶體不適於資料頻繁覆寫之應用。
此外，將電荷保持於浮動閘極終獲移除電荷需要高電壓。此外，保持或移除電荷花費相當長的時間，且其不易以較高速度執行寫入及擦除。
〔參考〕
專利文獻1：日本公開專利申請案No.S57-105889
鑑於上述問題，本文中所揭露之本發明之一實施例的目標，為提供具新穎結構之半導體裝置，其中當未供應電力時，所儲存之資料可儲存，且無寫入次數限制。
本發明之一實施例為半導體裝置，其具有使用氧化物半導體形成之電晶體及使用氧化物半導體以外材料形成之電晶體的層級結構。可使用例如以下所說明之結構。
依據本發明之一實施例，半導體裝置包括源極線；位元線；第一信號線；複數第二信號線；複數字組線；複數記憶格，串聯於源極線與位元線之間；驅動電路，用以驅動該複數第二信號線及該複數字組線，以便選擇藉由所輸入之位址信號指定之記憶格；寫入電路，用以輸出寫入電位至該第一信號線；讀取電路，用以比較複數讀取電位與從連接該指定記憶格之該位元線輸入之位元線電位；控制電路，用以回應該位元線電位與該複數讀取電位之比較結果選擇任一複數補償電壓；及電位產生電路，用以產生將供應予該寫入電路及該讀取電路之該寫入電位及該複數讀取電位。該複數記憶格之一包括第一電晶體，具有第一閘極電極、第一源極電極及第一汲極電極；第二電晶體，具有第二閘極電極、第二源極電極及第二汲極電極；及電容器。該第一電晶體係形成於包括半導體材料之基板之上或之中。該第二電晶體包括氧化物半導體層。該第一閘極電 極、該第二源極電極與該第二汲極電極之一、及該電容器之電極之一，彼此電性連接。該源極線及該第一源極電極彼此電性連接。該位元線及該第一汲極電極彼此電性連接。該第一信號線及該第二源極電極與該第二汲極電極之另一彼此電性連接。該複數第二信號線之一及該第二閘極電極彼此電性連接。該複數字組線之一及該電容器之該電極之另一彼此電性連接。
依據本發明之一實施例，半導體裝置包括源極線；位元線；第一信號線；複數第二信號線；複數字組線；複數記憶格，串聯於該源極線與該位元線之間；驅動電路，用以驅動該複數第二信號線及該複數字組線，以便選擇藉由所輸入之位址信號指定之記憶格；寫入電路，用以於第一寫入作業中輸出第一寫入電位至該第一信號線，及於第二寫入作業中輸出任一複數第二寫入電位至該第一信號線；讀取電路，用以藉由比較從連接該指定記憶格之該位元線輸入之第一位元線電位與第一讀取作業中複數第一讀取電位，及比較從連接該指定記憶格之該位元線輸入之第二位元線電位與第二讀取作業中複數第二讀取電位，而讀取該指定記憶格之資料；控制電路，用以回應該第一位元線電位與該複數第一讀取電位之比較結果選擇任一複數補償電壓，及選擇任一該複數第二寫入電位；及電位產生電路，用以產生將供應予該寫入電路及該讀取電路之該第一寫入電位、該複數第二寫入電位、該複數第一讀取電位及該複數第二讀取電位。該複數記憶格之一包括第一電晶體，具 有第一閘極電極、第一源極電極及第一汲極電極；第二電晶體，具有第二閘極電極、第二源極電極及第二汲極電極；及電容器。該第一電晶體係形成於包括半導體材料之基板之上或之中。該第二電晶體包括氧化物半導體層。該第一閘極電極、該第二源極電極與該第二汲極電極之一、及該電容器之電極之一，彼此電性連接。該源極線及該第一源極電極彼此電性連接。該位元線及該第一汲極電極彼此電性連接。該第一信號線及該第二源極電極與該第二汲極電極之另一彼此電性連接。該複數第二信號線之一及該第二閘極電極彼此電性連接。該複數字組線之一及該電容器之該電極之另一彼此電性連接。
任一上述半導體裝置可包括第一選擇線；第二選擇線；第三電晶體，具有電性連接該第一選擇線之閘極電極；及第四電晶體，具有電性連接該第二選擇線之閘極電極。該位元線經由該第三電晶體而電性連接該第一汲極電極。該源極線經由該第四電晶體而電性連接該第一源極電極。
在任一上述結構中，該第一電晶體可包括通道形成區，係提供於包括該半導體材料之該基板中；雜質區，經提供以便夾於該通道形成區中；該通道形成區上之第一閘極絕緣層；該第一閘極絕緣層上之該第一閘極電極；且該第一源極電極及該第一汲極電極電性連接該雜質區。
在任一上述結構中，該第二電晶體可包括該基板(包括該半導體材料)上之該第二閘極電極，該第二閘極電極 上之第二閘極絕緣層，該第二閘極絕緣層上之該氧化物半導體層，且該第二源極電極及該第二汲極電極電性連接該氧化物半導體層。
在任一上述結構中，單晶半導體基板或SOI基板較佳地用做包括該半導體材料之該基板。尤其，矽較佳地用做半導體材料。
在任一上述結構中，該氧化物半導體層較佳地使用In-Ga-Zn-O基氧化物半導體材料予以形成。更佳地，氧化物半導體層包括In2Ga2ZnO7晶體。再者，氧化物半導體層中氫之濃度較佳地為5×1019原子/cm3或更低。第二電晶體之關閉狀態電流較佳地為1×10-13A或更低。
在任一上述結構中，第二電晶體可提供於與第一電晶體重疊之區域中。
請注意，在本說明書等中，「之上」與「之下」用詞並不一定分別表示「直接之上」及「直接之下」。例如，「閘極絕緣層上之第一閘極電極」的表示並未排除一元件插於閘極絕緣層與第一閘極電極之間的狀況。再者，「之上」與「之下」用詞僅為說明方便而使用，且除非指明，若元件為反向關係，可彼此交換。
此外，在本說明書等中，「電極」及「佈線」用詞並不具有功能限制。例如，「電極」有時用做「佈線」之一部分，反之亦然。此外，名詞「電極」或「佈線」亦可表示以積體方式形成複數「電極」或「佈線」。
此外，例如當使用相反極性之電晶體，或當電路操作 中電流流動方向改變，「源極」與「汲極」之功能有時彼此替代。因此，「源極」與「汲極」用詞在本說明書等中可彼此替代。
請注意，在本說明書等中，「電性連接」用詞可表示與提供於元件之間具有任何電氣功能之目標的連接。對於具有任何電氣功能之目標並無特別限制，只要電氣信號經由其傳輸及接收即可。
具有任何電氣功能之目標的範例為諸如電晶體、電阻器、電感器、電容器之開關元件，及除了電極及佈線以外具各類功能之元件。
通常，「SOI基板」用詞意即矽半導體層提供於絕緣表面上之基板。在本說明書等中，「SOI基板」用詞於其分類中亦包括使用矽以外之材料所形成之半導體層提供於絕緣表面上之基板。即，「SOI基板」中所包括之半導體層不侷限於矽半導體層。「SOI基板」中基板不限於諸如矽晶圓之半導體基板，並可為非半導體基板，諸如玻璃基板、石英基板、藍寶石基板或金屬基板。換言之，「SOI基板」於其分類中亦包括具有絕緣表面之導電基板及具半導體材料形成之層的絕緣基板。此外，在本說明書等中，「半導體基板」用詞不僅表示使用半導體材料形成之基板，亦表示包括半導體材料之任一基板。即，在本說明書等中，「SOI基板」亦包括於「半導體基板」之分類中。
在本說明書等中，氧化物半導體以外之材料係指除了氧化物半導體以外之任一半導體材料。該等材料之範例為 矽、鍺、鍺化矽、碳化矽及砷化鎵。再者，可使用有機半導體材料等。請注意，當半導體裝置中所包括之材料等不特別指定時，便可使用氧化物半導體材料或氧化物半導體以外之半導體材料。
本發明之一實施例提供半導體裝置，其中包括氧化物半導體之外材料的電晶體被置於下部，且包括氧化物半導體的電晶體被置於上部。
由於包括氧化物半導體之電晶體的關閉狀態電流極低，藉由使用電晶體，所儲存之資料可儲存極長時間。換言之，由於刷新作業變得不必要或刷新作業之頻率可極低，可充分減少電力消耗。再者，當未供應電力時，所儲存之資料可儲存極長時間。
此外，資料可無高壓寫入，且元件惡化不會成為問題。例如，不同於習知非揮發性記憶體，不需將電子注入浮動閘極及自其汲取電子，使得不會發生諸如閘極絕緣層惡化等惡化。即，依據本發明之一實施例的半導體裝置沒有寫入週期之次數限制，此為習知非揮發性記憶體之問題，因而具有顯著提升之可靠性。此外，資料依據電晶體之開啟/關閉狀態而寫入，藉此可輕易體現高速作業。此外，不需要擦除資料作業。
由於包括氧化物半導體以外材料之電晶體較包括氧化物半導體之電晶體可以較高速操作，藉由使用包括氧化物半導體以外材料之電晶體可以高速讀出所儲存之資料。
藉由兼具包括氧化物半導體以外材料之電晶體及包括 氧化物半導體之電晶體，可體現具新穎特性之半導體裝置。
100‧‧‧基板
102‧‧‧保護層
104‧‧‧半導體區
106‧‧‧元件隔離絕緣層
108、138‧‧‧閘極絕緣層
110、136d‧‧‧閘極電極
112、132、152‧‧‧絕緣層
114‧‧‧雜質區
116‧‧‧通道形成區
118‧‧‧側壁絕緣層
120‧‧‧高濃度雜質區
122‧‧‧金屬層
124‧‧‧金屬化合物區
126、128、146‧‧‧層際絕緣層
130a、130b、142a、142b‧‧‧源極/汲極電極
130c、136a、136b、136c、150a、150b、150c、150d、150e、154a、154b、154c、154d‧‧‧電極
134、148‧‧‧導電層
140‧‧‧氧化物半導體層
144‧‧‧保護絕緣層
160、162、166、201、202、255‧‧‧電晶體
164、203‧‧‧電容器
200、220‧‧‧記憶格
210‧‧‧記憶格陣列
211‧‧‧寫入電路
212‧‧‧讀取電路
213‧‧‧驅動電路
214‧‧‧列解碼器
215‧‧‧位址緩衝器
216‧‧‧控制電路
217‧‧‧電位產生電路
218‧‧‧資料緩衝器
219‧‧‧多工器
301、311‧‧‧主體
302、321、323、340、341、371‧‧‧外殼
303、325、327、373、377‧‧‧顯示部
304‧‧‧鍵盤
312‧‧‧觸控筆
313‧‧‧顯示部
314‧‧‧操作按鈕
315‧‧‧外部介面
320‧‧‧電子書閱讀器
331‧‧‧電力開關
333、345、379‧‧‧操作鍵
335‧‧‧揚聲器
337‧‧‧絞鏈
342‧‧‧顯示面板
343‧‧‧揚聲器
344‧‧‧麥克風
346‧‧‧指向裝置
347‧‧‧相機鏡頭
348‧‧‧外部連接端子
349‧‧‧太陽能電池
350‧‧‧外部記憶體槽
361‧‧‧主體
363‧‧‧目鏡部
364‧‧‧操作開關
365‧‧‧顯示部(B)
366‧‧‧電池
367‧‧‧顯示部(A)
370‧‧‧電視機
375‧‧‧支架
380‧‧‧遙控器
在圖式中：圖1A至1D為電路圖，各描繪半導體裝置；圖2A及2B為截面圖及平面圖，描繪半導體裝置；圖3A至3H為截面圖，描繪半導體裝置之製造步驟；圖4A至4G為截面圖，描繪半導體裝置之製造步驟；圖5A至5D為截面圖，描繪半導體裝置之製造步驟；圖6為包括氧化物半導體之電晶體的截面圖；圖7為沿圖6中A-A'截面之能帶圖(示意圖)；圖8A描繪正電壓(VG>O)施加於閘極(GE1)之狀態，及圖8B描繪負電壓(VG<O)施加於閘極(GE1)之狀態；圖9描繪真空位準與金屬之功函數()之間關係，及真空位準與氧化物半導體之電子親和性(χ)之間關係；圖10為截面圖，描繪半導體裝置；圖11A及11B為截面圖，各描繪半導體裝置；圖12A及12B為截面圖，各描繪半導體裝置； 圖13A及13B為截面圖，各描繪半導體裝置；圖14描繪記憶格；圖15描繪寫入電路；圖16描繪讀取電路；圖17描繪寫入作業之流程；圖18A及18B各描繪電位分佈；圖19為描繪作業之流程圖；圖20A描繪資料無補償寫入之後的狀態範例，及圖20B描繪資料補償寫入之後的狀態範例；圖21描繪半導體裝置；圖22描繪C-V特性；圖23描繪Vg與(1/C)2之間關係；及圖24A至24F各描繪電子裝置。
以下將參照圖式說明本發明之實施例範例。請注意，本發明不侷限於下列說明，且熟悉本技藝之人士輕易理解在不偏離本發明之精神及範圍下，本文中所揭露之模式及細節，可以各種方式加以修改。因此，本發明並不解譯為及限於本文中所包括之實施例的內容。
請注意，圖式等中所描繪之每一結構的位置、尺寸、範圍等，有時為求易於理解並非精準表示。因此，本發明之實施例不必要侷限於圖式等中所描繪之該等位置、尺寸、範圍等。
在本說明書等中，諸如「第一」、「第二」及「第三」之序數，係用於避免元件間混淆，且此用詞並非表示元件數量之限制。
(實施例1)
在本實施例中，將參照圖1A至1D、圖2A及2B、圖3A至3H、圖4A至4G、圖5A至5D、圖6、圖7A及7B、圖8A及8B、圖9、圖10、圖11A及11B、圖12A及12B、圖13A及13B、圖22及圖23，說明依據本文中所揭露之本發明之一實施例之半導體裝置的結構及製造方法。
<半導體裝置之電路組態>
在圖1A中所描繪之半導體裝置中，電晶體160之閘極電極及電晶體162之源極電極與汲極電極之一彼此電性連接。第一佈線(第一線，亦稱為源極線)及電晶體160之源極電極彼此電性連接。第二佈線(第二線，亦稱為位元線)及電晶體160之汲極電極彼此電性連接。第三佈線(第三線，亦稱為第一信號線)及電晶體162之源極電極與汲極電極之另一彼此電性連接。第四佈線(第四線，亦稱為第二信號線)及電晶體162之閘極電極彼此電性連接。
由於電晶體160包括氧化物半導體以外材料，可較包括氧化物半導體之電晶體以更高速度操作，藉由使用電晶 體160可以高速讀出儲存之資料。再者，包括氧化物半導體之電晶體162具有極低關閉狀態電流。為此原因，藉由關閉電晶體162，電晶體160之閘極電極的電位可保持極長時間。
電晶體162之源極電極或汲極電極電性連接電晶體160之閘極電極，藉此獲得等同於用做非揮發性記憶體元件之浮動閘極電晶體之浮動閘極的功能。因此，在圖1A至1D中，電晶體162之源極電極或汲極電極電性連接電晶體160之閘極電極的部分，稱為浮動閘極部FG。浮動閘極部FG嵌入絕緣體，因而可儲存電荷。換言之，電晶體162之關閉狀態電流低於使用矽半導體形成之電晶體160之關閉狀態電流約100000倍，使得因電晶體162之洩漏造成浮動閘極部FG中所儲存之電荷流失可予以忽略。
該等結構可避免閘極絕緣膜(隧道絕緣膜)惡化，此為習知浮動閘極電晶體之問題。即，此結構可解決問題，其中因電子注入浮動閘極所產生之隧道電流，造成閘極絕緣膜惡化。為此原因，在圖1A至1D中所描繪之半導體裝置中，理論上可忽略寫入次數之限制。
在圖1B中所描繪之半導體裝置中，電晶體160之閘極電極、電晶體162之源極電極與汲極電極之一、及電容器164之一電極彼此電性連接。第一佈線及電晶體160之源極電極彼此電性連接。第二佈線及電晶體160之汲極電極彼此電性連接。第三佈線及電晶體162之源極電極與汲 極電極之另一彼此電性連接。第四佈線及電晶體162之閘極電極彼此電性連接。第五佈線及電容器164之另一電極彼此電性連接。
即，圖1B中半導體裝置具有一種結構，其中電容器164附加至圖1A中半導體裝置。因而，除了圖1A中半導體裝置所獲得之效果外，圖1B中半導體裝置可獲得改進電荷保持特性之效果。
當電容器164之電容標示為C1，且電晶體160之閘極電容標示為C2時，C1>C2較佳。若C1>C2，當電晶體160之閘極電極電位使用第五佈線控制時，可降低供應予第五佈線之電位位準。因而，依據讀取資料之方法，可獲得降低讀取電壓之效果。
在圖1C中所描繪之半導體裝置中，電晶體160之閘極電極、電晶體166之源極電極與汲極電極之一、及電容器164之一電極彼此電性連接。第一佈線及電晶體160之源極電極彼此電性連接。第二佈線及電晶體160之汲極電極彼此電性連接。第三佈線及電晶體166之源極電極與汲極電極之另一彼此電性連接。第四佈線及電晶體166之第一閘極電極彼此電性連接。第五佈線及電容器164之另一電極彼此電性連接。第六佈線及電晶體166之第二閘極電極彼此電性連接。可供應第六佈線予不同於第四佈線之電位，以便獨立地控制第四佈線。
即，在圖1C之半導體裝置中，以具有第二閘極電極之電晶體166取代圖1B中半導體裝置之電晶體162。因 而，除了圖1B中半導體裝置所獲得之效果外，圖1C中半導體裝置可獲得輕易調整電晶體166之電氣特性(例如閾值電壓)之效果。例如，藉由負電位施加至第六佈線，電晶體166可輕易地正常關。
在圖1D中所描繪之半導體裝置中，電晶體160之閘極電極、電晶體166之源極電極與汲極電極之一、及電容器164之一電極彼此電性連接。第一佈線及電晶體160之源極電極彼此電性連接。第二佈線及電晶體160之汲極電極彼此電性連接。第三佈線及電晶體166之源極電極與汲極電極之另一彼此電性連接。第四佈線及電晶體166之第一閘極電極彼此電性連接。第五佈線及電容器164之另一電極彼此電性連接。電晶體166之第一閘極電極及電晶體166之第二閘極電極彼此電性連接。
即，圖1D中半導體裝置具有一種結構，其中圖1C中半導體裝置中第六佈線之電位等同於第四佈線之電位。因而，除了圖1B中半導體裝置所獲得之效果外，圖1D中半導體裝置可獲得流經電晶體166之電流量增加的效果。
在圖1A至1D中所描繪之半導體裝置中，可使用電晶體160之閘極電極電位可保持之優點，而以下列方式執行資料之寫入、保持及讀取。請注意，儘管圖1A中結構用於以下說明，但以下說明可應用於其他結構。
第一，將說明資料之寫入及保持。首先，將第四佈線之電位設定為電晶體162開啟之電位，並開啟電晶體 162。因而，第三佈線之電位供應予電晶體160之閘極電極(寫入)。之後，將第四佈線之電位設定為電晶體162關閉之電位，並關閉電晶體162，藉此保持電晶體160之閘極電極電位(保持)。
由於電晶體162之關閉狀態電流極低，電晶體160之閘極電極的電位長時間保持。例如，當電晶體160之閘極電極的電位為電晶體160開啟之電位時，電晶體160之開啟狀態長時間保持。另一方面，當電晶體160之閘極電極的電位為電晶體160關閉之電位時，電晶體160之關閉狀態長時間保持。
第二，將說明資料之讀取。當如上述保持電晶體160之開啟狀態或關閉狀態時，預定電位(低電位)供應予第一佈線，第二佈線之電位隨電晶體160開啟或關閉而異。例如，當電晶體160開啟時，第二佈線之電位依據第一佈線之電位而變低。相反地，當電晶體160關閉時，第二佈線之電位不變。
在資料保持之狀態中，第二佈線之電位與預定電位比較，以便可讀出資料。
第三，將說明資料之覆寫。資料之覆寫係以類似於資料之寫入及保持的方式予以執行。即，將第四佈線之電位設定為電晶體162開啟之電位，並開啟電晶體162。因而，第三佈線之電位(用於新資料之電位)供應予電晶體160之閘極電極。之後，將第四佈線之電位設定為電晶體162關閉之電位，並關閉電晶體162，藉此儲存新資料。
在依據本文中所揭露之本發明的半導體裝置中，藉由如上述再次寫入資料，資料可被直接覆寫。為此原因，不需要快閃記憶體等必要之擦除作業，使得以避免因擦除作業之作業速度下降。換言之，可體現半導體裝置之高速作業。
請注意，上述說明中使用電子為主要載子之n通道電晶體；不用說可使用電洞為主要載子之p通道電晶體，來取代n通道電晶體。
<半導體裝置之平面結構及截面結構>
圖2A及2B描繪圖1A中所描繪之半導體裝置之結構範例。圖2A描繪半導體裝置之截面，及圖2B描繪半導體裝置之平面圖。此處，圖2A相應於沿圖2B中線A1-A2及線B1-B2之截面。圖2A及2B中所描繪之半導體裝置具於下部之包括氧化物半導體以外材料之電晶體160，及於上部之包括氧化物半導體之電晶體162。請注意，此處電晶體160及162為n通道電晶體；另一方面，可使用p通道電晶體。尤其，其易於使用p通道電晶體做為電晶體160。此外，類似結構可應用於例如圖1B至1D中半導體裝置。
電晶體160包括提供於包括半導體材料之基板100中之通道形成區116、提供以便夾於通道形成區116中之雜質區114及高濃度雜質區120(該些區可簡單統稱為雜質區)、提供於通道形成區116上之閘極絕緣層108、提供 於閘極絕緣層108上之閘極電極110、及電性連接雜質區114之源極電極或汲極電極(以下稱為源極/汲極電極)130a及源極/汲極電極130b。
側壁絕緣層118係提供於閘極電極110之側面。當從截面圖觀看時，高濃度雜質區120係置於基板100未與側壁絕緣層118重疊之區域。金屬化合物區124係置於高濃度雜質區120之上。元件隔離絕緣層106係提供於基板100之上，以便環繞電晶體160。提供層際絕緣層126及層際絕緣層128以便覆蓋電晶體160。每一源極/汲極電極130a及源極/汲極電極130b經由形成於層際絕緣層126及128中之開口，電性連接金屬化合物區124。即，每一源極/汲極電極130a及130b經由金屬化合物區124而電性連接高濃度雜質區120及雜質區114。以類似於源極/汲極電極130a及130b之方式形成之電極130c，電性連接閘極電極110。
電晶體162包括提供於層際絕緣層128上之閘極電極136d、提供於閘極電極136d上之閘極絕緣層138、提供於閘極絕緣層138上之氧化物半導體層140、及提供於氧化物半導體層140上並電性連接氧化物半導體層140之源極/汲極電極142a及源極/汲極電極142b。
此處，提供閘極電極136d以便嵌入形成於層際絕緣層128上之絕緣層132。如同閘極電極136d，電極136a、電極136b及電極136c經形成而分別接觸源極/汲極電極130a、源極/汲極電極130b及電極130c。
保護絕緣層144係提供於電晶體162之上，以便接觸部分氧化物半導體層140。層際絕緣層146係提供於保護絕緣層144之上。抵達源極/汲極電極142a及源極/汲極電極142b之開口，係形成於保護絕緣層144及層際絕緣層146中。電極150d及電極150e經形成而分別經由個別開口接觸源極/汲極電極142a及源極/汲極電極142b。如同電極150d及150e，電極150a、電極150b及電極150c經形成而分別經由提供於閘極絕緣層138、保護絕緣層144及層際絕緣層146中之開口而接觸電極136a、電極136b及電極136c。
此處，氧化物半導體層140較佳地為諸如氫之雜質充分移除之高度純化氧化物半導體層。具體地，氧化物半導體層140中氫之濃度為5×1019原子/cm3或更低，較佳地為5×1018原子/cm3或更低，更佳地為5×1017原子/cm3或更低。再者，氧化物半導體層140較佳地包含充分的氧量使得因缺氧之缺點減少。藉由充分的降低氫濃度，使得因缺氧之缺點減少而高度純化之氧化物半導體層140，具有低於1×1012/cm3之載子濃度，較佳地為1×1011/cm3或更低。使用成為固有或實質上固有氧化物半導體，可獲得具卓越關閉狀態電流特性之電晶體162。例如，當汲極電壓Vd為+1V或+10V，且閘極電壓Vg介於-5V至-20V之範圍時，關閉狀態電流為1×10-13A或更低。使用藉由充分的降低氫濃度，使得因缺氧之缺點減少而高度純化之氧化物半導體層140，以減少電晶體162之關閉狀態電流， 藉此可體現具新穎結構之半導體裝置。請注意，氧化物半導體層140中氫之濃度係藉由二次離子質譜(SIMS)測量。
絕緣層152係提供於層際絕緣層146之上。提供電極154a、電極154b、電極154c及電極154d，以便嵌入絕緣層152。電極154a接觸電極150a。電極154b接觸電極150b。電極154c接觸電極150c及電極150d。電極154d接觸電極150e。
即，在圖2A及2B中所描繪之半導體裝置中，電晶體160之閘極電極110及電晶體162之源極/汲極電極142a經由電極130c、136c、150c、154c及150d而電性連接。
<半導體裝置之製造方法>
其次，將說明半導體裝置之製造方法範例。首先，以下參照圖3A至3H說明在下部之電晶體160的製造方法，接著將參照圖4A至4G及圖5A至5D說明在上部之電晶體162的製造方法。
<下部電晶體之製造方法>
首先，準備包括半導體材料之基板100(詳圖3A)。有關包括半導體材料之基板100，可使用以矽、碳化矽等製造之單晶半導體基板或多晶半導體基板；以鍺化矽等製造之化合物半導體基板；SOI基板等。此處，說明使用單 晶矽基板做為包括半導體材料之基板100的範例。請注意，通常，「SOI基板」用詞表示矽半導體層係提供於絕緣表面之上之基板。在本說明書等中，「SOI基板」用詞於其分類中亦包括使用矽以外材料形成之半導體層係提供於絕緣表面之上之基板。即，「SOI基板」中所包括之半導體層不侷限於矽半導體層。再者，SOI基板可為具有下列結構之基板，其中半導體層係提供於諸如玻璃基板之絕緣基板之上，且絕緣層插於其間。
做為用於形成元件隔離絕緣層之遮罩的保護層102係形成於基板100之上(詳圖3A)。有關保護層102，可使用例如以氧化矽、氮化矽、氮氧化矽等形成之絕緣層。請注意，在此步驟之前或之後，可將透露n型傳導性之雜質元素或透露p型傳導性之雜質元素添加至基板100，以控制電晶體之閾值電壓。當基板100中所包括之半導體材料為矽、磷、砷等，可用做透露n型傳導性之雜質。硼、鋁、鎵等，可用做透露p型傳導性之雜質。
其次，使用保護層102做為遮罩，藉由蝕刻移除未被保護層102覆蓋之區域(即暴露區域)中部分基板100。因而形成隔離的半導體區104(詳圖3B)。有關蝕刻，較佳地執行乾式蝕刻，但可執行濕式蝕刻。依據將蝕刻層之材料，可適當地選擇蝕刻氣體及蝕刻劑。
接著，形成絕緣層以便覆蓋半導體區104，並選擇性移除與半導體區104重疊之區域中絕緣層，使得以形成元件隔離絕緣層106(詳圖3B)。使用氧化矽、氮化矽、氮 氧化矽等而形成絕緣層。有關移除絕緣層之方法，可使用任一蝕刻處理及諸如CMP之拋光處理。請注意，於半導體區104形成之後或元件隔離絕緣層106形成之後，移除保護層102。
其次，於半導體區104之上形成絕緣層，並於絕緣層之上形成包括導電材料之層。
因為絕緣層之後做為閘極絕緣層，絕緣層較佳地具有使用包含藉由CVD法、濺鍍法等形成之氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等膜之單層結構或層級結構。另一方面，絕緣層可以下列方式形成，即半導體區104之表面藉由高密度電漿處理或熱氧化處理而予以氧化或氮化。可使用例如稀有氣體(諸如He、Ar、Kr、Xe)及諸如氧、氮氧化物、氨、氮或氫之氣體的混合氣體，而執行高密度電漿處理。對於絕緣層之厚度並無特別限制；絕緣層可具有例如1nm至100nm之厚度。
可使用諸如鋁、銅、鈦、鉭或鎢之金屬材料形成包括導電材料之層。可使用諸如包含導電材料之多晶矽的半導體材料形成包括導電材料之層。對於形成包括導電材料之層的方法並無特別限制，並可使用各種膜形成法，諸如蒸發法、CVD法、濺鍍法或旋塗法。請注意，本實施例顯示使用金屬材料形成包括導電材料之層的範例。
之後，選擇性蝕刻絕緣層及包括導電材料之層，使得以形成閘極絕緣層108及閘極電極110(詳圖3C)。
其次，形成覆蓋閘極電極110之絕緣層112(詳圖 3C)。接著，磷(P)、砷(As)等添加至半導體區104，使得以於基板100中形成具淺接合深度之雜質區114(詳圖3C)。請注意，此處添加磷或砷以便形成n通道電晶體；在形成p通道電晶體之狀況，可添加其他雜質元素，諸如硼(B)或鋁(Al)。基於雜質區114之形成，於閘極絕緣層108之下的半導體區104中形成通道形成區116(詳圖3C)。此處，適當地設定所添加雜質之濃度，使得可抑制短通道效應。當半導體元件之尺寸極度縮減時，濃度較佳地增加。此處使用於絕緣層112形成之後形成雜質區114之步驟；另一方面，可於雜質區114形成之後形成絕緣層112。
其次，形成側壁絕緣層118(詳圖3D)。形成絕緣層以便覆蓋絕緣層112，接著歷經高度各向異性蝕刻，藉此可以自我對齊方式形成側壁絕緣層118。此時，較佳的是局部蝕刻絕緣層112，使得以暴露閘極電極110之頂面及雜質區114之頂面。
接著形成絕緣層，以便覆蓋閘極電極110、雜質區114、側壁絕緣層118等。其次，於絕緣層接觸雜質區114之區域中添加磷(P)、砷(As)等，使得以形成高濃度雜質區120(詳圖3E)。之後，移除絕緣層，並形成金屬層122以便覆蓋閘極電極110、側壁絕緣層118、高濃度雜質區120等(詳圖3E)。各種膜形成法，諸如真空蒸發法、濺鍍法或旋塗法，可用於形成金屬層122。較佳地使用與半導體區104中所包括之半導體材料反應之金 屬材料，形成金屬層122而成為低電阻金屬化合物。該等金屬材料之範例為鈦、鉭、鎢、鎳、鈷及鉑。
其次，執行熱處理使得金屬層122與半導體材料反應。因而，形成與高濃度雜質區120接觸之金屬化合物區124(詳圖3F)。請注意，當使用多晶矽等形成閘極電極110時，亦於與金屬層122接觸之閘極電極110的區域中形成金屬化合物區。
有關熱處理，例如可使用閃光燈輻照。儘管不用說可使用其他熱處理方法，但較佳地使用可極短時間達成熱處理之方法，以改進金屬化合物之形成中化學反應的控制性。請注意，金屬化合物區係藉由金屬材料與半導體材料之反應而予形成，並具有充分高傳導性。金屬化合物區之形成可適當地減少電阻，並改進元件特性。請注意，於金屬化合物區124形成之後，移除金屬層122。
接著，形成層際絕緣層126及層際絕緣層128，以便覆蓋經由上述步驟形成之元件(詳圖3G)。可使用包含無機絕緣材料之材料，諸如氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁或氧化鉭，形成層際絕緣層126及128。再者，可使用有機絕緣材料，諸如聚醯亞胺或丙烯酸，形成層際絕緣層126及128。請注意，此處使用層際絕緣層126及層際絕緣層128之雙層結構；然而，層際絕緣層之結構不侷限於此結構。在層際絕緣層128形成之後，較佳地以CMP、蝕刻等，平面化層際絕緣層128。
接著，於層際絕緣層中形成抵達金屬化合物區124之 開口，並於該些開口中形成源極/汲極電極130a及源極/汲極電極130b(詳圖3H)。源極/汲極電極130a及130b可以下列方式形成，例如藉由PVD法、CVD法等於包括該些開口之區域中形成導電層，接著藉由蝕刻、CMP等，移除部分導電層。
請注意，若源極/汲極電極130a及130b係藉由移除部分導電層而予形成，較佳地執行該程序使得表面平面化。例如，當薄鈦膜或薄氮化鈦膜形成於包括開口之區域中，接著形成鎢膜以便嵌入開口，移除鎢膜、鈦膜、氮化鈦膜等不必要部分，及可藉由後續CMP改進表面平面性。藉由以此方式平面化包括源極/汲極電極130a及130b之表面，可於之後步驟有利地形成電極、佈線、絕緣層、半導體層等。
請注意，此處僅顯示接觸金屬化合物區124之源極/汲極電極130a及130b；然而，亦可於此步驟中形成接觸閘極電極110(例如圖2A中電極130c)等之電極。對於用於源極/汲極電極130a及130b之材料並無特別限制，可使用各種導電材料。例如，可使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧之導電材料。
經由上述步驟，形成使用包括半導體材料之基板100的電晶體160。請注意，於上述步驟之後，可進一步形成電極、佈線、絕緣層等。當佈線具有包括層際絕緣層及導電層之層級結構的多層結構時，可提供高度整合半導體裝置。
<上部電晶體之製造方法>
其次，將參照圖4A至4G及圖5A至5D說明層際絕緣層128上之電晶體162的製造步驟。請注意，圖4A至4G及圖5A至5D描繪層際絕緣層128上之電極、電晶體162等的製造步驟；因此，置於電晶體162以下之電晶體160等省略。
首先，絕緣層132係形成於層際絕緣層128、源極/汲極電極130a及130b、及電極130c之上(詳圖4A)。可藉由PVD法、CVD法等而形成絕緣層132。可使用包含無機絕緣材料之材料而形成絕緣層132，諸如氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁或氧化鉭。
其次，於絕緣層132中形成抵達源極/汲極電極130a及130b和電極130c之開口。此時，開口亦形成於之後將形成之閘極電極136d的區域中。接著，形成導電層134以便嵌入開口(詳圖4B)。可藉由使用遮罩之蝕刻等而形成開口。例如可藉由使用光罩之曝光而形成遮罩。濕式蝕刻或乾式蝕刻可用做蝕刻；在微細加工方面較佳地使用乾式蝕刻。導電層134可藉由諸如PVD法或CVD法之膜形成法而予形成。例如可使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧之導電材料，或任一該些材料之合金或化合物(例如氮化物)，而形成導電層134。
具體地，可使用一種方法，例如藉由PVD法而於包括開口之區域中形成薄鈦膜，及藉由CVD法而形成薄氮 化鈦膜，接著形成鎢膜以便嵌入開口。此處，藉由PVD法形成之鈦膜，具有降低與下部電極(此處，為源極/汲極電極130a及130b、電極130c等)之介面處氧化物膜，以降低與下部電極之接觸電阻之功能。於鈦膜形成之後形成之氮化鈦膜，具有避免導電材料擴散之障壁功能。於鈦、氮化鈦等障壁膜形成之後，可藉由電鍍法形成銅膜。
在導電層134形成之後，藉由蝕刻、CMP等移除部分導電層134，使得絕緣層132暴露，並形成電極136a、136b及136c和閘極電極136d(詳圖4C)。請注意，當藉由移除部分導電層134，而形成電極136a、136b及136c和閘極電極136d時，該程序較佳地執行使得表面平面化。藉由以此方式平面化絕緣層132、電極136a、136b及136c和閘極電極136d，可於之後步驟有利地形成電極、佈線、絕緣層、半導體層等。
其次，形成閘極絕緣層138以便覆蓋絕緣層132、電極136a、136b及136c、及閘極電極136d(詳圖4D)。可藉由CVD法、濺鍍法等而形成閘極絕緣層138。較佳地使用氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭等，而形成閘極絕緣層138。請注意，閘極絕緣層138可具有單層結構或層級結構。例如，可藉由電漿CVD法及使用矽烷(SiH4)、氧及氮做為來源氣體，而形成氧氮化矽製成之閘極絕緣層138。對於閘極絕緣層138之厚度並無特別限制；閘極絕緣層138可具有例如10nm至500nm之厚度。若使用例如層級結構，閘極 絕緣層138較佳地為具有50nm至200nm厚度之第一閘極絕緣層，及第一閘極絕緣層之上具5nm至300nm厚度之第二閘極絕緣層之堆疊。
請注意，藉由移除雜質而成為固有或實質上固有之氧化物半導體(高度純化氧化物半導體)，相當易受介面位準及介面電荷影響；因此，當該等氧化物半導體用於氧化物半導體層時，與閘極絕緣層之介面是重要的。換言之，將接觸高度純化氧化物半導體層之閘極絕緣層138需具有高品質。
例如，因為閘極絕緣層138可為密集的並具有高耐受電壓及高品質，閘極絕緣層138較佳地藉由高密度電漿CVD法及使用微波(2.45GHz)予以形成。當高度純化氧化物半導體層與高品質閘極絕緣層彼此緊密接觸時，可減少介面位準，及可為有利的介面特性。
不用說，當使用高度純化氧化物半導體層時，只要可形成高品質絕緣層做為閘極絕緣層，可使用其他方法，諸如濺鍍法或電漿CVD法。可使用一絕緣層，其品質及與氧化物半導體層之介面特性，於該絕緣層形成之後執行熱處理，而予改進。無論如何，形成一絕緣層，其具有如閘極絕緣層138般有利膜品質，並可減少與氧化物半導體層之介面位準密度而形成有利介面，做為閘極絕緣層138。
在85℃、2×106V/cm之閘極偏壓溫度壓力測試(BT測試)達12小時，若氧化物半導體添加雜質，雜質與氧化物半導體之主要成分之間的鍵藉由高電場(B：偏壓) 及高溫度(T：溫度)而斷裂，且所產生之懸鍵造成閾值電壓(Vth)偏移。
相反地，氧化物半導體之雜質，特別是氫及水盡可能減少，且氧化物半導體與閘極絕緣層之間介面特性如上述被製成有利，藉此可獲得經過BT測試穩定之電晶體。
其次，於閘極絕緣層138之上形成氧化物半導體層，並使用遮罩及藉由諸如蝕刻之方法處理，使得以形成島形氧化物半導體層140(詳圖4E)。
有關氧化物半導體層，較佳的是使用In-Ga-Zn-O基氧化物半導體層、In-Sn-Zn-O基氧化物半導體層、In-Al-Zn-O基氧化物半導體層、Sn-Ga-Zn-O基氧化物半導體層、Al-Ga-Zn-O基氧化物半導體層、Sn-Al-Zn-O基氧化物半導體層、In-Zn-O基氧化物半導體層、Sn-Zn-O基氧化物半導體層、Al-Zn-O基氧化物半導體層、In-O基氧化物半導體層、Sn-O基氧化物半導體層，或Zn-O基氧化物半導體層，其特別較佳地為非結晶。在本實施例中，有關氧化物半導體層，藉由濺鍍法及使用用於沈積In-Ga-Zn-O基氧化物半導體之靶材，而形成非結晶氧化物半導體層。請注意，由於藉由將矽添加至非結晶氧化物半導體層，可抑制非結晶氧化物半導體層之結晶，例如使用包含2重量%至10重量%之SiO2的靶材，可形成氧化物半導體層。
有關用於藉由濺鍍法而形成氧化物半導體層之靶材，可使用例如包含氧化鋅做為其主要成分之金屬氧化物靶材。再者，可使用例如用於沈積包含In、Ga及Zn (In2O3：Ga2O3：ZnO之成分比=1：1：1〔莫耳比〕，及In：Ga：Zn=1：1：0.5〔莫耳比〕)之氧化物半導體的靶材。此外，可使用用於沈積包含In、Ga及Zn(In2O3：Ga2O3：ZnO之成分比=1：1：2〔莫耳比〕，或In2O3：Ga2O3：ZnO之成分比=1：1：4〔莫耳比〕)之氧化物半導體的靶材。用於沈積氧化物半導體之靶材的填充率為90%至100%，較佳地為大於或等於95%(例如99.9%)。使用用於沈積具高填充率之氧化物半導體的靶材，而形成密集氧化物半導體層。
於其中形成氧化物半導體層之氣體，較佳地為稀有氣體(典型為氬)、氧氣、或包含稀有氣體(典型為氬)及氧之混合氣體。具體地，較佳的是使用高純度氣體，例如諸如氫、水、羥基或氫化物之雜質被移除至百萬分之幾之濃度(較佳地為十億分之幾)。
在氧化物半導體層形成中，基板保持在減壓狀態之處理室中，且基板溫度設定為100℃至600℃，較佳地為200℃至400℃。形成氧化物半導體層同時加熱基板，使得以減少氧化物半導體層之雜質濃度。再者，因濺鍍之損害減少。接著，將氫及水移除之濺鍍氣體導入處理室，並移除剩餘濕氣，且金屬氧化物用做靶材，使得以形成氧化物半導體層。為從處理室移除剩餘濕氣，較佳地使用吸附型真空泵。例如，可使用低溫泵、離子泵或鈦昇華泵。有關耗盡單元，提供附加冷阱之渦輪泵。在以低溫泵耗盡之沈積室中，移除例如氫原子、諸如水(H2O)之包括氫原 子之化合物(較佳地連同包括碳原子之化合物)，藉此可減少沈積室中所形成之氧化物半導體層的雜質濃度。
可於下列狀況下形成氧化物半導體層，例如：基板與靶材之間之距離為100mm；壓力為0.6Pa；直流(DC)電力為0.5kW；及氣體為氧(氧流比例為100%)。請注意，較佳的是因為可減少膜沈積中產生之粉狀物質(亦稱為粒子或灰塵)並可使厚度分佈均勻，而使用脈衝直流(DC)電源。氧化物半導體層之厚度為2nm至200nm，較佳地為5nm至30nm。請注意，適當厚度隨氧化物半導體材料而異，依據將使用之材料而適當設定厚度。
請注意，因為藉由濺鍍法形成氧化物半導體層，較佳地藉由導入氬氣並產生電漿之反向濺鍍，而移除閘極絕緣層138表面上灰塵。此處，反向濺鍍為一種方法，藉此離子與將處理之表面碰撞，使得以修改表面，與正常濺鍍相反，其中離子係與濺鍍靶材碰撞。用於使離子與將處理之表面碰撞的方法範例，為一種方法其中高頻電壓於氬氣中施加於表面，使得以於基板附近產生電漿。請注意，可使用氮氣、氦氣、氧氣等，取代氬氣。
有關用於氧化物半導體層之蝕刻方法，可使用乾式蝕刻或濕式蝕刻。不用說可使用乾式蝕刻與濕式蝕刻組合。依據材料可適當設定蝕刻狀況(例如蝕刻氣體或蝕刻溶液、蝕刻時間及溫度)，使得氧化物半導體層可蝕刻為所需形狀。
用於乾式蝕刻之蝕刻氣體的範例，為包含氯之氣體 (氯基氣體，諸如氯(Cl2)、氯化硼(BCl3)、氯化矽(SiCl4)或四氯化碳(CCl4))。再者，可使用包含氟之氣體(氟基氣體，諸如四氟化碳(CF4)、氟化硫(SF6)、三氟化氮(NF3)或三氟甲烷(CHF3))；溴化氫(HBr)；氧(O2)；任一該些氣體附加諸如氦(He)或氬(Ar)之稀有氣體等。
有關乾式蝕刻法，可使用平行板RIE(反應離子蝕刻)法或ICP(電感耦合電漿)蝕刻法。為將氧化物半導體層蝕刻為所需形狀，便適當設定蝕刻狀況(例如施加於線圈狀電極之電量、施加於基板側電極之電量、及基板側電極之溫度)。
有關用於濕式蝕刻之蝕刻劑，可使用磷酸、乙酸及硝酸之混合溶液、過氧化氨混合物(31重量%過氧化氫溶液：28重量%氨水：水=5：2：2)等。亦可使用ITO-07N(KANTO CHEMICAL CO.,INC.製造)。
接著，較佳地於氧化物半導體層上執行第一熱處理。基於第一熱處理，氧化物半導體層可脫水或脫氫。第一熱處理之溫度為高於或等於300℃及低於或等於750℃，較佳地為高於或等於400℃及低於基板之應變點。例如，基板被導入使用耐熱元件等之電熔爐中，且氧化物半導體層140於氮氣中以450℃歷經熱處理達1小時。在熱處理期間，氧化物半導體層140未暴露於空氣，使得可避免水及氫進入。
熱處理設備不侷限於電熔爐，而是可為一種裝置，用 於藉由來自諸如加熱氣體之媒體的熱傳導或熱輻射而加熱目標。例如，可使用快速熱降火(RTA)設備，諸如氣體快速熱降火(GRTA)設備或燈快速熱降火(LRTA)設備。LRTA設備為一種設備，藉由自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓水銀燈之燈所發射光的輻射(電磁波)而加熱目標。GRTA設備為用於使用高溫氣體而執行熱處理之設備。有關該氣體，係使用未藉由熱處理而與目標反應之惰性氣體，例如氮，或諸如氬之稀有氣體。
例如，有關第一熱處理，可執行GRTA程序如下：基板被置入具有650℃至700℃高溫之惰性氣體，加熱達若干分鐘，並取出惰性氣體。GRTA程序能於短時間實施高溫熱處理。再者，當溫度超出基板之應變點時亦可使用GRTA程序，因其為短時間熱處理。
請注意，較佳地於包含氮或稀有氣體(例如氦、氖或氬)做為其主要成分且未包含水、氫等氣體中執行第一熱處理。例如，被導入熱處理設備之氮或諸如氦、氖或氬之稀有氣體之純度為大於或等於6N(99.9999%)，較佳地為大於或等於7N(99.99999%)(即，雜質之濃度為低於或等於1ppm，較佳地為低於或等於0.1ppm)。
依據第一熱處理之狀況或氧化物半導體層之材料，氧化物半導體層有時結晶為微晶或多晶。例如，氧化物半導體層有時成為微晶氧化物半導體層，具有90%或更高之結晶程度，或80%或更高。此外，依據第一熱處理之狀 況或氧化物半導體層之材料，氧化物半導體層可為不包含結晶成分之非結晶氧化物半導體層。
此外，在氧化物半導體層中，晶體(粒徑為1nm至20nm，典型為2nm至4nm)有時被混入非結晶氧化物半導體(例如氧化物半導體層之表面)。
藉由於非結晶表面上提供結晶層，可改變氧化物半導體層之電氣特性。例如，當使用用於沈積In-Ga-Zn-O基氧化物半導體之靶材而形成氧化物半導體層時，藉由形成具電氣各向異性之In2Ga2ZnO7的晶體顆粒對齊之結晶部，可改變氧化物半導體層之電氣特性。
具體地，例如當排列晶體顆粒使得In2Ga2ZnO7之c軸垂直於氧化物半導體層之表面，可改進平行於氧化物半導體層表面之方向的傳導性，及可改進垂直於氧化物半導體層表面之方向的絕緣屬性。此外，該等結晶部具有抑制諸如水或氫之雜質進入氧化物半導體層之功能。
請注意，藉由GRTA程序而加熱氧化物半導體層之表面，可形成包括結晶部之氧化物半導體層。此外，可更佳地藉由使用濺鍍靶材，其中Zn的量小於In或Ga的量，而形成氧化物半導體層。
用於氧化物半導體層140之第一熱處理可於尚未處理為島形氧化物半導體層140之氧化物半導體層上執行。在此狀況下，於第一熱處理之後，基板被取出加熱設備，並執行光刻步驟。
請注意，因為對於氧化物半導體層140之脫水或脫氫 效果，第一熱處理可稱為脫水處理、脫氫處理等。該等脫水處理或脫氫處理可於下列時機執行，例如氧化物半導體層形成之後、源極電極與汲極電極堆疊於氧化物半導體層140上之後、或保護絕緣層形成於源極及汲極電極上之後。該等脫水處理或脫氫處理可執行複數次。
其次，源極/汲極電極142a及源極/汲極電極142b經形成而接觸氧化物半導體層140(詳圖4F)。源極/汲極電極142a及142b係以下列方式形成，即形成導電層以便覆蓋氧化物半導體層140，接著實施選擇性蝕刻。
導電層可藉由諸如濺鍍法之PVD法或諸如電漿CVD法之CVD法，予以形成。有關用於導電層之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬或鎢之元素；包含任一該些元素做為成分之合金等。可使用一或多項選自錳、鎂、鋯、鈹或釷之材料。可使用鋁與一或多項選自鈦、鉭、鎢、鉬、鉻、釹或鈧之元素的組合。導電層可具有單層結構或包括二或更多層之層級結構。例如，導電層可具有包含矽之鋁膜的單層結構，鈦膜堆疊於鋁膜之上的雙層結構，或鈦膜、鋁膜與鈦膜堆疊的三層結構。
可使用導電金屬氧化物形成導電層。導電金屬氧化物之範例為氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦與氧化錫之合金(In2O3-SnO2有時稱為ITO)、氧化銦與氧化鋅之合金(In2O3-ZnO)、及包含矽或氧化矽之金屬氧化物材料。
此處，紫外光、KrF雷射光或ArF雷射光較佳地於用 於蝕刻之遮罩的形成中用於曝光。
電晶體的通道長度(L)係藉由源極/汲極電極142a之下緣部與源極/汲極電極142b之下緣部之間之距離而予決定。請注意，若針對低於25nm之通道長度(L)的曝光，便以具有若干奈米至數百奈米之極短波長的遠紫外光執行形成遮罩之曝光。遠紫外光之曝光的解析度高且聚焦深度大。為了這些原因，之後將形成的電晶體之通道長度(L)可介於10nm至1000nm之範圍，且電路可以較高速度操作。再者，關閉狀態電流極低，避免電力消耗增加。
適當調整導電層及氧化物半導體層140之材料及蝕刻狀況，使得氧化物半導體層140於導電層之蝕刻中不會被移除。請注意，有時氧化物半導體層140於蝕刻步驟中係局部蝕刻，因而依據材料及蝕刻狀況而具有槽(凹部)。
氧化物導電層可形成於氧化物半導體層140與源極/汲極電極142a之間，及/或氧化物半導體層140與源極/汲極電極142b之間。用於形成源極/汲極電極142a及142b之氧化物導電層及金屬層可相繼形成。氧化物導電層可做為源極區與汲極區。該等氧化物導電層可減少源極區及汲極區之電阻，使得電晶體可以高速操作。
為減少將使用之遮罩數量及減少步驟數量，可使用以多色調遮罩形成之抗蝕罩執行蝕刻步驟，多色調遮罩為曝光遮罩，光透射而具有複數強度。使用多色調遮罩形成之抗蝕罩具有複數厚度(具有階梯形狀)，並可進一步藉由 拋光而改變形狀；因此，抗蝕罩可用於複數蝕刻步驟而處理為不同型樣。即，可藉由使用多色調遮罩而形成相應於至少兩種不同型樣之抗蝕罩。因而，可減少曝光遮罩數量，亦可減少相應光刻步驟數量，藉此可簡化程序。
請注意，於上述步驟之後，較佳地使用諸如N2O、N2或Ar之氣體，而執行電漿處理。此電漿處理移除附著於氧化物半導體層的暴露表面之水等。可執行使用包含氧之氣體的電漿處理，諸如氧及氬之混合氣體，藉此可供應氧予氧化物半導體層，並可減少因缺氧之缺點。
其次，保護絕緣層144經形成而接觸未暴露於空氣之部分氧化物半導體層140(詳圖4G)。
可適當地藉由一種方法，諸如濺鍍法，而形成保護絕緣層144，藉此可避免諸如水及氫之雜質混合至保護絕緣層144。保護絕緣層144具有至少1nm之厚度。可使用氧化矽、氮化矽、氧氮化矽、氮氧化矽等，而形成保護絕緣層144。保護絕緣層144可具有單層結構或層級結構。形成保護絕緣層144中，基板溫度較佳地為高於或等於室溫及低於或等於300℃。用於形成保護絕緣層144之氣體較佳地為稀有氣體(典型為氬)、氧氣、或包含稀有氣體(典型為氬)及氧之混合氣體。
若保護絕緣層144中包含氫，氫可進入氧化物半導體層或提取氧化物半導體層中之氧，藉此反向通道側氧化物半導體層之電阻可能減少，並可能形成寄生通道。因此，重要的是於形成保護絕緣層144中不使用氫，使得保護絕 緣層144包含盡可能少的氫。
再者，較佳地形成保護絕緣層144，同時移除處理室中留下的水，以便氧化物半導體層140及保護絕緣層144中不包含氫、羥基或水。
較佳地使用吸附型真空泵以便移除處理室中剩餘濕氣。例如較佳地使用低溫泵、離子泵或鈦昇華泵。耗盡單元可為附加冷阱之渦輪泵。在以低溫泵耗盡之沈積室中，移除例如氫原子、諸如水(H2O)之包括氫原子之化合物；因而，可減少沈積室中所形成之氧化物半導體層的雜質濃度。
有關用於形成保護絕緣層144之濺鍍氣體，較佳的是使用高純度氣體，諸如氫、水、羥基或氫化物之雜質被移除至百萬分之幾之濃度(較佳地為十億分之幾)。
其次，較佳地於惰性氣體或氧氣中執行第二熱處理(於200℃至400℃，例如於250℃至350℃)。例如，可於氮氣中以250℃執行第二熱處理達一小時。第二熱處理可減少電晶體之電氣特性變化。此外，基於第二熱處理，可供應氧予氧化物半導體層。
此外，可於空氣中以100℃至200℃執行第三熱處理達1小時至30小時。本熱處理可以固定加熱溫度予以執行；另一方面，下列加熱溫度改變可重複實施複數次：加熱溫度從室溫上升至100℃至200℃之溫度，及接著降至室溫。本熱處理可於保護絕緣層形成之前，在減壓下執行。在減壓下，熱處理時間可縮短。可執行第三熱處理而 取代第二熱處理，或可在例如第二熱處理之前或之後執行第三熱處理。
其次，於保護絕緣層144之上形成層際絕緣層146(詳圖5A)。可藉由PVD法、CVD法等形成層際絕緣層146。可使用包含無機絕緣材料之材料，諸如氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁或氧化鉭，而形成層際絕緣層146。在層際絕緣層146形成之後，較佳地以CMP、蝕刻等平面化層際絕緣層146之表面。
其次，抵達電極136a、136b及136c和源極/汲極電極142a及142b之開口，形成於層際絕緣層146、保護絕緣層144及閘極絕緣層138中。接著，形成導電層148以便嵌入開口中(詳圖5B)。該些開口可藉由諸如使用遮罩之蝕刻方法予以形成。遮罩可藉由諸如使用光罩之曝光方法予以形成。濕式蝕刻或乾式蝕刻可用做蝕刻；乾式蝕刻較佳地用於微細加工。導電層148可藉由諸如PVD法或CVD法之膜形成法予以形成。例如，可使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧之導電材料，或任一該些材料之合金或化合物(例如氮化物)，而形成導電層148。
具體地，可使用一種方法，例如其中藉由PVD法於包括開口之區域中形成薄鈦膜，及藉由CVD法形成薄氮化鈦膜，接著形成鎢膜以便嵌入開口中。此處，藉由PVD法形成之鈦膜具有減少與下部電極(此處，電極136a、136b及136c和源極/汲極電極142a及142b)之介面處 氧化物膜之功能，以降低與下部電極之接觸電阻。於鈦膜形成之後形成之氮化鈦膜具有避免導電材料擴散之障壁功能。於鈦、氮化鈦等障壁膜形成之後，可藉由電鍍法形成銅膜。
在導電層148形成之後，藉由蝕刻、CMP等移除部分導電層148，使得以暴露層際絕緣層146，並形成電極150a、150b、150c、150d及150e(詳圖5C)。請注意，當藉由移除部分導電層148而形成電極150a、150b、150c、150d及150e時，較佳地執行程序使得表面平面化。藉由以此方式平面化層際絕緣層146和電極150a、150b、150c、150d及150e之表面，可於之後步驟有利地形成電極、佈線、絕緣層、半導體層等。
接著，形成絕緣層152，並於絕緣層152中形成抵達電極150a、150b、150c、150d及150e之開口。在形成導電層以便嵌入該些開口中之後，藉由蝕刻、CMP等移除部分導電層。因而，暴露絕緣層152，並形成電極154a、154b、154c及154d(詳圖5D)。此步驟類似於形成電極150a等之步驟；因此，不重複詳細說明。
若藉由上述方法形成電晶體162，氧化物半導體層140之氫濃度為5×1019原子/cm3或更低，且電晶體162之關閉狀態電流為1×10-13A或更低。藉由如上述充分降低氫濃度而高度純化使得以減少因缺氧之缺點的氧化物半導體層140之應用，可獲得具卓越特性之電晶體162。再者，可製造具有卓越特性之半導體裝置，其包括下部中使 用不同於氧化物半導體之材料形成的電晶體160，及上部中使用氧化物半導體形成的電晶體162。
以下將簡要說明體現高度純化及固有(i型)氧化物半導體之重要性，使用氧化物半導體形成半導體裝置之優點等。
<固有氧化物半導體之體現>
請注意，對於氧化物半導體之屬性已進行相當研究；然而，研究並不包括充分降低帶隙中其本身侷限位準之觀念。依據本文中所揭露之本發明之一實施例，藉由移除可能造成侷限位準之水或氫，而製造高度純化及固有(i型)氧化物半導體。此係基於充分降低帶隙中其本身侷限位準之觀念。因而，可製造卓越產業產品。
請注意，當移除氫、水等時，可同時移除氧。為此原因，較佳的是以下列方式體現更高度純化及固有(i型)氧化物半導體：將氧供應予藉由缺氧產生之金屬懸鍵，使得以減少因缺氧之侷限位準。例如，當包含過量氧之氧化物膜經形成而緊密接觸通道形成區，並以200℃至400℃，典型約250℃，執行熱處理，可藉由從氧化物膜供應氧，而減少因缺氧之侷限位準。在第一至第三熱處理中，惰性氣體可切換為包含氧之氣體。繼第一至第三熱處理，經由於氧氣或充分移除氫及水之氣體中的冷卻步驟，氧可供應予氧化物半導體。
氧化物半導體之特性降低，咸信係藉由因超氧之傳導 帶以下0.1eV至0.2eV之淺位準、因缺氧之深位準等造成。氫急遽減少及充分地供應氧以排除該等缺點之技術觀念是正確的。
氧化物半導體通常被視為n型半導體；然而，依據本文中所揭露之本發明之一實施例，藉由移除諸如水及氫之雜質並供應氧化物半導體中所包含之元素氧，而體現i型半導體。以此觀點，可以說本文中所揭露之本發明之一實施例包括新穎技術觀念，因為其不同於諸如矽添加雜質元素之i型半導體。
<其他半導體材料之程序優點>
例如碳化矽(例如4H-SiC)為比得上氧化物半導體之半導體材料。氧化物半導體及4H-SiC具有一些共通點。載子密度為一範例。室溫下氧化物半導體之固有載子密度估計約1×10-7/cm3，與4H-SiC之6.7×10-11/cm3一般極低。當氧化物半導體之固有載子密度相較於矽的固有載子密度(約1.4×1010/cm3)時，很容易地理解到氧化物半導體的固有載子密度明顯地低。
此外，氧化物半導體之能帶隙為3.0eV至3.5eV，而4H-SiC之能帶隙為3.26eV，表示氧化物半導體及碳化矽為寬帶隙半導體。
相反地，氧化物半導體與碳化矽之間存在主要差異，即程序溫度。例如，使用碳化矽之半導體程序中需要1500℃至2000℃之熱處理以啟動摻雜劑，使得難以形成 碳化矽與使用碳化矽以外之半導體材料形成之半導體元件的堆疊。這是因為半導體基板、半導體元件等因該等高溫而受損。另一方面，可以300℃至500℃(等於或低於玻璃轉變溫度之溫度，最高約700℃)之熱處理而形成氧化物半導體；因此，可於使用其他半導體材料形成積體電路之後，使用氧化物半導體形成半導體元件。
氧化物半導體具有超越碳化矽之優點，其中可使用諸如玻璃基板之低耐熱基板。再者，相較於碳化矽，氧化物半導體亦具有可充分降低能量成本之優點，因為不需要高溫熱溫度。
<包括氧化物半導體之電晶體的導電機構>
將參照圖6、圖7、圖8A及8B、和圖9說明包括氧化物半導體之電晶體的導電機構。請注意，下列說明係基於易於理解之理想情況的假設，且不必然反映真實情況。亦請注意，下列說明僅為考量，並不影響本發明之有效性。
圖6為包括氧化物半導體之電晶體(薄膜電晶體)的截面圖。氧化物半導體層(OS)提供於閘極絕緣層(GI)插於其間之閘極電極(GE1)之上，且源極電極(S)與汲極電極(D)提供於其上。提供絕緣層以便覆蓋源極電極(S)與汲極電極(D)。
圖7為沿圖6中A-A'截面之能帶圖(示意圖)。在圖7中，黑圈(‧)及白圈(o)分別代表電子及電洞，並 具有電荷(-q，+q)。基於正電壓(VD>0)施加於汲極電極，虛線顯示無電壓施加於閘極電極(VG=0)之狀況，及實線顯示正電壓施加於閘極電極(VG>0)之狀況。若無電壓施加於閘極電極，載子(電子)因高電位障壁而未從電極注入氧化物半導體側，使得電流未流動，此表示關閉狀態。另一方面，當正電壓施加於閘極電極，電位障壁降低，因而電流流動，此表示開啟狀態。
圖8A及8B為沿圖6中截面B-B'之能帶圖(示意圖)。圖8A顯示一種開啟狀態，其中正電壓(VG>0)施加於閘極電極(GE1)，且載子(電子)於源極電極與汲極電極之間流動。圖8B顯示一種關閉狀態，其中負電壓(VG<0)施加於閘極電極(GE1)，且少數載子未流動。
圖9描繪真空位準與金屬之功函數()之間及真空位準與氧化物半導體之電子親和性(χ)之間的關係。
在正常溫度，金屬中電子衰退且費米能級位於傳導帶中。另一方面，習知氧化物半導體為n型半導體，其中費米能級(EF)遠離位於帶隙中間之固有費米能級(Ei)，並較接近傳導帶。請注意，已知氧化物半導體中部分氫為供體，並為造成氧化物半導體成為n型半導體之一因子。
另一方面，依據本發明揭露之一實施例之氧化物半導體，為固有(i型)或實質上固有氧化物半導體，其係藉由移除氧化物半導體中氫(其為n型半導體之一因子)，而予獲得，並純化氧化物半導體，使得盡可能避免氧化物半導體主要元素以外之元素(即雜質元素)包含於其中。 換言之，特性在於所獲得之純化i型(固有)半導體或接近之半導體，並非藉由添加雜質元素，而係藉由盡可能移除諸如氫或水之雜質。因而，費米能級(EF)可比得上固有費米能級(Ei)。
據說氧化物半導體之帶隙(Eg)為3.15eV，且電子親和性(χ)為4.3eV。源極電極及汲極電極中所包括之鈦(Ti)的功函數實質上等於氧化物半導體之電子親和性(χ)。在此狀況下，於金屬與氧化物半導體之間之介面未形成電子之蕭特基障壁。
此時，如圖8A中所描繪，電子於閘極絕緣層與純化氧化物半導體之間的介面附近移動(能量穩定之氧化物半導體的最低部分)。
此外，如圖8B中所描繪，當負電位施加於閘極電極(GE1)時，因為少數載子之電洞實質上為零，電流之值極接近零。
以此方式，藉由純化，使得盡可能少包含主要元素以外之元素(即雜質元素)，而獲得固有(i型)或實質上固有氧化物半導體。因而，氧化物半導體與閘極絕緣層之間介面的特性成為明顯。為此原因，閘極絕緣層需可形成與氧化物半導體之有利介面。具體地，較佳的是使用下列絕緣層，例如：藉由CVD法並使用以VHF頻帶至微波頻帶之範圍的電源頻率產生之高密度電漿而形成之絕緣層，藉由濺鍍法而形成之絕緣層等。
當氧化物半導體被純化，且氧化物半導體與閘極絕緣 層之間介面被製成有利時，若例如電晶體具有1×104μm通道寬度(W)及3μm通道長度(L)，便可體現10-13A或更低之關閉狀態電流及0.1V/dec之子閾值擺幅(S值)(閘極絕緣層之厚度：100nm)。
如上述，氧化物半導體被純化以便盡可能少包含其主要元素以外之元素(即雜質元素)，使得薄膜電晶體可以有利方式操作。
<氧化物半導體之載子濃度>
依據本文中所揭露之本發明之一技術觀念，藉由充分降低氧化物半導體層之載子濃度，可將氧化物半導體層製成盡可能接近固有(i型)氧化物半導體層。以下將參照圖22及圖23說明獲得載子濃度之方法，及所測量之氧化物半導體層中載子濃度。
氧化物半導體層中載子濃度可以下列方式獲得，即形成包括氧化物半導體層之MOS電容器，並評估MOS電容器之C-V測量結果(C-V特性)。
載子濃度係以下列三步驟予以測量：步驟1，藉由測繪MOS電容器之閘極電壓Vg與電容C之間關係而獲得C-V特性；步驟2，從C-V特性獲得閘極電壓Vg與(1/C)2之間關係圖，及獲得該圖之弱反轉區中(1/C)2之微分；及步驟3，將所獲得之微分帶入下列代表載子密度Nd之方程式1。請注意，在方程式1中，e代表氧化物半導體之基本電荷，ε0代表氧化物半導體之真空介電常 數，及ε代表氧化物半導體之相對介電常數。
有關測量之樣本，使用具有下列結構之MOS電容器。MOS電容器包括玻璃基板上之300nm厚之鈦膜，鈦膜上之100nm厚之氮化鈦膜，使用氮化鈦膜上之In-Ga-Zn-O基氧化物半導體之2μm厚之氧化物半導體層，氧化物半導體層上之300-nm厚之氧氮化矽層，及氧氮化矽層上之300nm厚之銀膜。
使用用於沈積氧化物半導體之靶材，其包含In、Ga及Zn(In：Ga：Zn=1：1：0.5〔莫耳比〕)，藉由濺鍍法而形成氧化物半導體層。氧化物半導體層係於氬及氧之混合氣體(Ar及O2之流率分別為30(sccm)及15(sccm))中形成。
圖22描繪C-V特性。圖23描繪Vg與(1/C)2之間關係。由圖23之弱反轉區中(1/C)2之微分，使用方程式1獲得之載子濃度為6.0×1010/cm3。
使用成為固有或實質上固有(例如載子濃度為低於1×1012/cm3，較佳地為1×1011/cm3或更低)之氧化物半導體，可獲得具卓越關閉狀態電流特性之電晶體。
如上述，應理解的是使用氧化物半導體，尤其是高度純化及固有氧化物半導體，可獲得各種有利功效。再者， 於本文中所揭露之本發明。藉由使用包括氧化物半導體之電晶體及包括氧化物半導體以外材料之電晶體，可體現具卓越屬性之半導體裝置。
<修改範例>
圖10、圖11A及11B、圖12A及12B和圖13A及13B描繪半導體裝置之結構的修改範例。以下將說明在每一具有不同於上述結構之電晶體162中半導體裝置，做為修改範例。即，電晶體160之結構如同上述。
圖10描繪包括電晶體162之半導體裝置範例，其中閘極電極136d係置於氧化物半導體層140、源極/汲極電極142a及142b之下，且源極/汲極電極142a及142b接觸氧化物半導體層140之底面。請注意，平面結構可適當改變以相應於截面；因此，此處僅顯示截面。
圖10中結構與圖2A中結構之間的大差異在於氧化物半導體層140連接源極/汲極電極142a及142b之位置。即，於圖2A之結構中，氧化物半導體層140之頂面接觸源極/汲極電極142a及142b，反之，於圖10之結構中，氧化物半導體層140之底面接觸觸源極/汲極電極142a及142b。再者，接觸位置之差異導致其他電極、絕緣層等不同配置。每一元件之細節與圖2A及2B中相同。
具體地，半導體裝置包括提供於層際絕緣層128上之閘極電極136d、提供於閘極電極136d上之閘極絕緣層 138、提供於閘極絕緣層138上之源極/汲極電極142a及142b、及接觸源極/汲極電極142a及142b之頂面之氧化物半導體層140。
此處，提供閘極電極136d以便嵌入形成於層際絕緣層128上之絕緣層132。如同閘極電極136d，電極136a、電極136b及電極136c經形成而分別接觸源極/汲極電極130a、源極/汲極電極130b及電極130c。
保護絕緣層144係提供於電晶體162之上，以便接觸部分氧化物半導體層140。層際絕緣層146係提供於保護絕緣層144之上。抵達源極/汲極電極142a及源極/汲極電極142b之開口，形成於保護絕緣層144及層際絕緣層146中。電極150d及電極150e經形成而經由各個開口分別接觸源極/汲極電極142a及源極/汲極電極142b。如同電極150d及150e，電極150a、150b及150c經形成而經由提供於閘極絕緣層138、保護絕緣層144及層際絕緣層146中之開口，分別接觸電極136a、136b及136c。
此處，氧化物半導體層140較佳地為高度純化氧化物半導體層，其中諸如氫之雜質被充分移除。具體地，氧化物半導體層140中氫之濃度為5×1019原子/cm3或更低，較佳地為5×1018原子/cm3或更低，更佳地為5×1017原子/cm3或更低。再者，氧化物半導體層140較佳地包含充分的氧量，使得以減少因缺氧之缺點。藉由充分降低氫濃度使得以減少因缺氧之缺點，而被高度純化的氧化物半導體層140，具有低於1×1012/cm3之載子濃度，較佳地為 1×1011/cm3或更低。使用成為固有或實質上固有之氧化物半導體，可獲得具卓越關閉狀態電流特性之電晶體162。例如，當汲極電壓Vd為+1V或+10V，且閘極電壓Vg介於-5V至-20V之範圍時，關閉狀態電流為1×10-13A或更低。藉由充分降低氫濃度使得因缺氧之缺點減少而被高度純化的氧化物半導體層140，被用於減少電晶體162之關閉狀態電流，藉此可體現具新穎結構之半導體裝置。請注意，氧化物半導體層140中氫之濃度係藉由二次離子質譜(SIMS)予以測量。
絕緣層152係提供於層際絕緣層146之上。提供電極154a、154b、154c及154d以便嵌入絕緣層152。電極154a接觸電極150a。電極154b接觸電極150b。電極154c接觸電極150c及電極150d。電極154d接觸電極150e。
圖11A及11B各描繪半導體裝置之結構範例，其中閘極電極136d係置於氧化物半導體層140之上。圖11A描繪一結構範例，其中源極/汲極電極142a及142b接觸氧化物半導體層140之底面。圖11B描繪一結構範例，其中源極/汲極電極142a及142b接觸氧化物半導體層140之頂面。
圖11A及11B中結構與圖2A及圖10中結構之間的大差異在於閘極電極136d係置於氧化物半導體層140之上。此外，圖11A中結構與圖11B中結構之間的大差異在於氧化物半導體層140之底面或頂面接觸源極/汲極電 極142a及142b。再者，該些差異導致其他電極、絕緣層等不同配置。每一元件之細節與圖2A及2B等中相同。
具體地，圖11A中所描繪之半導體裝置包括提供於層際絕緣層128上之源極/汲極電極142a及142b，接觸源極/汲極電極142a及142b之頂面的氧化物半導體層140，提供於氧化物半導體層140上之閘極絕緣層138，及與氧化物半導體層140重疊之區域中閘極絕緣層138之上的閘極電極136d。
圖11B中半導體裝置包括提供於層際絕緣層128上之氧化物半導體層140、經提供而接觸氧化物半導體層140之頂面的源極/汲極電極142a及142b、提供於氧化物半導體層140和源極/汲極電極142a及142b上之閘極絕緣層138、及與氧化物半導體層140重疊之區域中閘極絕緣層138上之閘極電極136d。
請注意，在圖11A及11B之結構中，有時可從圖2A及2B等中結構省略元件(例如電極150a或電極154a)。在此狀況下，可獲得諸如製造程序簡化之次級效應。不用說，圖2A及2B等中結構可省略非必要元件。
圖12A及12B各描繪元件尺寸相對大及閘極電極136d置於氧化物半導體層140之下的範例。在此狀況下，對於表面平面性及覆蓋之要求相對溫和，使得不需要形成嵌入絕緣層之佈線、電極等。例如，在導電層形成之後，可藉由定型而形成閘極電極136d等。請注意，儘管此處未描繪，電晶體160可以類似方式予以形成。
圖12A中結構與圖12B中結構之間的大差異在於氧化物半導體層140之底面或頂面接觸源極/汲極電極142a及142b。再者，此差異導致其他電極、絕緣層等以不同方式配置。每一元件之細節與圖2A及2B等中相同。
具體地，圖12A中半導體裝置包括提供於層際絕緣層128上之閘極電極136d、提供於閘極電極136d上之閘極絕緣層138、提供於閘極絕緣層138上之源極/汲極電極142a及142b、及接觸源極/汲極電極142a及142b之頂面的氧化物半導體層140。
圖12B中半導體裝置包括提供於層際絕緣層128上之閘極電極136d、提供於閘極電極136d上之閘極絕緣層138、提供於與閘極電極136d重疊之閘極絕緣層138上之氧化物半導體層140、及經提供而接觸氧化物半導體層140之頂面的源極/汲極電極142a及142b。
請注意，亦在圖12A及12B之結構中，有時可從圖2A及2B等之結構中省略元件。亦在此狀況下，可獲得諸如製造程序簡化之次級效應。
圖13A及13B各描繪元件之尺寸相對大，及閘極電極136d置於氧化物半導體層140之上的範例。亦在此狀況下，對於表面之平面性及覆蓋之要求相對溫和，使得不需形成將嵌入絕緣層之佈線、電極等。例如，於導電層形成之後，可藉由定型而形成閘極電極136d等。請注意，儘管此處未描繪，電晶體160可以類似方式予以形成。
圖13A中結構與圖13B中結構之間的大差異在於氧化物半導體層140之底面或頂面接觸源極/汲極電極142a及142b。再者，此差異導致其他電極、絕緣層等以不同方式配置。每一元件之細節與圖2A及2B等中相同。
具體地，圖13A中半導體裝置包括提供於層際絕緣層128上之源極/汲極電極142a及142b、與源極/汲極電極142a及142b之頂面接觸之氧化物半導體層140、提供於源極/汲極電極142a及142b和氧化物半導體層140上之閘極絕緣層138、及提供於與氧化物半導體層140重疊之區域中閘極絕緣層138上之閘極電極136d。
圖13B中半導體裝置包括提供於層際絕緣層128上之氧化物半導體層140、經提供而接觸氧化物半導體層140之頂面的源極/汲極電極142a及142b、提供於源極/汲極電極142a及142b和氧化物半導體層140上之閘極絕緣層138、及提供於與氧化物半導體層140重疊之區域中閘極絕緣層138上之閘極電極136d。
請注意，在圖13A及13B之結構中，有時可從圖2A及2B等之結構中省略元件。亦在此狀況下，可獲得諸如製造程序簡化之次級效應。
如上述，依據本文中所揭露之本發明之一實施例可體現具新穎結構之半導體裝置。在本實施例中，說明藉由堆疊電晶體160及電晶體162而形成半導體裝置之各範例；然而，半導體裝置之結構不侷限於此結構。再者，本實施 例顯示電晶體160之通道長度方向垂直於電晶體162之通道長度方向之各範例；然而，電晶體160與162之間的位置關係不侷限於此範例。此外，電晶體160及電晶體162可經提供而彼此重疊。
在本實施例中，簡化說明具最小儲存單元(一位元)之半導體裝置；然而，半導體裝置之結構不侷限於此。藉由適當連接複數半導體裝置，可形成更先進之半導體裝置。例如，可藉由使用複數上述半導體裝置而形成非及(NAND)型或非或(NOR)型半導體裝置。佈線組態不侷限於圖1A至1D中，可酌情改變。
依據本實施例之半導體裝置可儲存資料達極長時間，因為電晶體162具有低關閉狀態電流。即，不需要在DRAM等中為必要之刷新作業，使得可抑制電力消耗。再者，依據本實施例之半導體裝置可實質上用做非揮發性儲存裝置。
由於資料之寫入等係以電晶體162之切換作業予以執行，不需高電壓，且元件惡化不成為問題。此外，資料係依據電晶體之開啟/關閉狀態而寫入及擦除，藉此可輕易地體現高速作業。此外，亦有利的是不需用於擦除資料之作業，而其在快閃記憶體等中為必要的。
由於包括氧化物半導體以外材料之電晶體較包括氧化物半導體之電晶體可以較高速度操作，藉由使用包括氧化物半導體以外材料之電晶體，可高速讀出所儲存之資料。
本實施例中所說明之結構及方法可酌情與其他實施例 中所說明之任一結構及方法組合。
(實施例2)
在本實施例中，將說明依據本發明之一實施例之半導體裝置的電路組態及作業。
圖14描繪半導體裝置(以下亦稱為NAND記憶格)之電路圖範例。此處，顯示其中記憶格220串聯之NAND記憶格200，做為範例。
NAND記憶格200包括串聯之複數記憶格220(1)至220(km)，km條字組線WL(1)至WL(km)，km條第二信號線S2(l)至S2(km)，位元線BL，源極線SL，第一信號線S1，兩條選擇線SEL1及SEL2，沿選擇線SEL1置於位元線BL與記憶格220(1)之間的電晶體255(1)，及沿選擇線SEL2置於源極線SL與記憶格220(km)之間的電晶體255(2)。
記憶格220(i)(i為1至km之任一整數)，其為複數記憶格220之一，包括第一信號線S1、第二信號線S2(i)、字組線WL(i)、電晶體201(i)、電晶體202(i)及電容器203(i)。電晶體201(i)係使用氧化物半導體以外之材料予以形成。電晶體202(i)係使用氧化物半導體予以形成。
此處，電晶體201(i)之閘極電極、電晶體202(i)之源極電極與汲極電極之一、及電容器203(i)之一電極彼此電性連接。電晶體202(i)之源極電極與汲極電極之 另一及第一信號線S1彼此電性連接。第二信號線S2(i)及電晶體202(i)之閘極電極彼此電性連接。字組線WL(i)及電容器203(i)之另一電極彼此電性連接。
此外，記憶格220(i1)中電晶體201(i1)(i1為2至km之任一整數)之汲極電極連接記憶格220(i1-1)中電晶體201(i1-1)之源極電極。記憶格220(i2)中電晶體201(i2)(i2為1至km-1之任一整數)之源極電極連接記憶格220(i2+1)中電晶體201(i2+1)之汲極電極。記憶格220(1)中電晶體201(1)之汲極電極連接電晶體255(1)之源極電極。記憶格220(km)中電晶體201(km)之源極電極連接電晶體255(2)之汲極電極。電晶體255(1)之汲極電極連接位元線BL。電晶體255(2)之源極電極連接源極線SL。即，源極線SL及電晶體201(i)之源極電極經由電晶體(此係包括於記憶格220(i)以外之記憶格中)而連接。位元線BL及電晶體201(i)之汲極電極經由電晶體(此係包括於記憶格220(i)以外之記憶格中)而連接。
圖15描繪寫入電路211之範例。第一信號線S1經由開關而電性連接被供應寫入電位Vwrite之佈線及被供應Vs1_0之佈線。開關係由信號Fw1與信號Fw2控制。
圖16描繪讀取電路212之範例。讀取電路212包括感應放大器。讀取電路212電性連接位元線BL。位元線BL經由開關而連接感應放大器之一輸入端子。輸入感應放大器之該輸入端子的電位Vin可稱為位元線BL之電 位。感應放大器之另一輸入端子連接被供應讀取電位Vread之佈線。位元線BL亦經由開關而連接被供應電位VBL_0之佈線及被供應電位Vpc之佈線。開關係由信號Fr1、信號Fr2及信號Fpc控制。
其次，將說明圖14中所描繪之NAND記憶格200的寫入作業及讀取作業。此處，具體說明NAND記憶格200中所包括之記憶格220(i)之作業。
記憶格220(i)依據節點A(i)所儲存之電荷或電位可具有各種狀態。由於電晶體202(i)之關閉狀態電流極低或實質上為零，節點A(i)之電荷或電位長時間保持。在下列說明中，「寫入」係指至/自記憶格220(i)中節點A(i)之電荷充電或放電，使得記憶格220(i)具有預定狀態。「讀取」用詞係指依據具預定電位之記憶格220(i)的狀態而決定之電位的比較。請注意，「寫入」或「資料寫入」用詞有時係指其中預定資料被寫入記憶格的一連串作業。再者，「讀取」或「資料讀取」有時係指其中讀出記憶格中所儲存之資料的一連串作業。
若資料寫入記憶格220(i)，例如字組線WL(i)之電位被設定為VWL_0(例如0V)，使得電容器之一電極的電位固定。再者，第二信號線S2(i)之電位被設定為VS2_1(例如Vdd)，以開啟電晶體202(i)。此外，在電性連接位元線BL之讀取電路212中，信號Fr2生效且信號Fr1及信號Fpc解除。因而，電位VBL_0施加於位元線。此外，在電性連接第一信號線S1之寫入電路211 中，信號Fw1生效且信號Fw2解除，使得寫入電路211具有寫入狀態。因而，相應於將寫入資料之寫入電位Vwrite施加於第一信號線S1。請注意，在寫入結尾，第一信號線S1之電位改變之前，第二信號線S2(i)之電位被設定為VS2_0(例如0V)，以關閉電晶體202(i)。
請注意，當資料寫入時，預定電位可施加於電晶體201(i)之源極電極與汲極電極之一或二者。例如，可執行下列作業：字組線WL(j)(j為i+1至km之任一整數)之電位被設定為VWL_1(例如Vdd)，以開啟電晶體201(j)，選擇線SEL2之電位被設定為VSEL_1(例如Vdd)，以開啟電晶體255(2)，及源極線SL之電位被設定為VSL_0(例如0V)，使得電晶體201(i)之源極電極之電位被設定為VSL_0。
結果，相應於第一信號線S1之電位Vwrite的電荷儲存於節點A(i)，使得節點A(i)具有預定狀態。由於電晶體202(i)之關閉狀態電流極低或實質上為零，電晶體201(i)之閘極電極的電位長時間保持。
當從記憶格220(i)讀取資料時，位元線事先預充電。在預充電期間，例如於讀取電路212中信號Fpc生效且信號Fr1及Fr2解除，使得預充電電位Vpc施加於位元線。接著，選擇線SEL1之電位被設定為VSEL_1(例如Vdd)，以開啟電晶體255(1)，字組線WL(1)至WL(km)之電位被設定為VWLread_0(例如Vdd)，以開啟電晶體201(1)至201(km)，及選擇線SEL2之電位 被設定為VSEL_0(例如0V)，以關閉電晶體255(2)，藉此預充電電位Vpc施加於電晶體201(1)至201(km)之源極電極及汲極電極。
在執行預充電之後，讀取電路212中信號Fr1生效且信號Fpc及Fr2解除，使得位元線BL及感應放大器之一輸入端子彼此連接，且感應放大器一輸入端子之電位被設定為位元線BL之電位。再者，選擇之字組線WL(j)之電位被設定為VWLread_1(例如0V)。此外，源極線SL之電位上升至VSLread(例如Vdd)。結果，電流從源極線SL流至位元線BL，且位元線BL之電位增加。當節點A(j)之電位標示為VA(j)且電晶體201(j)之閾值電壓標示為Vth(j)時，位元線之電位Vin充電至約VA(j)-Vth(j)。接著，藉由比較Vin與讀取電位Vread，讀取電路212讀取資料。
請注意，在連接第一信號線S1之寫入電路211中，信號Fw2生效，信號Fw1解除，及電位VS1_0(例如0V)施加於第一信號線S1。
將說明充電至位元線之電位。當電晶體201(1)至201(km)之至少之一關閉時，電流不流經位元線且充電結束。當源極電極之電位為VSLread時，汲極電極之電位為VA(i)-Vth(i)，藉此電晶體201(i)(i為1至km之任一整數)關閉。即，位元線被充電至電位VA(l)-Vth(l)至VA(km)-Vth(km)間之最低電位。
鑑於上述，為執行讀取作業，VA(j)-Vth(j)被設 定為VA(l)-Vth(l)至VA(km)-Vth(km)間最低，且預充電電位被設定為低於VA(j)-Vth(j)。因而，位元線之電位Vin被充電至約VA(j)-Vth(j)。藉由提升字組線電位VWLread_0，電位VA(i)(i為1至km之任一整數，j除外)變高。因此，較佳地決定VWLread_0及Vpc，以便滿足該些狀況。
請注意，電容器203之電容C1及電晶體201之閘極電容C2較佳地具有C1>C2之關係。因而，當字組線之電位改變時，節點A之電位便大為改變，使得字組線之電位VWLread_0於讀取時可保持低。
請注意，讀取時用於比較之「位元線之電位Vin(電位Vin)」包括經由開關等連接位元線之感應放大器之輸入端子的節點電位。
其次，將說明本發明之一實施例的寫入作業。如圖17中所描繪，本發明之一實施例的寫入作業包括三步驟：第一寫入(用於獲得變動資料之寫入)、第一讀取(用於獲得變動資料之讀取)、及第二寫入(用於將儲存資料之寫入)。以下將說明每一步驟。
執行第一寫入以便初始化記憶格，使得記憶格具有預定狀態。具體地，使用Vwi(用於初始化之電位)做為寫入電壓Vwrite，執行上述寫入作業。
執行第一讀取以便獲得記憶格中變動資料。電晶體201之閾值電壓Vth於記憶格之間變化，並具有例如圖18A中所描繪之分佈。
因為該等變動，在執行第一寫入之後，位元線BL之電位亦於第一讀取中改變。例如，若電晶體201之閾值電壓Vth變動如圖18A中所示，感應放大器之輸入端子之節點的電位Vin變動(或位元線BL之電位變動)便如圖18B中所示分佈。
鑑於上述，在第一讀取中，有關讀取之位元線的電位Vin被詳細讀出，以便獲得記憶格中變動資料。具體地，選自複數電位Vri_0至Vri_m(m為大於0之整數)之電位Vri_j(j為之0至m任一整數)用做施加於讀取電路212中感應放大器的讀取電位Vread，且Vin與Vri_j彼此比較。此比較因Vri_j中j改變而執行複數次。因而，決定有關讀取之位元線的電位Vin屬於哪一由Vri_j劃分之段(由Vri_j及Vri_(j+1)劃分之段)。
例如可決定電位Vri_j(j為0至m之任一整數)，以便相應於電晶體201之閾值電壓的分佈。決定包括電晶體201之閾值電壓的分佈之電壓範圍，且電壓範圍被劃分為m段。段間最小電壓以V0代表，且每一段之寬度以△Vth代表。以V0+i×△Vth及V0+(i+1)×△Vth劃分之段稱為段i(i為0至m-1之任一整數)。若電晶體201之閾值電壓Vth滿足V0+j×△Vth<Vth<V0+(j+1)×△Vth，便可決定電位Vri_j，使得位元線之電位Vin滿足Vri_j<Vin<Vri_(j+1)。
如上述，Vin成為約VA-Vth，使得Vri_j可設定為約VA-(V0+(m-j)×△Vth)。不用說，Vri_j可藉由模擬或 實驗予以決定。
請注意，代表寫入之後記憶格狀態之(VA-Vth)的分佈寬度係由△Vth決定。當△Vth小時，寫入之後(將儲存之資料寫入之後)記憶格狀態之分佈窄；反之，當△Vth大時，寫入之後記憶格狀態之分佈大。閾值電壓△Vth之段寬度係考量資料寫入記憶格、電源電位等多重值之程度「n」。
其次，以下將說明使用第一讀取中複數電位Vri_0至Vri_m(m為大於0之整數)而多重比較之方法。
有關典型範例，說明一種方法，其中以複數電位Vri_1至Vri_(m-1)連續執行(m-1)次比較，使得可決定記憶格之電晶體201的閾值電壓Vth屬於哪一段。
再者，可使用一種方法，用於使用如圖19中所描繪之迴授的比較結果而執行複數次比較。以下將參照圖19說明若m為8，決定記憶格之電晶體201的閾值電壓Vth屬於哪一段之方法。請注意，在圖19中所示之方法中執行三次比較。
首先，接近複數電位Vri_0至Vri_8之中央的電位Vri_4用做讀取電位Vread，並以電位Vin執行第一比較。當第一比較導致感應放大器之輸出為「0」(SA_OUT=「0」)時，即Vin<Vri_4，接近複數電位Vri_1至Vri_4之中央的電位Vri_2用做讀取電位Vread，並以電位Vin執行第二比較。另一方面，當感應放大器之輸出為「1」(SA_OUT=「1」)時，即Vin>Vri_4，接近複數電位 Vri_4至Vri_7之中央的電位Vri_6用做讀取電位Vread，並以電位Vin執行第二比較。
當使用電位Vri_2做為讀取電位Vread之比較導致SA_OUT=「0」時，即Vin<Vri_2，以電位Vri_1做為讀取電位Vread，並以電位Vin執行第三比較。類似地，當SA_OUT=「1」，即Vin>Vri_2，以電位Vri_3做為讀取電位Vread，並以電位Vin執行第三比較。類似地，當使用電位Vri_6做為讀取電位Vread之比較導致SA_OUT=「0」時，即Vin<Vri_6，以電位Vri_5做為讀取電位Vread，並以電位Vin執行第三比較。類似地，當SA_OUT=「1」，即Vin>Vri_6，以電位Vri_7做為讀取電位Vread，並以電位Vin執行第三比較。
當第三比較導致Vin<Vri_1時，決定記憶格之電晶體201的閾值電壓Vth屬於段0。類似地，決定記憶格之電晶體201的閾值電壓Vth屬於：段1，當Vin>Vri_1；段2，當Vin<Vri_3；段3，當Vin>Vri_3；段4，當Vin<Vri_5；段5，當Vin>Vri_5；段6，當Vin<Vri_7；及段7，當Vin>Vri_7。以此方式，藉由以迴授之比較結果執行比較複數次，若段之數量m為2M，便可以減少至M之比較次數執行第一讀取。
若於第一讀取中執行複數次比較，除了第一比較外並未包括位元線之充電及放電，此使得能高速讀取。
上列說明執行複數次比較之範例，做為使用複數電位Vri_0至Vri_m(m為大於0之整數)進行比較之方法； 另一方面，比較僅可執行一次。具體地，可於讀取電路中提供(m-1)個感應放大器。
其次，在第二寫入(將儲存資料之寫入)中，將預定資料寫入記憶格。在本實施例中，寫入「0」至「n-1」之n個值做為資料。此外，用於將資料「i」(i為0至n之任一整數)寫入記憶格之寫入電位標示為Vw_i，其中電晶體201之閾值電壓為典型值Vth_typ。
在第二寫入中，當資料「i」寫入記憶格時，使用依據記憶格屬於哪一段而予補償之寫入電位，執行資料寫入。例如，若電晶體201之閾值電壓的典型值Vth_typ屬於段i0，段(i0+k)(k為-i0至m-1-i0之任一整數)之補償電壓為k×△Vth。表1顯示閾值電壓與相應於電晶體201之閾值電壓的每一段之補償電壓之間的關係。
例如，在本實施例中，段i0中補償電壓為0；下一段中△Vth係較段i0大△Vth；及下一段中-△Vth係較段i0小△Vth。若記憶格屬於段(i0+k)，使用補償的寫入電位Vw_i+k×△Vth執行資料寫入。
藉由以此方式寫入資料，寫入後之狀態的分佈可窄 化。結果，可提升多值位準。此外，依據本發明之一實施例的寫入作業，在開頭僅包括一資料寫入及資料讀取，相較於具驗證之包括複數次資料寫入及資料讀取的習知寫入作業，可達成高速寫入。
圖20A描繪無補償(即若每一補償電壓為0V)之資料寫入後的範例，及圖20B描繪具補償之資料寫入後的範例。在圖20A中，寫入電位為固定，與記憶格無關，且寫入後狀態具有類似於電晶體201之閾值電壓的分佈程度之分佈。結果，例如記憶格可儲存低至四項值之狀態。另一方面，在圖20B中，由於寫入電壓係針對每一記憶格補償，寫入後狀態具有約△Vth之窄分佈。結果，例如記憶格可儲存大至16項值之狀態。
其次，將說明依據本發明之一實施例之讀取作業(儲存之資料的讀取作業)。
為讀取「0」至「n-1」之n個值做為資料，藉由使用選自複數電位Vri_0至Vri_n-2(n-2為大於0之整數)之電位Vri_j(j為0至n-2之任一整數)做為讀取電位Vread，執行複數次比較。讀取電位Vri_j被設定為從具有資料「j」之記憶格讀取資料之電位Vin的值，與從具有資料「j+1」之記憶格讀取之電位Vin的值之間的電位。
將說明使用複數電位Vri_0至Vri_n-2(n-2為大於0之整數)進行多重比較之方法的範例。例如，以複數電位Vri_0至Vri_n-2連續執行(n-1)次比較，使得可決定資料「0」至「n-1」之各狀態間，記憶格具有哪一狀態。另 一方面，可使用類似於使用圖19說明第一讀取之方法的方法。在此狀況下，可減少用於資料讀取之比較頻率。再另一方面，可提供(n-1)個感應放大器，可藉由一比較而執行資料讀取。
表2顯示具體操作電壓(電位)之範例：多值位準n為16；電源電位Vdd為2.1V；電晶體201之閾值電壓的典型值Vth_typ為0.3V；電晶體201之閾值電壓的段寬度△Vth為0.04V；電晶體201之閾值電壓的段數量及第一讀取之讀取電位Vin的段數量m為8；電晶體202之閾值電壓為0.1V；電容之間比例C1/C2為1。第一寫入之寫入電位Vwi可為0.98V。有關讀取中字組線之電位VWLread_1可為0V，及VWLread_0可為4V。預充電電位Vpc可為0V。源極線之電位VSLread可為2.1V。儘管非選擇字組線之電位VWLread_0高於Vdd，但藉由使電容之間比例C1/C2大於1，可降低電位VWLread_0。
此外，可使用下列值：表3中所示之值，做為相應於電晶體201之閾值電壓的各段之補償電壓；表4中所示之值，做為用於第一讀取之讀取電位Vri_i(i為0至8之任一整數)；表5中所示之值，做為補償之前用於第二寫入之寫入電位Vw_i(i為0至15之任一整數)；及表6中所示之值，做為用於儲存資料之讀取的讀取電位Vr_i(i為0至14之任一整數)。藉由使用該些電壓值，可以Gnd與Vdd之間電位，字組線之電位VWLread_0除外，執行寫入作業及讀取作業。
表7顯示具體操作電壓(電位)之另一範例。此處，說明以負電位用做用於讀取之驅動電位的狀況。例如，所說明之狀況其中多值位準n為16；電源電位Vdd為2.1V；電晶體201之閾值電壓的典型值Vth_typ為0.3V；電 晶體201之閾值電壓的段寬度△Vth為0.04V；電晶體201之閾值電壓的段數量及第一讀取之讀取電位Vin的段數量m為8；電晶體201之閾值電壓為0.1V；及電容之間比例C1/C2為3。
用於第一寫入之寫入電位Vwi可為1.73V。有關讀取中字組線之電位VWLread_1可為-1V，及VWLread_0可為2.1V。預充電電位Vpc可為-1V。源極線之電位VSLread可為2.1V。在此驅動方法中，選擇之字組線的電位VWLread_1為負電位，同時使用Vdd做為非選擇字組線之電位VWLread_0。
此處，用於第一寫入之寫入電位為1.73V；然而，不必要侷限於該值。在讀取作業中，當讀取中字組線之電位減少1V，使得VWLread_1為-1V時，電容之間比例C1/C2為3；因而，節點A之電位減少0.75V。結果，節點A之電位成為0.98V。即，1.73V之Vwi相應於0.98V之Vwi，此為表2中所示之具體作業電壓。
請注意，當字組線於讀取中被設定為負電位時，與字組線相同負電位便施加於第二信號線S2。即，選擇之列中第二信號線S2於讀取中被設定為-1V。此外，在使用具負電位之信號的週邊電路部中，接地電位需為負。尤其，在讀取電路中接地電位為負。
請注意，若使用負電位，藉由使電容之間比例C1/C2大於1，可減少選擇之字組線的電位VWLread_1之絕對值。
此外，可使用下列值：表3中所示之值，做為相應於電晶體201之閾值電壓的各段之補償電壓；表4中所示之值，做為用於第一讀取之讀取電位Vri_i(i為0至8之任一整數)；表5中所示之值，做為補償之前用於第二寫入之寫入電位Vw_i(i為0至15之任一整數)；及表8中所示之值，做為用於儲存資料之讀取的讀取電位Vr_i(i為0至14之任一整數)。
可以類似於上述具體電位Vr_i之方式，決定用於儲存之資料的讀取之讀取電位Vr_i(i為0至14之任一整數)。即，讀取電位Vr_j被設定為用於從具有資料「j」之記憶格讀取資料之電位Vin的值，與用於從具有資料「j+1」之記憶格讀取之電位Vin的值之間的電位。相較於上述具體範例，若寫入電位為高，讀取中字組線之電位VWLread_1便減少1V，且電容之間比例C1/C2為3；因而，電位Vin減少0.75V。結果，電位Vr_i亦減少0.75V。若寫入電位為低，因為字組線之電位較低，所以電晶體201關閉。在此狀況下，電容之間比例充分大(C1>>C2)且電位Vin減少量隨寫入電位而改變。
如上述，本發明之一實施例之寫入作業包括三步驟：第一寫入(用於獲得變動資料之寫入)、第一讀取(用於獲得變動資料之讀取)、及第二寫入(用於將儲存資料之寫入)。記憶格之變動資料係經由第一寫入及第一讀取而 予獲得，並使用依據第二寫入中記憶格之變動資料而補償之寫入電壓，將預定資料寫入記憶格。因此，寫入作業之後狀態的分佈可窄化。本發明之一實施例之寫入作業不侷限於用於寫入之驅動方法，其係至/自記憶格中節點A充電及放電，或用於讀取之驅動方法，其中依據記憶格之狀態而設定之電位與預定電位相比較。有關用於讀取之驅動方法，說明其中藉由源極線之電位上升而充電位元線之方法，做為範例；另一方面，可控制藉由控制字組線之電位及比較藉由NAND記憶格之傳導性所決定之電位Vin與Vread，而選擇之記憶格中電晶體201的開啟/關閉狀態。
圖21描繪依據本發明之一實施例之半導體裝置的方塊電路圖範例，包括kr×(kc×kw)之NAND記憶格陣列。例如，若多值位準n為4，儲存容量為2×km×kr×(kc×kw)位元，若多值位準n為16，儲存容量為4×km×kr×(kc×kw)位元。通常，若多值位準n為2k(k為大於或等於1之整數)，記憶體容量為多值位準為2之狀況的k倍。
圖21中所描繪之半導體裝置包括km×kr條字組線WL(1_1)至WL(kr_km)；km×kr條第二信號線S2(l_l)至S2(kr_km)；kc×kw條位元線BL(1_1)至BL(kw_kc)：kc×kw條第一信號線S1(l_l)至S1(kw_kc)；記憶格陣列210，其中複數NAND記憶格200(1,1)至200(kr,kw_kc)係以kr(列)×kc×kw (行)(kr、kc及kw為自然數)配置；及週邊電路，諸如讀取電路212、寫入電路211、複數多工器219、第二信號線及字組線之驅動電路213、行解碼器214、位址緩衝器215、資料緩衝器218、電位產生電路217、及控制電路216。有關其他週邊電路，可提供刷新電路等。此處請注意，kc為藉由行解碼器214獨立選擇之行數；kw為同時選擇之行數；kr為NAND記憶格之列數；及km為NAND記憶格中所包括之記憶格的列數。
圖14中所描繪之電路可應用於NAND記憶格200。本實施例中NAND記憶格之典型範例的NAND記憶格200(i,j)(i為1至kr之任一整數，及j為1至kc×kw之任一整數)連接位元線BL(j)、第一信號線S1(j)、字組線WL(i_l)至WL(i_km)、第二信號線S2(j_l)至S2(i_km)、及源極線SL(j)。此外，位元線BL(1_1)至BL(kw_kc)及第一信號線S1(l_l)至S1(kw_kc)連接多工器219。字組線WL(1_1)至WL(kr_km)、第二信號線S2(l_l)至S2(kr_km)、選擇線SEL1(1)至SEL1(kr)及SEL2(1)至SEL2(kr)連接第二信號線及字組線之驅動電路213。
其次，將說明每一電路。圖15中所描繪之電路及圖16中所描繪之電路可分別用做寫入電路211及讀取電路212。
多工器219輸入行解碼器214之輸出信號，做為控制信號，並將選自kc位元線之位元線連接至讀取電路 212。具體地，kc控制信號中一信號生效，且藉由生效之控制信號所控制之位元線連接線BL_S。多工器219亦將選自kc第一信號線S1之第一信號線連接至寫入電路211。具體地，kc控制信號中一信號生效，且藉由生效之控制信號所控制之第一信號線連接線S1_S。
若半導體裝置中kc為1，便不必要提供行解碼器214及多工器219。在此狀況下，寫入電路211可直接連接第一信號線S1，及讀取電路212可直接連接位元線BL。
行解碼器214使用從位址緩衝器215輸出之行位址，及從控制電路216輸出之控制信號等，做為輸入信號，並生效藉由位址指定之一輸出信號，及解除其他輸出信號。
第二信號線及字組線之驅動電路213使用從位址緩衝器215輸出之列位址，及從控制電路216輸出之控制信號等，做為輸入信號，並將預定電位施加於藉由位址指定之字組線與第二信號線；字組線及第二信號線連接與所指定字組線及第二信號線相同列中NAND記憶格；而其他字組線及其他第二信號線則連接其他列中NAND記憶格。
電位產生電路217依據從控制電路216輸出之控制信號，而輸出寫入電位Vwrite、讀取電位Vread、預充電電位Vpc等。有關寫入電位Vwrite，Vwi係於第一寫入中輸出，及寫入電位Vw_j(j為0至n-1之任一整數)係於第二寫入中依據寫入電位而輸出，其中寫入電位係依據寫入資料及第一讀取之結果而予補償。有關讀取電位Vread，電位Vr_j(j為0至(n-2)之任一整數)及電位Vri_j(j 為0至(m+1)之任一整數)係分別於資料讀取作業及第一讀取中輸出。該些電位係藉由控制電路之輸出信號指定。例如，電位產生電路217可包括數位-類比轉換器(DAC)，其使用具有從控制電路輸出之電壓位準的數位信號，做為輸入信號。
電位產生電路217可輸出複數寫入電位Vwrite及複數讀取電位Vread。例如，若提供複數寫入電路211並寫入不同電位，便可藉由複數寫入電位Vwrite而供應適當電位予寫入電路211。另一方面，例如若提供複數讀取電路212，及使用如圖19中所描繪用於執行與所迴授之比較結果複數次比較之方法，便可藉由複數讀取電位Vread而供應適當電位予讀取電路212。
位址緩衝器215使用輸入至半導體裝置之位址信號，或從控制信號電路輸出之控制信號，做為輸入信號，並依據控制信號而以預定時序輸出預定行位址或預定列位址。位址緩衝器215可包括位址暫存器。
資料緩衝器218使用輸入至半導體裝置之信號Din、來自讀取電路212之輸出信號、或從控制電路216輸出之控制信號，做為輸入信號，並輸出輸入至寫入電路211之信號、從半導體裝置輸出之信號Dout、或輸入至控制電路216之信號，做為輸出信號。資料緩衝器218包括資料暫存器，並依據控制信號而以預定時序將每一輸入信號儲存至資料暫存器。輸入至控制電路216之輸出信號為用於選擇寫入電位Vwrite或讀取電位Vread之信號，其為例 如將寫入記憶格之資料，或從記憶格讀出之資料。
控制電路216使用輸入至半導體裝置之信號，諸如WE、RE或CLK，或來自資料緩衝器218之輸出信號，做為輸入信號，並輸出各種控制信號至電位產生電路217、位址緩衝器215、資料緩衝器218、行解碼器214、第二信號線及字組線等之驅動電路213，做為輸出信號。控制信號為用於執行資料寫入作業或資料讀取作業之時序控制信號，或具有諸如將使用之電位之資料的控制信號。尤其，在第二寫入中，控制電路216從寫入電位之資料及補償電壓之資料，產生補償之寫入電位之資料，並輸出資料。控制電路216可包括ROM，用於從寫入電位之資料及補償電壓之資料，產生補償之寫入電位之資料。例如，若寫入電位之資料為4位元，補償電壓之資料為3位元，及補償之寫入電位之資料為6位元，控制電路216可包括8K位元ROM。另一方面，控制電路216可包括算術電路，用於從寫入電位之資料及補償電壓之資料，產生補償之寫入電位之資料。
請注意，儘管在本實施例中，讀取電位Vread係於電位產生電路217中產生，但讀取電位Vread可藉由其他結構產生。例如，可使用提供參考記憶格之方法。當藉由使用參考記憶格而提供具用於藉由選擇記憶格而產生Vin之相同組態之電路時，可產生Vread。Vread之值可藉由控制參考記憶格中節點A之電位而予控制。
因為電晶體202之關閉狀態電流低，依據本實施例之 半導體裝置可極長時間儲存資料。即，不需要DRAM等中必要之刷新作業，使得可抑制電力消耗。再者，依據本實施例之半導體裝置，實質上可用做非揮發性記憶體裝置。
由於以電晶體202之切換作業執行資料寫入等，不需高電壓，且不會發生元件惡化。此外，由於資料係依據電晶體之開啟/關閉而予寫入或擦除，可輕易地體現高速作業。此外，可藉由控制將輸入電晶體之電位，而直接覆寫資料。為此原因，不需要快閃記憶體等必要之擦除作業，使得可避免因擦除作業而降低作業速度。
藉由使用一種電晶體可高速讀出儲存之資料，該電晶體係使用非氧化物半導體之材料，而可以較使用氧化物半導體之電晶體更高速度操作。
此外，由於依據本實施例之半導體裝置為多值型，可提升每單位面積之儲存容量。因此，可達成尺寸減少及高度整合之半導體裝置。
如上述，獲得記憶格之變動資料，及將依據變動資料之寫入電位寫入記憶格，藉此可窄化資料寫入之後記憶格之狀態分佈。因而，可提升多值位準。依據本發明之一實施例的寫入作業，可直接控制具有浮動狀態之節點電位，使得可藉由具有第一寫入、第一讀取及第二寫入之三步驟寫入作業，而以高度準確性控制閾值電壓。因此，相較於具包含複數次資料寫入及資料讀取之習知寫入作業，可體現高速寫入。
(實施例3)
在本實施例中，將參照圖24A至24F說明每一包括依據任一上述實施例之半導體裝置的電子裝置範例。當未供應電力時，依據上述實施例之半導體裝置仍可儲存資料。再者，未發生因寫入或擦除之降格。此外，半導體裝置可以高速操作。為該些原因，藉由使用該半導體裝置，可提供具新穎結構之電子裝置。請注意，依據上述實施例之半導體裝置係整合及安裝於電路板等之上，並可置於電子裝置內部。
圖24A描繪包括依據上述實施例之半導體裝置的筆記型個人電腦。筆記型個人電腦包括主體301、外殼302、顯示部303、鍵盤304等。依據本發明之一實施例的半導體裝置應用於筆記型個人電腦，藉此當未供應電力時，該筆記型個人電腦仍可保持資料。再者，未發生因寫入或擦除之降格。此外，該筆記型個人電腦可高速操作。為該些原因，較佳的是將依據本發明之一實施例之半導體裝置應用於筆記型個人電腦。
圖24B描繪包括依據上述實施例之半導體裝置的個人數位助理(PDA)。主體311具顯示部313、外部介面315、操作按鈕314等。觸控筆312為用於操作PDA之配件。依據本發明之一實施例之半導體裝置應用於PDA，藉此當未供應電力時，該PDA仍可保持資料。再者，未發生因寫入或擦除之降格。此外，該PDA可高速操作。為 該些原因，較佳的是將依據本發明之一實施例之半導體裝置應用於PDA。
圖24C描繪電子書閱讀器320，做為包括依據上述實施例之半導體裝置的電子紙之範例。電子書閱讀器320包括兩外殼：外殼321與外殼323。外殼321與外殼323以絞鏈337結合，使得電子書閱讀器320可以絞鏈337做為軸而開啟及關閉。基於該等結構，電子書閱讀器320可如同紙本書般使用。依據本發明之一實施例之半導體裝置應用於電子紙，藉此當未供應電力時，該電子紙仍可保持資料。再者，未發生因寫入或擦除之降格。此外，該電子紙可高速操作。為該些原因，較佳的是將依據本發明之一實施例之半導體裝置應用於電子紙。
顯示部325併入外殼321，及顯示部327併入外殼323。顯示部325及顯示部327可顯示一影像或不同影像。當顯示部325及顯示部327顯示不同影像時，例如，在右側之顯示部(圖24C中顯示部325)可顯示正文，及左側之顯示部(圖24C中顯示部327)可顯示影像。
圖24C描繪一範例，其中外殼321經提供而具操作部等。例如，外殼321經提供而具電力開關331、操作鍵333、揚聲器335等。基於操作鍵333，頁面可以翻轉。請注意，鍵盤、指向裝置等亦可提供於外殼表面上，其上提供顯示部。此外，外部連接端子(例如耳機端子、USB端子、可連接諸如AC轉接器及USB纜線之各類纜線的端子等)、記錄媒體嵌入部等可提供於外殼之背面或側面。 此外，電子書閱讀器320可具有電子字典之功能。
電子書閱讀器320可無線發送及接收資料。經由無線通訊，可從電子書伺服器採購及下載所需書籍資料等。
請注意，電子紙可應用於只要可顯示資訊之各類領域之裝置中。例如，除了電子書閱讀器外，電子紙可用於海報、諸如火車之車廂廣告，諸如信用卡之各類卡的顯示等。
圖24D描繪包括依據上述實施例之半導體裝置的行動電話。該行動電話包括兩外殼：外殼340及外殼341。外殼341具顯示面板342、揚聲器343、麥克風344、指向裝置346、相機鏡頭347、外部連接端子348等。外殼340具太陽能電池349，用於充電行動電話、外部記憶體槽350等。此外，天線併入外殼341。依據本發明之一實施例之半導體裝置應用於行動電話，藉此當未供應電力時，該行動電話仍可保持資料。再者，未發生因寫入或擦除之降格。此外，該行動電話可高速操作。為該些原因，較佳的是將依據本發明之一實施例之半導體裝置應用於行動電話。
顯示面板342具有觸控面板功能。以影像顯示之複數操作鍵345於圖24D中以虛線描繪。請注意，行動電話包括升壓器電路，用於將從太陽能電池349輸出之電壓上升至每一電路所需電壓。再者，除了上述結構，行動電話可包括無接觸IC晶片、小型記錄裝置等。
顯示面板342之顯示方向依據應用而酌情改變。此 外，相機鏡頭347提供於與顯示面板342相同表面上，使得行動電話可用做視訊電話。揚聲器343及麥克風344可用於視訊電話、記錄及播放聲音等，以及語言通訊。再者，外殼340及341處於圖24D中所描繪之開發狀態，可藉由滑動而使得彼此重疊。因此，行動電話之尺寸可降低，此使得行動電話適於攜帶。
外部連接端子348可連接AC轉接器及諸如USB纜線之各類纜線，使得行動電話可充電或可執行資料通訊。再者，藉由將記錄媒體嵌入外部記憶體槽350，行動電話可儲存及移動大量資料。此外，除了上述功能外，行動電話可具有紅外線通訊功能、電視接收功能等。
圖24E描繪包括依據上述實施例之半導體裝置的數位相機。該數位相機包括主體361、顯示部(A)367、目鏡部363、操作開關364、顯示部(B)365、電池366等。依據本發明之一實施例之半導體裝置應用於數位相機，藉此當未供應電力時，該數位相機仍可保持資料。再者，未發生因寫入或擦除之降格。此外，該數位相機可高速操作。為該些原因，較佳的是將依據本發明之一實施例之半導體裝置應用於數位相機。
圖24F描繪包括依據上述實施例之半導體裝置的電視機。在電視機370中，顯示部373併入外殼371。顯示部373上可顯示影像。此處，外殼371係藉由支架375支撐。
電視機370可以外殼371之操作開關或個別遙控器 380操作。基於遙控器380之操作鍵379，可控制頻道及音量，及可控制顯示於顯示部373上之影像。再者，遙控器380可具顯示部377，用於顯示遙控器380輸出之資料。依據本發明之一實施例之半導體裝置應用於電視機，藉此當未供應電力時，該電視機仍可保持資料。再者，未發生因寫入或擦除之降格。此外，該電視機可高速操作。為該些原因，較佳的是將依據本發明之一實施例之半導體裝置應用於電視機。
請注意，電視機370較佳地具接收器、數據機等。一般電視廣播可以接收器接收。再者，當電視機經由數據機有線或無線連接至通訊網路時，可執行單向(從發送端至接收端)或雙向(發送端與接收端之間，或接收端之間)資訊通訊。
本實施例中所說明之結構及方法可酌情與其他實施例中所說明之任一結構及方法相組合。
本申請案係依據2009年11月27日向日本專利處提出申請之序號2009-270667日本專利申請案，其整個內容係以提及方式併入本文。

Claims (9)

  1. 一種半導體裝置，包含：第一電晶體，包含第一源極電極、第一汲極電極及第一閘極電極，該第一閘極電極位於包括半導體材料的基板上；及在該基板上的第二電晶體，該第二電晶體包含第二源極電極、第二汲極電極、第二閘極電極及第三閘極電極，其中該第一電晶體包含矽，其中該第二電晶體包括電性連接至該第二源極電極及該第二汲極電極的氧化物半導體層，其中該氧化物半導體層位於該第二閘極電極上，閘極絕緣層在該氧化物半導體層與該第二閘極電極之間，其中該第一電晶體及該第二電晶體具有不同極性，及其中該第一閘極電極與該第二源極電極和該第二汲極電極之一彼此電性連接。
  2. 一種半導體裝置，包含：第一電晶體，包含第一源極電極、第一汲極電極及第一閘極電極，該第一閘極電極位於包括半導體材料的基板上；及在該基板上的第二電晶體，該第二電晶體包含第二源極電極、第二汲極電極、第二閘極電極及第三閘極電極，其中該第一電晶體包含矽，其中該第二電晶體包括電性連接至該第二源極電極及該第二汲極電極的氧化物半導體層，其中該氧化物半導體層位於該第二閘極電極上，閘極絕緣層在該氧化物半導體層與該第二閘極電極之間，其中該第一電晶體及該第二電晶體具有相同極性，及其中該第一閘極電極與該第二源極電極和該第二汲極電極之一彼此電性連接。
  3. 如申請專利範圍第1或2項之半導體裝置，進一步包含：電性連接至該第二閘極電極的第一線；及電性連接至該第三閘極電極的第二線。
  4. 如申請專利範圍第3項之半導體裝置，其中該第二線被供應負電位。
  5. 如申請專利範圍第1或2項之半導體裝置，進一步包含：電性連接至該第一閘極電極及該第二源極電極和該第二汲極電極之一的電容器。
  6. 如申請專利範圍第1或2項之半導體裝置，其中該氧化物半導體層包含銦、鎵及鋅。
  7. 如申請專利範圍第1或2項之半導體裝置，其中該氧化物半導體層包括包含銦、鎵、鋅及氧的晶體。
  8. 如申請專利範圍第1或2項之半導體裝置，其中該氧化物半導體層包含In2Ga2ZnO7晶體。
  9. 如申請專利範圍第1或2項之半導體裝置，其中該氧化物半導體層中氫之濃度為5×1019原子/cm3或更低。
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Families Citing this family (231)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8059109B2 (en) * 2005-05-20 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic apparatus
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
KR20220153647A (ko) * 2009-10-29 2022-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101893332B1 (ko) * 2009-11-13 2018-08-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
KR101911382B1 (ko) * 2009-11-27 2018-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101813460B1 (ko) * 2009-12-18 2017-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP3550604A1 (en) 2009-12-25 2019-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102804360B (zh) 2009-12-25 2014-12-17 株式会社半导体能源研究所 半导体装置
EP2519969A4 (en) 2009-12-28 2016-07-06 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
WO2011080998A1 (en) * 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
KR101862823B1 (ko) 2010-02-05 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
CN102725842B (zh) 2010-02-05 2014-12-03 株式会社半导体能源研究所 半导体器件
WO2011096264A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
CN106847816A (zh) 2010-02-05 2017-06-13 株式会社半导体能源研究所 半导体装置
KR101817054B1 (ko) * 2010-02-12 2018-01-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 포함한 표시 장치
KR102341927B1 (ko) 2010-03-05 2021-12-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US8664658B2 (en) 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012008304A1 (en) 2010-07-16 2012-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5735872B2 (ja) 2010-07-27 2015-06-17 株式会社半導体エネルギー研究所 半導体装置
US10217667B2 (en) * 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI605549B (zh) 2010-08-06 2017-11-11 半導體能源研究所股份有限公司 半導體裝置
JP5743790B2 (ja) * 2010-08-06 2015-07-01 株式会社半導体エネルギー研究所 半導体装置
US8582348B2 (en) 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
US8339837B2 (en) 2010-08-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
WO2012029637A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8520426B2 (en) 2010-09-08 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
JP2012079399A (ja) * 2010-09-10 2012-04-19 Semiconductor Energy Lab Co Ltd 半導体装置
TWI543166B (zh) 2010-09-13 2016-07-21 半導體能源研究所股份有限公司 半導體裝置
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US8686415B2 (en) 2010-12-17 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8735892B2 (en) 2010-12-28 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device using oxide semiconductor
TWI619230B (zh) 2011-01-14 2018-03-21 半導體能源研究所股份有限公司 半導體記憶裝置
TWI525619B (zh) * 2011-01-27 2016-03-11 半導體能源研究所股份有限公司 記憶體電路
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
US8787083B2 (en) * 2011-02-10 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Memory circuit
US8659957B2 (en) * 2011-03-07 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
US8848464B2 (en) 2011-04-29 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6012263B2 (ja) 2011-06-09 2016-10-25 株式会社半導体エネルギー研究所 半導体記憶装置
CN103597545B (zh) 2011-06-09 2016-10-19 株式会社半导体能源研究所 高速缓冲存储器及其驱动方法
US8958263B2 (en) * 2011-06-10 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9166055B2 (en) * 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
US8969867B2 (en) * 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US9208849B2 (en) 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
CN104205228B (zh) * 2012-04-12 2016-09-07 夏普株式会社 半导体存储装置
US9048323B2 (en) 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6005391B2 (ja) * 2012-05-01 2016-10-12 株式会社半導体エネルギー研究所 半導体装置
US8929128B2 (en) 2012-05-17 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Storage device and writing method of the same
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JPWO2013179593A1 (ja) * 2012-05-29 2016-01-18 株式会社ソシオネクスト 半導体記憶装置および半導体記憶装置を搭載した半導体装置
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
JP5960000B2 (ja) * 2012-09-05 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
WO2014084152A1 (en) * 2012-11-30 2014-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US9437273B2 (en) 2012-12-26 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9786350B2 (en) * 2013-03-18 2017-10-10 Semiconductor Energy Laboratory Co., Ltd. Memory device
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
WO2015053009A1 (ja) * 2013-10-11 2015-04-16 シャープ株式会社 半導体装置
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
KR102267237B1 (ko) * 2014-03-07 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP6538426B2 (ja) 2014-05-30 2019-07-03 株式会社半導体エネルギー研究所 半導体装置及び電子機器
KR102344782B1 (ko) * 2014-06-13 2021-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 입력 장치 및 입출력 장치
KR20160034200A (ko) * 2014-09-19 2016-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9281305B1 (en) * 2014-12-05 2016-03-08 National Applied Research Laboratories Transistor device structure
JP6667267B2 (ja) * 2014-12-08 2020-03-18 株式会社半導体エネルギー研究所 半導体装置
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
WO2016092416A1 (en) 2014-12-11 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and electronic device
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
JP6901831B2 (ja) 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
WO2017068478A1 (en) * 2015-10-22 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device including the semiconductor device
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
TW202236685A (zh) * 2015-10-30 2022-09-16 日商半導體能源研究所股份有限公司 電容器、半導體裝置、模組以及電子裝置的製造方法
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
JP6807725B2 (ja) * 2015-12-22 2021-01-06 株式会社半導体エネルギー研究所 半導体装置、表示パネル、及び電子機器
JP6822853B2 (ja) * 2016-01-21 2021-01-27 株式会社半導体エネルギー研究所 記憶装置及び記憶装置の駆動方法
US10490142B2 (en) 2016-01-29 2019-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
JP6115882B1 (ja) * 2016-03-04 2017-04-19 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
TWI686929B (zh) 2016-05-20 2020-03-01 聯華電子股份有限公司 半導體元件
US10490116B2 (en) 2016-07-06 2019-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and display system
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
JP2018046059A (ja) 2016-09-12 2018-03-22 東芝メモリ株式会社 半導体装置
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
JP6963463B2 (ja) * 2016-11-10 2021-11-10 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
WO2018092003A1 (en) 2016-11-17 2018-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR20200009023A (ko) * 2017-05-19 2020-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 또는 기억 장치
US20220246192A1 (en) * 2018-12-10 2022-08-04 Etron Technology, Inc. Dynamic memory with sustainable storage architecture and clean up circuit
US11798613B2 (en) 2018-12-10 2023-10-24 Etron Technology, Inc. Dynamic memory with long retention time
US20210295893A1 (en) * 2018-12-10 2021-09-23 Etron Technology, Inc. Sustainable dram having principle power supply voltage unified with logic circuit
US11302383B2 (en) * 2018-12-10 2022-04-12 Etron Technology, Inc. Dynamic memory with sustainable storage architecture
US10985162B2 (en) 2018-12-14 2021-04-20 John Bennett System for accurate multiple level gain cells
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW461096B (en) * 1999-05-13 2001-10-21 Hitachi Ltd Semiconductor memory
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2008053288A (ja) * 2006-08-22 2008-03-06 Sony Corp 半導体集積回路及びその製造方法
US20090045397A1 (en) * 2005-09-06 2009-02-19 Canon Kabushiki Kaisha Field effect transistor using amorphous oxide film as channel layer, manufacturing method of field effect transistor using amorphous oxide film as channel layer, and manufacturing method of amorphous oxide film
US20090072232A1 (en) * 2006-03-17 2009-03-19 Canon Kabushiki Kaisha Thin-Film Transistor and Display Device using Oxide Semiconductor
US20090283763A1 (en) * 2008-05-15 2009-11-19 Samsung Electronics Co., Ltd. Transistors, semiconductor devices and methods of manufacturing the same
JP2009277702A (ja) * 2008-05-12 2009-11-26 Canon Inc 半導体素子の閾値電圧の制御方法

Family Cites Families (138)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3171836D1 (en) * 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6354763A (ja) * 1986-08-25 1988-03-09 Mitsubishi Electric Corp 半導体装置
JPS63268184A (ja) * 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
JPH07109874B2 (ja) * 1988-07-08 1995-11-22 株式会社東芝 半導体装置及びその製造方法
JPH0770624B2 (ja) * 1990-06-22 1995-07-31 株式会社東芝 半導体集積回路
JP3124303B2 (ja) * 1991-02-16 2001-01-15 セイコーインスツルメンツ株式会社 半導体装置とその製造方法
US5347154A (en) * 1990-11-15 1994-09-13 Seiko Instruments Inc. Light valve device using semiconductive composite substrate
JP2775040B2 (ja) * 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05167073A (ja) * 1991-12-17 1993-07-02 Hitachi Ltd 半導体集積回路装置及びその製造方法
JPH0799251A (ja) * 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
DE69635107D1 (de) * 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
JP3936830B2 (ja) * 1999-05-13 2007-06-27 株式会社日立製作所 半導体装置
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6373767B1 (en) * 1999-10-12 2002-04-16 Robert Patti Memory that stores multiple bits per storage cell
WO2001073846A1 (en) * 2000-03-29 2001-10-04 Hitachi, Ltd. Semiconductor device
JP2001351386A (ja) * 2000-06-07 2001-12-21 Sony Corp 半導体記憶装置およびその動作方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3749101B2 (ja) * 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
JP4005304B2 (ja) * 2000-11-02 2007-11-07 Ｔｄｋ株式会社 画像表示装置
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
EP1488454B1 (en) * 2001-02-16 2013-01-16 Ignis Innovation Inc. Pixel driver circuit for an organic light emitting diode
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP2003110110A (ja) * 2001-09-28 2003-04-11 Ricoh Co Ltd 半導体装置及びその製造方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4872196B2 (ja) * 2004-08-25 2012-02-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
RU2369940C2 (ru) * 2004-11-10 2009-10-10 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585071A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
AU2005302963B2 (en) * 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) * 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI481024B (zh) * 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US7196928B2 (en) * 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) * 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) * 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP4839904B2 (ja) * 2006-03-16 2011-12-21 セイコーエプソン株式会社 半導体装置、集積回路、及び電子機器
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2009528670A (ja) * 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法
JP5028033B2 (ja) * 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
US7663165B2 (en) * 2006-08-31 2010-02-16 Aptina Imaging Corporation Transparent-channel thin-film transistor-based pixels for high-performance image sensors
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
WO2008117739A1 (ja) * 2007-03-23 2008-10-02 Idemitsu Kosan Co., Ltd. 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009016368A (ja) * 2007-06-29 2009-01-22 Ricoh Co Ltd メモリーデバイス
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR20090002841A (ko) * 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
JP5435907B2 (ja) * 2007-08-17 2014-03-05 株式会社半導体エネルギー研究所 表示装置の作製方法
WO2009034953A1 (ja) * 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ
US8232598B2 (en) * 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US8044464B2 (en) * 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5291928B2 (ja) * 2007-12-26 2013-09-18 株式会社日立製作所 酸化物半導体装置およびその製造方法
JP2009206508A (ja) * 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
KR101490112B1 (ko) * 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
JP5325446B2 (ja) * 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
JP5202094B2 (ja) * 2008-05-12 2013-06-05 キヤノン株式会社 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2010262859A (ja) * 2009-05-08 2010-11-18 Dx Antenna Co Ltd 広角検知センサを備える電子機器
KR101893332B1 (ko) 2009-11-13 2018-08-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
KR101911382B1 (ko) * 2009-11-27 2018-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8941113B2 (en) * 2012-03-30 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and manufacturing method of semiconductor element
KR102107591B1 (ko) * 2012-07-18 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 소자 및 프로그래머블 로직 디바이스

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW461096B (en) * 1999-05-13 2001-10-21 Hitachi Ltd Semiconductor memory
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
US20090045397A1 (en) * 2005-09-06 2009-02-19 Canon Kabushiki Kaisha Field effect transistor using amorphous oxide film as channel layer, manufacturing method of field effect transistor using amorphous oxide film as channel layer, and manufacturing method of amorphous oxide film
US20090072232A1 (en) * 2006-03-17 2009-03-19 Canon Kabushiki Kaisha Thin-Film Transistor and Display Device using Oxide Semiconductor
JP2008053288A (ja) * 2006-08-22 2008-03-06 Sony Corp 半導体集積回路及びその製造方法
JP2009277702A (ja) * 2008-05-12 2009-11-26 Canon Inc 半導体素子の閾値電圧の制御方法
US20090283763A1 (en) * 2008-05-15 2009-11-19 Samsung Electronics Co., Ltd. Transistors, semiconductor devices and methods of manufacturing the same

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