TWI521649B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係相關於使用半導體元件之半導體裝置及其製造方法。
使用半導體元件之記憶體裝置大致分類成：揮發性記憶體裝置，其在停止供電時喪失其所儲存的資料；非揮發性記憶體裝置，其甚至在停止供電時仍可保留其所儲存的資料。
作為揮發性記憶體裝置的典型例子，給予動態隨機存取記憶體(DRAM)。在DRAM中，選擇包括在記憶體元件中的電晶體及電荷累積在電容器中，使得資料被儲存。
由於上述原理，當讀出DRAM中的資料時喪失電容器中的電荷；如此，每當讀取資料時都必須執行寫入操作。此外，甚至當未選擇電晶體時，在記憶體元件所包括的電晶體中仍具有漏電流以及電荷流入或流出電容器。因此，必須以預定循環再次執行寫入操作(更新操作)，其難以充分降低電力消耗。另外，因為當未供應電力時喪失所儲存的資料，所以必須使用磁性材料或光學材料之另一記憶體裝置長時間保留所儲存的資料。
揮發性記憶體裝置的另一例子，給定靜態隨機存取記憶體(SRAM)。在SRAM中，使用諸如正反器等電路來保留所儲存的資料，如此不需要更新操作。鑑於此點，SRAM比DRAM更有利。然而，是有問題的，因為使用諸如正反器等電路而使每儲存電容的成本變高。另外，鑑於當停止電力時所儲存的資料喪失此點，SRAM也未優於DRAM。
作為非揮發性記憶體裝置的典型例子，給定快閃記憶體。快閃記憶體包括浮動閘極在電晶體中的閘極電極和通道形成區之間。快閃記憶體藉由使電荷在浮動狀態中來儲存資料，使得資料保留週期極長(半永久)，如此具有不需要揮發性記憶體裝置所需之更新操作的有利點(例如，見專利文件1)。
然而，在快閃記憶體中，具有在執行寫入操作許多次之後記憶體元件不運作的問題，因為由於當執行寫入操作時所出現之隧道電流而使包括在記憶體元件中的閘極絕緣層退化。為了避免此問題的不利影響，例如，利用使用於記憶體元件的寫入操作數目相等之方法。然而，需要複雜的周邊電路來實現此方法。甚至當利用此種方法時，使用期的基本問題仍未解決。也就是說，快閃記憶體不適用於高頻率重寫資料之應用。
另外，需要高電壓來注射電荷到浮動閘極，或者去除浮動閘極中的電荷。而且，注射或去除電荷需要相當長時間，及無法容易增加寫入和拭除的速度。
[參考] [參考文件]
[參考文件1]日本已出版專利申請案號S57-105889
鑑於上述問題，本發明的一實施例的一目的係用以設置半導體裝置，其具有甚至當未供應電力時仍保留所儲存的資料，並且未限制寫入次數之新結構。本發明的一實施例之另一目的係用以設置半導體，其具有容易使儲存在半導體裝置中的資料多值之結構。
本發明的實施例為具有使用氧化物半導體的電晶體和使用除了氧化物半導體之外的材料之電晶體的堆疊之半導體裝置。例如，半導體裝置可利用下面結構。
本發明的實施例為半導體裝置，其包括：源極線；位元線；第一信號線；複數個第二信號線；複數個字元線；複數個記憶體單元，其串聯連接在源極線和位元線之間；第二信號線和字元線用的驅動器電路，其被輸入位址信號，及驅動複數個第二信號線和複數個字元線，以便選擇由來自複數個記憶體單元的位址信號所指定之記憶體單元；第一信號線用的驅動器電路，用以選擇和輸出複數個寫入操作的任一個到第一信號線；讀取電路，其被輸入位元線的電位和複數個參考電位，及藉由比較位元線的電位和複數個參考電位來讀取資料；以及電位產生電路，其產生和供應複數個寫入電位和複數個參考電位到第一信號線用的驅動器電路和讀取電路。另外，複數個記憶體單元的其中之一包括：第一電晶體，其包括第一閘極電極、第一源極電極、及第一汲極電極；第二電晶體，其包括第二閘極電極、第二源極電極、及第二汲極電極；以及第三電晶體，其包括第三閘極電極、第三源極電極、及第三汲極電極。第一電晶體係設置在含半導體材料的基板上。第二電晶體被形成，以包括氧化物半導體層。第一閘極電極及第二源極電極和第二汲極電極的其中之一彼此電連接。源極線、第一源極電極、及第三源極電極彼此電連接。位元線、第一汲極電極、和第三汲極電極彼此電連接。第一信號線及第二源極電極和第二汲極電極的其中另一個彼此電連接。複數個第二信號線的其中之一和第二閘極電極彼此電連接。複數個字元線的其中之一和第三閘極電極彼此電連接。
需注意的是，電連接到第一閘極電極及第二源極電極和第二汲極電極的其中之一的電容器包括在上述結構中較佳。
本發明的另一實施例為半導體裝置，其包括：源極線；位元線；第一信號線；複數個第二信號線；複數個字元線；複數個記憶體單元，其串聯連接在原極線和位元線之間；第二線和字元線用的驅動器電路，其被輸入位址信號和複數個參考電位，以使選擇由來自複數個記憶體單元的位址信號所指定之記憶體單元，及選擇和輸出複數個參考電位的任一個到一選定字元線；第一信號線用的驅動器電路，其選擇和輸出複數個寫入電位的任一個到第一信號線；讀取電路，其連接到位元線，及藉由讀取所指定的記憶體單元之電容來讀取資料；以及電位產生電路，其產生和供應複數個寫入電位和複數個參考電位到第一信號線用的驅動器電路和讀取電路。另外，複數個記憶體單元的其中之一包括：第一電晶體，其具有第一閘極電極、第一源極電極、及第一汲極電極；第二電晶體，其具有第二閘極電極、第二源極電極、及第二汲極電極；以及電容器。第一電晶體係設置在含半導體材料的基板上。第二電晶體被形成包括氧化物半導體層。第一閘極電極、第二源極電極和第二汲極電極的其中之一、及電容器之電極的其中之一彼此電連接。源極線和第一源極電極彼此電連接。位元線和第一汲極電極彼此電連接。第一信號線及第二源極電極和第二汲極電極的其中另一個彼此電連接。複數個第二信號線的其中之一和第二閘極電極彼此電連接。複數個字元線的其中之一和電容器之電極的其中另一個彼此電連接。
上述半導體裝置最好包括：第一選擇線；第二選擇線；第四電晶體，其經由其閘極電極電連接到第一選擇線；以及第五電晶體，其經由其閘極電極電連接到第二選擇線。另外，位元線經由第四電晶體電連接到第一汲極電極和第三汲極電極，及源極線經由第五電晶體電連接到第一源極電極和第三源極電極較佳。
此外，電位產生電路被供應有在升壓電路中升壓的電位較佳。
在上述結構中，第一電晶體包括：通道形成區，其設置在含半導體材料的基板上；雜質區，其設置有被夾置在其間的通道形成區；第一閘極絕緣層，其在通道形成區上；第一閘極電極，其在第一閘極絕緣層上；以及第一源極電極和第一汲極電極，其電連接到雜質區。
另外，在上述結構中，第二電晶體包括：第二閘極電極，其在含半導體材料之基板上；第二閘極絕緣層，其在第二閘極電極上；氧化物半導體層，其在第二閘極絕緣層上；以及第二源極電極和第二汲極電極，其電連接到氧化物半導體層。
在上述結構中，單晶半導體基板或SOI基板被使用作為含半導體材料之基板較佳。半導體材料為矽尤其佳。
另外，在上述結構中，氧化物半導體層含有In-Ga-Zn-O基的氧化物半導體材料較佳。氧化物半導體層含有In2Ga2ZnO7的晶體尤其佳。氧化物半導體層的氫濃度低於或等於5×1019 atoms/cm3較佳。此外，第二電晶體的關閉狀態電流低於或等於1×10-13 A較佳。
此外，在上述結構中，第二電晶體可設置在與第一電晶體重疊的區域中。
需注意的是，在此說明書中，”在...之上”及”在...之下”在組件之間的實體關係之說明中分別不一定意謂”直接在上方”和”直接在下方”。例如，”閘極絕緣層上之第一閘極電極”可意指另一組件插入在閘極絕緣層和第一閘極電極之間的情況。此外，”在...之上”及”在...之下”一詞僅為了方便說明而使用，除非特別指定否則可互換。
在此說明書中，”電極”或”配線”一詞並不限制組件的功能。例如，”電極”可被使用作為”配線”的部分，及”配線”可被使用作為”電極”的部分。此外，例如，”電極”或”配線”一詞亦可意謂複數個”電極”和”配線”的組合。
另外，例如，當利用具有不同極性的電晶體或在電路操作中改變電流流動方向時，可轉換”源極”及”汲極”的功能。因此，此說明書中可轉換”源極”及”汲極”一詞。
需注意的是，在此說明書中，”電連接”的表示包括經由”具有任何電功能的物體”電連接之情況。此處，只要物體能夠傳送和接收物體連接的組件之間的電信號，並未特別限制”具有任何電功能的物件”。
例如，在”具有任何電功能的物件”中，不但包括諸如電晶體、電阻器、感應器、電容器、及具有幾種功能的其他元件等交換元件，而且還包括電極和配線。
通常，”SOI基板”一詞意指具有矽半導體層在絕緣表面上之基板。在此說明書中，”SOI基板”一詞亦意指具有使用除了矽以外的材料之半導體層在絕緣表面上之基板。即、包括在”SOI基板”中之半導體層並不侷限於矽半導體層。同時，”SOI基板”中的基板並不侷限於諸如矽晶圓等半導體基板，及可以是諸如玻璃基板、石英基板、藍寶石基板、和金屬基板等非半導體基板。即、”SOI基板”亦包括具有絕緣表面的導電基板以及使用半導體材料形成一層在其上之絕緣基板。此外，在此說明書中，”半導體基板”意指只有半導體材料的基板，及亦為半導體材料的材料之一般基板。換言之，在此說明書中，”SOI基板”亦包括在”半導體基板”的廣義類別中。
而且，在此說明書中，只要其為除了氧化物半導體以外的材料，除了氧化物半導體以外的材料可以是任何材料。例如，可給定矽、鍺、矽鍺、碳化矽、神化鎵等。此外，可使用有機半導體材料等。需注意的是，在並不特別說明包括在半導體裝置中的材料等之例子中，可使用氧化物半導體材料或除了氧化物半導體以外的材料。
本發明的實施例設置半導體裝置，其中使用除了氧化物半導體以外的材料之電晶體置放在下部，而使用氧化物半導體的電晶體置放在上部。
使用氧化物半導體的電晶體具有極小的關閉狀態電流；因此，藉由使用電晶體，所儲存的資料可保留一段相當長的時間。也就是說，更新操作可變得不需要，或可大幅降低更新操作的頻率，使得能夠充分降低電力消耗。另外，甚至在未供應電力的例子中，所儲存的資料可保留一段長時間。
此外，寫入資料到半導體裝置內不需要高電壓，及沒有元件退化的問題。例如，因為不需要像習知非揮發性記憶體所需一般執行注射電荷到浮動閘極以及從浮動閘極析取電子，所以閘極絕緣層的退化不會發生。也就是說，不像習知非揮發性記憶體的問題一般，根據本發明的半導體裝置在寫入次數上沒有限制，及其可靠性大幅提高。另外，藉由切換電晶體的開啟和關閉狀態來寫入資料，藉以可容易實現高速操作。此外，具有不需要快閃記憶體等所需之拭除資料的操作之有利點。
而且，可以比使用氧化物半導體之電晶體快很多的速度來操作使用除了氧化物半導體以外的材料之電晶體，如此可實現高速讀取所儲存的資料。
而且，藉由設置有升壓電路可容易使儲存在本發明的半導體裝置中之資料多值，使得可增加儲存容量。
因此，藉由設置有使用除了氧化物半導體以外使用除了氧化物半導體以外的材料之電晶體和使用氧化物半導體材料的電晶體之組合，可實現具有史無前例的特徵之半導體裝置。
下面，將參考附圖說明本發明的實施例之例子。需注意的是，本發明並不侷限於下面說明，及精於本技藝之人士應明白，在不違背本發明的精神和範圍之下，可以各種方式修改模式和細節。因此，本發明不應被闡釋作侷限於下面實施例的說明。
需注意的是，為了便於瞭解，圖式等所圖解的各組件之位置、尺寸、範圍等在某些例子中並非真實的。因此，本發明並不侷限於圖式等所揭示的位置、尺寸、範圍等。
需注意的是，在此說明書中，使用諸如”第一”、”第二”、及”第三”等序數，以避免組件之間的混淆，但此語詞並不在數字上限制組件。
[實施例1]
在此實施例中，根據所揭示的發明之一實施例的半導體裝置之結構和製造方法係參考圖1、圖2A及2B、圖3A至3H、圖4A至4G、圖5A至5D、圖6、圖7A及7B、圖8A及8B、圖9、圖10、圖11、圖12、圖13A及13B、圖14A及14B、和圖15A及15B來說明。
<半導體裝置的電路結構>
圖1為半導體裝置的電路結構之例子。半導體裝置包括使用除了氧化物半導體以外的材料之電晶體160，以及使用氧化物半導體之電晶體162。需注意的是，記號”OS”添加到圖1的電晶體162，以表示電晶體162使用氧化物半導體(OS)。此亦應用到其他實施例的其他電路圖。
此處，電晶體160的閘極電極電連接到電晶體162之源極電極和汲極電極的其中之一。第一配線(被表示作”第一線”，又稱作源極線SL)和第二配線(被表示作”第二線”，又稱作字元線BL)分別電連接到電晶體160的源極電極和電晶體160的汲極電極。另外，第三配線(被表示作”第三線”，又稱作第一信號線S1)和第四配線(被表示作”第四線”，又稱作第二信號線S2)分別電連接到電晶體162之源極電極和汲極電極的其中另一個及電晶體162的閘極電極。
可以比使用氧化物半導體之電晶體快很多的速度來操作使用除了氧化物半導體以外的材料之電晶體160，如此可實現高速讀取所儲存的資料等。此外，在使用氧化物半導體之電晶體162中的關閉狀態電流極小。因此，當電晶體162被關掉時，電晶體160的閘極電極之電位可保留一段極長時間。另外，在使用氧化物半導體之電晶體162中，不可能產生短通道效應，如此是有利的。
閘極電極的電位可保留一段極長時間之有利點使資料的寫入、保留、和讀取能夠如下述一般來執行。
首先說明資料的寫入和保留。首先，第四配線的電位被設定成使電晶體162在開啟狀態之電位，藉以使電晶體162在開啟狀態。因此，第三配線的電位被施加到電晶體160的閘極電極(資料的寫入)。之後，第四配線的電位被設定成使電晶體162在關閉狀態的電位，藉以使電晶體162在關閉狀態；因此，電晶體160的閘極電極之電位被保留(資料的保留)。
因為電晶體162的關閉狀態電流極小，所以電晶體160的閘極電極之電位被保留一段長時間。例如，當電晶體160的閘極電極之電位為使電晶體160在開啟狀態之電位時，電晶體160的開啟狀態被保持一段長時間。當電晶體160的閘極電極之電位為使電晶體160在關閉狀態之電位時，電晶體160的關閉狀態被保持一段長時間。
接著，說明資料的讀取。當如上述保留電晶體160的開啟狀態或關閉狀態，並且給定電位(低電位)被施加到第一配線時，第二配線的電位之值視電晶體160的狀態是在開啟狀態或關閉狀態而改變。例如，當電晶體160是在開啟狀態時，第二配線的電位係受到第一配線的電位影響而降低。另一方面，當電晶體160是在關閉狀態時，第二配線的電位未改變。
以此方式，藉由比較第二配線的電位與保留資料的狀態之給定電位，可讀取資料。
然後，說明資料的重寫。以類似於上述之資料的寫入和保留之方式的方式來執行資料的重寫。也就是說，第四配線的電位被設定成使電晶體162在開啟狀態的電位，藉以使電晶體162在開啟狀態。因此，第三配線的電位(有關新資料的電位)被施加到電晶體160的閘極電極。之後，第四配線的電位被設定成使電晶體162在關閉狀態的電位，藉以使電晶體162在關閉狀態；因此，新資料被保留。
如上述，在根據所揭示的發明之一實施例的半導體裝置中，可藉由再次執行資料的寫入來直接重寫資料。如此不需要快閃記憶體等所需要的拭除操作；因此，可抑制由於拭除操作所導致的操作速度降低。換言之，實現半導體裝置的高速操作。
需注意的是，在上述說明中，使用電子作為載子之n型電晶體(n通道電晶體)被使用；然而，無須說，使用電洞作為載子之p通道電晶體可被使用來取代n通道電晶體。
同樣無須說，可將電容器添加到電晶體160的閘極電極，使得電晶體160的閘極電極之電位容易被保留。
<半導體裝置的平面結構和橫剖面結構>
圖2A及2B圖解上述半導體裝置的結構之例子。圖2A及2B分別為半導體裝置的橫剖面圖及其平面圖。此處，圖2A對應於沿著圖2B的線A1-A2及線B1-B2所取之橫剖面。圖2A及2B所示之半導體裝置包括使用除了氧化物半導體以外的材料之電晶體160在下部；以及使用氧化物半導體之電晶體162在上部。需注意的是，雖然說明n通道電晶體作為電晶體160及162，但是亦可利用p通道電晶體。尤其是，可使用p通道電晶體作為電晶體160。
電晶體160包括：通道形成區116，其被設置給含半導體材料之基板100；通道形成區116夾置在其間之雜質區114，及通道形成區116夾置在其間之高濃度雜質區120(又統稱作雜質區)；閘極絕緣層108，其設置在通道形成區116上；閘極電極110，其設置在閘極絕緣層108上；以及源極或汲極電極130a和源極或汲極電極130b，其電連接到雜質區114。
此處，側壁絕緣層118被設置給閘極電極110的側表面。另外，在以橫剖面來看時的未與側壁絕緣層118重疊之基板100的區域中，設置高濃度雜質區120。金屬化合物區124係在高濃度雜質區120上。在基板100上，元件隔離絕緣層106被設置，以圍繞電晶體160，及中間層絕緣層126和中間層絕緣層128被設置，以覆蓋電晶體160。經由形成在中間層絕緣層126及128中的開口，源極或汲極電極130a和源極或汲極電極130b電連接到金屬化合物區124。換言之，源極或汲極電極130a和源極或汲極電極130b透過金屬化合物區124電連接到高濃度雜質區120和雜質區114。另外，閘極電極110電連接到以類似於源極或汲極電極130a和源極或汲極電極130b的方式所設置之電極130c。
電晶體162包括：閘極電極136d，其設置在中間層絕緣層128上；閘極絕緣層138，其設置在閘極電極136d上；氧化物半導體層140，其設置在閘極絕緣層138上；以及源極或汲極電極142a和源極或汲極電極142b，其設置在氧化物半導體層140上並且電連接至此。
此處，閘極電極136d被設置，以嵌入於形成在中間層絕緣層128上之絕緣層132中。而且，類似於閘極電極136d，電極136a、電極136b、及電極136c被形成分別與源極或汲極電極130a、源極或汲極電極130b、及電極130c接觸。
在電晶體162上，保護絕緣層144被設置與氧化物半導體層140的部分接觸。中間層絕緣層146被設置在保護絕緣層144上。此處，在保護絕緣層144和中間層絕緣層146中，到達源極或汲極電極142a和源極或汲極電極142b之開口被形成。在開口中，電極150d和電極150e被形成分別與源極或汲極電極142a和源極或汲極電極142b接觸。類似於電極150d及150e，在設置於閘極絕緣層138、保護絕緣層144、及中間層絕緣層146之開口中，電極150a、電極150b、及電極150c被形成分別與電極136a、電極136b、及電極136c接觸。
此處，氧化物絕緣層140為藉由去除諸如氫等雜質來高度淨化之氧化物半導體層較佳。尤其是，氧化物半導體層140中的氫濃度低於或等於5×1019 atoms/cm3，低於或等於5×1018 atoms/cm3較佳，低於或等於5×1017atoms/cm3更好。在藉由充分降低氫濃度來高度淨化之氧化物半導體層140中，當與一般矽晶圓中的載子濃度比較時載子濃度夠低(添加微量諸如磷或硼等雜質元素之矽晶圓)。換言之，氧化物半導體層140中之載子濃度低於或等於1×1012/cm3，低於或等於1×1011/cm3較佳。以此方式，藉由使用以充分降低氫濃度來高度淨化且使其為i型(本質)氧化物半導體或大體上i型氧化物半導體之氧化物半導體，可獲得具有極令人滿意的關閉狀態電流特性之電晶體162。例如，當汲極電壓V D為+1 V或+10 V而閘極電壓V G的範圍為-5 V至-20 V時，關閉狀態電流低於或等於1×10-13 A。當使用藉由充分降低氫濃度而使其為本質氧化物半導體層或大體上本質氧化物半導體層之氧化物半導體層140並且降低電晶體162的關閉狀態電流時，可實現具有新結構之半導體裝置。需注意的是，由二次離子質譜儀(SIMS)測量氧化物半導體層140中之氫濃度。
而且，絕緣層152設置在中間層絕緣層146上。電極154a、電極154b、電極154c、及電極154d被設置，以嵌入於絕緣層152中。此處，電極154a與電極150a接觸；電極154b與電極150b接觸；電極154c與電極150c及150d接觸；以及電極154d與電極150e接觸。
也就是說，在圖2A及2B所示之半導體裝置中，透過電極130c、136c、150c、154c、及150d，電晶體160的閘極電極110電連接到電晶體162的源極或汲極電極142a。
<製造半導體裝置之方法>
接著將說明製造上述半導體裝置之方法的例子。首先，將參考圖3A至3H說明製造在下部之電晶體160的方法，然後，將參考圖4A至4G和圖5A及5D說明在上部之電晶體162的方法。
<製造在下部的電晶體之方法>
首先，備製含半導體材料之基板100(見圖3A)。作為含半導體材料之基板100，可使用含矽、碳化矽等之單晶半導體基板或多晶半導體基板；含矽鍺等化合物半導體基板；SOI基板等。此處，說明使用單晶矽基板作為含半導體材料之基板100的例子。
在基板100上，形成充作形成元件隔離絕緣層用的遮罩之保護層102(見圖3A)。作為保護層102，例如，可使用使用氧化矽、氮化矽、氧氮化矽等所形成之絕緣層。需注意的是，在上述步驟之前或之後，可將給予n型導電性的雜質元素或給予p型導電性的雜質元素添加到基板100，使得電晶體的臨界電壓受到控制。作為給予n型導電性之雜質，當基板100所含有的半導體材料為矽時可使用砷等。作為給予p型導電性之雜質，例如，可使用硼、鋁、鎵等。
接著，藉由使用上述保護層102作為遮罩，藉由蝕刻去除未覆蓋有保護層102之區域(露出區)。如此，形成分開的半導體區104(見圖3B)。關於蝕刻，執行乾蝕刻較佳，但是亦可執行濕蝕刻。依據待蝕刻的物體之材料，可適當選擇蝕刻氣體和蝕刻劑。
接著，絕緣層被形成以覆蓋半導體區104，及在與半導體區104重疊之區域中選擇性去除，藉以形成元件隔離絕緣層106(見圖3B)。使用氧化矽、氮化矽、氧氮化矽等形成絕緣層。作為去除絕緣層之方法，可利用諸如CMP等蝕刻處理和拋光處理，及它們的任一個。需注意的是，在形成半導體區104之後或者在形成元件隔離絕緣層106之後去除保護層102。
然後，絕緣層形成在半導體區104上，含導電材料的層形成在絕緣層上。
絕緣層充作稍後的閘極絕緣層，及具有藉由CVD法、濺鍍法等所獲得之使用含氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭的膜之單層結構或疊層結構較佳。另一選擇是，可藉由以高密度電漿處理或熱氧化處理來氧化或氮化半導體區104的表面而獲得上述絕緣層。高密度電漿處理係可使用例如諸如He(氦)、Ar(氬)、Kr(氪)、或Xe(氙)等稀有氣體和諸如氧、氧化氮、氨、氮、或氫等氣體的混合氣體來執行。並未特別限制絕緣層的厚度，但是厚度例如可大於或等於1 nm及小於或等於100 nm。
含導電材料的層係可使用諸如鋁、銅、鈦、鉭、或鎢等金屬材料來形成。另一選擇是，含導電材料之層係可使用諸如含導電材料的多晶矽等半導體材料來形成。亦未特別限制形成含導電材料的層之方法，及可應用諸如蒸發法、CVD法、濺鍍法、旋轉塗佈法等各種膜形成法的任一個。需注意的是，在此實施例中，說明含導電材料的層係使用金屬材料來形成時之例子。
之後，藉由選擇性蝕刻絕緣層和含導電材料的層，形成閘極絕緣層108和閘極電極110(見圖3C)。
接著，形成覆蓋閘極電極110之絕緣層112(見圖3C)。然後將磷(P)、砷(As)等添加到半導體區104，藉以形成具有淺接合深度之雜質區114，即、與基板100的介面在淺區之雜質區114(見圖3C)。需注意的是，雖然此處添加磷或砷以形成n通道電晶體，但是在形成p通道電晶體時可添加諸如硼(B)或鋁(Al)等雜質元素。亦需注意的是，藉由形成雜質區114，在閘極絕緣層108下的半導體區104中形成通道形成區116(見圖3C)。此處，可適當設定所添加的雜質濃度；在高度微型化半導體元件之例子中，濃度被設定成高的較佳。另外，可利用形成雜質區114之後形成絕緣層112的處理來取代此處所利用之形成絕緣層112之後形成雜質區的處理。
然後，形成側壁絕緣層118(見圖3D)。絕緣層被形成，以覆蓋絕緣層112，然後經過高度各向異性蝕刻處理，藉以能夠以自我對準方式來形成側壁絕緣層118。在此時局部蝕刻絕緣層112，使得閘極電極110的頂表面和雜質區114的頂表面露出較佳。
之後，絕緣層被形成，以覆蓋閘極電極110、雜質區114、側壁絕緣層118等。然後將磷(P)、砷(As)等添加到與絕緣層接觸之雜質區114的部分，藉以形成高濃度雜質區120(見圖3E)。接著，上述絕緣層被去除，及金屬層122被形成，以覆蓋閘極電極110、側壁絕緣層118、高濃度雜質區120等(見圖3E)。可將諸如真空蒸發法、濺鍍法、旋轉塗佈法等各種方法的任一個應用到金屬層122的形成。使用與半導體區104所含的半導體材料反應之金屬材料來形成金屬層122，以形成具有低電阻的金屬化合物較佳。此種金屬材料的例子包括鈦、鉭、鎢、鎳、鈷、和鉑。
接著，執行熱處理，藉以金屬層122與半導體材料反應。因此，與高濃度雜質區120接觸之金屬化合物區124被形成(見圖3F)。需注意的是，在將多晶矽用於閘極絕緣層110之例子中，與金屬層122接觸之閘極電極110的部位亦具有金屬化合物區。
作為熱處理，可利用以閃光燈的照射。雖然無須說可利用另一熱處理法，但是為了提高在形成金屬化合物時的化學反應可控制性，使用能夠達成極短時間的熱處理較佳。需注意的是，經由金屬材料與半導體材料的反應來形成上述金屬化合物區，及具有被充分增加的導電性。藉由形成金屬化合物區，可充分降低電阻，及可提高元件特性。在形成金屬化合物區124之後去除金屬層122。
中間層絕緣層126及128被形成，以覆蓋上述步驟所形成的組件(見圖3G)。中間層絕緣層126及128係可使用諸如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、或氧化鉭等含無機絕緣材料的材料來形成。另一選擇是，可使用諸如聚醯亞胺或丙烯酸等有機絕緣材料。需注意的是，雖然此處中間層絕緣層126和中間層絕緣層128形成兩層結構，但是中間層絕緣層的結構並不侷限於此。亦需注意的是，中間層絕緣層128的表面經過CMP、蝕刻處理等，以在形成中間層絕緣層128之後能夠平面化較佳。
之後，到達金屬化合物區124之開口被形成在中間層絕緣層中，然後源極或汲極電極130a和源極或汲極電極130b形成在開口中(見圖3H)。例如，源極或汲極電極130a和源極或汲極電極130b可被形成如下：藉由PVD法、CVD法等將導電層形成在包括開口的區域中；然後，藉由蝕刻處理CMP等去除導電層的部分。
需注意的是，在藉由去除導電層的部分來形成源極或汲極電極130a和源極或汲極電極130b之步驟中，其表面被處理成平面較佳。例如，在鈦膜、氮化鈦膜等被形成具有小厚度在包括開口的區域中，及然後鎢膜被形成以嵌入在開口中之例子中，之後所執行的CMP可去除鎢膜、鈦膜、氮化鈦膜等的不必要部位，及提高表面的平坦性。藉由如上述使包括源極或汲極電極130a和源極或汲極電極130b的表面之表面平坦，在稍後步驟中可形成令人滿意的電極、配線、絕緣層、半導體層等。
需注意的是，雖然只說明與金屬化合物區124接觸之源極或汲極電極130a和源極或汲極電極130b，但是可在同一步驟形成與閘極電極110(如、圖2A的電極130c)接觸之電極。並未特別限制用於源極或汲極電極130a和源極或汲極電極130b的材料，而是可以使用各種導電材料的任一個。例如，可使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧等導電材料。
經由上述處理，形成使用含半導體材料的基板100之電晶體160。需注意的是，可同樣在執行上述處理之後形成電極、配線、絕緣層等。當利用堆疊中間層絕緣層和導電層之多層配線結構作為配線結構時，可設置高度整合的半導體裝置。
<製造在上部的電晶體之方法>
然後，參考圖4A至4G和圖5A至5D說明在中間層絕緣層128上製造電晶體162之處理。需注意的是，在圖解中間層絕緣層128、電晶體162等上的各種電極之製造處理之圖4A至4G和圖5A至5D省略電晶體162下方的電晶體160等。
首先，絕緣層132形成在中間層絕緣層128、源極或汲極電極130a、源極或汲極電極130b、及電極130c上(見圖4A)。可藉由PVD法、CVD法等形成絕緣層132。諸如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、或氧化鉭等含無機絕緣材料的材料可用於絕緣層132。
接著，到達源極或汲極電極130a、源極或汲極電極130b、及電極130c之開口被形成在絕緣層132中。此時，另一開口形成在形成閘極電極136d之區域中。導電層134被形成，以嵌入開口中(見圖4B)。例如，上述開口係藉由使用遮罩的蝕刻來形成。例如，可藉由使用光遮罩的曝光來形成遮罩。關於蝕刻，可執行濕蝕刻或乾蝕刻，但是就精細圖案而言乾蝕刻較佳。導電層134係可藉由諸如PVD法或CVD法等沈積法來形成。導電層134用的材料之例子包括諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、和鈧等導電材料；這些的任一個之合金；及含這些的任一個之化合物(如、這些的任一個之氮化物)。
尤其是，例如，導電層134可被形成如下：在包括開口的區域中藉由PVD法將鈦膜形成具有小厚度，及然後藉由CVD法將氮化鈦膜形成具有小厚度；然後，鎢膜被形成，以嵌入於開口中。此處，藉由PVD法所形成的鈦膜具有降低形成在下電極(此處為源極或汲極電極130a、源極或汲極電極130b、電極130c等)的表面之氧化物膜的功能，使得與下電極的接觸電阻被降低。此外，隨後所形成的氮化鈦膜具有障壁特性，使得能夠防止導電材料的擴散。另外，在使用鈦、氮化鈦等形成障壁膜之後，可藉由電鍍法形成銅膜。
在形成導電層134之後，藉由蝕刻處理、CMP等去除導電層134的部分，使得絕緣層132露出，以及電極136a、136b、及136c、和閘極電極136d被形成(見圖4C)。需注意的是，當藉由去除上述導電層134的部分而形成電極136a、136b、及136c、和閘極電極136d時，執行處理以獲得平坦表面較佳。藉由使絕緣層132、電極136a、136b、及136c、和閘極電極136d的表面平坦，可在稍後步驟中形成令人滿意的電極、配線、絕緣層、導電層等。之後，閘極絕緣層138被形成，以覆蓋絕緣層132、電極136a、136b、及136c、和閘極電極136d(見圖4D)。閘極絕緣層138係可藉由濺鍍法、CVD法等來形成。閘極絕緣層138含有氧化矽、氮化矽、氮氧化矽、氧氮化矽、氧化鋁、氧化鉿、氧化鉭等較佳。需注意的是，閘極絕緣層138可具有單層結構或疊層結構。例如，使用矽烷(SiH4)、氧、和氮作為來源氣體，藉由電漿CVD法形成氮氧化矽的閘極絕緣層138。並未特別限制閘極絕緣層138的厚度，但是厚度例如可大於或等於10 nm及小於或等於500 nm。當利用疊層結構時，閘極絕緣層138係藉由堆疊具有厚度大於或等於50 nm及小於或等於200 nm之第一閘極絕緣層和第一閘極絕緣層上的具有厚度大於或等於5 nm及小於或等於300 nm之第二閘極絕緣層所形成較佳。
需注意的是，藉由去除雜質而使其成為i型氧化物半導體或大體上i型氧化物半導體之氧化物半導體(高度淨化的氧化物半導體)對介面能態或介面電荷極為敏感；因此，當此種氧化物半導體用於氧化物半導體層時，氧化物半導體層和閘極絕緣層之間的介面非常重要。換言之，與高度淨化的氧化物半導體層接觸之閘極絕緣層138必須具有高品質。
例如，使用微波(2.45 GHz)之高密度電漿CVD法是令人滿意的，因為藉此可形成具有高耐壓之濃密和高品質的閘極絕緣層138。以此方式，當高度淨化的氧化物半導體層和高品質的閘極絕緣層彼此接觸時，可降低介面能態及介面特性能夠令人滿意。
無須說，甚至使用當此種高度淨化的氧化物半導體層時，只要可形成具有品質良好的絕緣層作為閘極絕緣層，可利用諸如濺鍍法或電漿CVD法等另一方法。另一選擇是，可應用膜品質和與氧化物半導體層的介面特性在形成之後由熱處理來修正的絕緣層。在任一例子中，可接受像閘極絕緣層138一般品質良好並且降低閘極絕緣層和氧化物半導體層之間的介面能態密度以形成良好介面之層。
當雜質包含在氧化物半導體中時，藉由諸如強力電場和高溫等應力來切斷雜質和氧化物半導體的主要成分之間的組合，及所產生的懸空鍵導致臨界電壓(V th)的移動。
另一方面，根據所揭示的發明之一實施例，藉由去除氧化物半導體中的雜質，尤其是氫或水，並且如上述在閘極絕緣層和氧化物半導體層之間實現良好介面特性，可設置甚至在諸如強力電場和高溫等應力下仍穩定之電晶體。
然後，氧化物半導體層形成在閘極絕緣層138上，及使用遮罩由諸如蝕刻等方法來處理，使得具有島型的氧化物半導體層140被形成(見圖4E)。
作為氧化物半導體層，可應用使用下面材料的任一個所形成之氧化物半導體層：四成分金屬氧化物，諸如In-Sn-Ga-Zn-O基的金屬氧化物等；三成分金屬氧化物，諸如In-Ga-Zn-O基的金屬氧化物、In-Sn-Zn-O基的金屬氧化物、In-Al-Zn-O基的金屬氧化物、Sn-Ga-Zn-O基的金屬氧化物、Al-Ga-Zn-O基的金屬氧化物、及Sn-Al-Zn-O基的金屬氧化物等；兩成分金屬氧化物，諸如In-Zn-O基的金屬氧化物、Sn-Zn-O基的金屬氧化物、Al-Zn-O基的金屬氧化物、Zn-Mg-O基的金屬氧化物、Sn-Mg-O基的金屬氧化物、及In-Mg-O基的金屬氧化物等；In-O基的金屬氧化物；Sn-O基的金屬氧化物；及Zn-O基的金屬氧化物。此外，上述氧化物半導體材料可含有SiO2。
作為氧化物半導體層，可使用以InMO3(ZnO) m (m>0)來表示之薄膜。此處，M表示選自Ga、Al、Mn、及Co的一或多個金屬元素。例如，M可以是Ga、Ga及Al、Ga及Mn、Ga及Co等。包括Ga作為M之以InMO3(ZnO) m (m>0)所表示的氧化物半導體膜被稱作In-Ga-Zn-O基的氧化物半導體，及In-Ga-Zn-O基的氧化物半導體之薄膜被稱作In-Ga-Zn-O基的氧化物半導體膜(In-Ga-Zn-O基的非晶膜)。
在此實施例中，作為氧化物半導體層，非晶氧化物半導體層係藉由使用膜形成用之In-Ga-Zn-O基的氧化物半導體靶材以濺鍍法所形成。需注意的是，藉由添加矽到非晶氧化物半導體層，可抑制結晶；因此，氧化物半導體層係可使用含大於或等於2 wt.%(重量百分比)及小於或等於10 wt.%的SiO2之靶材來形成。
作為藉由濺鍍法來形成氧化物半導體層之靶材，例如，可使用含氧化鋅作為主要成分之膜形成用的氧化物半導體靶材。作為膜形成用的氧化物半導體靶材，亦可使用具有組成比In2O3：Ga2O3：ZnO=1：1：1(莫耳比)等之靶材。另一選擇是，作為膜形成用之In-Ga-Zn-O基的氧化物半導體靶材，可使用具有組成比In2O3：Ga2O3：ZnO=1：1：2(莫耳比)之靶材或具有組成比In2O3：Ga2O3：ZnO=1：1：4(莫耳比)之靶材。膜形成用的氧化物半導體靶材之填充率大於或等於90%及小於或等於100%，大於或等於95%(如、99.9%)較佳。藉由使用填充率高之膜形成用的氧化物半導體靶材，可形成濃密的氧化物半導體層。
形成氧化物半導體層之大氣為稀有氣體(典型上為氬)大氣、氧大氣、或稀有氣體(典型上為氬)和氧之混合大氣。尤其是，諸如氫、水、包括氫氧根的化合物、及氫化物等雜質濃度被降至約百萬分之幾(較佳為十億分之幾)之高純度氣體較佳。
在形成氧化物半導體層時，基板被固定在保持降壓狀態之處理室中，及基板溫度高於或等於100℃及低於或等於600℃，高於或等於200℃及低於或等於400℃較佳。當在加熱基板的同時形成氧化物半導體層時，可降低氧化物半導體層所含有的雜質濃度。此外，亦降低由於濺鍍所導致之氧化物半導體層的破壞。在去除處理室中所剩餘的濕氣同時，引進氫和濕氣被去除之濺鍍氣體，及藉由使用金屬氧化物作為靶材來形成氧化物半導體層。為了去除處理室中的剩餘濕氣，使用誘捕式真空泵較佳。例如，可使用低溫泵、離子泵、或鈦昇華泵較佳。抽空單元可以是設置有冷凝阱之渦輪泵。從利用低溫泵排空的沈積室去除氫原子、諸如水(H2O)等含氫原子之化合物、含碳原子之化合物等，藉以降低在沈積室中所形成之氧化物半導體層所含有的雜質濃度。
例如，沈積條件可設定如下：基板和靶材之間的距離為100 nm，壓力為0.6 Pa、直流(DC)功率為0.5 kW、及大氣為氧大氣(氧流率的比例為100%)。使用脈衝式直流(DC)供電較佳，因為可降低粉末物質(亦稱作粒子或灰塵)及使膜厚度分佈小。氧化物半導體層的厚度大於或等於2 nm及小於或等於200 nm，大於或等於5 nm及小於或等於30 nm較佳。需注意的是，適當厚度係依據所應用的氧化物半導體材料，及可依據材料適當設定氧化物半導體層的厚度。
需注意的是，在藉由濺鍍法形成氧化物半導體層之前，藉由引進氬氣和產生電漿之逆向濺鍍去除附著於閘極絕緣層138的表面之灰塵較佳。此處，逆向濺鍍意謂藉由離子觸擊在表面上來提高欲待處理的物體之表面的品質之方法，而一般濺鍍係藉由離子觸擊在濺鍍靶材上來達成。用以使離子觸擊欲待處理的物體之表面的方法包括在氬大氣中將高頻電壓施加在表面上並且在基板的附近產生電漿之方法。需注意的是，可使用氮大氣、氦大氣、氧大氣等來取代氬大氣。
關於氧化物半導體層的蝕刻，可使用乾蝕刻或濕蝕刻。無須說，可利用乾蝕刻和濕蝕刻的組合。依據材料適當設定蝕刻條件(蝕刻氣體、蝕刻溶液、蝕刻時間、溫度等)，使得氧化物半導體層可蝕刻成想要的形狀。
乾蝕刻用的蝕刻氣體之例子為含氯的氣體(氯基的氣體，諸如氯(Cl2)、氯化硼(BCl3)、氯化矽(SiCl4)、或四氯化碳(CCl4)等)等等。另一選擇是，可使用含氟的氣體(氟基的氣體，諸如四氟化碳(CF4)、氟化硫(SF6)、氟化氮(NF3)、或三氟甲烷(CHF3)等)；溴化氫(HBr)；氧(O2)；添加諸如氦(He)或氬(Ar)等稀有氣體之這些氣體的任一個等等。
作為乾蝕刻方法，可使用平行板反應性離子蝕刻(RIE)法或電感式耦合電漿(ICP)蝕刻法。為了將層蝕刻成想要的形狀，適當調整蝕刻條件(施加到線圈型電極之電量，施加到基板側上之電極的電量，基板側上的電極之溫度等)。
作為濕蝕刻所使用的蝕刻劑，可使用磷酸、乙酸、硝酸的混合溶液等。另一選擇是，可使用ITO07N(由KANTO化學股份有限公司所製造)等等。
然後，氧化物半導體層經過第一熱處理較佳。藉由此第一熱處理，可將氧化物半導體層脫水或除氫。以溫度高於或等於300℃及低於或等於750℃、高於或等於400℃及低於基板的應變點較佳來執行第一熱處理。例如，將基板引進使用電阻加熱元件之電爐內，及以溫度450℃在氮大氣中將氧化物半導體層140經過熱處理達一小時。此時，防止氧化物半導體層140暴露至空氣，以防止水或氫的進入。
需注意的是，熱處理設備並不侷限於電爐，及可包括藉由諸如加熱氣體等媒體等等所給予的熱傳導或熱輻射來加熱欲待處理的物體之裝置。例如，可使用諸如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)等快速熱退火(RTA)設備。LRTA設備為用以藉由從諸如鹵素燈、金屬鹵化物燈、氙弧光燈、碳弧光燈、高壓鈉燈、或高壓水銀燈等燈所發出的光之輻射(電磁波)來加熱欲待處理的物體之設備。GRTA設備為使用高溫氣體的熱處理之設備。作為氣體，使用不由於熱處理而與欲待處理的物體起反應之鈍氣，諸如氮或諸如氬等稀有氣體等。
例如，作為第一熱處理，GRTA可被執行如下。基板被置放在已被加熱至高溫650℃至700℃之鈍氣中，加熱幾分鐘，及從鈍氣取出。GRTA能夠在短時間高溫熱處理。此外，甚至當溫度超過基板的應變點仍可應用此種熱處理，因為其只用了極短的時間。
需注意的是，在含有氮或稀有氣體(如、氦、氖、或氬)作為其主要成分且為含有水、氫等之大氣中執行第一熱處理較佳。例如，引進到熱處理設備之氮或稀有氣體(如、氦、氖、或氬)的純度大於或等於6N(99.9999%)，大於或等於7N(99.99999%)較佳(即、雜質濃度為1 ppm或更低，低於或等於0.1 ppm較佳)。
在某些例子中，依據第一熱處理的條件或氧化物半導體層的材料，可將氧化物半導體層結晶成微晶層或多晶層。例如，可將氧化物半導體層結晶，以變成具有結晶程度大於或等於90%或大於或等於80%之微晶氧化物半導體層。另外，依據第一熱處理的條件或氧化物半導體層的材料，氧化物半導體層可變成未含有結晶成分之非晶氧化物半導體層。
氧化物半導體層可變成晶體(具有晶粒直徑大於或等於1 nm及大於或小於20 nm，典型上大於或等於2 nm及大於或小於4 nm)被混合到非晶氧化物半導體中(如、氧化物半導體層的表面)之氧化物半導體層。
此外，可藉由將晶體層設置在氧化物半導體層的非晶區之表面上來改變氧化物半導體層的電特性。例如，在藉由使用膜形成用的In-Ga-Zn-O基的氧化物半導體目標來形成氧化物半導體層之例子中，可藉由形成晶體部來改變氧化物半導體層的電特性，在此晶體部中，具有電各向異性之以In2Ga2ZnO7所表示的晶粒被對準在某種方向上。
尤其是，藉由對準晶粒的此種方式，使得In2Ga2ZnO7的c軸被定位在垂直於氧化物半導體層的表面之方向上，提高平行於氧化物半導體層的表面之方向上的導電性，藉以可增加垂直於氧化物半導體層的表面之方向上的絕緣特性。另外，此種晶體部具有抑制諸如水或氫等雜質進入到氧化物半導體層之功能。
需注意的是，可藉由以GRTA加熱氧化物半導體層的表面來形成包括晶體部之上述氧化物半導體層。當使用Zn的量小於In或Ga的量之濺鍍靶材時，可達成更令人滿意的形成。
在氧化物半導體層140上所執行之第一熱處理可在尚未處理成島型層之氧化物半導體層上來執行。在那例子中，在第一熱處理之後，從加熱設備取出基板，及執行光致微影步驟。
需注意的是，上述第一熱處理可將氧化物半導體層140脫水或除氫，如此可被稱作脫水處理或除氫處理。能夠在任何時序中執行此種脫水處理或除氫處理，例如，在形成氧化物半導體層之後，將源極和汲極電極堆疊在氧化物半導體層140上之後，或者在將保護絕緣層形成在源極和汲極電極上之後。此種脫水處理或除氫處理可被執行一次以上。
接著，源極或汲極電極142a和源極或汲極電極142b被形成與氧化物半導體層140接觸(見圖4F)。源極或汲極電極142a和源極或汲極電極142b可以此種方式形成，使得導電層被形成以覆蓋氧化物半導體層140，然後被選擇性蝕刻。
可藉由諸如濺鍍法等PVD法、諸如電漿CVD法等CVD法來形成導電層。作為導電層的材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬、及鎢之元素；含上述元素的任一個作為其成分之合金等等。另外，可使用選自錳、鎂、鋯、鈹、釷的一或多個材料。鋁和選自鈦、鉭、鎢、鉬、鉻、釹、及鈧的一或多個元素之材料亦可應用到導電層的材料。
另一選擇是，可使用導電金屬氧化物來形成導電層。作為導電金屬氧化物，可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2，在一些例子中縮寫成ITO)、氧化銦-氧化鋅合金(In2O3-ZnO)、或含有矽或氧化矽之這些金屬氧化物材料的任一個。
導電層可具有單層結構或兩或多層的疊層結構。例如，可給定含矽的鋁膜之單層結構，鋁膜和堆疊在其上的鈦膜之兩層結構，以鈦膜、鋁膜、和鈦膜此順序堆疊之三層結構等等。
此處，紫外線、KrF雷射束、或ArF雷射束被用於形成蝕刻遮罩用的曝光較佳。
電晶體的通道長度(L)係藉由源極或汲極電極142a的下邊緣部和源極或汲極電極142b的下邊緣部之間的距離來決定。在通道長度(L)小於25 nm之例子中，在極短波長之數奈米至數十奈米的超紫外線範圍中執行用以形成遮罩之曝光。在使用超紫外線光之曝光中，解析度高及焦距深度大。因此，稍後欲形成之電晶體的通道長度(L)可大於或等於10 nm及小於或等於1000 nm，藉以可增加電路的操作速度。另外，電晶體的關閉電流極小，如此防止電力消耗增加。
適當調整層的材料和蝕刻條件，使得在蝕刻導電層時未去除氧化物半導體層140。需注意的是，依據材料和蝕刻條件，在某些例子中，在此步驟局部蝕刻氧化物半導體層140，以成為具有溝槽(凹下部)之氧化物半導體層。
氧化物導電層可形成在氧化物半導體層140和源極或汲極電極142a之間以及在氧化物半導體層140和源極或汲極電極142b之間。可連續形成(連續沈積)氧化物導電層和用以形成源極或汲極電極142a和源極或汲極電極142b之導電層。氧化物導電層可充作源極區或汲極區。藉由設置此種氧化物導電層，可降低源極和汲極區之間的電阻，及可實現電晶體的高速操作。
為了降低遮罩和步驟數目，可藉由使用使用多色調遮罩所形成之抗蝕遮罩來執行蝕刻，多色調遮罩為經由此透射光以具有複數個強度之曝光遮罩。藉由使用多色調遮罩所形成之抗蝕遮罩具有有著複數個厚度的形狀(步階樣形狀)且可進一步藉由灰化來改變形狀；因此，可將抗蝕遮罩用於複數個蝕刻步驟中，以處理成不同圖案。也就是說，可藉由一多色調遮罩來形成對應於至少兩或多種不同圖案之抗蝕遮罩。如此，可降低曝光遮罩的數目，亦可降低對應的光致微影步驟數目，藉以可實現處理的簡化。
需注意的是，在上述步驟之後執行使用諸如N2O、N2、或Ar等氣體的電漿處理較佳。藉由此電漿處理，附著於露出的氧化物半導體層之表面的水被去除。另一選擇是，可使用諸如含氧和氬等混合氣體之含氧的氣體等等來執行電漿處理。以此方式，氧化物半導體層被供應有氧，並且可降低由於氧不足所產生的缺陷。
之後，在未暴露至空氣之下形成與氧化物半導體層140的部分接觸之保護絕緣層144(見圖4G)。
保護絕緣層144係可藉由適當利用諸如濺鍍法等方法來形成，藉此防止諸如水或氫等雜質進入保護絕緣層144。保護絕緣層144被形成至厚度大於或等於1 nm。作為可用於保護絕緣層144之材料，具有氧化矽、氮化矽、氮氧化矽、氧氮化矽等。保護絕緣層144可具有單層結構或疊層結構。用於形成保護絕緣層144之基板溫度高於或等於室溫及低於或等於300℃較佳。用於形成保護絕緣層144之大氣為稀有氣體(典型上為氬)大氣、氧大氣、或包括稀有氣體(典型上為氬)和氧之混合大氣較佳。
當保護絕緣層144含有氫時，產生由氫析取氧化物半導體層中的氧，及使氧化物半導體層的背通道側之電阻變低，如此可形成寄生通道。因此，重要的是，利用未使用氫之形成法，使得保護絕緣層144盡可能含有越少的氫越好。
此外，在去除處理室中的剩餘濕氣同時形成保護絕緣層144較佳。這是為了防止氫、氫氧根、或水包含在氧化物半導體層140和保護絕緣層144中。
為了去除處理室中的剩餘濕氣，使用誘捕式真空泵較佳。例如，使用低溫泵、離子泵、或鈦昇華泵較佳。抽空單元可以是設置有冷凝阱之渦輪泵。從以低溫泵抽空之沈積室去除氫原子、諸如水(H2O)等含氫原子之化合物、含碳原子之化合物，藉以可降低沈積室所形成之保護絕緣層144所含有的雜質濃度。
作為形成保護絕緣層144所使用之濺鍍氣體，使用諸如氫、水、包括氫氧根的化合物、或氫化物等雜質被降至約百萬分之幾(較佳為十億分之幾)之高純度氣體較佳。
然後，執行在鈍氣大氣或氧大氣中(以溫度高於或等於200℃及低於或等於400℃，例如，高於或等於250℃及低於或等於350℃)的第二熱處理較佳。例如，在氮大氣中以250℃執行第二熱處理一小時。第二熱處理可降低電晶體的電特性變化。另外，藉由第二熱處理可以氧供應氧化物半導體層。此外，可轉換上述大氣；接連在第二熱處理之後，亦藉由在氧大氣或充分去除氫或水的大氣中經過溫度下降處理而以氧供應氧化物半導體層。
另外，可在空氣中以溫度高於或等於100℃及低於或等於200℃執行熱處理達大於或等於一小時及短於或等於30小時。可在固定加熱溫度中執行此熱處理。另一選擇是，下面溫度循環可被重複應用複數次：溫度從室溫增加到溫度高於或等於100℃及低於或等於200℃，然後下降至室溫。另外，可在形成保護絕緣層之前，在降壓下執行此熱處理。降壓能夠使熱處理時間縮短。需注意的是，可執行此熱處理來取代第二熱處理；另一選擇是，在第二熱處理之前或之後，除了第二熱處理之外還可執行此熱處理。
然後，中間層絕緣層146形成在保護絕緣層144上(見圖5A)。可藉由PVD法、CVD法等來形成中間層絕緣層146。諸如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、或氧化鉭等含無機絕緣材料之材料可用於中間層絕緣層146。另外，在形成中間層146之後，中間層絕緣層146的表面經過CMP、蝕刻處理等以使其平坦較佳。
接著，到達電極136a、136b、源極或汲極電極142a、和源極或汲極電極142b之開口形成在中間層絕緣層146、保護絕緣層144、和閘極絕緣層138中；然後，導電層148被形成，以嵌入於開口中(見圖5B)。例如，藉由使用遮罩的蝕刻來形成上述開口。例如，使用光遮罩，藉由曝光來形成遮罩。關於蝕刻，可執行濕蝕刻或乾蝕刻，但是就精密圖案而言乾蝕刻較佳。可藉由諸如PVD法或CVD法等沈積法來形成導電層148。用於導電層148的材料之例子包括諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、和鈧等導電材料；這些的任一個之合金；及含這些的任一個之化合物(如、這些的任一個之氮化物)。
尤其是，例如，導電層148被形成如下：在包括開口的區域中藉由PVD法將鈦膜形成具有小厚度，然後藉由CVD法將氮化鈦膜形成具有小厚度；然後鎢膜被形成以嵌入在開口中。此處，藉由PVD法所形成的鈦膜具有降低形成在下電極(此處為電極136a、136b、及136c、源極或汲極電極142a、源極或汲極電極142b等等)的表面中之氧化物膜的功能，使得與下電極的接觸電阻被降低。此外，隨後所形成的氮化鈦膜具有障壁特性，使得能夠防止導電材料的擴散。另外，在使用鈦、氮化鈦等形成障壁膜之後，可藉由電鍍法形成銅膜。
在形成導電層148之後，藉由蝕刻處理、CMP等去除導電層148的部分，使得中間層絕緣層146露出，以及電極150a、150b、150c、150d、及150e被形成(見圖5C)。需注意的是，當藉由去除上述導電層148的部分而形成電極150a、150b、150c、150d、及150e時，執行處理以獲得平坦表面較佳。藉由使中間層絕緣層146、電極150a、150b、150c、150d、及150e的表面平坦，可在稍後步驟中形成令人滿意的電極、配線、絕緣層等等。
另外，絕緣層152被形成，及到達電極150a、150b、150c、150d、及150e之開口形成在絕緣層152中；然後，導電層被形成以嵌入於開口中。之後，藉由蝕刻、CMP等去除導電層的部分，使得絕緣層152露出，及電極154a、154b、154c、及154d被形成(見圖5D)。此步驟類似於形成電極150a等等的步驟；因此，此處省略詳細說明。
當以上述方式製造電晶體162時，氧化物半導體層140的氫濃度小於或等於5×1019atoms/cm3，及電晶體162的關閉狀態電流小於或等於1×10-13 A，即、偵測界線。電晶體162的關閉狀態電流(此處為每通道寬度的微米之電流)小於或等於100 zA/μm。如此，具有絕佳特性之電晶體162係可藉由利用氫濃度被充分降低及由於氧不足所導致的缺陷被降低之高度淨化的氧化物半導體層140來獲得。此外，可製造具有絕佳特性的半導體裝置，其包括使用除了氧化物半導體之外的材料之電晶體160在下部，而使用氧化物半導體之電晶體162在上部。
需注意的是，雖然在氧化物半導體的物理特性上實施許多研究，但是它們都未建議充分降低能帶隙中的局部化狀態之概念。在所揭示的發明之一實施例中，從氧化物半導體去除會引起局部化狀態之水或氫，藉以製造高度淨化的氧化物半導體。這是依據充分降低能帶隙中的局部化狀態之概念，及實現絕佳工業產品的製造。
需注意的是，當去除氫、水等時，在某些例子中亦去除氧。因此，較合適的是，藉由供應氧到金屬的懸空鍵(由於氧不足所產生之)來進一步淨化氧化物半導體(使其成為i型氧化物半導體)，使得由於氧不足所導致的局部化狀態能被降低。例如，以下面方式可降低由於氧不足所導致的局部化狀態：具有過量的氧之氧化物膜被形成與通道形成區緊密接觸；及執行200℃至400℃的熱處理，典型上約250℃，使得從氧化物膜供應氧到氧化物半導體。
認為氧化物半導體的特性之退化因素為導電帶以下的0.1 eV至0.2 eV之過量的氫所導致之淺能階，由於氧不足所導致的深能階等等。為了校正這些缺陷，完全去除氫和充分供應氧。
在所揭示的發明中，因為氧化物半導體被高度淨化，所以氧化物半導體的載子濃度足夠低。
藉由使用一般溫度中的費米-狄拉克分佈函數，具有能帶隙3.05 eV至3.15 eV之氧化物半導體的本質載子密度為1×10-17/cm3，其比矽的1.45×1010/cm3之本質載子密度低很多。
因此，少數載子的電洞數目極小。關閉狀態中之絕緣閘極電場電晶體(IGFET)的漏電流被預期低於或等於100 aA/μm，或低於或等於1 aA/μm。需注意的是，”1 aA/μm”意謂每電晶體的通道寬度之微米的流動電流為1 aA(1×10-18A)。
事實上，已知4H-SiC(3.26 eV)、GaN(3.42 eV)等等作為具有大於或等於3 eV之具有寬間隙的半導體。類似於上述特性之電晶體特性係預期藉由使用這些半導體來獲得。然而，實際上無法形成這些半導體材料的薄膜，因為它們需要高於或等於1500℃的處理溫度。此外，處理溫度如此高，以致於這些材料無法在矽積體電路上以三度空間堆疊。另一方面，以室溫至400℃藉由濺鍍法可將氧化物半導體沈積作為薄膜，及可被脫水或除氫(去除氫或水)，以及以450℃至700℃被供應有氧；如此，可在矽積體電路上以三度空間堆疊氧化物半導體。
需注意的是，雖然氧化物半導體通常具有n型導電性，但是在所揭示的發明之一實施例中，藉由去除諸如水或氫等雜質並且供應氧化物半導體的成分之氧，使氧化物半導體成為i型氧化物半導體。從此觀點，不同於藉由添加雜質使其成為i型矽之矽的例子，所揭示的發明之一實施例包括新的技術概念。
<使用氧化物半導體之電晶體的電傳導機制>
將參考圖6、圖7、圖8A及8B、和圖9說明包括氧化物半導體之電晶體的電傳導機制。需注意的是，為了方便說明下面說明係依據理想情況的假設，及不一定反應實際情況。同樣需注意的是，下面說明僅為參考，並不影響本發明的有效性。
圖6為包括氧化物半導體之電晶體(薄膜電晶體)的橫剖面圖。氧化物半導體層(Os)設置在閘極電極(GE1)上，具有閘極絕緣層(GI)插入在其間，及源極電極(S)和汲極電極(D)設置在其上。絕緣層被設置，以覆蓋源極電極(S)和汲極電極(D)。
圖7為圖6之A-A’區的能量帶圖(概要圖)。在圖7中，黑圈(●)和白圈(○)表示電子和電洞以及分別具有電荷(-q,+q)。利用施加到汲極電極之正電壓(V D>0)，虛線表示沒有電壓施加到閘極電極之例子(V G=0)，而實線表示正電壓施加到閘極電極之例子(V G>0)。在沒有電壓施加到閘極電極之例子中，因為高電位障壁，所以載子(電子)未從電極注射到氧化物半導體側，使得電流未流動，此意謂關閉狀態。另一方面，當正電壓施加到閘極電極時，電位障壁下降，如此電流流動，此意謂開啟狀態。
圖8A及8B為圖6之B-B’區的能量帶圖(概要圖)。圖8A圖解正電壓(V G>0)施加到閘極電極(GE1)及載子(電子)流動在源極電極和汲極電極之間的開啟狀態。圖6B圖解負電壓(V G<0)施加到閘極電極(GE1)及少數載子不流動之關閉狀態。
圖9為真空位準和金屬的功函數(Φ M )之間的關係以及真空位準和氧化物半導體的電子親和力(χ)之間的關係圖。
在一般溫度中，金屬中的電子衰退及費米能階位在導電帶中。另一方面，習知氧化物半導體為n型半導體，其中費米能階(E F)遠離位在能帶隙的中間之本質費米能階(E i)且位在較接近導電帶。需注意的是，已知氫的部分在氧化物半導體中是施體，及為使氧化物半導體能夠成為n型半導體之一因素。
另一方面，根據所揭示的發明之一實施例的氧化物半導體為本質(i型)或大體上本質氧化物半導體，其係藉由從氧化物半導體去除n型半導體的因素之氫並且淨化氧化物半導體，使得盡可能防止除了氧化物半導體的主要成分之外的元素(即、雜質元素)包含在其內所獲得。換言之，特徵即為淨化的i型(本質)半導體或接近此的半導體非藉由添加雜質元素而是藉由盡可能去除諸如氫或水等雜質所獲得。如此，費米能階(E F)可比得上本質費米能階(E i)。
可說是，氧化物半導體的能帶隙(E g)為3.15 eV及電子親和性(χ)為4.3 V。包括在源極電極和汲極電極中之鈦(Ti)的功函數大體上等於氧化物半導體的電子親和力(χ)。在那例子中，Schottky(肖特基)電子障壁未形成在金屬和氧化物半導體之間的介面。
在那時，電子移動在閘極絕緣層和淨化的氧化物半導體之間的介面附近(能量上是穩定之氧化物半導體的最下部位)，如圖8A所示。
此外，如圖8B所示，當負電位施加到閘極電極(GE1)時，電流的值相當接近零，因為少數載子的電洞大體上為零。
以此種方式，本質(i型)或大體上本質氧化物半導體係藉由淨化以使得盡可能少地含有除了其主要元素之外的元素(即、雜質元素)來所獲得。如此，氧化物半導體和閘極絕緣層之間的介面之特性變得明顯。因此，閘極絕緣層必須能夠形成與氧化物半導體令人滿意的介面。尤其是，使用例如以使用以範圍VHF帶至微波帶之供電頻率所產生的高密度電漿之CVD法所形成的絕緣層，以濺鍍法所形成的絕緣層等等較佳。
當氧化物半導體被淨化，以及使氧化物半導體和閘極絕緣層之間的介面令人滿意時，例如，在電晶體具有通道寬度(W)1×104 μm及通道長度(L)3 μm之例子中，能夠實現關閉狀態電流10-13 A或更低及次臨界擺動(S值)0.1 V/dec(具有100 nm厚的閘極絕緣層)。
如上述淨化氧化物半導體，以盡可能少地含有除了其主要元素以外的元素，使得能夠以令人滿意的方式來操作薄膜電晶體。
<載子濃度>
在根據所揭示的發明之技術概念中，藉由充分降低其載子濃度而使氧化物半導體層盡可能接近本質(i型)氧化物半導體層。下面，參考圖10及圖11說明計算載子濃度之方法及實際測量的載子濃度。
首先，概要說明計算載子濃度之方法。可以此種方式計算載子濃度使得MOS電容器被製造，及評估MOS電容器的C-V測量(C-V特性)的結果。
尤其是，以下面方式計算載子濃度N d：藉由標繪閘極電壓(V G)和MOS電容器的電容(C)之間的關係而獲得C-V特性圖；藉由使用C-V特性而獲得閘極電壓V G和(1/C)2之間的關係圖；及找出圖的弱反轉區中之(1/C)2的微分值；以及將微分值代換到方程式1。需注意的是，方程式1中的e、ε0、ε分別表示氧化物半導體的基本電荷、真空電容率、相對電容率。
[等式1]
接著，說明由上述方法所實際測量的載子濃度。關於測量，使用如下所形成之樣本(MOS電容器)：在玻璃基板上將鈦膜形成厚度300 nm；在鈦膜上將氮化鈦膜形成厚度100 nm；在氮化鈦膜上將使用In-Ga-Zn-O基的氧化物半導體之氧化物半導體層形成厚度2 μm；及在氧化物半導體層上將銀膜形成厚度300 nm。需注意的是，藉由濺鍍法，使用膜形成用之In-Ga-Zn-O基的氧化物半導體目標(In2O3：Ga2O3：ZnO=1：1：1(莫耳比))來形成氧化物半導體層。另外，氧化物半導體層的形成大氣為氬和氧的混合大氣(流率為Ar：O=30(sccm)：15(sccm))。
圖10及圖11分別圖解閘極電壓(V G)和(1/C)2之間的C-V特性和關係。從圖11的圖所示之弱反轉區中的(1/C)2之微分值，使用方程式1所計算的載子濃度為6.0×1010/cm3。
如上述，藉由使用使其為i型或大體上i型氧化物半導體之氧化物半導體(例如，載子濃度低於或等於1×1012/cm3，低於或等於1×1011/cm3較佳)，可獲得具有極令人滿意的關閉狀態電流特性之電晶體。
<修改例子>
參考圖12、圖13A及13B、圖14A及14B、和圖15A及15B說明半導體裝置的結構之修改例子。需注意的是，在下面修改例子中，電晶體162的結構不同於已說明者。換言之，電晶體160的結構類似於已說明者。
在圖12所示之例子中，電晶體162包括閘極電極136d，其在氧化物半導體層140下方；以及源極或汲極電極142a和源極或汲極電極142b，其在氧化物半導體層140的底表面中與氧化物半導體層140接觸。因為平面結構可被適當改變對應於橫剖面結構，所以此處只說明橫剖面結構。
圖12所示的結構和圖2A及2B所示的結構之間的大差異即為源極或汲極電極142a和源極或汲極電極142b連接到氧化物半導體層140之連接位置。也就是說，在圖2A及2B所示的結構中，源極或汲極電極142a和源極或汲極電極142b在氧化物半導體層140的頂表面中與氧化物半導體層140接觸；另一方面，在圖12所示的結構中，源極或汲極電極142a和源極或汲極電極142b在氧化物半導體層140的底表面中與氧化物半導體層140接觸。此外，由於此接觸的差異，改變另一電極、另一絕緣層等等的位置。至於各組件的細節，可參考圖2A及2B。
尤其是，電晶體162包括：閘極電極136d，其設置在中間層絕緣層128上；閘極絕緣層138，其設置在閘極電極136d上；源極或汲極電極142a和源極或汲極電極142b，其設置在閘極絕緣層138上；以及氧化物半導體層140，其與源極或汲極電極142a和源極或汲極電極142b的頂表面接觸。
此處，閘極電極136d被設置，以嵌入在形成於中間層絕緣層128上之絕緣層132中。而且，類似於閘極電極136d，電極136a、電極136b、和電極136c被形成分別與源極或汲極電極130a、源極或汲極電極130b、和電極130c接觸。
在電晶體162上，保護絕緣層144被設置與氧化物半導體層140的部分接觸。中間層絕緣層146被設置在保護絕緣層144上。此處，在保護絕緣層144和中間層絕緣層146中，到達源極或汲極電極142a和源極或汲極電極142b之開口被形成。在開口中，電極150d和電極150e被形成分別與源極或汲極電極142a和源極或汲極電極142b接觸。類似於電極150d及150e，在設置於閘極絕緣層138、保護絕緣層144、及中間層絕緣層146之開口中，電極150a、電極150b、及電極150c被形成分別與電極136a、電極136b、及電極136c接觸。
而且，絕緣層152設置在中間層絕緣層146上。電極154a、電極154b、電極154c、及電極154d被設置，以嵌入於絕緣層152中。此處，電極154a與電極150a接觸；電極154b與電極150b接觸；電極154c與電極150c及150d接觸；以及電極154d與電極150e接觸。
圖13A及13B各圖解閘極電極136d設置在氧化物半導體層140上之例子。此處，圖13A圖解源極或汲極電極142a和源極或汲極電極142b在氧化物半導體層140的底表面中與氧化物半導體層140接觸之例子；及圖13B圖解源極或汲極電極142a和源極或汲極電極142b在氧化物半導體層140的頂表面中與氧化物半導體層140接觸之例子。
圖13A及13B的結構大大不同於圖2A及2B和圖12的結構，因為閘極電極136d設置在氧化物半導體層140上。此外，圖13A所示的結構和圖13B所示的結構之間的大差異為源極或汲極電極142a和源極或汲極電極142b與氧化物半導體層140接觸的表面，其為氧化物半導體層140的頂表面或底表面。此外，由於這些差異，改變另一電極、另一絕緣層等等的位置。至於各組件的細節，可參考圖2A及2B。
尤其是，在圖13A中，電晶體162包括：源極或汲極電極142a和源極或汲極電極142b，其設置在中間層絕緣層128上；氧化物半導體層140，其與源極或汲極電極142a和源極或汲極電極142b的頂表面接觸；閘極絕緣層138，其設置在氧化物半導體層140上；以及閘極絕緣層138上的閘極電極136d，其在與氧化物半導體層140重疊之區域中。
在圖13B中，電晶體162包括：氧化物半導體層140，其設置在中間層絕緣層128上；源極或汲極電極142a和源極或汲極電極142b，其被設置與氧化物半導體層140的頂表面接觸；閘極絕緣層138，其設置在氧化物半導體層140上；以及閘極絕緣層138上的閘極電極136d，其被設置在與氧化物半導體層140重疊之區域中。
需注意的是，在圖13A及13B所示的結構中，在某些例子中，可省略圖2A及2B等所圖解的結構具有之組件。在此種例子中，其次可達成製造處理的簡化。無須說，同樣在圖2A及2B等所圖解的結構可省略不必要的組件。
圖14A及14B各圖解元件具有極大尺寸和閘極電極136d設置在氧化物半導體層140下之結構的例子。在此例中，配線、電極等等不一定必須被形成嵌入在絕緣層中，因為表面的平坦性和覆蓋範圍不一定要非常高。例如，可以此種方式形成閘極電極136d，使得導電層被形成和然後被圖案化。需注意的是，雖然未圖解，但是可同樣地製造電晶體160。
圖14A所圖解的結構和圖14B所圖解的結構之間的大差異為源極或汲極電極142a和源極或汲極電極142b與氧化物半導體層140接觸之表面，其為氧化物半導體層140的頂表面或底表面。此外，由於此差異，改變另一電極、另一絕緣層等等的位置。至於各組件的細節，可參考圖2A及2B或其他圖式。
尤其是，在圖14A中，電晶體162包括：閘極電極136d，其設置在中間層絕緣層128上；閘極絕緣層138，其設置在閘極電極136d上；源極或汲極電極142a和源極或汲極電極142b，其設置在閘極絕緣層138上；以及氧化物半導體層140，其與源極或汲極電極142a和源極或汲極電極142b的頂表面接觸。
在圖14B中，電晶體162包括：閘極電極136d，其設置在中間層絕緣層128上；閘極絕緣層138，其設置在閘極電極136d上；氧化物半導體層140，其設置在閘極絕緣層138上，以與閘極電極136d重疊；以及源極或汲極電極142a和源極或汲極電極142b，其被設置與氧化物半導體層140的頂表面接觸。
需注意的是，同樣在圖14A及14B所圖解的結構中，在某些例子中可省略圖2A及2B等等所圖解的結構具有之組件。同樣在此例中，可達成製造處理的簡化。
圖15A及15B各圖解元件具有極大尺寸和閘極電極136d設置在氧化物半導體層140上之結構的例子。同樣在此例中，配線、電極等等不一定必須被形成嵌入在絕緣層中，因為表面的平坦性和覆蓋範圍不一定要非常高。例如，可以此種方式形成閘極電極136d，使得導電層被形成和然後被圖案化。需注意的是，雖然未圖解，但是可同樣地製造電晶體160。
圖15A所圖解的結構和圖15B所圖解的結構之間的大差異為源極或汲極電極142a和源極或汲極電極142b與氧化物半導體層140接觸之表面，其為氧化物半導體層140的頂表面或底表面。此外，由於此差異，改變另一電極、另一絕緣層等等的位置。至於各組件的細節，可參考圖2A及2B或其他圖式。
尤其是，在圖15A中，電晶體162包括：源極或汲極電極142a和源極或汲極電極142b，其設置在中間層絕緣層128上；氧化物半導體層140，其與源極或汲極電極142a和源極或汲極電極142b的頂表面接觸；閘極絕緣層138，其設置在源極或汲極電極142a、源極或汲極電極142b、及氧化物半導體層140上；以及閘極絕緣層138上的閘極電極136d，其被設置在與氧化物半導體層140重疊之區域中。
在圖15B中，電晶體162包括：氧化物半導體層140，其設置在中間層絕緣層128上；源極或汲極電極142a和源極或汲極電極142b，其被設置與氧化物半導體層140的頂表面接觸；閘極絕緣層138，其設置在源極或汲極電極142a、源極或汲極電極142b、及氧化物半導體層140上；以及閘極絕緣層138上的閘極電極136d，其在與氧化物半導體層140重疊之區域中。
需注意的是，同樣在圖15A及15B所圖解的結構中，在某些例子中可省略圖2A及2B等等所圖解的結構具有之組件。同樣在此例中，可達成製造處理的簡化。
如上述，根據所揭示的發明之一實施例，實現具有新結構的半導體裝置。雖然此實施例中堆疊電晶體160和電晶體162，但是半導體裝置的結構並不侷限於此。另外，雖然說明電晶體160的通道長度方向和電晶體162的通道長度方向彼此垂直之例子，但是電晶體160及162的位置並不侷限於此。此外，電晶體160及162可被設置成彼此重疊。
需注意的是，雖然在此實施例中，為了方便瞭解而說明每最小儲存單位(一位元)的半導體裝置，但是半導體裝置的結構並不侷限於此。藉由適當連接複數個半導體裝置可形成更先進的半導體裝置。例如，能夠藉由使用複數個半導體裝置來製造NAND型或NOR型半導體裝置。配線的結構並不侷限於圖1所示者，而是可適當改變。
在根據此實施例的半導體裝置中，電晶體162的小關閉狀態電流特性使資料能夠保留一段極長的時間。換言之，不需要DRAM等等所需之更新操作；如此，可抑制電力消耗。此外，實際上可使用半導體裝置作為非揮發性記憶體裝置。
因為藉由電晶體162的交換操作來寫入資料，所以不需要高電壓，及半導體裝置中的元件不退化。另外，根據電晶體的開啟狀態和關閉狀態來寫入或拭除資訊，藉以可容易實現高速操作。而且，藉由控制輸入到電晶體的電位可直接重寫資訊。如此不需要快閃記憶體等等所需之拭除操作；因此，可抑制由於拭除操作所導致的操作速度降低。
而且，可以比使用氧化物半導體之電晶體快很多的速度來操作使用除了氧化物半導體之外的材料之電晶體，如此實現高速讀取所儲存的資料。
此實施例所說明之方法和結構可與其他實施例所說明之方法和結構的任一個適當組合。
[實施例2]
在此實施例中，將說明根據本發明的實施例之半導體裝置的電路組態及操作方法。
圖16圖解包括在半導體裝置中之記憶體元件的電路圖之例子(下面亦稱作記憶體單元)。圖16所示記憶體單元200為多值記憶體單元，及包括第一信號線S1(第三配線)、第二信號線S2(第四配線)、字元線WL(第五配線)、電晶體201、電晶體202、電晶體203、及電容器205。電晶體201及203係使用除了氧化物半導體之外的材料所形成，而電晶體202係使用氧化物半導體所形成。此外，電晶體201及203具有類似於實施例1所說明之電晶體160的結構之結構較佳。另外，電晶體202具有類似於實施例1所說明之電晶體162的結構之結構較佳。記憶體單元200透過電晶體(可以是包括在另一記憶體單元中之電晶體)電連接到源極線SL(第一配線)和字元線BL(第二配線)較佳。
此處，電晶體201的閘極電極電連接到電晶體202之源極電極和汲極電極的其中之一。另外，源極線SL、電晶體201的源極電極、和電晶體203的源極電極彼此電連接。位元線BL、電晶體201的汲極電極、和電晶體203的汲極電極彼此電連接。第一信號線S1電連接到電晶體202之源極電極和汲極電極的其中另一個。第二信號線S2電連接到電晶體202的閘極電極，及字元線WL電連接到電晶體203的閘極電極。此外，電容器205之電極的其中之一、電晶體201的閘極電極、和電晶體202之源極電極和汲極電極的其中之一彼此電連接。電容器205之電極的其中另一個被供應有預定電位，例如GND。需注意的是，源極線SL、電晶體201的源極電極、和電晶體203的源極電極可透過電晶體(可以是包括在另一記憶體單元中之電晶體)彼此連接。另外，位元線BL、電晶體201的汲極電極、和電晶體203的汲極電極可透過電晶體(可以是包括在另一記憶體單元中之電晶體)彼此連接。
此處，說明記憶體單元200的操作。例如，在記憶體單元200為四值記憶體單元之例子中，記憶體單元200的四種狀態被設定成資料”00b”、”01b”、”10b”、及”11b”，以及連接到電晶體201的閘極電極之節點(節點A)的電位分別被設定成V 00、V 01、V 10、及V 11(V 00<V 01<V 10<V 11)。此處的讀取方法為從源極線SL側透過選定記憶體單元改變位元線BL之方法。當從源極線SL側改變時，位元線BL反映記憶體單元200的狀態，及被改變成由((節點A的電位)-(電晶體201的臨界電壓V th))所表示之電位。結果，位元線BL的電位變成分別對應於資料”00b”、”01b”、”10b”、及”11b”之(V 00-V th)、(V 01-V th)、(V 10-V th)、及(V 11-V th)。因為對應於資料之位元線的電位彼此不同，所以可讀取資料”00b”、”01b”、”10b”、及”11b”。
圖17圖解包括m×n位元的儲存容量之根據本發明的實施例之半導體裝置的方塊電路圖。作為例子，此處說明記憶體單元200串聯連接之NAND型半導體裝置。
根據本發明的實施例之半導體裝置包括m字元線WL(1)至WL(m)；m第二信號線S2(1)至SL(m)；n位元線BL(1)至BL(n)；n第一信號線S1(1)至SL(n)；兩選擇線SEL(1)及SEL(2)；記憶體單元陣列210，排列成矩陣m段(列)乘n段(行)(m及n為自然數)；電晶體215(1,1)至215(1,n)，其沿著位元線BL(1)至BL(n)和記憶體單元200(1,1)至200(1,n)之間的選擇線SEL(1)排列；電晶體215(2,1)至215(2,n)，其沿著源極線SL(1)至SL(n)和記憶體單元200(m,1)至200(m,n)之間的選擇線SEL(2)排列；以及周邊電路，諸如源極線用的驅動器電路217，讀取電路211，第一信號線用的驅動器電路212，第二信號線和字元線用的驅動器電路213，電位產生電路214，及選擇線用的驅動器電路216(1)及216(2)等。作為另一周邊電路，可設置更新電路等等。
考慮記憶體單元200的每一個，如、記憶體單元200(i,j)(此處，i為大於或等於1及小於或等於m之整數，而j為大於或等於1及小於或等於n之整數)。記憶體單元200(i,j)連接到第一信號線S1(j)、第二信號線S2(i)、及字元線WL(i)。另外，包括在記憶體單元200(i 1,j)中之電晶體201及203的汲極電極(i 1為大於或等於2及小於或等於m之整數)連接到包括在記體體單元200(i 1-1,j)中之電晶體201及203的源極電極。包括在記憶體單元200(i 2,j)中之電晶體201及203的源極電極(i 2為大於或等於1及小於或等於m-1之整數)連接到包括在記憶體單元200(i 2+1,j)中之電晶體201及203的汲極電極。包括在記憶體單元200(1,j)中之電晶體201及203的汲極電極連接到電晶體215(1,j)的源極電極。包括在記憶體單元200(m,j)中之電晶體201及203的源極電極連接到電晶體215(2,j)的汲極電極。電晶體215(1,j)的汲極電極連接到位元線BL(j)，而電晶體215(2,j)的源極電極連接到源極線SL(j)。電晶體215(1,j)的閘極電極連接到選擇線SEL(1)，而電晶體215(2,j)的閘極電極連接到選擇線SEL(2)。
源極線SL(1)至SL(n)連接到用於源極線的驅動器電路217；位元線BL(1)至BL(n)連接到讀取電路211；第一信號線S1(1)至S1(n)連接到用於第一信號線的驅動器電路212；第二信號線S2(1)至S2(m)和字元線WL(1)至WL(m)連接到用於第二信號線和字元線的驅動器電路213；以及選擇線SEL(1)及SEL(2)分別連接到用於選擇線的驅動器電路216(1)及216(2)。
圖18圖解用於第二信號線和字元線的驅動器電路213之例子。用於第二信號線和字元線的驅動器電路213包括解碼器等。透過受寫入賦能信號(WE信號)控制之開關和受輸出自解碼器的信號控制之開關，第二信號線S2連接到配線V_S20、V_S21、及V_S2S。透過受讀取賦能信號(RE信號)控制之開關和受輸出自解碼器的信號控制之開關，字元線WL連接到配線V_WL0、V_WL1、及V_WLS。位址信號從外部輸入到解碼器。
當位址信號輸入到用於第二信號線和字元線的驅動器電路213時，由位址所指定的列(下面亦稱作選定列)被確立(作動)，及除了由位址所指定的列以外之列(下面亦稱作非選定列)非確立(非作動)。當RE信號非確立時，施加電位V_WLS到字元線WL。當RE信號確立時，施加電位V_WL1到選定列中的字元線WL，而施加電位V_WL0到非選定列中的字元線WL。當WE信號非確立時，施加電位V_S2S到第二信號線S2。當WE信號確立時，施加電位V_S21到選定列中的第二信號線S2，而施加電位V_S20到非選定列中之第二信號線S2。
連接到施加電位V_WL0之字元線WL的電晶體203被打開。連接到施加電位V_WL1之字元線WL的電晶體203被關閉。連接到施加電位V_S2S及V_S20之第二信號線S2的電晶體202被關閉。連接到施加電位V_S21之第二信號線S2的電晶體202被打開。
當RE信號被確立時，用於選擇線的驅動器電路216(1)及216(2)將選擇線SEL(1)及SEL(2)設定成電位V_SEL1，及打開電晶體215(1,1)至215(1,n)和電晶體215(2,1)至215(2,n)。另一方面，當RE信號非確立時，用於選擇線的驅動器電路216(1)及216(2)將SEL(1)及SEL(2)設定成電位V_SEL0，及關閉215(1,1)至215(1,n)和電晶體215(2,1)至215(2,n)。
圖19圖解用於第一信號線的驅動器電路212之例子。用於第一信號線的驅動器電路212包括多工器(MUX1)。信號DI和寫入電位V 00、V 01、V 10、及V 11輸入到多工器(MUX1)。多工器(MUX1)的輸出終端透過開關連接到第一信號線S1。此外，第一信號線S1透過開關連接到GND。開關受寫入賦能信號控制。
當信號DI輸入到用於第一信號線的驅動器電路212時，多工器(MUX1)根據來自寫入電位V 00、V 01、V 10、及V 11之信號DI的值來選擇寫入電位V w。多工器(MUX1)的行為圖示在表格1中。當寫入賦能信號確立時，施加選定寫入電位V w到第一信號線S1。當寫入賦能信號非確立時，第一信號線S1連接到GND。
在預充電之後的讀取週期中，用於源極線的驅動器電路217施加電位V s_read到源極線SL。在其他週期中，施加0 V。此處，電位V s_read高於電位(V 11-V th)。
圖20圖解讀取電路211的例子。讀取電路211包括感測放大器電路、邏輯電路等等。感測放大器電路之每一個的一輸入終端透過開關連接到位元線BL或配線V pc。參考電位V ref0、V ref1、及V ref2的任一個輸入到感測放大器電路之每一個的另一輸入終端。感測放大器電路之每一個的輸出終端連接到邏輯電路的輸入終端。需注意的是，開關受讀取負能信號和信號Φpc控制。
藉由設定參考電位V ref0、V ref1、及V ref2的每一個之值，使得(V 00-V th)<V ref0<(V 01-V th)<V ref1<(V 10-V th)<V ref2<(V 11-V th)，記憶體單元的狀態可被讀取作為具有三位元的數位信號。例如，在資料”00b”的例子中，位元線BL的電位為(V 00-V th)。此處，位元線的電位之值小於參考電位V ref0、V ref1、及V ref2的任一個，藉以感測放大器電路的輸出SA_OUT0、SA_OUT1、及SA_OUT2都變成”0”。同樣地，在資料”01b”的例子中，感測放大器電路的輸出SA_OUT0、SA_OUT1、及SA_OUT2分別變成”1”、”0”、及”0”。在資料”10b”的例子中，感測放大器電路的輸出SA_OUT0、SA_OUT1、及SA_OUT2分別變成”1”、”1”、及”0”。在資料”11b”的例子中，感測放大器電路的輸出SA_OUT0、SA_OUT1、及SA_OUT2分別變成”1”、”1”、及”1”。之後，使用表格2中的邏輯表格所示之邏輯電路，從讀取電路211產生和輸出具有兩位元的資料DO。
需注意的是，在此處所圖解的讀取電路211中，當Φpc信號確立時，位元線BL和連接到位元線BL之感測放大器電路的輸入終端被改變成電位V pc。換言之，可利用信號Φpc來執行預充電。需注意的是，電位V pc被設定成低於(V 00-V th)。當RE信號確立時，施加電位Vs_read到連接到用於源極線的驅動器電路217之源極線sL，藉以反映資料的電位被改變成位元線BL。然後，在讀取電路211中執行讀取。
需注意的是，在讀取時所比較的”位元線BL的電位”包括透過開關連接到位元線BL之感測放大器電路的輸入終端之節點的電位。也就是說，讀取電路中所比較的電位不需要與位元線BL的電位完全相同。
圖21圖解電位產生電路214的例子。在電位產生電路214中，以電阻在供電電位V dd和GND之間分開電位，藉以可獲得想要的電位。然後，透過類比緩衝器輸出所產生的電位。以此方式，產生寫入電位V 00、V 01、V 10、及V 11和參考電位V ref0、V ref1、及V ref2。需注意的是，圖21圖解V 00<V ref0<V 01<V ref1<V 10<V ref2<V 11之組態；然而，電位關係並不侷限於此。藉由調整參考電位所連接之電阻器和節點，可適當產生所需的電位。另外，可使用不同於產生V ref0、V ref1、及V ref2之電位產生電路的電位產生電路產生V 00、V 01、V 10、及V 11。
取代供電電位V dd，可將升壓電路中所升壓的電位供應到電位產生電路214。電位差的絕對值係可藉由供應升壓電路的輸出到電位產生電路來增加，使得可供應較高電位。
需注意的是，甚至在直接供應供電電位V dd到電位產生電路的例子中，可將供電電位V dd分成複數個電位。然而，因為在此例中難以將鄰接電位清楚區分，所以將增加寫入錯誤和讀取錯誤的數目。在升壓電路的輸出被供應到電位產生電路之例子中，可增加電位差的絕對值，使得即使增加分開電位的數目仍可充分確保鄰接電位之間的電位差。
如此，在不增加寫入錯誤和讀取錯誤的數目之下可增加記憶體單元的儲存容量。
作為執行四階段的升壓之升壓電路的例子，圖22A圖解升壓電路219。在圖22A中，將供電電位V dd供應到第一二極體402的輸入終端。第二二極體404的輸入終端和第一電容器412的一終端連接到第一二極體402的輸出終端。同樣地，第三二極體406的輸入終端和第二電容器414的一終端連接到第二二極體404的輸出終端。其他部分的連接類似於上述；因此，省略詳細說明。然而，連接可被表示如下：第n電容器的一終端連接到第n二極體的輸出終端(n為自然數)。需注意的是，第五二極體410的輸出變成升壓電路219的輸出V out。
此外，時脈信號CLK被輸入到第一電容器412的另一終端和第三電容器416的另一終端。反相時脈信號CLKB被輸入到第二電容器414的另一終端和第四電容器418的一終端。也就是說，時脈信號CLK被輸入到第(2k-1)電容器的另一終端，而反相時脈信號CLKB被輸入到第2k電容器的另一終端(k為自然數)。需注意的是，接地電位GND被輸入到最後階段的電容器(此實施例為第五電容器420)之另一終端。
當時脈信號CLK高時，即、當反相時脈信號CLKB低時，第一電容器412和第三電容器416被充電，及以預定電壓增加與時脈信號CLK電容式耦合之節點N1及節點N3的電位。另一方面，以預定電壓減少與反相時脈信號CLKB電容式耦合之節點N2及節點N4。
因此，電荷移動經過第一二極體402、第三二極體406、及第五二極體410，而節點N2和節點N4的電位被增加到預定值。
接著，當時脈信號CLK變低而反相時脈信號CLKB變高時，進一步增加節點N2和節點N4的電位。另一方面，以預定電壓減少節點N1、節點N3、及節點N5的電位。
因此，電荷移動經過第二二極體404和第四二極體408。結果，節點N3和節點N5的電位被增加到預定電位。如此，節點的電位中的關係變成(V N5>V N4(CLKB=High)>V N3(CLK=High)>V N2(CLKB=High)>V N1(CLK=High)>V dd)，藉以執行升壓。需注意的是，升壓電路219並不侷限於執行四階段的升壓之電路。可適當改變升壓的階段數目。
需注意的是，升壓電路219的輸出V out明顯受到二極體的特性之間的變化影響。例如，藉由將電晶體的源極電極和閘極電極彼此連接來設置二極體，但是在此例中，二極體的特性受電晶體的臨界值變化影響。
為了極準確控制輸出V out，可利用輸出V out被反饋之結構。圖22B圖解輸出V out被反饋時之電路組態的例子。圖22B的升壓電路219對應於圖22A的升壓電路219。
升壓電路219的輸出終端透過電阻R 1連接到感測放大器電路的一輸入終端。此外，透過電阻R 2將感測放大器電路的一輸入終端接地。即、對應於輸出V out的電位V 1被輸入到感測放大器電路的一輸入終端。此處，V 1=V out‧R2/(R 1+R 2)。
另外，參考電位V ref被輸入到感測放大器電路的另一輸入終端。即、在感測放大器電路中比較V 1和V ref。感測放大器電路的輸出終端連接到控制電路。時脈信號CLK0被輸入到控制電路。控制電路輸出時脈信號CLK和反相時脈信號CLKB到升壓電路219，以回應感測放大器電路的輸出。
當V 1>V ref時，感測放大器電路的輸出sig_1被確立，及控制電路停止供應時脈信號CLK和反相時脈信號CLKB到升壓電路219。如此，升壓操作停止，使得電位V out停止增加。然後，連接到升壓電路219的輸出之電路消耗電力，藉以電位V out逐漸減少。
當V 1<V ref時，感測放大器電路的輸出sig_1非確立，及控制電路開始供應時脈信號CLK和反相時脈信號CLKB到升壓電路219。如此，執行升壓操作，使得電位V out逐漸增加。
以此方式，藉由反饋升壓電路219的輸出電位V out，升壓電路219的輸出電位V out可保持在固定值。組態在具有二極體特性變化之例子中特別有效。而且，組態在預定電位欲根據參考電位V ref而產生之例子中亦有效。需注意的是，藉由使用複數個不同參考電位可在升壓電路219中產生複數個電位。
以此方式，可藉由供應升壓電路的輸出到電位產生電路來增加電位差的絕對值。因此，在不改變電位差的最小單位之下可產生較高電位。也就是說，可增加記憶體單元的儲存容量。
圖23圖解微分感測放大器作為感測放大器電路的例子。微分感測放大器包括輸入終端V in(+)及V in(-)和輸出終端V out，及放大V in(+)的電位和V in(-)的電位之間的差。當V in(+)的電位高於V in(-)的電位時，V out輸出High信號，而當V in(+)的電位低於V in(-)的電位時，V out輸出Low信號。
圖24圖解鎖定感測放大器作為感測放大器電路的例子。鎖定感測放大器包括輸入-輸出終端V1及V2和控制信號Sp及Sn的輸入終端。首先，藉由將信號Sp設定為High而信號Sn為Low來中斷供電電壓(V dd)。接著，欲待比較的電位被施加到V1及V2的每一個。之後，當藉由將信號Sp設定為Low而信號Sn為High來供應供電電壓(V dd)時，當V1的電位高於V2的電位時，V1的輸出為High而V2的輸出為Low。當V1的電位低於V2的電位時，V1的輸出為Low而V2的輸出為High。以此種方式，V1及V2之間的電位差被放大。
說明特有操作電位(電壓)的例子。例如，當電晶體201的臨界電壓約0.3V及供電電壓Vdd為2V時，V 11可以是1.6V；V 10為1.2V；V 01為0.8V；V 00為0V；V ref0為0.3V；V ref1為0.7V；及V ref2為1.1V。另外，V s_read可以是2V。V_WL0為2V；V_WL1為0V；V_WLS為0V；V_S20為0V；V_S21為2V；V_S2S為0V；V_SEL0為0V；以及V_SEL1為2V較佳。例如，電位V pc為0V較佳。
接著，說明圖17所示之半導體裝置的操作。例如，在記憶體單元200為四值記憶體單元之例子中，記憶體單元200的四狀態為資料”00b”、”01b”、”10b”、及”11b”，及四狀態中的節點A之電位分別被設定成V 00、V 01、V 10、及V 11(V 00<V 01<V 10<V 11)。在此結構中，每一列執行寫入和讀取。
首先，說明半導體裝置的寫入操作。在寫入賦能信號確立時之週期中執行寫入操作。在寫入操作期間，讀取賦能信號非確立。在第i列的記憶體單元200(i,1)至200(i,n)上執行寫入之例子中，第二信號線S2(i)被設定成電位V_S21，及選定記憶體單元中的電晶體202被打開。另一方面，除了第i列以外的列中之第二信號線S2被設定成電位V_S20，及非選定記憶體單元中的電晶體202被關閉。根據輸入到用於第一信號線的驅動器電路212之信號DI，在寫入資料”00b”之行中，第一信號線S1(1)至S1(n)被設定成V 00，在寫入資料”01b”之行中被設定成V 01，在寫入資料”10b”之行中被設定成V 10，及在寫入資料”11b”之行中被設定成V 11。需注意的是，在寫入的最後部分，在改變第一信號線S1(1)至S1(n)的電位之前，將第二信號線S2(i)設定成電位V_S20，使得選定記憶體單元中的電晶體202被關閉。關於其他配線，例如，位元線BL(1)至BL(n)被設定為0V；字元線WL(1)至WL(m)為V_WLS的電位；選擇線SEL(1)及SEL(2)為V_SEL0的電位；以及源極線SL(1)至SL(n)的電位V s為0V。圖25A圖解上述寫入操作的時序圖之例子。需注意的是，圖25A為寫入資料”10b”到記憶體單元內之例子的時序圖。
結果，寫入資料”00b”的記憶體單元之節點A的電位約為V 00[V]，寫入資料”01b”的記憶體單元之節點A的電位約為V 01[V]，寫入資料”10b”的記憶體單元之節點A的電位約為V 10[V]，以及寫入資料”11b”的記憶體單元之節點A的電位約為V 11[V]。非選定記憶體單元的節點A之電位未改變。此處，根據第一信號線S1的電位將電荷累積在節點A中。因為電晶體202的關閉狀態電流極小或大體上為0，所以電晶體201的閘極電極(節點A)之電位被保留一段長時間。
接著，說明半導體裝置的讀取操作。在讀取賦能信號確立時之週期中執行讀取操作。在執行第i列的記憶體單元200(i,1)至200(i,n)之讀取的例子中，選擇線SEL(1)及SEL(2)被設定成電位V_SEL1，及電晶體215(1,1)至215(1,n)和電晶體215(2,1)至215(2,n)被打開。另外，字元線WL(i)的電位被設定成V_WL1，除了第i列以外的列中之字元線WL的電位被設定成V_WL0。此時，第i列的記憶體單元中之電晶體203被關閉。除了第i列以外的列之記憶體單元中的電晶體203被打開。第二信號線S2(1)至S2(m)被設定成電位V_S2S，及所有記憶體單元中的電晶體202被關閉。第一信號線S1(1)至S1(n)的電位被設定成0V。
在讀取操作的一開始之某段週期中，信號Φpc被確立。結果，位元線BL被預充電到電位V pc。然後，源極線SL(1)至SL(n)的電位V s被設定成V s_read。如此，根據第i列的記憶體單元中之電晶體201的狀態，電流從源極線SL流到位元線BL，使得位元線BL被改變成由((節點A的電位)-(電晶體201的臨界電壓V th))所表示之電位。結果，位元線BL的電位變成分別對應於資料”00b”、”01b”、”10b”、及”11b”之(V 00-V th)、(V 01-V th)、(V 10-V th)、及(V 11-V th)。因為對應於資料之位元線的電位彼此不同，所以可藉由讀取電路讀取資料”00b”、”01b”、”10b”、及”11b”。需注意的是，(V 11-V th)低於或等於(V_SEL1-V th_SEL)及低於或等於(V_WL0-V th_203)。此處，V th_SEL表示電晶體215的臨界電壓，及V th_203表示電晶體203的臨界電壓。
圖25B圖解上述讀取操作的時序圖之例子。圖25B的時序圖圖解從記憶體單元讀取資料”10b”之例子。選定字元線WL的電位變成V_WL0及源極線SL的電位變成V s_read，藉以位元線BL被改變成對應於記憶體單元的資料”10b”之電位(V 10-V th)。結果，SA_OUT0、SA_OUT1、及SA_OUT2分別變成”1”、”1”、及”0”。
需注意的是，在半導體裝置未具有基板電位之例子中，如、在薄膜電晶體形成在SOI基板上之例子中，當執行寫入時，字元線WL(i+1)至WL(m)的電位被設定成V_WL0較佳，及選擇線SEL(2)的電位被設定成V_SEL1較佳。如此，第i列之記憶體單元中的電晶體201之源極電極的電位和汲極電極的電位之至少其中之一約可為0V。另一選擇是，選擇線SEL(1)的電位可被設定成V_SEL1，及字元線WL(1)至WL(i-1)的電位可被設定成V_WL0。另一方面，在半導體裝置具有基板電位之例子中，如、在電晶體形成在單晶半導體基板上之例子中，基板電位可以是0 V。
需注意的是，在寫入操作時，位元線BL(1)至BL(n)的電位被設定成0V；在選擇線SEL(1)的電位被設定成V_SEL0之例子中，位元線BL(1)至BL(n)的電位可被改變成浮動狀態或高於0V的電位。雖然當執行讀取時將第一信號線S1(1)至S1(n)的電位設定成0V，但是第一信號線S1(1)至S1(n)的電位可被改變成浮動狀態或高於0V的電位。
此外，在此實施例中，第一信號線S1被排列在位元線BL方向(行方向)上，及第二信號線S2被排列在字元線WL方向上(列方向)；然而，本發明的一實施例並不侷限於此。例如，第一信號線S1可被排列在字元線WL方向上(列方向)，及第二信號線S2可被排列在位元線BL方向(行方向)上。在此種例子中，可適當排列第一信號線S1所連接的驅動器電路和第二信號線S2所連接的驅動器電路。
在此實施例中，說明四值記憶體單元的操作，即、寫入四種不同狀態的任一個到一記憶體單元或從一記憶體單元讀取四種不同狀態的任一個。然而，可藉由適當改變電路組態來執行n值記憶體單元的操作，即、寫入n種不同狀態(n為大於或等於2的整數)的任一個到一記憶體單元或從一記憶體單元讀取n種不同狀態的任一個。
例如，在八值記憶體單元中，儲存容量變成比二值記憶體單元大上三倍。當執行寫入時，備製決定節點A的電位之八種寫入電位，及產生八種狀態。當執行讀取時，備製能夠區分八種狀態之七種參考電位。設置一感測放大器及執行比較七次，使得讀取可被執行。另外，藉由反饋比較的結果，可將比較次數降至三次。在驅動源極線SL的讀取方法中，可藉由設置七個感測放大器而一比較中執行讀取。而且，可利用設置複數個感測放大器和執行比較複數次之結構。
通常，在2 k 值記憶體單元中(k為大於或等於1的整數)，儲存容量比值記憶體單元大上k倍。當執行寫入時，備製決定節點A的電位之2 k 種寫入電位，及產生2 k 種狀態。當執行讀取時，備製能夠區分2 k 種狀態之(2 k -1)種參考電位。設置一感測放大器及執行比較(2 k -1)次，使得讀取可被執行。另外，藉由反饋比較的結果，可將比較次數降至k次。在驅動源極線SL的讀取方法中，可藉由設置(2 k -1)個感測放大器而一比較中執行讀取。而且，可利用設置複數個感測放大器和執行比較複數次之結構。
在根據此實施例的半導體裝置中，電晶體202的小關閉狀態電流特性使資料能夠保留一段極長的時間。換言之，不需要DRAM等等所需之更新操作；如此，可抑制電力消耗。此外，實際上可使用半導體裝置作為非揮發性記憶體裝置。
因為藉由電晶體202的交換操作來寫入資料，所以不需要高電壓，及半導體裝置中的元件不退化。另外，根據電晶體的開啟狀態和關閉狀態來寫入或拭除資訊，藉以可容易實現高速操作。而且，藉由控制輸入到電晶體的電位可直接重寫資訊。如此不需要快閃記憶體等等所需之拭除操作；因此，可抑制由於拭除操作所導致的操作速度降低。
而且，可以比使用氧化物半導體之電晶體快很多的速度來操作使用除了氧化物半導體之外的材料之電晶體，如此實現高速讀取所儲存的資料。
根據此實施例的半導體裝置為多值半導體裝置，使得每面積的儲存容量可大於兩值半導體裝置之每面積的儲存容量。因此，可降低半導體裝置的尺寸，及可高度整合半導體裝置。此外，可直接控制當執行寫入操作時變成浮動狀態之節點的電位；如此，容易以高準確性來控制臨界電壓，此為多值記憶體所需。因此，可省略多值型記憶體所需之寫入操作後的狀態確認，在此種例子中，可縮短寫入操作所需的時間。
在根據此實施例的半導體裝置中，可藉由供應升壓電路的輸出到電位產生電路來增加電位差的絕對值。因此，可在不改變電位差的最小單位下產生較高電位。即、可增加記憶體單元的儲存容量。
此實施例所說明之方法和結構可與其他實施例所說明之方法和結構的任一個適當組合。
[實施例3]
在此實施例中，將說明不同於實施例2的半導體裝置之電路組態的例子及其操作。
圖26圖解包括在半導體裝置中之記憶體單元的電路圖之例子。圖26所示之記憶體單元240為多值記憶體單元，及包括第一信號線S1、第二信號線S2、字元線WL、電晶體201、電晶體202、及電晶體204。電晶體201係使用除了氧化物半導體以外的材料來形成，而電晶體202係使用氧化物半導體來形成。此處，電晶體201具有類似於實施例1所說明之電晶體160的結構之結構較佳。另外，電晶體202具有類似於實施例1所說明之電晶體162的結構之結構較佳。透過電晶體(可以是包括在另一記憶體單元中的電晶體)，將記憶體單元240電連接到源極線SL和位元線BL較佳。
此處，電晶體201的閘極電極、電晶體202之源極電極和汲極電極的其中之一、及電容器204之電極的其中之一彼此電連接。另外，源極線SL和電晶體201的源極電極彼此電連接，及電晶體201的汲極電極和位元線BL彼此電連接。電晶體202之源極電極和汲極電極的其中另一個及第一信號線S1彼此電連接，及第二信號線S2和電晶體202的閘極電極彼此電連接。字元線WL和電容器204之電極的其中另一個彼此電連接。需注意的是，源極線SL和電晶體201的源極電極可透過電晶體(可以是包括在另一記憶體單元中之電晶體)彼此連接。另外，位元線BL和電晶體201的汲極電極可透過電晶體(可以是包括在另一記憶體單元中之電晶體)彼此連接。
此處，說明記憶體單元240的操作。例如，在記憶體單元240為四值記憶體單元之例子中，記憶體單元240的四種狀態被設定成資料”00b”、”01b”、”10b”、及”11b”，以及電晶體201的節點A之電位分別被設定成V 00、V 01、V 10、及V 11(V 00<V 01<V 10<V 11)。記憶體單元240的節點A之電位依據字元線WL的電位。當字元線WL的電位增加時，記憶體單元240的節點A之電位亦增加。例如，施加到四種不同狀態中之記憶體單元的字元線WL之電位從低電位改成高電位，首先資料”11b”的記憶體單元之電晶體201被打開，然後，資料”10b”的記憶體單元、資料”01b”的記憶體單元、及資料”00b”的記憶體單元以此順序被打開。換言之，藉由適當選擇字元線WL的電位，可區分記憶體單元的狀態(即、包括在記憶體單元中的資料)。藉由適當選擇字元線WL的電位，電晶體201在開啟狀態中之記憶體單元為低電阻狀態，而電晶體201在關閉狀態中之記憶體單元為高電阻狀態；因此，當由讀取電路區分電阻狀態時，可讀出資料”00b”、”01b”、”10b”、及”11b”。
圖27圖解包括m×n位元的儲存容量之本發明的實施例之半導體裝置的方塊電路圖。作為例子，此處說明記憶體單元240串聯連接之NAND型半導體裝置。
圖27所說明之半導體裝置包括m字元線WL；m第二信號線S2；n位元線BL；n第一信號線S1；兩選擇線SEL(1)及SEL(2)；記憶體單元陣列250，複數個記憶體單元240(1,1)至240(m,n)排列成矩陣m段(列)乘n段(行)(m及n為自然數)；電晶體255(1,1)至215(1,n)，其沿著位元線BL(1)至BL(n)和記憶體單元240(1,1)至240(1,n)之間的選擇線SEL1排列；電晶體255(2,1)至255(2,n)，其沿著源極線SL(1)至SL(n)和記憶體單元240(m,1)至240(m,n)之間的選擇線SEL(2)排列；以及周邊電路，諸如讀取電路251，第一信號線用的驅動器電路252，第二信號線和字元線用的驅動器電路253，電位產生電路254，及選擇線用的驅動器電路256(1)及256(2)等。作為另一周邊電路，可設置更新電路等等。
考慮記憶體單元240的每一個，如、記憶體單元240(i,j)(此處，i為大於或等於1及小於或等於m之整數，而j為大於或等於1及小於或等於n之整數)。記憶體單元240(i,j)連接到第一信號線S1(j)、第二信號線S2(i)、及字元線WL(i)。另外，包括在記憶體單元240(i 1,j)中之電晶體201及203的汲極電極(i 1為大於或等於2及小於或等於m之整數)連接到包括在記體體單元240(i 1-1,j)中之電晶體201的源極電極。包括在記憶體單元240(i 2,j)中之電晶體201的源極電極(i 2為大於或等於1及小於或等於m-1之整數)連接到包括在記憶體單元240(i 2+1,j)中之電晶體201的汲極電極。包括在記憶體單元240(1,j)中之電晶體201的汲極電極連接到電晶體255(1,j)的源極電極。包括在記憶體單元240(m,j)中之電晶體201的源極電極連接到電晶體255(2,j)的汲極電極。電晶體255(1,j)的汲極電極連接到位元線BL(j)，而電晶體255(2,j)的源極電極連接到源極線SL(j)。
位元線BL(1)至BL(n)連接到讀取電路251；第一信號線S1(1)至S1(n)連接到用於第一信號線的驅動器電路252；第二信號線S2(1)至S2(m)和字元線WL(1)至WL(m)連接到用於第二信號線和字元線的驅動器電路253；以及選擇線SEL(1)及SEL(2)連接到用於選擇線的驅動器電路256(1)及256(2)。電位V s施加到源極線SL(1)至SL(n)。需注意的是，源極線SL(1)至SL(n)不一定分開，可彼此電連接。
需注意的是，用於第一信號線的驅動器電路252和電位產生電路254可分別具有實施例2中參考圖19及圖21所說明的結構。取代供電電位V dd，參考圖22A及22B在實施例2所說明之升壓電路所升壓的電位可被供應到電位產生電路254。另外，實施例2所說明的結構可被用於選擇線用的驅動器電路256(1)及256(2)。
圖28圖解讀取電路251的例子。讀取電路包括感測放大器電路、正反器電路、偏壓電路257等等。偏壓電路257透過開關連接到位元線BL。另外，偏壓電路257連接到感測放大器電路的輸入終端。參考電位V ref輸入到感測放大器電路的另一輸入終端。感測放大器電路的輸出終端連接到正反器電路的輸入終端。需注意的是，開關受讀取賦能信號控制。
圖28所示之讀取電路251包括一感測放大器，及執行比較兩次，以區分四種不同狀態。兩比較受信號RE0及RE1控制。正反器電路FF0及FF1分別受信號RE0及RE1控制，及儲存感測放大器電路的輸出信號之值。正反器電路FF0的輸出及正反器電路FF1的輸出被輸出作為來自讀取電路的信號DOb[1]和信號DOb[0]。
需注意的是，在所圖示的讀取電路251中，當RE信號非確立時，位元線BL連接到配線V pc，及執行預充電。當RE信號確立時，建立位元線BL和偏壓電路257之間的電連續。需注意的是，不一定要執行預充電。
圖29圖解用於第二信號線和字元線的驅動器電路253之例子。用於第二信號線和字元線的驅動器電路253包括解碼器、多工器(MUX2)等等。透過受寫入附能信號(WE信號)控制之開關和和受輸出自解碼器的信號控制之開關，第二信號線S2連接到配線V_S20、V_S21、及V_S2S。透過受讀取賦能信號(RE信號)控制之開關和受輸出自解碼器的信號控制之開關，字元線WL連接到配線V_WL0、V_WL1、及V_WLS。另外，信號RE0、RE1、DOb[1]、參考電位V ref0、V ref1、及V ref2、和GND被輸入到多工器(MUX2)，以及多工器(MUX2)輸出電位V_WL。位址信號從外面輸入到解碼器。
當位址信號輸入到用於第二信號線和字元線的驅動器電路253時，由位址所指定的列(選定列)被確立，及除了由位址所指定的列以外之列(非選定列)非確立。當RE信號非確立時，施加電位V_WLS到字元線WL。當RE信號確立時，施加電位V_WL1到選定列中的字元線WL，而施加電位V_WL0到非選定列中的字元線WL。當WE信號非確立時，施加電位V_S2S到第二信號線S2。當WE信號確立時，施加電位V_S21到選定列中的第二信號線S2，而施加電位V_S20到非選定列中之第二信號線S2。V_WL1為由多工器(MUX2)所選定的電位。多工器根據信號RE0、RE1、及DOb[1]的值來選擇三種參考電位V ref0、V ref1、及V ref2、和GND的其中之一。多工器(MUX2)的行為圖解在表格3中。
連接到施加電位V_WL0之字元線WL的電晶體201被打開。連接到施加電位V_S2S及V_S20之第二信號線S2的電晶體202被關掉。連接到施加電位V_S21之第二信號線S2的電晶體202被打開。
說明在上述電位被選擇作為字元線WL的電位時之三種參考電位V rer0、V ref1、及V ref2(V ref0<V ref1<V ref2)和電晶體201的狀態。在V ref2被選擇作為字元線WL的電位之例子中，關掉資料”00b”的記憶體單元之電晶體201和打開資料”01b”的記憶體單元之電晶體201的電位被選擇作為Vref2。此外，在V ref1被選擇作為字元線WL的電位之例子中，關掉資料”01b”的記憶體單元之電晶體201和打開資料”10b”的記憶體單元之電晶體201的電位被選擇作為Vref1。此外，在V ref2被選擇作為字元線WL的電位之例子中，關掉資料”10b”的記憶體單元之電晶體201和打開資料”11b”的記憶體單元之電晶體201的電位被選擇作為Vref2。
在讀取電路251中，如上述的例子中一般，藉由兩比較來執行讀取。使用Vref1來執行第一比較。當藉由使用Vref1的比較之結果DOb[1]之值為”0”時使用Vref0，或者藉由使用Vref1的比較之結果DOb[1]之值為”1”時使用Vref2來執行第二比較。以上述方式，可藉由兩比較來讀出四種狀態。
需注意的是，雖然此實施例的讀取操作中之比較次數為二，但是本發明的一實施例並不侷限於此結構。例如，在不反饋比較後所獲得的值之下，比較可執行三次。
說明操作電位(電壓)的特有例子。例如，供電電壓V dd為2V及電晶體201的臨界電壓V th為1.8V。節點A的電位依據字元線WL和節點A之間的電容C1以及電晶體202的閘極電容C2，此處，例如，當電晶體202在關閉狀態時C1/C2>>1，及當電晶體202在開啟狀態時C1/C2=1。圖30圖示在源極線SL具有電位0V時之節點A的電位和字元線WL的電位之間的關係。從圖30，發現在執行寫入時之例子中，參考電位V ref0、V ref1、及V ref2分別為0.4V、0.8V、及1.2V較佳，資料”00b”的節點A之電位為0V，資料”01b”的節點A之電位為0.8V，資料”10b”的節點A之電位為1.2V，及資料”11b”的節點A之電位為1.6V。
接著，說明圖27所示之半導體裝置的操作。此處，說明記憶體單元為四值記憶體單元之例子。記憶體單元240的四種狀態為資料”00b”、”01b”、”10b”、及”11b”，及四種狀態中之節點A的電位分別被設定成V 00、V 01、V 10、及V 11(V 00<V 01<V 10<V 11)。在此結構中，每一列執行寫入和讀取。
首先，說明半導體裝置的寫入操作。在寫入賦能信號確立時之週期中執行寫入操作。在寫入操作期間，讀取賦能信號非確立。在第i列的記憶體單元240(i,1)至240(i,n)上執行寫入之例子中，第二信號線S2(i)被設定成電位V_S21，及選定記憶體單元中的電晶體202被打開。另一方面，除了第i列以外的列中之第二信號線S2被設定成電位V_S20，及非選定記憶體單元中的電晶體202被關閉。根據輸入到用於第一信號線的驅動器電路212之信號DI，在寫入資料”00b”之行中，第一信號線S1(1)至S1(n)被設定成V 00，在寫入資料”01b”之行中被設定成V 01，在寫入資料”10b”之行中被設定成V 10，及在寫入資料”11b”之行中被設定成V 11。需注意的是，在寫入的最後部分，在改變第一信號線S1(1)至S1(n)的電位之前，將第二信號線S2(i)設定成電位V_S20，使得選定記憶體單元中的電晶體202被關閉。關於其他配線，例如，位元線BL(1)至BL(n)被設定為0V；字元線WL(1)至WL(m)為V_WLS的電位；選擇線SEL(1)及SEL(2)為V_SEL0的電位；以及源極線SL(1)至SL(n)的電位V s為0V。圖25A圖解上述寫入操作的時序圖之例子。需注意的是，圖25A為寫入資料”10b”到記憶體單元內之例子的時序圖。
結果，寫入資料”00b”的記憶體單元之節點A的電位約為V 00[V]，寫入資料”01b”的記憶體單元之節點A的電位約為V 01[V]，寫入資料”10b”的記憶體單元之節點A的電位約為V 10[V]，以及寫入資料”11b”的記憶體單元之節點A的電位約為V 11[V]。非選定記憶體單元的節點A之電位未改變。此處，根據第一信號線S1的電位將電荷累積在節點A中。因為電晶體202的關閉狀態電流極小或大體上為0，所以電晶體201的閘極電極(節點A)之電位被保留一段長時間。
接著，說明半導體裝置的讀取操作。在讀取賦能信號確立時之週期中執行讀取操作。在讀取操作期間，寫入賦能信號非確立。在執行第i列的記憶體單元240(i,1)至240(i,n)之讀取的例子中，選擇線SEL(1)及SEL(2)被設定成電位V_SEL1，及電晶體255(1,1)至255(2,n)被打開。源極線SL(1)至SL(n)的電位V s被設定為0V。第二信號線S2(1)至S2(m)被設定成電位V_S2S，及所有記憶體單元中的電晶體202被關閉。第一信號線S1(1)至S1(n)的電位被設定成0V。
另外，字元線WL(i)被設定成電位V_WL1，及除了第i列以外的列中之字元線WL被設定成電位V_WL0。除了第i列以外的列之記憶體單元中的電晶體201被打開。結果，當選定列中的電晶體201在開啟狀態時位元線BL和源極線SL之間的電阻狀態(電導)是低的，或者當選定列中的電晶體201在關閉狀態時是高的。在選定列中，字元線WL的電位被適當選擇，使得電晶體201的開啟狀態和關閉狀態在具有不同資料的記憶體單元之間變化。結果，藉由區分位元線BL和源極線SL之間的電阻狀態(電導)，讀取電路可讀取資料”00b”、”01b”、”10b”、及”11b”。即、藉由讀取特有記憶體單元的電阻狀態(電導)，讀取電路可讀取資料。需注意的是，記憶體單元的電阻狀態(電導)之讀取指出包括在記憶體單元中的電晶體201之開啟或關閉狀態的讀取。圖31圖解讀取操作的時序圖之例子。圖31圖示從記憶體單元讀出資料”01b”時之時序圖。參考電位V rer1及V ref2被輸入到選定的各別字元線WL，及在信號RE0及RE1被確立之各別週期中，感測放大器中的比較結果儲存在正反器電路FF0及FF1中。在記憶體單元的資料為”01b”之例子中，正反器電路FF0及FF1的值為”1”及”0”。需注意的是，第一信號線S1和第二信號線S2具有0V。
需注意的是，寫入之後的電晶體201之節點A的電位(字元線WL的電位為0V)低於或等於電晶體201的臨界電壓較佳。另外，V_WL0可以是2V；V_WLS可以是0V；V_S20可以是0V；V_S21可以是2V；及V_S2S可以是0V。
需注意的是，在寫入操作時位元線BL(1)至BL(n)被設定成0V；在選擇線SEL(1)被設定成電位V_SEL0之例子中，位元線BL(1)至BL(n)可被改變成浮動狀態或高於0V的電位。雖然當執行讀取時第一信號線S1(1)至S1(n)被設定成0V，但是第一信號線S1(1)至S1(n)可被改變成浮動狀態或高於0V的電位。
此外，在此實施例中，第一信號線S1被排列在位元線BL方向(行方向)上，及第二信號線S2被排列在字元線WL方向上(列方向)；然而，本發明的一實施例並不侷限於此。例如，第一信號線S1可被排列在字元線WL方向上(列方向)，及第二信號線S2可被排列在位元線BL方向(行方向)上。在此種例子中，可適當排列第一信號線S1所連接的驅動器電路和第二信號線S2所連接的驅動器電路。
在此實施例中，說明四值記憶體單元的操作，即、寫入四種不同狀態的任一個到一記憶體單元或從一記憶體單元讀取四種不同狀態的任一個。然而，可藉由適當改變電路組態來執行n值記憶體單元的操作，即、寫入n種不同狀態(n為大於或等於2的整數)的任一個到一記憶體單元或從一記憶體單元讀取n種不同狀態的任一個。
例如，在八值記憶體單元中，儲存容量變成比二值記憶體單元大上三倍。當執行寫入時，備製決定節點A的電位之八種寫入電位，及產生八種狀態。當執行讀取時，備製能夠區分八種狀態之七種參考電位。設置一感測放大器及執行比較七次，使得讀取可被執行。另外，藉由反饋比較的結果，可將比較次數降至三次。在驅動源極線SL的讀取方法中，可藉由設置七個感測放大器而一比較中執行讀取。而且，可設置複數個感測放大器和執行比較複數次。
通常，在2 k 值記憶體單元中(k為大於或等於1的整數)，儲存容量比值記憶體單元大上k倍。當執行寫入時，備製決定節點A的電位之2 k 種寫入電位，及產生2 k 種狀態。當執行讀取時，備製能夠區分2 k 種狀態之(2 k -1)種參考電位。設置一感測放大器及執行比較(2 k -1)次，使得讀取可被執行。另外，藉由反饋比較的結果，可將比較次數降至k次。在驅動源極線SL的讀取方法中，可藉由設置(2 k -1)個感測放大器而一比較中執行讀取。而且，可利用設置複數個感測放大器和執行比較複數次之結構。
在根據此實施例的半導體裝置中，電晶體202的小關閉狀態電流特性使資料能夠保留一段極長的時間。換言之，不需要DRAM等等所需之更新操作；如此，可抑制電力消耗。此外，實際上可使用半導體裝置作為非揮發性記憶體裝置。
因為藉由電晶體202的交換操作來寫入資料，所以不需要高電壓，及半導體裝置中的元件不退化。另外，根據電晶體的開啟狀態和關閉狀態來寫入或拭除資訊，藉以可容易實現高速操作。而且，藉由控制輸入到電晶體的電位可直接重寫資訊。如此不需要快閃記憶體等等所需之拭除操作；因此，可抑制由於拭除操作所導致的操作速度降低。
可以比使用氧化物半導體之電晶體快很多的速度來操作使用除了氧化物半導體以外的材料之電晶體，如此實現高速讀取所儲存的資料。
根據此實施例的半導體裝置為多值半導體裝置，使得每面積的儲存容量可大於兩值半導體裝置之每面積的儲存容量。因此，可降低半導體裝置的尺寸，及可高度整合半導體裝置。此外，可直接控制當執行寫入操作時變成浮動狀態之節點的電位；如此，容易以高準確性來控制臨界電壓，此為多值記憶體所需。因此，可省略多值型記憶體所需之寫入操作後的狀態確認，在此種例子中，可縮短寫入操作所需的時間。
在根據此實施例的半導體裝置中，可藉由供應升壓電路的輸出到電位產生電路來增加電位差的絕對值。因此，可在不改變電位差的最小單位下產生較高電位。即、可增加記憶體單元的儲存容量。
此實施例所說明之方法和結構可與其他實施例所說明之方法和結構的任一個適當組合。
[實施例4]
在此實施例中，參考圖32A至32F說明安裝根據上述實施例所獲得的半導體裝置之電子用品的例子。甚至未供應電力之下根據上述實施例所獲得的半導體裝置仍可保留資料。此外，不產生伴隨寫入和拭除而來的退化。另外，其操作速度高。如此，藉由使用半導體裝置，可設置具有新結構之電子用品。需注意的是，根據上述實施例的半導體裝置被整合和安裝在欲待安裝於電子用品之電路板等上。
圖32A圖解膝上型個人電腦，其包括根據上述實施例的半導體裝置及包括主體301、外殼302、顯示部303、鍵盤304等等。當根據本發明的實施例之半導體裝置應用到膝上型個人電腦時，甚至在未供應電力之下仍可保留資料。此外，不產生伴隨寫入和拭除而來的退化。另外，其操作速度高。如此，根據本發明的實施例之半導體裝置應用到膝上型個人電腦較佳。
圖32B圖解可攜式資訊終端(PDA)，其包括根據上述實施例的半導體裝置，及被設置有包括顯示部313之主體311、外部介面315、操作按鈕314等等。此外，電子筆312包括作為操作的配件。當根據本發明的實施例之半導體裝置應用到PDA時，甚至在未供應電力之下仍可保留資料。此外，不產生伴隨寫入和拭除而來的退化。另外，其操作速度高。如此，根據本發明的電施例之半導體裝置應用到PDA較佳。
圖32C圖解電子書閱讀器320作為包括根據上述實施例之半導體裝置的電子紙之例子。電子書閱讀器320包括兩外殼：外殼321及外殼323。以鉸鏈337組合外殼321及外殼323，使得電子書閱讀器320可利用鉸鏈337作為軸心來開闔。利用此種結構，電子閱讀器320可像紙張書本一般使用。當根據本發明的實施例之半導體裝置應用到電子紙時，甚至在未供應電力之下仍可保留資料。此外，不產生伴隨寫入和拭除而來的退化。另外，其操作速度高。如此，根據本發明的實施例之半導體裝置應用到電子紙較佳。
顯示部325結合在外殼321中，及顯示部327結合在外殼323中。顯示部325及顯示部327可顯示一影像，或可顯示不同影像。當顯示部325及327顯示不同影像時，例如，右側上的顯示部(圖32C中的顯示部325)可顯示正文，而左側上的顯示部(圖32C中的顯示部327)可顯示圖形。
圖32C圖解外殼321被設置有操作部等等之例子。例如，外殼321被設置有電力按鈕331、操作鍵333、揚聲器335等等。可以操作鍵333翻動頁面。需注意的是，鍵盤、定位裝置等等亦可設置在設置顯示部之外殼的表面上。而且，外部連接終端(耳機終端、USB終端、可連接到諸如AC配接器和USB纜線等各種纜線的終端等等)、記錄媒體插入部等等可設置在外殼的背表面或側表面上。另外，電子書閱讀器320可具有電子字典功能。
電子書閱讀器320可被組配成無線傳送和接收資料。經由無線通訊，可從電子書伺服器購買和下載想要的書籍資料等等。
需注意的是，電子紙可應用到可顯示資訊的任何領域之電子用品。例如，除了電子書閱讀器之外，電子紙還可被用於佈告欄、諸如火車等車體廣告、諸如信用卡等各種卡片上的顯示等等。
圖32D圖解包括根據上述實施例之半導體裝置的行動電話。行動電話包括兩外殼：外殼340及外殼341。外殼341包括顯示面板342、揚聲器343、麥克風344、定位裝置346、相機透鏡347、外部連接終端248等等。外殼340包括用以充電行動電話之太陽能電池349、外部記憶體插槽350等等。此外，天線結合在外殼341中。當根據本發明的實施例之半導體裝置應用到行動電話時，甚至在未供應電力之下仍可保留資料。此外，不產生伴隨寫入和拭除而來的退化。另外，其操作速度高。如此，根據本發明的實施例之半導體裝置應用到行動電話較佳。
顯示面板342被設置有觸碰面板功能。以圖32D的虛線圖解被顯示作影像之複數個操作鍵345。需注意的是，行動電話包括升壓電路，用以將輸出自太陽能電池349之電壓升高到各電路所需的電壓。另外，除了上述結構之外，可利用結合有非接觸IC晶片、小型記錄裝置等等之結構。
根據使用模式適當改變顯示面板342的顯示方向。另外，相機透鏡347被設置在與顯示面板342相同表面上，如此其可被使用作為視頻相機。揚聲器343和麥克風344可被用於視頻相機、記錄、播放等等，而不侷限於語言上的通訊。而且，在如圖32D所示一般發展的狀態中之外殼340及341可滑動，使得一個重疊在另一個上；因此，可降低行動電話的尺寸，如此使行動電話適於攜帶。
外部連接終端348可連接到諸如AC配接器或USB纜線等各種纜線，如此能夠充電和資料通訊。而且，藉由插入記錄媒體到外部記憶體插槽350內，行動電話可處理儲存和移動大量資料。而且，除了上述功能之外，可設置紅外線通訊功能、電視接收功能等等。
圖32E圖解包括根據上述實施例之半導體裝置的數位相機。數位相機包括主體361、顯示部(A)367、接目鏡363、操作開關364、顯示部(B)365、蓄電池366等等。當根據本發明的實施例之半導體裝置應用到數位相機時，甚至在未供應電力之下仍可保留資訊。此外，不產生伴隨寫入和拭除而來的退化。另外，其操作速度高。如此，根據本發明的實施例之半導體裝置應用到數位相機較佳。
圖32F圖解包括根據上述實施例之半導體裝置的電視機。在電視機370中，顯示部373結合在外殼371中。顯示部373可顯示影像。此處，外殼371以座375支撐。
可藉由外殼371的操作開關或分開的遙控器380來操作電視機370。可由遙控器380的操作鍵379控制頻道和音量，使得能夠控制顯示在顯示部373上之影像。而且，遙控器380可被設置有顯示部377，用以顯示輸出自遙控器380的資訊。當根據本發明的實施例之半導體裝置應用到電視機時，甚至在未供應電力之下仍可保留資訊。此外，不產生伴隨寫入和拭除而來的退化。另外，其操作速度高。如此，根據本發明的實施例之半導體裝置應用到電視機較佳。
需注意的是，電視機370被設置有接收器、數據機等等較佳。利用接收器，可接收一般電視廣播。而且，當透過數據機藉由有線或無線連接將電視機370連接到通訊網路時，可執行單向(從發送器到接收器)或雙向(發送器和接收器之間，接收器之間等等)資訊通訊。
此實施例所說明之方法和結構可與其他實施例所說明之方法和結構的任一個適當組合。
此申請案係依據日本專利局於2009、11、6所發表之日本專利申請案序號2009-255536，藉以併入其全文做為參考。
100．．．基板
102．．．保護層
104．．．半導體區
106．．．元件隔離絕緣層
108．．．閘極絕緣層
110．．．閘極電極
112．．．絕緣層
114．．．雜質區
116．．．通道形成區
118．．．側壁絕緣層
120．．．高濃度雜質區
122．．．金屬層
124．．．金屬化合物區
126．．．中間層絕緣層
128．．．中間層絕緣層
130a．．．源極或汲極電極
130b．．．源極或汲極電極
130c．．．電極
132．．．絕緣層
134．．．導電層
136a．．．電極
136b．．．電極
136c．．．電極
136d．．．閘極電極
138．．．閘極絕緣層
140．．．氧化物半導體層
142a．．．源極或汲極電極
142b．．．源極或汲極電極
144．．．保護絕緣層
146．．．中間層絕緣層
148．．．導電層
150a．．．電極
150b．．．電極
150c．．．電極
150d．．．電極
150e．．．電極
152．．．絕緣層
154a．．．電極
154b．．．電極
154c．．．電極
154d．．．電極
160．．．電晶體
162．．．電晶體
200．．．記憶體單元
201．．．電晶體
202．．．電晶體
203．．．電晶體
204．．．電容器
205．．．電容器
210．．．記憶體單元陣列
211．．．讀取電路
212．．．第一信號線用的驅動器電路
213．．．第二信號線用的驅動器電路
214．．．電位產生電路
215．．．電晶體
216．．．選擇線用的驅動器電路
217．．．源極線用的驅動器電路
219．．．升壓電路
240．．．記憶體單元
250．．．記憶體單元陣列
251．．．讀取電路
252．．．第一信號線用的驅動器電路
253．．．第二信號線和字元線用的驅動器電路
254．．．電位產生電路
255．．．電晶體
256．．．選擇線用的驅動器電路
257．．．偏壓電路
301．．．主體
302．．．外殼
303．．．顯示部
304．．．鍵盤
311．．．主體
312．．．電子筆
313．．．顯示部
314．．．操作按鈕
315．．．外部介面
320．．．電子書閱讀器
321．．．外殼
323．．．外殼
325．．．顯示部
327．．．顯示部
331．．．電力按鈕
333．．．操作鍵
335．．．揚聲器
337．．．鉸鏈
340．．．外殼
341．．．外殼
342．．．顯示面板
343．．．揚聲器
344．．．麥克風
345．．．操作鍵
346．．．定位裝置
347．．．相機透鏡
348．．．外部連接終端
349．．．太陽能電池
350．．．外部記憶體插槽
361．．．主體
363．．．接目鏡
364．．．操作開關
365．．．顯示部(B)
366．．．蓄電池
367．．．顯示部(A)
370．．．電視機
371．．．外殼
373．．．顯示部
375．．．座
377．．．顯示部
379．．．操作鍵
380．．．遙控器
402．．．第一二極體
404．．．第二二極體
406．．．第三二極體
408．．．第四二極體
410．．．第五二極體
412．．．第一電容器
414．．．第二電容器
416．．．第三電容器
418．．．第四電容器
420．．．第五電容器
在附圖中：
圖1為半導體裝置的電路圖；
圖2A及2B分別為半導體裝置的橫剖面圖和平面圖；
圖3A至3H為半導體裝置的製造處理之橫剖面圖；
圖4A至4G為半導體裝置的製造處理之橫剖面圖；
圖5A至5D為半導體裝置的製造處理之橫剖面圖；
圖6為包括氧化物半導體之電晶體的橫剖面圖；
圖7為沿著圖6的A-A’區之能量帶圖(概要圖)；
圖8A為正電壓(V G>0)施加到閘極(GE1)的狀態
圖，而圖8B為負電壓(V G<0)施加到閘極(GE1)的狀態圖；
圖9為真空位準和金屬的功函數(Φ M )之間的關係以及真空位準和氧化物半導體的電子親和力(χ)之間的關係圖；
圖10為C-V特性圖；
圖11為V G和(1/C)2之間的關係圖；
圖12為半導體裝置的橫剖面圖；
圖13A及13B各為半導體裝置的橫剖面圖；
圖14A及14B各為半導體裝置的橫剖面圖；
圖15A及15B各為半導體裝置的橫剖面圖；
圖16半導體裝置的電路圖；
圖17為半導體裝置的方塊電路圖；
圖18為半導體裝置的電路圖；
圖19為半導體裝置的電路圖；
圖20為半導體裝置的電路圖；
圖21為半導體裝置的電路圖；
圖22A及22B為半導體裝置的電路圖；
圖23為半導體裝置的電路圖；
圖24為半導體裝置的電路圖；
圖25A及25B分別為半導體裝置的寫入操作之時序圖和讀取操作的時序圖；
圖26為半導體裝置的電路圖；
圖27為半導體裝置的方塊電路圖；
圖28為半導體裝置的電路圖；
圖29為半導體裝置的電路圖；
圖30為節點A的電位和字元線WL的電位之間的關係圖；
圖31為半導體裝置的讀取操作之時序圖；及
圖32A至32F各為使用半導體裝置的電子裝置圖。
200．．．記憶體單元
210．．．記憶體單元陣列
211．．．讀取電路
212．．．第一信號線用的驅動器電路
213．．．第二信號線用的驅動器電路
214．．．電位產生電路
215．．．電晶體
216．．．選擇線用的驅動器電路
217．．．源極線用的驅動器電路

Claims (26)

  1. 一種半導體裝置，包含：源極線；位元線；第一信號線；複數個第二信號線；複數個字元線；複數個記憶體單元，其串聯連接在該源極線和該位元線之間；第一驅動器電路，被組配成根據輸入到該第一驅動器電路的位址信號來驅動該複數個第二信號線和該複數個字元線，以便從該複數個記憶體單元選擇記憶體單元，第二驅動器電路，被組配成選擇和輸出複數個寫入電位的任一個到該第一信號線；讀取電路，其被輸入該位元線的電位和複數個參考電位，該讀取電路被組配成比較該位元線的該電位與該複數個參考電位以讀取資料；以及電位產生電路，其被組配成產生該複數個寫入電位和該複數個參考電位，及被組配成供應該複數個寫入電位和該複數個參考電位到該第二驅動器電路和該讀取電路，其中該複數個記憶體單元的其中之一包含：第一電晶體，其包括第一閘極電極、第一源極電極、和第一汲極電極；第二電晶體，其包括第二閘極電極、第二源極電 極、和第二汲極電極；以及第三電晶體，其包括第三閘極電極、第三源極電極、和第三汲極電極，其中該第一電晶體係設置在含半導體材料之基板上，其中該第二電晶體包括氧化物半導體層，以及其中該第一閘極電極與該第二源極電極和該第二汲極電極的其中之一彼此電連接，其中該源極線、該第一源極電極、和該第三源極電極彼此電連接，其中該位元線、該第一汲極電極、和該第三汲極電極彼此電連接，其中該第一信號線與該第二源極電極和該第二汲極電極的其中另一個彼此電連接，其中該複數個第二信號線的其中之一和該第二閘極電極彼此電連接，以及其中該複數個字元線的其中之一和該第三閘極電極彼此電連接。
  2. 根據申請專利範圍第1項之半導體裝置，另外包含電容器，其電連接到該第一閘極電極與該第二源極電極和該第二汲極電極的其中之一。
  3. 一種半導體裝置，包含：源極線；位元線； 第一信號線；複數個第二信號線；複數個字元線；複數個記憶體單元，其串聯連接在該源極線和該位元線之間；第一驅動器電路，被組配成根據輸入到該第一驅動器電路的位址信號來驅動該複數個第二信號線和該複數個字元線，以便從該複數個記憶體單元選擇記憶體單元，及輸入到該第一驅動器電路之複數個參考電位的任一個被選擇且被輸出到一選定字元線；第二驅動器電路，被組配成選擇和輸出複數個寫入電位的任一個到該第一信號線；讀取電路，連接到該位元線且被組配成藉由讀取該選定記憶體單元的電導來讀取資料；以及電位產生電路，其被組配成產生該複數個寫入電位和該複數個參考電位，及被組配成供應該複數個寫入電位和該複數個參考電位到該第二驅動器電路，其中該複數個記憶體單元的其中之一包含：第一電晶體，其具有第一閘極電極、第一源極電極、和第一汲極電極；第二電晶體，其具有第二閘極電極、第二源極電極、和第二汲極電極；以及電容器，其中該第一電晶體係設置在含半導體材料之基板 上，其中該第二電晶體包括氧化物半導體層，以及其中該第一閘極電極、該第二源極電極和該第二汲極電極的其中之一、與該電容器之電極的其中之一彼此電連接，其中該源極線和該第一源極電極彼此電連接，其中該位元線和該第一汲極電極彼此電連接，其中該第一信號線與該第二源極電極和該第二汲極電極的其中另一個彼此電連接，其中該複數個第二信號線的其中之一和該第二閘極電極彼此電連接，以及其中該複數個字元線的其中之一和該電容器之該等電極的其中另一個彼此電連接。
  4. 根據申請專利範圍第1項或第3項之半導體裝置，另外包含升壓電路，其被組配成供應電位到該電位產生電路。
  5. 根據申請專利範圍第1項之半導體裝置，另外包含：第一選擇線；第二選擇線；第四電晶體，其包括第四閘極電極，及在該第四閘極電極電連接到該第一選擇線；以及第五電晶體，其包括第五閘極電極，及在該第五閘極電極電連接到該第二選擇線，其中該位元線經由該第四電晶體電連接到該第一汲極 電極和該第三汲極電極，以及其中該源極線經由該第五電晶體電連接到該第一源極電極和該第三源極電極。
  6. 根據申請專利範圍第3項之半導體裝置，另外包含：第一選擇線；第二選擇線；第三電晶體，其包括第三閘極電極，及在該第三閘極電極電連接到該第一選擇線；以及第四電晶體，其包括第四閘極電極，及在該第四閘極電極電連接到該第二選擇線，其中該位元線經由該第三電晶體電連接到該第一汲極電極，以及其中該源極線經由該第四電晶體電連接到該第一源極電極。
  7. 根據申請專利範圍第1項或第3項之半導體裝置，其中該第一電晶體包含：通道形成區，其設置在含該半導體材料之該基板中；雜質區，其設置有被夾置在其間的該通道形成區；第一閘極絕緣層，其在該通道形成區上；該第一閘極電極，其在該第一閘極絕緣層上；以及該第一源極電極和該第一汲極電極，其電連接到該等雜質區。
  8. 根據申請專利範圍第1項或第3項之半導體裝置，其中該第二電晶體包含：該第二閘極電極，其在含該半導體材料之該基板上；第二閘極絕緣層，其在該第二閘極電極上；該氧化物半導體層，其在該第二閘極絕緣層上；以及該第二源極電極和該第二汲極電極，其電連接到該氧化物半導體層。
  9. 根據申請專利範圍第1項或第3項之半導體裝置，其中含該半導體材料之該基板為單晶半導體基板或SOI基板。
  10. 根據申請專利範圍第1項或第3項之半導體裝置，其中該半導體材料為矽。
  11. 一種半導體裝置，包含：第一線；第二線；第三線；第一記憶體單元和第二記憶體單元，其串聯連接在該第一線和該第二線之間；第一電路，被組配成選擇和輸出複數個寫入電位的任一個到該第三線；以及第二電路，被組配成比較該第二線的電位和複數個參考電位以讀取資料， 其中該第一記憶體單元和該第二記憶體單元各者包含：第一電晶體，其包括第一閘極、第一源極、和第一汲極；第二電晶體，其包括第二閘極、第二源極、和第二汲極；以及第三電晶體，其包括第三閘極、第三源極、和第三汲極，其中該第二電晶體包括包含氧化物半導體層的通道形成區，以及其中該第一閘極與該第二源極和該第二汲極的其中之一彼此電連接，其中該第一線、該第一源極、和該第三源極彼此電連接，其中該第二線、該第一汲極、和該第三汲極彼此電連接，以及其中該第三線與該第二源極和該第二汲極的其中另一個彼此電連接。
  12. 根據申請專利範圍第11項之半導體裝置，另外包含第三電路，其組配成產生該複數個寫入電位和該複數個參考電位，及供應該複數個寫入電位和該複數個參考電位到該第一電路和該第二電路。
  13. 根據申請專利範圍第11項之半導體裝置，其中該第一記憶體單元和該第二記憶體單元各者另外包含電容器，以及 其中該電容器電連接到該第一閘極與該第二源極和該第二汲極的其中之一。
  14. 根據申請專利範圍第11項之半導體裝置，另外包含第四電路，其被供應位址信號，其中該第四電路電連接到該第二閘極和該第三閘極。
  15. 根據申請專利範圍第11項之半導體裝置，另外包含：第四線；第五線；第四電晶體，其包括第四閘極；以及第五電晶體，其包括第五閘極，其中該第四閘極電連接到該第四線，其中該第五閘極電連接到該第五線，其中該第一線經由該第五電晶體電連接到該第一源極和該第三源極，以及其中該第二線經由該第四電晶體電連接到該第一汲極和該第三汲極。
  16. 根據申請專利範圍第11項之半導體裝置，其中該第一電晶體和該第三電晶體各者包括包含除了氧化物半導體之外的半導體材料的通道形成區。
  17. 根據申請專利範圍第11項之半導體裝置，其中該第一電晶體和該第三電晶體各者包括包含矽的通道形成區。
  18. 一種半導體裝置，包含：第一線； 第二線；第三線；第一記憶體單元和第二記憶體單元，其串聯連接在該第一線和該第二線之間；第一電路，被組配成選擇和輸出複數個寫入電位的任一個到該第三線；第二電路，被組配成偵測該第一線和該第二線之間的電導以讀取資料；以及第三電路，被組配成被提供複數個參考電位以及選擇和輸出複數個參考電位的任一個，其中該第一記憶體單元和該第二記憶體單元各者包含：第一電晶體，其具有第一閘極、第一源極、和第一汲極；第二電晶體，其具有第二閘極、第二源極、和第二汲極；以及電容器，其包含一對電極，其中該第二電晶體包括包含氧化物半導體層的通道形成區，以及其中該第一閘極、該第二源極和該第二汲極的其中之一、和該電容器的該對電極的其中之一彼此電連接，其中該第一線和該第一源極彼此電連接，其中該第二線和該第一汲極彼此電連接，其中該第三線與該第二源極和該第二汲極的其中另一個彼此電連接，以及 其中該第二閘極各者與該電容器的該對電極的其中另一個電連接到該第三電路。
  19. 根據申請專利範圍第18項之半導體裝置，另外包含第四電路，其組配成產生該複數個寫入電位和該複數個參考電位，及供應該複數個寫入電位和該複數個參考電位到該第一電路、該第二電路、和該第三電路。
  20. 根據申請專利範圍第18項之半導體裝置，另外包含：第四線；第五線；第三電晶體，其包括第三閘極；以及第四電晶體，其包括第四閘極，其中該第三閘極電連接到該第四線，其中該第四閘極電連接到該第五線，其中該第一線通過該第四電晶體電連接到該第一源極，以及其中該第二線通過該第三電晶體電連接到該第一汲極。
  21. 根據申請專利範圍第18項之半導體裝置，其中該第一電晶體包括包含單晶半導體材料的通道形成區。
  22. 根據申請專利範圍第18項之半導體裝置，其中該第一電晶體包括包含矽的通道形成區。
  23. 根據申請專利範圍第1、3、11、18項中之任一項的半導體裝置，其中該氧化物半導體層包含銦、鎵、和鋅。
  24. 根據申請專利範圍第1、3、11、18項中之任一項 的半導體裝置，其中該氧化物半導體層包含In2Ga2ZnO7的晶體。
  25. 根據申請專利範圍第1、3、11、18項中之任一項的半導體裝置，其中該氧化物半導體層的氫濃度低於或等於5×1019atoms/cm3。
  26. 根據申請專利範圍第1、3、11、18項中之任一項的半導體裝置，其中該第二電晶體的關閉狀態電流低於或等於1×10-13A。
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