JP2602373B2 - 記憶素子 - Google Patents
記憶素子Info
- Publication number
- JP2602373B2 JP2602373B2 JP15366591A JP15366591A JP2602373B2 JP 2602373 B2 JP2602373 B2 JP 2602373B2 JP 15366591 A JP15366591 A JP 15366591A JP 15366591 A JP15366591 A JP 15366591A JP 2602373 B2 JP2602373 B2 JP 2602373B2
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- JP
- Japan
- Prior art keywords
- transistor
- gate electrode
- electrode
- control signal
- storage element
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Description
【0001】
【産業上の利用分野】本発明は記憶素子に関し、特に電
気的情報を記憶する記憶素子に関する。
気的情報を記憶する記憶素子に関する。
【0002】
【従来の技術】従来のこの種の記憶素子としては、図4
(a)〜(d)に示すように、コンデンサC11とスイ
ッチング用のトランジスタQ11とで形成され情報をコ
ンデンサC11に電荷量で蓄積する1トランジスタ1キ
ャパシタ型,ダイナミック型の記憶素子MC11、2つ
のインバータIV11,IV12と2つのスイッチング
用のトランジスタQ12,Q13とで形成されフリップ
フロップ型,スタティック型の記憶素子MC12、拡散
層の状態でエンハンスメント型,ディプレッション型と
することにより情報を記憶する書換え不能で不揮発性の
記憶素子MC13〜MC15、及び制御ゲート電極G
1,浮遊ゲート電極G2を備え浮遊ゲート電極G2に蓄
積される電荷量で情報を記憶する書換え可能で不揮発性
の記憶素子MC16等がある。
(a)〜(d)に示すように、コンデンサC11とスイ
ッチング用のトランジスタQ11とで形成され情報をコ
ンデンサC11に電荷量で蓄積する1トランジスタ1キ
ャパシタ型,ダイナミック型の記憶素子MC11、2つ
のインバータIV11,IV12と2つのスイッチング
用のトランジスタQ12,Q13とで形成されフリップ
フロップ型,スタティック型の記憶素子MC12、拡散
層の状態でエンハンスメント型,ディプレッション型と
することにより情報を記憶する書換え不能で不揮発性の
記憶素子MC13〜MC15、及び制御ゲート電極G
1,浮遊ゲート電極G2を備え浮遊ゲート電極G2に蓄
積される電荷量で情報を記憶する書換え可能で不揮発性
の記憶素子MC16等がある。
【0003】これら記憶素子はすべて、2値の情報を記
憶するものであった。
憶するものであった。
【0004】
【発明が解決しようとする課題】上述した従来の記憶素
子は、2値の情報を記憶する構成となっているので、記
憶装置に組込んだとき、この記憶装置に記憶する情報量
が増大すると記憶素子数が増大するという欠点があり、
また図4(a)の例ではリフレッシュが必要となり、図
4(b)の例では回路素子数が多くなり、図4(c)の
例では情報の書換えができないという欠点があった。
子は、2値の情報を記憶する構成となっているので、記
憶装置に組込んだとき、この記憶装置に記憶する情報量
が増大すると記憶素子数が増大するという欠点があり、
また図4(a)の例ではリフレッシュが必要となり、図
4(b)の例では回路素子数が多くなり、図4(c)の
例では情報の書換えができないという欠点があった。
【0005】本発明の目的は、記憶装置の記憶容量増大
に対する記憶素子数の増大を抑え、かつリフレッシュが
不要で回路素子数も少なく、情報の書換えが容易な記憶
素子を提提することにある。
に対する記憶素子数の増大を抑え、かつリフレッシュが
不要で回路素子数も少なく、情報の書換えが容易な記憶
素子を提提することにある。
【0006】
【課題を解決するための手段】第1の発明の記憶素子
は、第1の制御信号を入力する第1のゲート電極と、ソ
ース電極及びドレイン電極と、これらソース電極及びド
レイン電極と前記第1のゲート電極との間に形成された
第2のゲート電極とを備えた第1のトランジスタと、ソ
ース電極及びドレイン電極の一方を前記第1のトランジ
スタの第2のゲート電極と接続しゲート電極に第2の制
御信号を入力してオン,オフする第2のトランジスタ
と、ソース電極及びドレイン電極の一方を前記第1のト
ランジスタのソース電極及びドレイン電極の一方と接続
しゲート電極に第3の制御信号を入力してオン,オフす
る第3のトランジスタとを有している。
は、第1の制御信号を入力する第1のゲート電極と、ソ
ース電極及びドレイン電極と、これらソース電極及びド
レイン電極と前記第1のゲート電極との間に形成された
第2のゲート電極とを備えた第1のトランジスタと、ソ
ース電極及びドレイン電極の一方を前記第1のトランジ
スタの第2のゲート電極と接続しゲート電極に第2の制
御信号を入力してオン,オフする第2のトランジスタ
と、ソース電極及びドレイン電極の一方を前記第1のト
ランジスタのソース電極及びドレイン電極の一方と接続
しゲート電極に第3の制御信号を入力してオン,オフす
る第3のトランジスタとを有している。
【0007】第2の発明の記憶素子は、一端に第1の制
御信号を入力するコンデンサと、ゲート電極を前記コン
デンサの他端と接続する第1のトランジスタと、ソース
電極及びドレイン電極の一方を前記第1のトランジスタ
のゲート電極と接続しゲート電極に第2の制御信号を入
力してオン,オフする第2のトランジスタと、ソース電
極及びドレイン電極の一方を前記第1のトランジスタの
ソース電極及びドレイン電極の一方と接続しゲート電極
に第3の制御信号を入力してオン,オフする第3のトラ
ンジスタとを有している。
御信号を入力するコンデンサと、ゲート電極を前記コン
デンサの他端と接続する第1のトランジスタと、ソース
電極及びドレイン電極の一方を前記第1のトランジスタ
のゲート電極と接続しゲート電極に第2の制御信号を入
力してオン,オフする第2のトランジスタと、ソース電
極及びドレイン電極の一方を前記第1のトランジスタの
ソース電極及びドレイン電極の一方と接続しゲート電極
に第3の制御信号を入力してオン,オフする第3のトラ
ンジスタとを有している。
【0008】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0009】図1は本発明の第1の実施例を示す回路図
である。
である。
【0010】この実施例は、第1の制御信号CNT1を
入力する第1のゲート電極G1と、ソース電極及びドレ
イン電極と、これらソース電極及びドレイン電極と第1
のゲート電極G1との間に形成された第2のゲート電極
G2とを備えた第1のトランジスタQ1と、ソース電極
及びドレイン電極の一方を第1のトランジスタQ1の第
2のゲート電極G2と接続しゲート電極に第2の制御信
号CNT2を入力してオン,オフする第2のトランジス
タQ2と、ソース電極及びドレイン電極の一方を第1の
トランジスタQ1のソース電極及びドレイン電極の一方
と接続しゲート電極に第3の制御信号CNT3を入力し
てオン,オフする第3のトランジスタとを有する構成と
なっている。
入力する第1のゲート電極G1と、ソース電極及びドレ
イン電極と、これらソース電極及びドレイン電極と第1
のゲート電極G1との間に形成された第2のゲート電極
G2とを備えた第1のトランジスタQ1と、ソース電極
及びドレイン電極の一方を第1のトランジスタQ1の第
2のゲート電極G2と接続しゲート電極に第2の制御信
号CNT2を入力してオン,オフする第2のトランジス
タQ2と、ソース電極及びドレイン電極の一方を第1の
トランジスタQ1のソース電極及びドレイン電極の一方
と接続しゲート電極に第3の制御信号CNT3を入力し
てオン,オフする第3のトランジスタとを有する構成と
なっている。
【0011】次にこの実施例の動作について説明する。
【0012】トランジスタQ2が導通状態になるような
制御信号CNT2をそのゲート電極に与えると、書込デ
ータDw1が低レベルの場合、ゲート電極G2の電荷は
クリアされて初期状態となり、書込データDw1が高レ
ベルの場合には正の電荷がゲート電極G2に蓄えられる
(第1の書込状態)。
制御信号CNT2をそのゲート電極に与えると、書込デ
ータDw1が低レベルの場合、ゲート電極G2の電荷は
クリアされて初期状態となり、書込データDw1が高レ
ベルの場合には正の電荷がゲート電極G2に蓄えられる
(第1の書込状態)。
【0013】その後、トランジスタQ2が非導通になる
ような制御信号CNT2をゲート電極に与えれば情報が
保持される。またトランジスタQ3が導通状態になるよ
うな制御信号CNT3をそのゲート電極に与え、制御信
号CNT2でトランジスタQ2を非導通にしておき、書
込データDw2と制御信号CNT1とを高電圧にする
と、ホットエレクトロン注入によってゲート電極G2に
負の電荷が蓄えられる(第2の書込状態)。
ような制御信号CNT2をゲート電極に与えれば情報が
保持される。またトランジスタQ3が導通状態になるよ
うな制御信号CNT3をそのゲート電極に与え、制御信
号CNT2でトランジスタQ2を非導通にしておき、書
込データDw2と制御信号CNT1とを高電圧にする
と、ホットエレクトロン注入によってゲート電極G2に
負の電荷が蓄えられる(第2の書込状態)。
【0014】以上の動作により、ゲート電極G2に電荷
がない、正の電荷がある、負の電荷がある、という3つ
の情報を保持することができる。
がない、正の電荷がある、負の電荷がある、という3つ
の情報を保持することができる。
【0015】これらの情報は次のようにして読出すこと
ができる。まず制御信号CNT3によりトランジスタQ
3を導通状態にする。制御信号CNT1を高レベルから
低レベル、又は低レベルから高レベルへと変化させた場
合、トランジスタQ1は常に導通、常に非導通、導通→
非導通もしくは非導通→導通と変化する、のいずれかの
状態となり、ゲート電極G2に保持された3値の情報を
判別することができる。
ができる。まず制御信号CNT3によりトランジスタQ
3を導通状態にする。制御信号CNT1を高レベルから
低レベル、又は低レベルから高レベルへと変化させた場
合、トランジスタQ1は常に導通、常に非導通、導通→
非導通もしくは非導通→導通と変化する、のいずれかの
状態となり、ゲート電極G2に保持された3値の情報を
判別することができる。
【0016】すなわち3値の情報を記憶することができ
る。従って、2値から3値になった分だけ、記憶装置に
組込んだときの記憶素子数を低減することができる。ま
たリフレッシュの必要がなく、図4(b)より回路素子
数が少なく、しかも情報の書換えも容易である。
る。従って、2値から3値になった分だけ、記憶装置に
組込んだときの記憶素子数を低減することができる。ま
たリフレッシュの必要がなく、図4(b)より回路素子
数が少なく、しかも情報の書換えも容易である。
【0017】図2は本発明の第2の実施例を示す回路図
である。
である。
【0018】この実施例は、第1の実施例のトランジス
タQ1の部分をトランジスタQ4とコンデンサC1とで
置換えたもので、基本的な動作及び効果は第1の実施例
と同様である。
タQ1の部分をトランジスタQ4とコンデンサC1とで
置換えたもので、基本的な動作及び効果は第1の実施例
と同様である。
【0019】図3は本発明の第3の実施例を示す回路図
である。
である。
【0020】この実施例は第1の実施例の記憶素子を2
つ直列に接続し、かつこれら2つの記憶素子に対する書
込み、読出しができるようにしたものである。
つ直列に接続し、かつこれら2つの記憶素子に対する書
込み、読出しができるようにしたものである。
【0021】動作は次の通りである。
【0022】制御信号CNT2を高レベルにして制御信
号CNT1−1又はCNT1−2を高レベルにする。ト
ランジスタQ2−1又はQ2−2が導通状態となり、書
込データDw1が高レベルであればトランジスタQ1−
1又はQ1−2が書込状態となり、書込データDw1が
低レベルであればトランジスタQ1−1又はQ1−2が
初期状態になり、情報を蓄えることができる。
号CNT1−1又はCNT1−2を高レベルにする。ト
ランジスタQ2−1又はQ2−2が導通状態となり、書
込データDw1が高レベルであればトランジスタQ1−
1又はQ1−2が書込状態となり、書込データDw1が
低レベルであればトランジスタQ1−1又はQ1−2が
初期状態になり、情報を蓄えることができる。
【0023】読出し時には制御信号CNT3によりトラ
ンジスタQ3を導通状態にする。トランジスタQ1−
1,Q1−2がN型トランジスタの場合、制御信号CN
T1−1,CNT1−2のうち選択した方を低レベル、
他方を高レベルにすると、トランジスタQ1−1,Q1
−2のうち非選択の方は導通状態となり、選択された方
は第2のゲート電極の状態によって導通か非導通とな
る。これをトランジスタQ3を介して判定して情報の読
出しを行う。
ンジスタQ3を導通状態にする。トランジスタQ1−
1,Q1−2がN型トランジスタの場合、制御信号CN
T1−1,CNT1−2のうち選択した方を低レベル、
他方を高レベルにすると、トランジスタQ1−1,Q1
−2のうち非選択の方は導通状態となり、選択された方
は第2のゲート電極の状態によって導通か非導通とな
る。これをトランジスタQ3を介して判定して情報の読
出しを行う。
【0024】この実施例では、トランジスタQ3が共用
となるので、回路素子数を低減することができる。
となるので、回路素子数を低減することができる。
【0025】これら実施例における記憶素子の製造は、
現存の製造工程等を何ら変えることなく実施することが
できる。
現存の製造工程等を何ら変えることなく実施することが
できる。
【0026】
【発明の効果】以上説明したように本発明は、第1のト
ランジスタの第2のゲート電極、又は第1のトランジス
タのゲート電極とコンデンサとの接続点に蓄積される電
荷を制御する構成とすることにより、3値の情報を記憶
することができるので2値から3値になった分だけ記憶
装置の記憶素子数を低減することができ、しかもリフレ
ッシュの必要がなく回路素子も少なくて書換え容易な記
憶素子を得ることができる効果がある。
ランジスタの第2のゲート電極、又は第1のトランジス
タのゲート電極とコンデンサとの接続点に蓄積される電
荷を制御する構成とすることにより、3値の情報を記憶
することができるので2値から3値になった分だけ記憶
装置の記憶素子数を低減することができ、しかもリフレ
ッシュの必要がなく回路素子も少なくて書換え容易な記
憶素子を得ることができる効果がある。
【図1】本発明の第1の実施例を示す回路図である。
【図2】本発明の第2の実施例を示す回路図である。
【図3】本発明の第3の実施例を示す回路図である。
【図4】従来の記憶素子の第1〜第4の例を示す回路図
である。
である。
AG1,AG2 ANDゲート C1,C2 コンデンサ IV11,IV12 インバータ MC11,MC16 記憶素子 Q1,Q1−1,Q1−2,Q2,Q2−1,Q2−
2,Q3,Q4,Q11〜Q13 トランジスタ
2,Q3,Q4,Q11〜Q13 トランジスタ
Claims (2)
- 【請求項1】 第1の制御信号を入力する第1のゲート
電極と、ソース電極及びドレイン電極と、これらソース
電極及びドレイン電極と前記第1のゲート電極との間に
形成された第2のゲート電極とを備えた第1のトランジ
スタと、ソース電極及びドレイン電極の一方を前記第1
のトランジスタの第2のゲート電極と接続しゲート電極
に第2の制御信号を入力してオン,オフする第2のトラ
ンジスタと、ソース電極及びドレイン電極の一方を前記
第1のトランジスタのソース電極及びドレイン電極の一
方と接続しゲート電極に第3の制御信号を入力してオ
ン,オフする第3のトランジスタとを有することを特徴
とする記憶素子。 - 【請求項2】 一端に第1の制御信号を入力するコンデ
ンサと、ゲート電極を前記コンデンサの他端と接続する
第1のトランジスタと、ソース電極及びドレイン電極の
一方を前記第1のトランジスタのゲート電極と接続しゲ
ート電極に第2の制御信号を入力してオン,オフする第
2のトランジスタと、ソース電極及びドレイン電極の一
方を前記第1のトランジスタのソース電極及びドレイン
電極の一方と接続しゲート電極に第3の制御信号を入力
してオン,オフする第3のトランジスタとを有すること
を特徴とする記憶素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15366591A JP2602373B2 (ja) | 1991-06-26 | 1991-06-26 | 記憶素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15366591A JP2602373B2 (ja) | 1991-06-26 | 1991-06-26 | 記憶素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH052869A JPH052869A (ja) | 1993-01-08 |
JP2602373B2 true JP2602373B2 (ja) | 1997-04-23 |
Family
ID=15567505
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15366591A Expired - Lifetime JP2602373B2 (ja) | 1991-06-26 | 1991-06-26 | 記憶素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2602373B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101761432B1 (ko) * | 2009-11-06 | 2017-07-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
CA3030723C (en) * | 2019-01-21 | 2024-06-04 | Mitchell B. Miller | A system and method for bidirectionally based electrical information storage, processing and communication |
-
1991
- 1991-06-26 JP JP15366591A patent/JP2602373B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH052869A (ja) | 1993-01-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961126 |