JP2602373B2 - 記憶素子 - Google Patents
記憶素子Info
- Publication number
- JP2602373B2 JP2602373B2 JP15366591A JP15366591A JP2602373B2 JP 2602373 B2 JP2602373 B2 JP 2602373B2 JP 15366591 A JP15366591 A JP 15366591A JP 15366591 A JP15366591 A JP 15366591A JP 2602373 B2 JP2602373 B2 JP 2602373B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate electrode
- electrode
- control signal
- storage element
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Description
【０００１】
【産業上の利用分野】本発明は記憶素子に関し、特に電
気的情報を記憶する記憶素子に関する。
気的情報を記憶する記憶素子に関する。
【０００２】
【従来の技術】従来のこの種の記憶素子としては、図４
（ａ）〜（ｄ）に示すように、コンデンサＣ１１とスイ
ッチング用のトランジスタＱ１１とで形成され情報をコ
ンデンサＣ１１に電荷量で蓄積する１トランジスタ１キ
ャパシタ型，ダイナミック型の記憶素子ＭＣ１１、２つ
のインバータＩＶ１１，ＩＶ１２と２つのスイッチング
用のトランジスタＱ１２，Ｑ１３とで形成されフリップ
フロップ型，スタティック型の記憶素子ＭＣ１２、拡散
層の状態でエンハンスメント型，ディプレッション型と
することにより情報を記憶する書換え不能で不揮発性の
記憶素子ＭＣ１３〜ＭＣ１５、及び制御ゲート電極Ｇ
１，浮遊ゲート電極Ｇ２を備え浮遊ゲート電極Ｇ２に蓄
積される電荷量で情報を記憶する書換え可能で不揮発性
の記憶素子ＭＣ１６等がある。
（ａ）〜（ｄ）に示すように、コンデンサＣ１１とスイ
ッチング用のトランジスタＱ１１とで形成され情報をコ
ンデンサＣ１１に電荷量で蓄積する１トランジスタ１キ
ャパシタ型，ダイナミック型の記憶素子ＭＣ１１、２つ
のインバータＩＶ１１，ＩＶ１２と２つのスイッチング
用のトランジスタＱ１２，Ｑ１３とで形成されフリップ
フロップ型，スタティック型の記憶素子ＭＣ１２、拡散
層の状態でエンハンスメント型，ディプレッション型と
することにより情報を記憶する書換え不能で不揮発性の
記憶素子ＭＣ１３〜ＭＣ１５、及び制御ゲート電極Ｇ
１，浮遊ゲート電極Ｇ２を備え浮遊ゲート電極Ｇ２に蓄
積される電荷量で情報を記憶する書換え可能で不揮発性
の記憶素子ＭＣ１６等がある。
【０００３】これら記憶素子はすべて、２値の情報を記
憶するものであった。
憶するものであった。
【０００４】
【発明が解決しようとする課題】上述した従来の記憶素
子は、２値の情報を記憶する構成となっているので、記
憶装置に組込んだとき、この記憶装置に記憶する情報量
が増大すると記憶素子数が増大するという欠点があり、
また図４（ａ）の例ではリフレッシュが必要となり、図
４（ｂ）の例では回路素子数が多くなり、図４（ｃ）の
例では情報の書換えができないという欠点があった。
子は、２値の情報を記憶する構成となっているので、記
憶装置に組込んだとき、この記憶装置に記憶する情報量
が増大すると記憶素子数が増大するという欠点があり、
また図４（ａ）の例ではリフレッシュが必要となり、図
４（ｂ）の例では回路素子数が多くなり、図４（ｃ）の
例では情報の書換えができないという欠点があった。
【０００５】本発明の目的は、記憶装置の記憶容量増大
に対する記憶素子数の増大を抑え、かつリフレッシュが
不要で回路素子数も少なく、情報の書換えが容易な記憶
素子を提提することにある。
に対する記憶素子数の増大を抑え、かつリフレッシュが
不要で回路素子数も少なく、情報の書換えが容易な記憶
素子を提提することにある。
【０００６】
【課題を解決するための手段】第１の発明の記憶素子
は、第１の制御信号を入力する第１のゲート電極と、ソ
ース電極及びドレイン電極と、これらソース電極及びド
レイン電極と前記第１のゲート電極との間に形成された
第２のゲート電極とを備えた第１のトランジスタと、ソ
ース電極及びドレイン電極の一方を前記第１のトランジ
スタの第２のゲート電極と接続しゲート電極に第２の制
御信号を入力してオン，オフする第２のトランジスタ
と、ソース電極及びドレイン電極の一方を前記第１のト
ランジスタのソース電極及びドレイン電極の一方と接続
しゲート電極に第３の制御信号を入力してオン，オフす
る第３のトランジスタとを有している。
は、第１の制御信号を入力する第１のゲート電極と、ソ
ース電極及びドレイン電極と、これらソース電極及びド
レイン電極と前記第１のゲート電極との間に形成された
第２のゲート電極とを備えた第１のトランジスタと、ソ
ース電極及びドレイン電極の一方を前記第１のトランジ
スタの第２のゲート電極と接続しゲート電極に第２の制
御信号を入力してオン，オフする第２のトランジスタ
と、ソース電極及びドレイン電極の一方を前記第１のト
ランジスタのソース電極及びドレイン電極の一方と接続
しゲート電極に第３の制御信号を入力してオン，オフす
る第３のトランジスタとを有している。
【０００７】第２の発明の記憶素子は、一端に第１の制
御信号を入力するコンデンサと、ゲート電極を前記コン
デンサの他端と接続する第１のトランジスタと、ソース
電極及びドレイン電極の一方を前記第１のトランジスタ
のゲート電極と接続しゲート電極に第２の制御信号を入
力してオン，オフする第２のトランジスタと、ソース電
極及びドレイン電極の一方を前記第１のトランジスタの
ソース電極及びドレイン電極の一方と接続しゲート電極
に第３の制御信号を入力してオン，オフする第３のトラ
ンジスタとを有している。
御信号を入力するコンデンサと、ゲート電極を前記コン
デンサの他端と接続する第１のトランジスタと、ソース
電極及びドレイン電極の一方を前記第１のトランジスタ
のゲート電極と接続しゲート電極に第２の制御信号を入
力してオン，オフする第２のトランジスタと、ソース電
極及びドレイン電極の一方を前記第１のトランジスタの
ソース電極及びドレイン電極の一方と接続しゲート電極
に第３の制御信号を入力してオン，オフする第３のトラ
ンジスタとを有している。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１０】この実施例は、第１の制御信号ＣＮＴ１を
入力する第１のゲート電極Ｇ１と、ソース電極及びドレ
イン電極と、これらソース電極及びドレイン電極と第１
のゲート電極Ｇ１との間に形成された第２のゲート電極
Ｇ２とを備えた第１のトランジスタＱ１と、ソース電極
及びドレイン電極の一方を第１のトランジスタＱ１の第
２のゲート電極Ｇ２と接続しゲート電極に第２の制御信
号ＣＮＴ２を入力してオン，オフする第２のトランジス
タＱ２と、ソース電極及びドレイン電極の一方を第１の
トランジスタＱ１のソース電極及びドレイン電極の一方
と接続しゲート電極に第３の制御信号ＣＮＴ３を入力し
てオン，オフする第３のトランジスタとを有する構成と
なっている。
入力する第１のゲート電極Ｇ１と、ソース電極及びドレ
イン電極と、これらソース電極及びドレイン電極と第１
のゲート電極Ｇ１との間に形成された第２のゲート電極
Ｇ２とを備えた第１のトランジスタＱ１と、ソース電極
及びドレイン電極の一方を第１のトランジスタＱ１の第
２のゲート電極Ｇ２と接続しゲート電極に第２の制御信
号ＣＮＴ２を入力してオン，オフする第２のトランジス
タＱ２と、ソース電極及びドレイン電極の一方を第１の
トランジスタＱ１のソース電極及びドレイン電極の一方
と接続しゲート電極に第３の制御信号ＣＮＴ３を入力し
てオン，オフする第３のトランジスタとを有する構成と
なっている。
【００１１】次にこの実施例の動作について説明する。
【００１２】トランジスタＱ２が導通状態になるような
制御信号ＣＮＴ２をそのゲート電極に与えると、書込デ
ータＤｗ１が低レベルの場合、ゲート電極Ｇ２の電荷は
クリアされて初期状態となり、書込データＤｗ１が高レ
ベルの場合には正の電荷がゲート電極Ｇ２に蓄えられる
（第１の書込状態）。
制御信号ＣＮＴ２をそのゲート電極に与えると、書込デ
ータＤｗ１が低レベルの場合、ゲート電極Ｇ２の電荷は
クリアされて初期状態となり、書込データＤｗ１が高レ
ベルの場合には正の電荷がゲート電極Ｇ２に蓄えられる
（第１の書込状態）。
【００１３】その後、トランジスタＱ２が非導通になる
ような制御信号ＣＮＴ２をゲート電極に与えれば情報が
保持される。またトランジスタＱ３が導通状態になるよ
うな制御信号ＣＮＴ３をそのゲート電極に与え、制御信
号ＣＮＴ２でトランジスタＱ２を非導通にしておき、書
込データＤｗ２と制御信号ＣＮＴ１とを高電圧にする
と、ホットエレクトロン注入によってゲート電極Ｇ２に
負の電荷が蓄えられる（第２の書込状態）。
ような制御信号ＣＮＴ２をゲート電極に与えれば情報が
保持される。またトランジスタＱ３が導通状態になるよ
うな制御信号ＣＮＴ３をそのゲート電極に与え、制御信
号ＣＮＴ２でトランジスタＱ２を非導通にしておき、書
込データＤｗ２と制御信号ＣＮＴ１とを高電圧にする
と、ホットエレクトロン注入によってゲート電極Ｇ２に
負の電荷が蓄えられる（第２の書込状態）。
【００１４】以上の動作により、ゲート電極Ｇ２に電荷
がない、正の電荷がある、負の電荷がある、という３つ
の情報を保持することができる。
がない、正の電荷がある、負の電荷がある、という３つ
の情報を保持することができる。
【００１５】これらの情報は次のようにして読出すこと
ができる。まず制御信号ＣＮＴ３によりトランジスタＱ
３を導通状態にする。制御信号ＣＮＴ１を高レベルから
低レベル、又は低レベルから高レベルへと変化させた場
合、トランジスタＱ１は常に導通、常に非導通、導通→
非導通もしくは非導通→導通と変化する、のいずれかの
状態となり、ゲート電極Ｇ２に保持された３値の情報を
判別することができる。
ができる。まず制御信号ＣＮＴ３によりトランジスタＱ
３を導通状態にする。制御信号ＣＮＴ１を高レベルから
低レベル、又は低レベルから高レベルへと変化させた場
合、トランジスタＱ１は常に導通、常に非導通、導通→
非導通もしくは非導通→導通と変化する、のいずれかの
状態となり、ゲート電極Ｇ２に保持された３値の情報を
判別することができる。
【００１６】すなわち３値の情報を記憶することができ
る。従って、２値から３値になった分だけ、記憶装置に
組込んだときの記憶素子数を低減することができる。ま
たリフレッシュの必要がなく、図４（ｂ）より回路素子
数が少なく、しかも情報の書換えも容易である。
る。従って、２値から３値になった分だけ、記憶装置に
組込んだときの記憶素子数を低減することができる。ま
たリフレッシュの必要がなく、図４（ｂ）より回路素子
数が少なく、しかも情報の書換えも容易である。
【００１７】図２は本発明の第２の実施例を示す回路図
である。
である。
【００１８】この実施例は、第１の実施例のトランジス
タＱ１の部分をトランジスタＱ４とコンデンサＣ１とで
置換えたもので、基本的な動作及び効果は第１の実施例
と同様である。
タＱ１の部分をトランジスタＱ４とコンデンサＣ１とで
置換えたもので、基本的な動作及び効果は第１の実施例
と同様である。
【００１９】図３は本発明の第３の実施例を示す回路図
である。
である。
【００２０】この実施例は第１の実施例の記憶素子を２
つ直列に接続し、かつこれら２つの記憶素子に対する書
込み、読出しができるようにしたものである。
つ直列に接続し、かつこれら２つの記憶素子に対する書
込み、読出しができるようにしたものである。
【００２１】動作は次の通りである。
【００２２】制御信号ＣＮＴ２を高レベルにして制御信
号ＣＮＴ１−１又はＣＮＴ１−２を高レベルにする。ト
ランジスタＱ２−１又はＱ２−２が導通状態となり、書
込データＤｗ１が高レベルであればトランジスタＱ１−
１又はＱ１−２が書込状態となり、書込データＤｗ１が
低レベルであればトランジスタＱ１−１又はＱ１−２が
初期状態になり、情報を蓄えることができる。
号ＣＮＴ１−１又はＣＮＴ１−２を高レベルにする。ト
ランジスタＱ２−１又はＱ２−２が導通状態となり、書
込データＤｗ１が高レベルであればトランジスタＱ１−
１又はＱ１−２が書込状態となり、書込データＤｗ１が
低レベルであればトランジスタＱ１−１又はＱ１−２が
初期状態になり、情報を蓄えることができる。
【００２３】読出し時には制御信号ＣＮＴ３によりトラ
ンジスタＱ３を導通状態にする。トランジスタＱ１−
１，Ｑ１−２がＮ型トランジスタの場合、制御信号ＣＮ
Ｔ１−１，ＣＮＴ１−２のうち選択した方を低レベル、
他方を高レベルにすると、トランジスタＱ１−１，Ｑ１
−２のうち非選択の方は導通状態となり、選択された方
は第２のゲート電極の状態によって導通か非導通とな
る。これをトランジスタＱ３を介して判定して情報の読
出しを行う。
ンジスタＱ３を導通状態にする。トランジスタＱ１−
１，Ｑ１−２がＮ型トランジスタの場合、制御信号ＣＮ
Ｔ１−１，ＣＮＴ１−２のうち選択した方を低レベル、
他方を高レベルにすると、トランジスタＱ１−１，Ｑ１
−２のうち非選択の方は導通状態となり、選択された方
は第２のゲート電極の状態によって導通か非導通とな
る。これをトランジスタＱ３を介して判定して情報の読
出しを行う。
【００２４】この実施例では、トランジスタＱ３が共用
となるので、回路素子数を低減することができる。
となるので、回路素子数を低減することができる。
【００２５】これら実施例における記憶素子の製造は、
現存の製造工程等を何ら変えることなく実施することが
できる。
現存の製造工程等を何ら変えることなく実施することが
できる。
【００２６】
【発明の効果】以上説明したように本発明は、第１のト
ランジスタの第２のゲート電極、又は第１のトランジス
タのゲート電極とコンデンサとの接続点に蓄積される電
荷を制御する構成とすることにより、３値の情報を記憶
することができるので２値から３値になった分だけ記憶
装置の記憶素子数を低減することができ、しかもリフレ
ッシュの必要がなく回路素子も少なくて書換え容易な記
憶素子を得ることができる効果がある。
ランジスタの第２のゲート電極、又は第１のトランジス
タのゲート電極とコンデンサとの接続点に蓄積される電
荷を制御する構成とすることにより、３値の情報を記憶
することができるので２値から３値になった分だけ記憶
装置の記憶素子数を低減することができ、しかもリフレ
ッシュの必要がなく回路素子も少なくて書換え容易な記
憶素子を得ることができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】従来の記憶素子の第１〜第４の例を示す回路図
である。
である。
ＡＧ１，ＡＧ２ ＡＮＤゲート Ｃ１，Ｃ２ コンデンサ ＩＶ１１，ＩＶ１２ インバータ ＭＣ１１，ＭＣ１６ 記憶素子 Ｑ１，Ｑ１−１，Ｑ１−２，Ｑ２，Ｑ２−１，Ｑ２−
２，Ｑ３，Ｑ４，Ｑ１１〜Ｑ１３ トランジスタ
２，Ｑ３，Ｑ４，Ｑ１１〜Ｑ１３ トランジスタ
Claims (2)
- 【請求項１】 第１の制御信号を入力する第１のゲート
電極と、ソース電極及びドレイン電極と、これらソース
電極及びドレイン電極と前記第１のゲート電極との間に
形成された第２のゲート電極とを備えた第１のトランジ
スタと、ソース電極及びドレイン電極の一方を前記第１
のトランジスタの第２のゲート電極と接続しゲート電極
に第２の制御信号を入力してオン，オフする第２のトラ
ンジスタと、ソース電極及びドレイン電極の一方を前記
第１のトランジスタのソース電極及びドレイン電極の一
方と接続しゲート電極に第３の制御信号を入力してオ
ン，オフする第３のトランジスタとを有することを特徴
とする記憶素子。 - 【請求項２】 一端に第１の制御信号を入力するコンデ
ンサと、ゲート電極を前記コンデンサの他端と接続する
第１のトランジスタと、ソース電極及びドレイン電極の
一方を前記第１のトランジスタのゲート電極と接続しゲ
ート電極に第２の制御信号を入力してオン，オフする第
２のトランジスタと、ソース電極及びドレイン電極の一
方を前記第１のトランジスタのソース電極及びドレイン
電極の一方と接続しゲート電極に第３の制御信号を入力
してオン，オフする第３のトランジスタとを有すること
を特徴とする記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15366591A JP2602373B2 (ja) | 1991-06-26 | 1991-06-26 | 記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15366591A JP2602373B2 (ja) | 1991-06-26 | 1991-06-26 | 記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH052869A JPH052869A (ja) | 1993-01-08 |
| JP2602373B2 true JP2602373B2 (ja) | 1997-04-23 |
Family
ID=15567505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15366591A Expired - Lifetime JP2602373B2 (ja) | 1991-06-26 | 1991-06-26 | 記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602373B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101761432B1 (ko) * | 2009-11-06 | 2017-07-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| CA3030723C (en) * | 2019-01-21 | 2024-06-04 | Mitchell B. Miller | A system and method for bidirectionally based electrical information storage, processing and communication |
-
1991
- 1991-06-26 JP JP15366591A patent/JP2602373B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH052869A (ja) | 1993-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961126 |