JPS58118092A - メモリ・セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は不揮発性半導体メモリ・セルに関し、更に詳細
には、浮動ゲートと、好ましくは伝導強化絶縁体とを有
する半導体装置を用いたメモリ・セルに関する。

これまで、金属−窒化物一酸化物−シリコン（ＭＮＯＳ
）を有する電界効果トランジスタあるいは浮動ゲートを
有する電界効果トランジスタのような、情報を不揮発的
に記憶することができる半導体装置が捺案されている。

ＭＮＯＳ）ランジスタを用いた不揮発性メモリ・セルは
情報を長期間にわたって保持できるが、これらの装置は
情報の書込み、消去に高電圧パルスを必要とし、低速で
あり、また製造も複雑である。不揮発性メモリ・セルの
一例は米国特許第３６７６．７１７号に示されている。

浮動ゲートを用いた不揮発性メモリ・セルも情報を長期
間にわたって保持できるが、これらの装置も情報の書込
み、消去に高電圧パルスを必要とし、低速であり、また
書込みには装置嶺り１ｍＡの大きな電流を必要とする。

浮動ゲートを有する不揮発性メモリ・セルの一例は米国
特許第４０２７６１５号に示されている。

特願昭５６−１０３４５７号は、浮動ゲートと、浮動ゲ
ートに容量結合された第１及び第２の制御ゲートとを有
し、浮動ゲートと一方の制御ゲートとの間に、伝導強化
絶縁体を有する電荷インジェクタ構造体が配置されてい
る不揮発性装置を揮発性回路に結合した不揮発性スタテ
ィック・メモリを示している。伝導強化絶縁体に関する
詳細な説明はＪｏｕｒｎａｌ　　ｏｆ　　Ａｐｐｌｉｅ
、ｄ　　Ｐｈｙｓｉｃｓ。

Ｖｏ　１．５１．　Ｎｏ、　５．　Ｍａｙ１９８０．　
ｐｐ−２７２２〜２７３５に所載のり、Ｊ、ＤｉＭａｒ
ｔａ及びり、Ｗ、Ｄｏｎｇによる論文’Ｈｉｇｈ　　Ｃ
ｕｒｒｅｎｔ　　ＩｎｊｅｃｔｉｏｎＩｎｔｏ　　５ｉ
０２　　ｆｒｏｍ　　Ｓｔ　　ｒｉｃｈ　　５ｉ０２　
Ｆｉｌｍｓａｎｄ　　Ｅｘｐｅｒｉｍｅｎｔａｌ　　Ａ
ｐｐｌｉｃａｔｉｏｎｓ’に見ることができ、またＩ　
ＥＥＥ、ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ　　Ｌｅｔｔｅ
ｒｓ、Ｖｏｌ、ＥＤＬ−１，Ｎｏ、９＋Ｓｅｐｔｅｍｂ
ｅｒ　　１９８０、ｐｐ、１７９〜１８１に所載のり、
Ｊ、ＤｉＭａｒｔａ、に、Ｍ、ＤｅＭｅｙｅｒ　　ａｎ
ｄＤ、Ｗ、Ｄｏｎｇ　による論文’Ｅｌｅｃｔｒｉｃａ
ｌｌｙ−Ａｌｔｅｒａｂｌｅ　Ｍｅｍｏｒｙ　Ｕｓｉｎ
ｇ　　ａ　ＤｕａｌＥｌｅｃｔｒｏｎ　Ｉｎｊｅｃｔｏ
ｒ　５ｔｒｕｃｔｕｒｅ　’には、デュアル電子インジ
ェクタ構造体を利用した基本的メモリ・セルが示されて
いる。

データを不揮発的に記憶できる１デノくイス型の（３） ダイナミック揮発性メモリ・セルも知られている。

例えば米国特許第３９１６３９０号は電力遮断時に情報
を不揮発的に貯蔵するために、二酸化シリコンを窒化シ
リコンでつくられた２重絶縁体を用いることを示してい
る。ＭＮＯ８構造を用いることによってデータを不揮発
的に記憶できるダイナミック・セルの他の例は米国特許
第４（）５５８３７号及び同第４１７５２９１号に示さ
れている。

不揮発性記憶能力を有するこれらのメモリ・セルは満足
的に動作できるが、揮発性モードと不揮発性モードとの
間でスイッチするのに正負両方の電圧を必要とし、また
セル面積が大きく、揮発性動作モードでは大きな電圧が
必要である。

本発明の目的は、高密度で、従来のメモリよりも高性能
で且つ簡単なプロセスで製造される改良された不揮発性
ダイナミック半導体メモリを提供することである。

他の目的は揮発性モードにおいて低電圧で動作し且つ揮
発性モードと不揮発性モードの切替えに必要な電力が低
く且つそれに要する時間も少ない（４） 改良された不揮発性ダイナミック半導体メモリを提供す
ることである。

他の目的は従来の不揮発性メモリよシも高速動作する。

伝導強化絶縁体（例えばシリコン高含有絶縁体）を用い
た改良された不揮発性ダイナミック半導体メモリを提供
することである。

他の目的は前に記憶されたデータを不揮発的に記憶でき
且つ新たなデータを揮発性モードで記憶でき、これによ
シ倍密度のメモリ・システムを与えることができる改良
されたダイナミック・メモリ・システムを提供するとと
である。

他の目的はすべてのメモリ・セルからのすべての揮発性
のデータを、並列動作で即ち１サイクルの動作で不揮発
性モードへ移すことができる改良された不揮発性メモリ
・システムを提供することである・ 他の目的は不揮発性メモリの消去と揮発性データの回復
とがすべてのメモリ・セルで同時に起こることができ且
つデータが不揮発性モードから揮発性モードへその真の
形即ち非反転形で直接に移し変えられるような不揮発性
メモリ・システムを提供することである。

本発明による改良された不揮発性メモリはプレートと記
憶ノードを有する記憶キャパシタを含む１デバイス−ダ
イナミック揮発性メモリ回路を有し、記憶ノードは、第
１及び第２の直列接続されたキャパシタを有する分圧器
を含む不揮発性装置に結合される。第１と第２のキャパ
シタの間の共通点には浮動ゲートが配置される。記憶キ
ャー（シタのプレートは基準電圧源に接続される。制御
ゲートが、デュアル電荷又は電子インジェクタ構造体　
・を含む第１のキャパシタを介して浮動ゲートに容量結
合される。浮動ゲートは第２のキャパシタを介して記憶
ノードに結合される。第１のキャノくシタのキャパシタ
ンスは第２のキャパシタのキャノくシタンスよりも十分
に小さな値を有するＯ記憶メートは反転層として形成さ
れる０ 次に図面を参照して本発明の良好な実施例について説明
する０第１図は本発明の不揮発性ダイナミック・メモリ
・セルの回路図である。このメモリ・セルは反転層の形
の記憶ノード１０及びプレート１２を有する記憶キャパ
シタＣ８と、好ましくは電界効果トランジスタである転
送制御用スイッチング装置１４によって相互接続される
入出力線ｒ、’ｏとを有する。キャパシタ・プレート１
２に接続された端子Ｐには電圧Ｖｐ例えば＋５Ｖが印加
される。記憶ノード１０と端子Ｃの間には、直列接続さ
れた第１及び第２のキャパシタＣ１、Ｃ２を有する分圧
回路１６が接続される。端子Ｃには制御電圧ＶＣ例えば
＋５■が印加される０キヤパシタＣ２はキャパシタＣ１
よりも十分に大きなキャパシタンスを有する。第１と第
２のキャパシタＣ１，Ｃ２の間には浮動ゲー）ＦＣが配
置される。一般に存在する寄生キャパシタＣＰは記憶ノ
ード１０と半導体基板Ｓの間に破線で示されている。第
１のキャパシタＣ１は上述の形式のデュアル電荷又は電
子インジェクタ構造体を含む。

通常の動作において、記憶キャパシタＣ８・入出力線Ｉ
１０及びスイッチング装置１４は揮発性の１デバイスダ
イナミツク・メモリ・セルとして（７） 働く０電源異常が検出されたとき記憶キャパシタ・プレ
ート１２はアース電位に下げられ、同時に端子Ｃの電圧
Ｖ。は適当な正電圧例えば＋２０ＶＫ　パルス駆動され
る。このパルスの結果筒１のキャパシタの両端に大きな
電圧が発生される。もし記憶ノード１０の電圧がＯＶで
２進０を表わすな。

らば、キャパシタＣ１の両端の電圧は浮動ゲントＦＣを
正の方向に充電するのに十分な値になる。

これに対し、もし記憶ノード１０の電圧が＋５Ｖで２進
１を表わすならば電荷の転送は生じない。

このようにして、記憶ノード１０からのデータは不揮発
性モードで浮動ゲートＦＣに記憶される。

詳細にいうと、２進０の記憶の場合は浮動ゲートＦＣと
プレート１２の両方の下側に電荷の満たされた電位井戸
がつくられる。端子Ｃがより正にバイアスされると、浮
動ゲートＦＧの下側の電位井戸は深くなる◇同時に、プ
レート１２は相対的により負にバイアスされて、プレー
ト１２の下側から浮動ゲートの電位井戸へ電荷を転送し
、これにより、浮動ゲートをアースへ容量結合すると共
に（８） キャパシタＣ１の両端に電圧を発生させて電荷の注入を
生じさせ、その結果浮動ゲートを正に充電する。

２進１の記憶の場合は電位井戸に電荷が記憶されず、従
って、端子Ｃが正にされたとき浮動ゲー）ＦＧが正に容
量結合され、キャパシタＣ１の両端には電荷を注入する
のに十分な正電圧が発生されない。

浮動ゲー）ＦＧからデータを読取る場合、制御端子Ｃは
ｏｖ、プｌ／−）１２は＋５Ｖ、Ｉ１０線はＯＶにバイ
アスされ、スイッチ１４は閉じられる。もし浮動ゲート
ＦＧが正に充電されていれば、第２のキャパシタＣ２の
両端には、浮動ゲートＦＧ及びプレート１２の下の電位
弁゛戸へ電子を転送するに十分な電圧がある。結果とし
て、記憶ノード１０の電圧は電荷の記憶により低い値例
えばＯＶＫなる。もし浮動ゲートＦＧＫ電荷がなげれば
電荷の転送は起こらず、従って記憶ノード１０の電圧は
約＋５■のままである。セルは次に正規の揮発性セルと
してリフレッシュされ、このときは正規の揮発性の動作
のために利用可能であるが、データは電源異常の前に存
在していたのと同じ状態にある。

本発明のセル回路の実施例は第２図に断面図で示されて
いる。Ｐ型シリコン基板１８は端子ＢＬに接続されたＩ
１０線又はビット／センス線を形成するＮ十拡散領域２
０を有し、浮動ゲー）ＦＧの下側には第１の電位井戸Ｐ
Ｗ１、記憶キャパシタ・プレート１２の下側には第２の
電位井戸ＰＷ２がある。電位井戸ＰＷ１、ＰＷ２は記憶
ノード１０を形成する。浮動ゲートＦＧは好ましくは二
酸化シリコンでつくられた薄い絶縁層２２により記憶ノ
ード１０から分離されており、第２のキャパシタＣ２を
形成する。キャパシタＣ１は浮動ゲートＦＧ１制御端子
Ｃに接続された第１のキャパシタ電極２４、及びデュア
ル電子インジェクタ構造体２６によって形成される。構
造体２６は二酸化シリコン層３２によって分離された、
シリコンに富んだ第１及び第２のシリコン高含有伝導強
化二酸化シリコン層２８．３０を含む。記憶キャパシタ
Ｃ８は一端が浮動ゲートＦＣと重なっているキャパシタ
ープレート１２、浮動ゲートＦＧ及び二酸化シリコン層
２２によって形成される。スイッチング・トランジスタ
１４はゲート電極６４によって形成される。ゲート電極
３４は浮動ゲートＦＧと重なった一端を有し、ビット／
センス線拡散領域２０と記憶ノード１０の間に配置され
、二酸化シリコン層２２によってシリコン基板１８の表
面から分離されている。ゲート電極３４はワード線端子
ＷＬに接続される。

第３図は第１図及び第２図に示されている形式の不揮発
性メモリ・セルの２×２アレイを例示している。アレイ
は第１及び第２のメモリ・セルの接続された第１のワー
ド線ＷＬ１、第６及び第４のメモリ・セルのＢ１．Ｂ２
の接続された第２のワード線ＷＬ２を含む。第１と第３
のセルＡ１、Ｂ１は第１のビット線ＢＬＩに接続され、
第２と第４のセルＡ２．Ｂ２は第２のビット線ＢＬ２に
接続される。第１と第２のワード線ＷＬ　１　、　ＷＬ
２は普通の回路を用いたワード線デコーダ及びド（１１
） ライバ回路ろ６に接続され、第１と第２のビット線ＢＬ
１．ＢＬ２は普通の回路を用いたビット線デコーダ、プ
リチャージ及びセンス・アンプ回路３８に接続される。

制御端子Ｃ及びキャパシタ・プレート端子Ｐは知られて
いる形式のものでよい不揮発性書込み及び消去回路４０
に接続される。

本発明の不揮発性メモリ・セルを良く理解するため、第
４図のパルス波形を参照して説明する。

不揮発性メモリ・セル例えばセルＡ１は常態の待機動作
期間には、第１のビット線ＢＬ１及び第１のワード線Ｗ
ＬＩＫ結合された普通の１デバイス記憶回路として働き
、電圧は第４図の時間Ｌ１とｔ２の間に示されるように
、端子ＣとＰには、＋５■の一定の電圧Ｖ。及びＶＰが
印加される・　２進りの記憶の場合記憶ノード１０の電
圧はＯＶで、浮動ゲートＦＧの電圧は約１ｖである。２
進１の記憶の場合浮動ゲートは好ましくは＋５Ｖである
。

第４図において、ビット／センス線ＢＬの印加電圧■Ｂ
Ｌ及び浮動ゲートＦＧに発生される電圧”ＦＧは２進１
の記憶では実線で、２進０の記憶では破（１２） 線で示されている。

電源異常が検出されたとき、制御端子Ｃの電圧ＶＣは＋
５ｖから＋２０Ｖに上げられ、プレート端子Ｐの電圧Ｖ
Ｐは＋５ＶからＯｖに下げられる（時間ｔ２〜ｔ３）。

従って、記憶キャパシタ・プレート１２の下側の電位井
戸ＰＷ２に記憶された電荷は浮動ゲー）ＦＧの下側の電
位井戸ｐｗ１に転送される。結果として、２進１を記憶
しているセルでは、記憶ノード電圧Ｖ１０は約＋１０Ｖ
に上昇し、浮動ゲートｖＦｏは＋１０に上昇し、従って
第１のキャパシタＣ１の両端の電圧ｖＦＧ−ｖｃは１０
Ｖであり、浮動ゲートＦＧから制御端子Ｃへ充電電流を
供給するのに十分でない。２進０の記憶の場合、第１の
キャパシタＣ１の両端の電圧は＋１３Ｖであり、この電
圧はこの設計の場合デュアル電子インジェクタ構造体２
６のターン　ン電圧以上であるから、浮動ゲー）ＦＣの
電荷を大きく変えるのに十分である。従って、２進０を
記憶したセルの浮動ゲートＦＧはナノ秒の範囲乃至は数
ミリ秒の短い時間の後に＋３Ｖに充電され、電圧Ｖ。及
びＶＰは次に端子Ｃ及びＰから除去される。

時間ｔ３〜ｔ４の期間にはすべての印加電圧はＯｖであ
り、従って２進１を記憶したセルではすべてのノードの
電圧はＱＶである。これに対し、２進０を記憶したセル
では浮動ゲートは＋３■であり、もし他の端子がアース
電位即ち０電位にあれば、記憶ノード１ｏＫ−ｚｖの像
電荷を誘起する。記憶ノード１０の電圧ＶＩＤの値は回
路の寄生容量の値に依存して変わりうる。

電力が再びオンにされると、メモリは浮動ゲートに不揮
発性のデータを記憶したまま新たなデータについて揮発
性モードで使用したり、あるいは記憶されたデータを消
去することなく不揮発性のデータを回復することができ
る。

電力再開の後に、前に記憶した情報を浮動ゲートＦＧか
ら揮発性の回路部分へ取出す場合は、時間ｔ　４〜ｔ５
のように、記憶キャパシタのプレート１２の端子Ｐに＋
５．ＯＶが印加され、制御端子ＣはＯＶのまま如される
。ワード線が＋５Ｖの電圧にされビット線がアース電圧
のとき、もし浮動ゲートに２進０即ち十′５ｖの電圧が
記憶されてし・れば、記憶キャパシタ・プレート１２の
下側の電位井戸ＰＷ２は電荷で満たされる。しかし、も
し浮動ゲートが中性で２進１の記憶を示すならば、プレ
ート１２の下側の電位井戸に電荷が流れなし・。

時間ｔ５〜ｔ６のとき、ワード線電圧ＶＷＬをＱＶに下
げ且つビット線電圧ｖＢＬを＋５ｖに上げることにより
メモリはリセットされる。

記憶情報をリフレッシュする場合は、時間ｔ６〜Ｌ７の
ように端子Ｃの電圧Ｖ。はワード線電圧■ＷＬ　と共に
＋５ｖに上げられる。ビット線電圧ＶＢＬは２進１が記
憶されていたのであれば＋５■のままであり、２進０が
記憶されていれば下げられる。

浮動ゲー）ＦＩＧからのデータの消去は時間ｔ７〜ｔ８
で行なわれている。これは、プレート端子Ｐを＋５ｖか
ら２０Ｖヘノくルス駆動し、２進０のセルの第１のキャ
パシタＣ１の両端に＋１３Ｖの実効電圧が現われ２進１
のセルの第１のキャノぜシ（１５） りＣ１の両端にＯＶの実効電圧が現われるようにするこ
とによって行なわれる。ＯＶと℃・う電圧は第１のキャ
パシタ即ちデュアル電子インジェクタ構造体Ｃ１を導通
させるのに十分でないから、２進１を記憶したセルでは
変化は生じないｏ＋１５Ｖという電圧は第１のキャパシ
タＣ１を通って導通させるのに十分であるから、２進０
を記憶したセルの浮動ゲートＦＣは＋３ｖの電荷を失っ
て電圧を下げる。

プレート端子Ｐの電圧は＋５ＶＫ戻され、セルは２進１
及び０を表わす電圧を記憶ノード１０に回復させるよう
匠普通にリフレッシュされる０浮動ゲートが時間ｔ４〜
ｔ５の間に下側の電位井戸ｐｗｉを反転するのに十分な
電荷を持つ限りは、２進１と２進０の間の信号レベルは
浮動ゲートの記憶電荷量に無関係である０センス・アン
プの信号レベルはプレート１２の電圧が５ｖ１記憶ノー
ド・キャパシタンスと総ビット線キャパシタンスとの間
の転送比が０２の場合で約１ｖである。

他のパルス駆動方式を用いても同様の結果を達（１６） 成しうる。例えば、記憶キャパシタ・プレートＰに正パ
ルスを印加する代わりに、制御端子Ｃを負にパルス駆動
しても消去しうるＯ セルＡ１、Ａ２、Ｂ１、Ｂ２は夫々関連するワ　　゛−
ド線、ビット線を選択することによって動作さ　　。

れる。電圧ＶＰ１ｖｏはすべてのセルに導通なキャパシ
タ・プレート端子Ｐ及び制御端子Ｃに書込み及び消去回
路４０から与えられる。

記憶キャパシタ・プレート線Ｐ及び制御線Ｃはワード線
と同様にそれ自身のデコーダ及びドライバ回路を持つよ
うに構成でき、従って付勢されたワードに沿ったセルの
みが書込みノくルスを受取るようにすることもできる０ セルは任意の技術で製造しうるが、浮動ゲートＦＣは第
１のドープ・ポリシリコン層で、記憶キャパシタ・プレ
ート１２、第１のキャノくシタの電極２４及びゲート電
極３４は第２のドープ・ポリシリコン層でつくられるの
が好ましい。また、電圧極性を反対にすれば、Ｐ型基板
の代わりにＮ型基板も使用しうる。

デュアル電子インジェクタ構造体を用いて浮動ゲートに
対して書込み、消去を行なうための電圧は必ずしも対称
的でなくてもよ℃・。この現象は前に引用したＩ　Ｅ　
Ｅ　Ｅ　　Ｅｌｅｃｔｒｏｎ　　ＤｅｖｉｃｅＬｅｔｔ
ｅｒｓに報告されている。

端子Ｃに印加される電圧は＋２０Ｖの大きさを持つもの
として示されたが、キャパシタＣＩ、Ｃ２、Ｃ８の絶縁
体の厚さに応じてもつと小さな値も使用しうる〇 以上、本発明の良好な実施例について説明したが、本発
明の不揮発性ダイナミック半導体は次のような特徴又は
利点を有する。不揮発性モードから移されるとき反転形
のデータを生じないためデータの操作が容易であり、ま
た通常はランダム・アクセス・メモリにおいて知られて
いる高速度で動作でき且つ電力故障時にデータを失なわ
ない。

セルは不揮発性記憶部分に前のデータを記憶したまま揮
発性記憶回路部分で新たなデータを操作できる。揮発性
記憶部分のデータは、わずかな電力しか消費しない低電
圧を用いて且つ短いデータ転送時間で不揮発性記憶部分
に保持できる。また、例えばＭＮＯ８装置をつくる場合
のような複雑なプロセスを用いずに簡単につくることが
でき、しかも熱い電子によって書込まれる浮動ゲート装
置よりも十分に低い書込み電力で動作できる。

【図面の簡単な説明】

第１図は本発明の不揮発性メモリ・セルの回路図、第２
図は本発明の不揮発性メモリ・セルの断面図、第５図は
本発明の不揮発性メモリ・セルを用いたメモリ・システ
ムを示す図、第４図は動作パルス波形図である。 １０・・・・記憶ノード、１２・・・・キャパシタープ
レート、１４・す・スイッチング装置、１８・・・・基
板、ＦＧ・・・・浮動ゲート、２６・・・・デュアル電
子インジェクタ、２４・・・・キャパシタ電極、ＰＷｌ
、ＰＷ２・・・・電位井戸。 出願人　インターｆ７＝ｒナル・ビ銅・マシーンズ・コ
−４ｙ−’（ｉン（１９）

Claims (1)

【特許請求の範囲】
1. 半導体基板と、浮動ゲート、導電性プレート及び前記基
   板に形成された反転層を含み、前記浮動ケートと前記反
   転層によって第１のキャパシタを与える記憶キャパシタ
   と、伝導強化絶縁層を介在させて前記浮動ゲート上に形
   成され前記第１のキャパシタと直列に接続された第２の
   キャパシタを与える制御電極と、入出力導体と、前記反
   転層と前記入出力導体との間に設けられた転送装置と、
   前記導電性プレート及び前記制御電極へ電圧を印加する
   ための手段とを有するメモリ°セＡ／。