JP2011192379A - 半導体装置および半導体装置の駆動方法 - Google Patents

半導体装置および半導体装置の駆動方法 Download PDF

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Abstract

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位を出力する機能を有する電位変換回路を備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。
【選択図】図２

Description

開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。
また、開示する発明では、例えば、ワイドギャップ半導体を用いて構成されたメモリセルを含む半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位を出力する機能を有する電位変換回路を備えた半導体装置とする。
より具体的には、例えば次のような構成を採用することができる。
本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と信号線と、複数のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、電位変換回路と、を有し、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成され、第１のゲート電極と、第２のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、第１の駆動回路は、ビット線を介して、第１のドレイン電極と電気的に接続され、また、信号線を介して、第２のソース電極と電気的に接続され、第２の駆動回路は、読み出しワード線を介して容量素子の電極の他方と電気的に接続され、また、書き込みワード線を介して、第２のゲート電極と電気的に接続され、電位変換回路は、第２の駆動回路に基準電位より低い電位を出力する半導体装置である。
また、本発明の別の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、電位変換回路と、を有し、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成され、第１のゲート電極と、第２のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、第１の駆動回路は、ビット線を介して、第１のドレイン電極と電気的に接続され、また、信号線を介して、第２のソース電極と電気的に接続され、第２の駆動回路は、読み出しワード線を介して容量素子の電極の他方と電気的に接続され、また、書き込みワード線を介して、第２のゲート電極と電気的に接続され、電位変換回路は、第２の駆動回路に基準電位より低い電位および電源電位より高い電位を出力する半導体装置である。
また、上記の半導体装置において、ビット線とソース線との間に、複数のメモリセルが並列に接続される構成としてもよい。
または、上記の半導体装置において、第２のトランジスタの第２のチャネル形成領域は、酸化物半導体を含む構成としてもよい。
または、上記の半導体装置において、第１の駆動回路は、信号線と電気的に接続された遅延回路を有する構成としてもよい。
または、上記の半導体装置において、第２の駆動回路は、電位変換回路、および、書き込みワード線または読み出しワード線と電気的に接続されたレベルシフト回路を有する構成としてもよい。
なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
半導体装置の回路図。 半導体装置の回路図。 タイミングチャート図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の断面図および平面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置を用いた電子機器を説明するための図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性評価用回路図。 酸化物半導体を用いたトランジスタの特性評価用タイミングチャート図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。 メモリウィンドウ幅の調査結果を示す図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図１乃至図９を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
〈基本回路〉
はじめに、基本的な回路構成およびその動作について、図１を参照して説明する。図１（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
なお、トランジスタ１６０については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
また、図１（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である。
図１（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてＱＨが与えられた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えられた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、各メモリセル間でトランジスタ１６０がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセル間でトランジスタ１６０がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
図１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１（Ａ−２）のように考えることが可能である。つまり、図１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、トランジスタ１６０におけるソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、およびＲ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）の関係を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成するゲート絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４の面積Ｓ１と、トランジスタ１６０におけるゲート容量を持つ領域の面積Ｓ２とが、２・Ｓ２≧Ｓ１（２・Ｓ２はＳ１以上）、望ましくはＳ２≧Ｓ１（Ｓ２はＳ１以上）を満たしつつ、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、トランジスタ１６０を構成するゲート絶縁層においては、酸化シリコンを採用して、３≦εｒ２≦４（εｒ２は３以上４以下）とすることができる。
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑをトランジスタ１６０のゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成（例えば、１５Ｆ２〜５０Ｆ２など：Ｆは最小加工寸法）を採用しても十分な記憶容量を確保することができる。
〈応用例１〉
次に、図１に示す回路を応用したより具体的な回路構成および動作について、図２乃至図６を参照して説明する。
図２（Ａ）及び図２（Ｂ）は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例である。図２中のメモリセル１７０の構成は、図１（Ａ−１）と同様である。すなわち、図１（Ａ−１）における第２の配線が図２におけるビット線ＢＬに相当し、図１（Ａ−１）における第３の配線が図２における信号線Ｓに相当し、図１（Ａ−１）における第４の配線が図２における書き込みワード線ＷＷＬに相当し、図１（Ａ−１）における第５の配線が図２における読み出しワード線ＲＷＬに相当する（図２（Ｂ）参照）。ただし、図２では、図１（Ａ−１）における第１の配線であるソース線は省略している。
図２に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＷＷＬと、ｍ本の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｎ本の信号線Ｓと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、電位変換回路１８０と、ｎ本のビット線ＢＬおよびｎ本の信号線Ｓに接続する第１の駆動回路１９０と、ｍ本の書き込みワード線ＷＷＬおよびｍ本の読み出しワード線ＲＷＬに接続する第２の駆動回路１９２と、を有する。ここで、電位変換回路１８０は、配線ＶＬＬによって第２の駆動回路１９２と接続され、第２の駆動回路１９２に基準電位（例えば接地電位ＧＮＤ）より低い電位（低電位：ＶＬ）を出力する。なお、本実施の形態では、配線ＷＲＩＴＥおよび配線ＲＥＡＤをそれぞれ電位変換回路１８０に接続することで、第１の駆動回路１９０の出力に合わせて第２の駆動回路１９２の出力電位ＷＷＬおよびＲＷＬを変換する構成としているが、開示する発明はこれに限定されない。電位変換回路１８０、第１の駆動回路１９０、および第２の駆動回路１９２を、配線ＷＲＩＴＥおよび配線ＲＥＡＤによって接続しない構成としても良い。
その他、第２の駆動回路１９２には、アドレス選択信号線Ａが接続されている。アドレス選択信号線Ａは、メモリセルの行アドレスを選択する信号を伝達する配線である。
図２４に、図２に示す半導体装置における第１の駆動回路１９０及び第２の駆動回路１９２の具体的構成の一例を示す。ただし、第１の駆動回路１９０及び第２の駆動回路１９２の構成は、これに限られるものではない。
図２４において、第１の駆動回路１９０は、制御回路に信号を入力する入力端子と接続した制御回路２０２と、制御回路２０２と接続した遅延回路２０４と、遅延回路２０４及び信号線Ｓと接続したバッファ回路２０６と、ビット線と接続した読み出し回路２０８と、読み出し回路からの信号を出力する出力端子と、を有している。
また、図２４において、第２の駆動回路１９２は、アドレス選択信号線Ａと接続したデコーダ２１０と、デコーダ２１０と接続した制御回路２１２と、制御回路２１２と接続した降圧レベルシフタ２１４Ｌ１、２１４Ｌ２、２１４Ｌ３と、書き込みワード線ＷＷＬと接続したバッファ回路２１６と、読み出しワード線ＲＷＬと接続したバッファ回路２１８と、を有している。第２の駆動回路１９２に含まれる降圧レベルシフタ２１４Ｌ１、２１４Ｌ２、２１４Ｌ３は、電位変換回路１８０で変換された電位ＶＬを用いて信号の振幅変換を行う。ここでは、書き込みワード線ＷＷＬにはＶＬまたはＶＤＤが出力され、読み出しワード線ＲＷＬには、ＶＬまたはＧＮＤが出力される。
図２に示す半導体装置において、データの書き込み、保持、および読み出しは、基本的に図１の場合と同様である。つまり、具体的な書き込みの動作は以下のようになる。なお、ここでは一例として、ノードＦＧに電位Ｖ１（電源電位ＶＤＤより低い電位）または接地電位ＧＮＤのいずれかを与える場合について説明するが、ノードＦＧに与える電位の関係はこれに限られない。また、ノードＦＧに電位Ｖ１を与えた場合に保持されるデータをデータ”１”、ノードＦＧに接地電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする。
まず、データの書き込みは、書き込み対象のメモリセル１７０に接続される読み出しワード線ＲＷＬの電位をＧＮＤとし、書き込みワード線ＷＷＬの電位をＶＤＤとして書き込み対象のメモリセル１７０を選択する。
メモリセル１７０にデータ”０”を書き込む場合には、信号線ＳにはＧＮＤを与える。メモリセル１７０にデータ”１”を書き込む場合には、信号線Ｓにはトランジスタ１６２において生じるしきい値分の電位の低下を考慮して、データ”１”よりトランジスタ１６２のしきい値分高い電位を与える。
データの保持は、読み出しワード線ＲＷＬの電位および書き込みワード線ＷＷＬの電位を、０Ｖまたは、ＧＮＤより低い電位ＶＬ（例えばＧＮＤよりＶＤＤ低い電位）とすることにより行われる。
読み出しワード線ＲＷＬの電位をＧＮＤからＶＬに低下させると、ノードＦＧの電位は容量素子１６４との容量結合によってＧＮＤ−ＶＬ（ＧＮＤ−ＶＬ＝ＶＤＤ）低下する。このため、ノードＦＧにデータ”１”であるＶ１が与えられている場合、ノードＦＧの電位はＧＮＤ−ＶＬ（ＧＮＤ−ＶＬ＝ＶＤＤ）低下してＶ１−（ＧＮＤ−ＶＬ）（Ｖ１−（ＧＮＤ−ＶＬ）＝Ｖ１−ＶＤＤ）となる。ノードＦＧにデータ”０”であるＧＮＤが与えられていれば、ノードＦＧの電位はＧＮＤ−ＶＬ（ＧＮＤ−ＶＬ＝ＶＤＤ）低下してＶＬとなる。
書き込みワード線ＷＷＬにはＶＬが与えられているため、データ”１”とデータ”０”のいずれが書き込まれた場合でも、トランジスタ１６２はオフ状態となる。トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
データの読み出しは、読み出しワード線ＲＷＬの電位をＧＮＤとし、書き込みワード線ＷＷＬの電位をＶＬとすることにより行われる。
読み出しワード線ＲＷＬの電位をＶＬからＧＮＤに上昇させると、ノードＦＧの電位は容量素子１６４との容量結合によってＧＮＤ−ＶＬ（＝ＶＤＤ）上昇する。このため、ノードＦＧにデータ”１”であるＶ１が与えられている場合、ノードＦＧの電位はＧＮＤ−ＶＬ（ＧＮＤ−ＶＬ＝ＶＤＤ）上昇してＶ１となり、ノードＦＧにデータ”０”であるＧＮＤが与えられていれば、ノードＦＧの電位はＧＮＤ−ＶＬ（ＧＮＤ−ＶＬ＝ＶＤＤ）上昇してＧＮＤとなる。
上述の読み出し動作により、メモリセル１７０にデータ”１”が書き込まれている場合には、トランジスタ１６０がオン状態となり、ビット線ＢＬの電位が低下する。また、データ”０”が書き込まれている場合には、トランジスタ１６０がオフ状態となり、読み出し開始時のビット線ＢＬの電位が維持されるか、または上昇する。
電位変換回路１８０としては、例えば降圧回路を用いることができる。図４に４段の降圧を行う降圧回路の一例を示す。図４において、第１のトランジスタ１４００の入力端子（ここでは、ソース端子またはドレイン端子であって、ゲート端子と接続されていない端子をいう）には接地電位ＧＮＤが供給される。第１のトランジスタ１４００の出力端子（ここでは、ソース端子またはドレイン端子であって、ゲート端子と接続されている端子をいう）には第２のトランジスタ１４１０の入力端子及び第１の容量素子１４５０の一方の端子が接続されている。同様に、第２のトランジスタ１４１０の出力端子には第３のトランジスタ１４２０の入力端子及び第２の容量素子１４６０の一方の端子が接続されている。以下、同様であるため詳細な説明は省略するが、第ｎのトランジスタの出力端子には第ｎの容量素子の一方の端子が接続されているということもできる（ｎ：自然数）。図４においては、最終段のトランジスタの出力端子には、接地電位ＧＮＤと接続したトランジスタ１４９０が接続されているが、この構成に限られない。例えば、接地電位ＧＮＤと接続した容量をさらに付加した構成としても良い。なお、図４においては、第５のトランジスタ１４４０の出力が、降圧回路の出力ＶＬとなる。
さらに、第２の容量素子１４６０の他方の端子及び第４の容量素子１４８０の他方の端子には、クロック信号ＣＰ＿ＣＬＫが入力される。また、第１の容量素子１４５０の他方の端子及び第３の容量素子１４７０の他方の端子には、クロック信号ＣＰ＿ＣＬＫを反転させた反転クロック信号ＣＰ＿ＣＬＫＢが入力される。すなわち、第２ｋの容量素子の他方の端子にはクロック信号ＣＰ＿ＣＬＫが入力され、第２ｋ−１の容量素子の他方の端子にはその反転クロック信号ＣＰ＿ＣＬＫＢが入力されるといえる（ｋ：自然数）。もちろん、クロック信号ＣＰ＿ＣＬＫと反転クロック信号ＣＰ＿ＣＬＫＢとは、入れ替えて用いることができる。
クロック信号ＣＰ＿ＣＬＫがＬｏｗである場合、つまり反転クロック信号ＣＰ＿ＣＬＫＢがＨｉｇｈである場合には、第１の容量素子１４５０との容量結合によって、ノードＮ１の電位が一時的に引き上げられるが、これによって第１のトランジスタ１４００が導通状態になり、ノードＮ１の電圧は徐々に低下する。ノードＮ１の電圧が所定の電圧（ＧＮＤと同程度の電圧）まで引き下げられた後、第１のトランジスタ１４００が非導通状態になり、ノードＮ１は浮遊状態になる。
次いで、クロック信号ＣＰ＿ＣＬＫがＨｉｇｈとなり（つまり反転クロック信号ＣＰ＿ＣＬＫＢがＬｏｗとなり）、第１のトランジスタ１４００は非導通状態に維持され、第１の容量素子１４５０の他方の電極に与えられる電圧が変化するため、ノードＮ１の電圧は、クロック信号ＣＰ＿ＣＬＫのＨｉｇｈとＬｏｗの電位差分だけ引き下げられる。
さらにノードＮ１の電圧が引き下げられることにより、第２のトランジスタ１４１０が導通状態になり、ノードＮ１の電圧と同程度になるまでノードＮ２の電圧が引き下げられる。ノードＮ２の電圧が所定の電圧まで引き下げられた後、第２のトランジスタ１４１０が非導通状態になり、ノードＮ２は浮遊状態になる。
次にクロック信号ＣＰ＿ＣＬＫがＬｏｗとなり（つまり反転クロック信号ＣＰ＿ＣＬＫＢがＨｉｇｈとなり）、第２のトランジスタ１４１０は非導通状態に維持され、第２の容量素子１４６０の他方の電極に与えられる電圧が変化するため、ノードＮ２の電圧は、クロック信号ＣＰ＿ＣＬＫのＨｉｇｈとＬｏｗの電位差分だけ引き下げられる。
さらにノードＮ２の電圧が引き下げられることにより、第３のトランジスタ１４２０が導通状態になり、ノードＮ２の電圧と同程度になるまでノードＮ３の電圧が引き下げられる。ノードＮ３の電圧が所定の電圧まで引き下げられた後、第３のトランジスタ１４２０が非導通状態になり、ノードＮ３は浮遊状態になる。
さらに第３のトランジスタ及び容量素子以降の、第４及び第５のトランジスタ及び容量素子においても、クロック信号ＣＰ＿ＣＬＫ、又は反転クロック信号ＣＰ＿ＣＬＫＢがＨｉｇｈ又はＬｏｗに周期的に変化するにしたがって、上記トランジスタ及び容量素子と同様の動作が順次行われ、各ノードの電圧のそれぞれは、徐々に降圧される。このように図４に示す降圧回路は、ＧＮＤの電圧をＶＬへと降圧することができる。なお、降圧回路の構成は、４段の降圧を行うものに限定されない。降圧回路の段数は適宜変更することができる。
なお、降圧回路に用いるトランジスタとして、オフ電流特性の良好な酸化物半導体を含むトランジスタを用いることにより、各ノードの電圧の保持時間を長くすることができる。
また、電位変換回路１８０で変換された電位を用いて、第２の駆動回路１９２に含まれるレベルシフタ（降圧用レベルシフト回路）によって振幅変換した信号を、読み出しワード線ＲＷＬを介して各メモリセル１７０へと出力する。
図５（Ａ）及び図５（Ｂ）に、降圧用レベルシフト回路図の例を示す。図５（Ａ）に示すレベルシフタの構成は、以下の通りである。第１のｐ型トランジスタ１１００のソース端子と第２のｐ型トランジスタ１１３０のソース端子は、共に電位ＶＤＤを供給する電源に電気的に接続している。第１のｐ型トランジスタ１１００のドレイン端子は、第１のｎ型トランジスタ１１１０のドレイン端子と、第４のｎ型トランジスタ１１５０のゲート端子と電気的に接続されている。第２のｐ型トランジスタ１１３０のドレイン端子は、第３のｎ型トランジスタ１１４０のドレイン端子と、第２のｎ型トランジスタ１１２０のゲート端子と電気的に接続されている。また、第２のｎ型トランジスタ１１２０のソース端子と、第４のｎ型トランジスタ１１５０のソース端子は、共に電位ＶＬを供給する電源に電気的に接続している。
図５（Ａ）において、入力信号（Ｉ）は、第１のｐ型トランジスタ１１００のゲート端子と、第１のｎ型トランジスタ１１１０のゲート端子とに入力され、入力信号の反転信号（ＩＢ）は、第２のｐ型トランジスタ１１３０のゲート端子と、第３のｎ型トランジスタ１１４０のゲート端子とに入力される。出力信号（Ｏ）は、第２のｎ型トランジスタ１１２０のゲート端子側から取り出される。また、第４のｎ型トランジスタ１１５０のゲート端子側から、出力信号の反転信号（ＯＢ）を取り出すことも出来る。
図５（Ａ）に示すレベルシフタの基本的な動作を説明する。入力信号（Ｉ）にＨｉｇｈが入力されると、第１のｐ型トランジスタ１１００は非導通状態となり、第１のｎ型トランジスタ１１１０は導通状態となる。一方、反転入力信号（ＩＢ）は、このときＬｏｗであるから、第２のｐ型トランジスタ１１３０が導通状態となり、第２のｎ型トランジスタ１１２０のゲート端子に電位ＶＤＤが入力され、第２のｎ型トランジスタ１１２０は導通状態となるとともに、出力信号（Ｏ）にはＨｉｇｈが出力され、このときの電位はＶＤＤとなる。また、第２のｎ型トランジスタ１１２０及び第１のｎ型トランジスタ１１１０がともに導通状態であるため、第４のｎ型トランジスタ１１５０のゲート端子に電位ＶＬが入力されるとともに、出力信号の反転信号（ＯＢ）にはＬｏｗが出力され、このときの電位はＶＬとなる。
入力信号（Ｉ）の電位がＬｏｗのときは、図５（Ａ）に示すレベルシフタのトランジスタは上記と逆の動作をし、出力信号（Ｏ）からはＬｏｗが出力され、このときの電位は、ＶＬとなる。
このようにして、入力した信号に対して振幅を変換した出力信号（Ｏ）を得ることができる。すなわち、図５（Ａ）に示すレベルシフタにより、入力信号（Ｉ）のＨｉｇｈとＬｏｗの電位差を、出力信号（Ｏ）のＨｉｇｈとＬｏｗの電位差に変換することができる。
図５（Ｂ）は、図５（Ａ）とは異なる降圧用レベルシフト回路図の例を示す。図５（Ｂ）に示すレベルシフタの構成は、以下の通りである。第１のｐ型トランジスタ１１６０のソース端子と第２のｐ型トランジスタ１１８０のソース端子は、共に電位ＶＤＤを供給する電源に電気的に接続している。第１のｐ型トランジスタ１１６０のドレイン端子は、第１のｎ型トランジスタ１１７０のドレイン端子と、第２のｎ型トランジスタ１１９０のゲート端子と電気的に接続され、第２のｐ型トランジスタ１１８０のドレイン端子は、第２のｎ型トランジスタ１１９０のドレイン端子と、第１のｎ型トランジスタ１１７０のゲート端子と電気的に接続されている。また、第１のｎ型トランジスタ１１７０のソース端子と、第２のｎ型トランジスタ１１９０のソース端子は、共に電位ＶＬを供給する電源に電気的に接続している。
図５（Ｂ）において、入力信号（Ｉ）は、第１のｐ型トランジスタ１１６０のゲート端子に入力され、入力信号の反転信号（ＩＢ）は、第２のｐ型トランジスタ１１８０のゲート端子に入力される。出力信号（Ｏ）は、第１のｎ型トランジスタ１１７０のゲート端子側から取り出される。また、第２のｎ型トランジスタ１１９０のゲート端子側から、出力信号の反転信号（ＯＢ）を取り出すことも出来る。
図５（Ｂ）に示すレベルシフタの基本的な動作を説明する。入力信号（Ｉ）にＨｉｇｈが入力されると、第１のｐ型トランジスタ１１６０は非導通状態となり、一方、反転入力信号（ＩＢ）は、このときＬｏｗであるから、第２のｐ型トランジスタ１１８０は導通状態となる。したがって、第１のｎ型トランジスタ１１７０のゲート端子に電位ＶＤＤが入力され、第１のｎ型トランジスタ１１７０は導通状態となるとともに、出力信号（Ｏ）にはＨｉｇｈが出力され、このときの電位はＶＤＤとなる。また、第１のｎ型トランジスタ１１７０が導通状態であるため、第２のｎ型トランジスタ１１９０のゲート端子に電位ＶＬが入力されるとともに、出力信号の反転信号（ＯＢ）にはＬｏｗが出力され、このときの電位はＶＬとなる。
入力信号（Ｉ）の電位がＬｏｗのときは、図５（Ｂ）に示すレベルシフタのトランジスタは上記と逆の動作をし、出力信号（Ｏ）からはＬｏｗが出力され、このときの電位は、ＶＬとなる。
このようにして、入力した信号に対して振幅を変換した出力信号（Ｏ）を得ることができる。すなわち、図５（Ｂ）に示すレベルシフタにより、入力信号（Ｉ）のＨｉｇｈとＬｏｗの電位差を、出力信号（Ｏ）のＨｉｇｈとＬｏｗの電位差に変換することができる。
図３には、図２に係る半導体装置のより詳細な動作に係るタイミングチャートの例を示す。タイミングチャート中のＲＥＡＤ、Ａ等の名称は、タイミングチャートに示す電位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に＿１、＿２等を付すことで区別している。なお、ここでは説明を簡単にするため、メモリセル１７０が２（行）×２（列）に配列された半導体装置を例に説明するが、開示する発明はこれに限られない。
図３に示されるタイミングチャートは、全てのメモリセルにデータ”１”を書き込み（書き込み１）、その後、書き込まれた全データを読み出し（読み出し１）、次に、第１行第１列のメモリセルおよび第２行第２列のメモリセルにデータ”１”を書き込むと共に、第１行第２列のメモリセルおよび第２行第１列のメモリセルにデータ”０”を書き込み（書き込み２）、その後、書き込まれた全データを読み出す（読み出し２）場合の各配線の電位の関係を示すものである。
書き込み１において、ＷＲＩＴＥを高電位とし、ＲＥＡＤを低電位としてメモリセルへの書き込みが行える状態にする。第２の駆動回路１９２は、Ａの電位に応じた行選択信号をＲＷＬおよびＷＷＬに出力する。ここでは、Ａが高電位の場合には対象の行が選択されることとする。また、選択された行のＲＷＬおよびＷＷＬは、高電位となる。
書き込み１においては、全てのメモリセルにデータ”１”を書き込むため、行選択のタイミングに合わせて、Ｓ＿１およびＳ＿２を高電位とする。なお、Ｓ＿１およびＳ＿２の信号入力期間は、ＲＷＬおよびＷＷＬの信号入力期間と同期間、またはＲＷＬおよびＷＷＬの信号入力期間より長くなるようにする。または、Ｓ＿１およびＳ＿２の信号入力を、ＷＷＬの信号入力より遅らせる。Ｓ＿１およびＳ＿２の信号入力期間が短いと、メモリセルへの書き込みが不十分となる可能性があるためである。当該動作を実現するためには、例えば、Ｓ＿１やＳ＿２に遅延回路を接続して、Ｓ＿１やＳ＿２の信号入力を、ＷＷＬの信号入力より遅らせればよい。または、Ｓ＿１やＳ＿２に接続されるバッファ回路を構成するトランジスタのチャネル長を、ＷＷＬに接続されるバッファ回路を構成するトランジスタのチャネル長より大きくして、Ｓ＿１およびＳ＿２の信号入力を、ＷＷＬの信号入力より遅らせればよい。または、Ｓ＿１やＳ＿２に接続されるバッファ回路を構成するトランジスタのチャネル幅を、ＷＷＬに接続されるバッファ回路を構成するトランジスタのチャネル幅より小さくして、Ｓ＿１およびＳ＿２の信号入力を、ＷＷＬの信号入力より遅らせればよい。なお、ＢＬ＿１およびＢＬ＿２の電位は、書き込み時には問題とならない（高電位であっても良いし低電位であっても良い）。
読み出し１においては、ＲＥＡＤを高電位とし、ＷＲＩＴＥを低電位としてメモリセルからの読み出しが行える状態にする。第２の駆動回路１９２は、Ａに応じた行選択信号をＲＷＬおよびＷＷＬに出力する。ここでは、Ａが低電位の場合には第１行目を選択する信号が出力され、Ａが高電位の場合には第２行目の選択信号が出力される。また、選択された行のＲＷＬは高電位となり、ＷＷＬは、選択、非選択に関わらず低電位となる。
上述の動作により、ＢＬ＿１およびＢＬ＿２には、選択された行のメモリセルに保持されているデータに応じた電位が与えられる。なお、Ｓ＿１およびＳ＿２の電位は、読み出し時には問題とならない。
書き込み２における各配線の電位の関係は、書き込み１の場合と同様である。ただし、第１行第１列のメモリセルおよび第２行第２列のメモリセルにデータ”１”を書き込むと共に、第１行第２列のメモリセルおよび第２行第１列のメモリセルにデータ”０”を書き込むために、行選択のタイミングに合わせて、Ｓ＿１およびＳ＿２を低電位または高電位とする。
読み出し２における各配線の電位の関係は、読み出し１の場合と同様である。ＢＬ＿１およびＢＬ＿２には、選択された行のメモリセルに保持されているデータに応じた電位が与えられることがわかる。
なお、上述の書き込み動作において、書き込みワード線ＷＷＬに入力される信号よりも信号線Ｓに入力される信号を遅らせるためには、例えば、図６に示す遅延回路を第１の駆動回路１９０内に設け、信号線Ｓと接続するとよい。遅延回路と信号線Ｓとを接続することで、書き込みワード線ＷＷＬの電位の変化より、信号線Ｓの電位の変化を遅らせることができ、メモリセル１７０への書き込みミスを抑制することができる。
遅延回路として、例えば、図６（Ａ）に示すような偶数個のインバータを直列に接続した回路を用いることができる。または、図６（Ｂ）に示すように、直列に接続した偶数個のインバータに容量素子を付加した構成や、図６（Ｃ）に示すように、直列に接続した偶数個のインバータに抵抗を付加した構成としてもよい。さらに、図６（Ｄ）に示すように、直列に接続した偶数個のインバータ回路に、抵抗および容量素子を付加した構成としてもよい。
または、上述の書き込み動作において、書き込みワード線ＷＷＬに入力される信号よりも信号線Ｓに入力される信号を遅らせるために、第１の駆動回路１９０および第２の駆動回路１９２に設けられるバッファ回路において、第１の駆動回路１９０が有するバッファ回路のトランジスタのチャネル長よりも、第２の駆動回路１９２が有するバッファ回路のトランジスタのチャネル長を大きくしても良い。または、第１の駆動回路１９０および第２の駆動回路１９２に設けられるバッファ回路において、第１の駆動回路１９０が有するバッファ回路のトランジスタのチャネル幅よりも、第２の駆動回路１９２が有するバッファ回路のトランジスタのチャネル幅を小さくしても良い。この場合にも、書き込みワード線ＷＷＬの電位の変化より、信号線Ｓの電位の変化を遅らせることができ、メモリセル１７０への書き込みミスを抑制することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
〈応用例２〉
図２に示す回路構成とは異なる回路構成について、図７乃至図９を参照して説明する。
図７（Ａ）及び図７（Ｂ）は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例である。図７中のメモリセル１７０の構成は、図２と同様であるため、詳細な説明は省略する。
図７に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＷＷＬと、ｍ本の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｎ本の信号線Ｓと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、電位変換回路１８０と、ｎ本のビット線ＢＬおよびｎ本の信号線Ｓに接続する第１の駆動回路１９０と、ｍ本の書き込みワード線ＷＷＬおよびｍ本の読み出しワード線ＲＷＬに接続する第２の駆動回路１９２と、を有する。ここで、電位変換回路１８０は、配線ＶＬＬ及び配線ＶＨＬによって第２の駆動回路１９２と接続され、第２の駆動回路１９２に接地電位ＧＮＤよりも低い電位（低電位：ＶＬ）及び電源電位よりも高い電位（高電位：ＶＨ）を出力する。なお、本実施の形態では、配線ＷＲＩＴＥおよび配線ＲＥＡＤをそれぞれ電位変換回路１８０に接続することで、第１の駆動回路１９０の出力に合わせて第２の駆動回路１９２の出力電位ＷＷＬおよびＲＷＬを変換する構成としているが、開示する発明はこれに限定されない。電位変換回路１８０、第１の駆動回路１９０、および第２の駆動回路１９２を、配線ＷＲＩＴＥおよび配線ＲＥＡＤによって接続しない構成としても良い。
その他、第２の駆動回路１９２には、アドレス選択信号線Ａが接続されている。アドレス選択信号線Ａは、メモリセルの行アドレスを選択する信号を伝達する配線である。
図２５に、図７に示す半導体装置における第１の駆動回路１９０及び第２の駆動回路１９２の具体的構成の一例を示す。ただし、第１の駆動回路１９０及び第２の駆動回路１９２の構成は、これに限られるものではない。
図２５において、第１の駆動回路１９０は、制御回路に信号を入力する入力端子と接続した制御回路２０２と、制御回路２０２と接続した遅延回路２０４と、遅延回路２０４及び信号線Ｓと接続したバッファ回路２０６と、ビット線と接続した読み出し回路２０８と、読み出し回路からの信号を出力する出力端子と、を有している。
また、図２５において、第２の駆動回路１９２は、アドレス選択信号線Ａと接続したデコーダ２１０と、デコーダ２１０と接続した制御回路２１２と、制御回路２１２と接続した降圧レベルシフタ２１４Ｌ１、２１４Ｌ２、２１４Ｌ３（降圧用レベルシフト回路ともいう）及び昇圧レベルシフタ２１４Ｈと、書き込みワード線ＷＷＬと接続したバッファ回路２１６と、読み出しワード線ＲＷＬと接続したバッファ回路２１８と、を有している。第２の駆動回路１９２に含まれる降圧レベルシフタ２１４Ｌ１、２１４Ｌ２、２１４Ｌ３または昇圧レベルシフタ２１４Ｈは、電位変換回路１８０で変換された電位ＶＬまたは電位ＶＨを用いて信号の振幅変換を行う。ここでは、書き込みワード線ＷＷＬにはＶＬまたはＶＨが出力され、読み出しワード線ＲＷＬには、ＶＬまたはＧＮＤが出力される。
図７に示す半導体装置において、データの書き込み、保持、および読み出しは、図２の場合と同様である。ただし、図７に示す構成においては、書き込みの際に、書き込みワード線ＷＷＬの電位を電源電位より高い電位（ＶＨ）とすることができる。このため、ノードＦＧに十分に高い電位（例えば、ＶＤＤ）を与えることができ、より長期間のデータ保持が可能になる。また、データの識別力が向上する。
電位変換回路１８０には、図４で一例を示した降圧回路と、昇圧回路とを組み合わせて用いることができる。図８に４段の昇圧を行う昇圧回路の一例を示す。図８において、第１のトランジスタ１３００の入力端子（ここでは、ソース端子またはドレイン端子であって、ゲート端子と接続されている端子をいう）には電源電位ＶＤＤが供給される。第１のトランジスタ１３００の出力端子（ここでは、ソース端子またはドレイン端子であって、ゲート端子と接続されていない端子をいう）には第２のトランジスタ１３１０の入力端子及び第１の容量素子１３５０の一方の端子が接続されている。同様に、第２のトランジスタ１３１０の出力端子には第３のトランジスタ１３２０の入力端子及び第２の容量素子１３６０の一方の端子が接続されている。以下、同様であるため詳細な説明は省略するが、第ｎのトランジスタの出力端子には第ｎの容量素子の一方の端子が接続されているということもできる（ｎ：自然数）。図８においては、最終段のトランジスタの出力端子には、電源ＶＤＤと接続したトランジスタ１３９０が接続されているが、この構成に限られない。例えば、接地電位ＧＮＤと接続した容量をさらに付加した構成としても良い。なお、図８においては、第５のトランジスタ１３４０の出力が、昇圧回路の出力ＶＨとなる。
さらに、第２の容量素子１３６０の他方の端子及び第４の容量素子１３８０の他方の端子には、クロック信号ＣＰ＿ＣＬＫが入力される。また、第１の容量素子１３５０の他方の端子及び第３の容量素子１３７０の他方の端子には、クロック信号ＣＰ＿ＣＬＫを反転させたクロック信号ＣＰ＿ＣＬＫＢが入力される。すなわち、第２ｋの容量素子の他方の端子にはクロック信号ＣＰ＿ＣＬＫが入力され、第２ｋ−１の容量素子の他方の端子にはその反転クロック信号ＣＰ＿ＣＬＫＢが入力されるといえる（ｋ：自然数）。もちろん、クロック信号ＣＰ＿ＣＬＫと反転クロック信号ＣＰ＿ＣＬＫＢとは、入れ替えて用いることができる。
クロック信号ＣＰ＿ＣＬＫがＬｏｗである場合、つまり反転クロック信号ＣＰ＿ＣＬＫＢがＨｉｇｈである場合には、第１の容量素子１３５０および第３の容量素子１３７０が充電され、反転クロック信号ＣＰ＿ＣＬＫＢと容量結合するノードＮ１およびノードＮ３の電位は、所定の電圧（クロック信号ＣＰ＿ＣＬＫのＨｉｇｈとＬｏｗの電位差に相当する電圧）分だけ引き上げられる。一方で、クロック信号ＣＰ＿ＣＬＫと容量結合するノードＮ２およびノードＮ４の電位は、所定の電圧分だけ引き下げられる。
これにより、第２のトランジスタ１３１０、第４のトランジスタ１３３０を通じて電荷が移動し、ノードＮ２およびノードＮ４の電位が所定の値まで引き上げられる。
次にクロック信号ＣＰ＿ＣＬＫがＨｉｇｈになり、反転クロック信号ＣＰ＿ＣＬＫＢがＬｏｗになると、ノードＮ２及びノードＮ４の電位がさらに引き上げられる。一方で、ノードＮ１、ノードＮ３、ノードＮ５の電位は、所定の電圧分だけ引き下げられる。
これにより、第１のトランジスタ１３００、第３のトランジスタ１３２０、第５のトランジスタ１３４０を通じて電荷が移動し、その結果、ノードＮ３及びノードＮ５の電位が所定の電位まで引き上げられることになる。このように、それぞれのノードにおける電位がＶＮ５＞ＶＮ４（ＣＰ＿ＣＬＫ＝Ｌｏｗ）＞ＶＮ３（ＣＰ＿ＣＬＫ＝Ｈｉｇｈ）＞ＶＮ２（ＣＰ＿ＣＬＫ＝Ｌｏｗ）＞ＶＮ１（ＣＰ＿ＣＬＫ＝Ｈｉｇｈ）＞ＶＤＤとなることにより、昇圧が行われる。なお、昇圧回路の構成は、４段の昇圧を行うものに限定されない。昇圧の段数は適宜変更することができる。
なお、昇圧回路に用いるトランジスタとして、オフ電流特性の良好な酸化物半導体を含むトランジスタを用いることにより、各ノードの電圧の保持時間を長くすることができる。
電位変換回路１８０で低電位へ変換された電位を用いて、第２の駆動回路１９２に含まれる降圧用レベルシフタによって振幅変換した信号を読み出しワード線ＲＷＬを介して各メモリセル１７０へと出力する。また、電位変換回路１８０で高電位へ変換された電位を用いて、第２の駆動回路１９２に含まれる昇圧用レベルシフタによって振幅変換した信号を、書き込みワード線ＷＷＬから各メモリセル１７０へと出力する。さらに、電位変換回路１８０で高電位へ変換された電位を用いて、第１の駆動回路１９０に含まれる昇圧用レベルシフタによって振幅変換した信号を、信号線Ｓから各メモリセル１７０へと出力する構成としてもよい。降圧用レベルシフタとしては、例えば図５の構成を適用することが可能である。
図９（Ａ）及び図９（Ｂ）に、昇圧用レベルシフト回路図の例を示す。図９（Ａ）に示すレベルシフタの構成は、以下の通りである。第１のｐ型トランジスタ１２００のソース端子と第３のｐ型トランジスタ１２３０のソース端子は、共に電位ＶＨを供給する電源に電気的に接続している。第１のｐ型トランジスタ１２００のドレイン端子は、第２のｐ型トランジスタ１２１０のソース端子と電気的に接続され、第３のｐ型トランジスタ１２３０のドレイン端子は、第４のｐ型トランジスタ１２４０のソース端子と電気的に接続されている。第２のｐ型トランジスタ１２１０のドレイン端子は、第１のｎ型トランジスタ１２２０のドレイン端子及び第３のｐ型トランジスタ１２３０のゲート端子に電気的に接続され、第４のｐ型トランジスタ１２４０のドレイン端子は、第２のｎ型トランジスタ１２５０のドレイン端子及び第１のｐ型トランジスタ１２００のゲート端子と電気的に接続されている。また、第１のｎ型トランジスタ１２２０のソース端子と第２のｎ型トランジスタ１２５０のソース端子には、共にＧＮＤ（＝０［Ｖ］）が与えられている。
図９（Ａ）において、入力信号（Ｉ）は、第２のｐ型トランジスタ１２１０のゲート端子と、第１のｎ型トランジスタ１２２０のゲート端子とに入力され、入力信号の反転信号（ＩＢ）は、第４のｐ型トランジスタ１２４０のゲート端子と、第２のｎ型トランジスタ１２５０のゲート端子とに入力される。出力信号（Ｏ）は、第４のｐ型トランジスタ１２４０のドレイン端子から取り出される。また、第２のｐ型トランジスタ１２１０のドレイン端子から出力信号の反転信号（ＯＢ）を取り出すこともできる。
図９（Ａ）に示すレベルシフタの基本的な動作を説明する。入力信号（Ｉ）にＨｉｇｈが入力されると、第１のｎ型トランジスタ１２２０が導通状態となるため、第３のｐ型トランジスタ１２３０のゲート端子に電位ＧＮＤが入力され、第３のｐ型トランジスタ１２３０が導通状態となるとともに、出力信号の反転信号（ＯＢ）にはＬｏｗが出力され、このときの電位はＧＮＤとなる。一方、反転入力信号（ＩＢ）は、このときＬｏｗであるから、第４のｐ型トランジスタ１２４０は導通状態となり、第２のｎ型トランジスタ１２５０は非導通状態となる。ここで、第３のｐ型トランジスタ１２３０と第４のｐ型トランジスタ１２４０が共に導通状態となるため、出力信号（Ｏ）にはＨｉｇｈが出力され、このときの電位はＶＨとなる。
入力信号（Ｉ）の電位がＬｏｗのときは、図９（Ａ）に示すレベルシフタのトランジスタは上記と逆の動作をし、出力信号（Ｏ）からはＬｏｗが出力され、このときの電位は、ＧＮＤとなる。
このようにして、入力した信号に対して振幅を変換した出力信号（Ｏ）を得ることができる。すなわち、図９（Ａ）に示すレベルシフタにより、入力信号（Ｉ）のＨｉｇｈとＬｏｗの電位差を、出力信号（Ｏ）のＨｉｇｈとＬｏｗの電位差に変換することができる。
図９（Ｂ）は、図９（Ａ）とは異なる昇圧用レベルシフト回路図の例を示す。図９（Ｂ）に示すレベルシフタの構成は、以下の通りである。第１のｐ型トランジスタ１２６０のソース端子と第２のｐ型トランジスタ１２８０のソース端子は、共に電位ＶＨを供給する電源に電気的に接続している。第１のｎ型トランジスタ１２７０のドレイン端子は、第１のｐ型トランジスタ１２６０のドレイン端子及び第２のｐ型トランジスタ１２８０のゲート端子に電気的に接続され、第２のｎ型トランジスタ１２９０のドレイン端子は、第２のｐ型トランジスタ１２８０のドレイン端子及び第１のｐ型トランジスタ１２６０のゲート端子と電気的に接続されている。また、第１のｎ型トランジスタ１２７０のソース端子と第２のｎ型トランジスタ１２９０のソース端子には、共にＧＮＤ（＝０［Ｖ］）が与えられている。
図９（Ｂ）において、入力信号（Ｉ）は、第１のｎ型トランジスタ１２７０のゲート端子に入力され、入力信号の反転信号（ＩＢ）は、第２のｎ型トランジスタ１２９０のゲート端子に入力される。出力信号（Ｏ）は、第２のｎ型トランジスタ１２９０のドレイン端子から取り出される。また、第１のｎ型トランジスタ１２７０のドレイン端子から出力信号の反転信号（ＯＢ）を取り出すこともできる。
図９（Ｂ）に示すレベルシフタの基本的な動作を説明する。入力信号（Ｉ）にＨｉｇｈが入力されると、第１のｎ型トランジスタ１２７０は導通状態となるため、第２のｐ型トランジスタ１２８０のゲート端子に電位ＧＮＤが入力され、第２のｐ型トランジスタ１２８０が導通状態となるとともに、出力信号の反転信号（ＯＢ）にはＬｏｗが出力され、このときの電位はＧＮＤとなる。一方、反転入力信号（ＩＢ）は、このときＬｏｗであるから、第２のｎ型トランジスタ１２９０は非導通状態となる。ここで、第２のｐ型トランジスタ１２８０が導通状態となるため、出力信号（Ｏ）にはＨｉｇｈが出力され、このときの電位はＶＨとなる。
入力信号（Ｉ）の電位がＬｏｗのときは、図９（Ｂ）に示すレベルシフタは上記と逆の動作をし、出力信号（Ｏ）からはＬｏｗが出力され、このときの電位は、ＧＮＤとなる。
このようにして、入力した信号に対して振幅を変換した出力信号（Ｏ）を得ることができる。すなわち、図９（Ｂ）に示すレベルシフタにより、入力信号（Ｉ）のＨｉｇｈとＬｏｗの電位差を、出力信号（Ｏ）のＨｉｇｈとＬｏｗの電位差に変換することができる。
〈読み出し回路〉
次に、図２及び図７に示す半導体装置などに用いることができる読み出し回路の一例について図２３を用いて説明する。
図２３（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線ＢＬに接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
メモリセル１７０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル１７０のトランジスタ１６０がオン状態の場合には低抵抗状態となり、選択したメモリセル１７０のトランジスタ１６０がオフ状態の場合には高抵抗状態となる。
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センスアンプ回路は端子Ａの電位に対応する電位（データ”０”）を出力する。一方、メモリセルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対応する電位（データ”１”）を出力する。
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用メモリセルに接続されたビット線が接続される構成としても良い。
図２３（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力となる。
図２３（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図１０乃至図１４を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図１０は、半導体装置の構成の一例である。図１０（Ａ）には、半導体装置の断面を、図１０（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１０（Ａ）は、図１０（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１０（Ａ）および図１０（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１０におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８および絶縁層１３０が設けられている。なお、高集積化を実現するためには、図１０に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０を設けても良い。
図１０におけるトランジスタ１６２は、絶縁層１３０上に設けられたソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続されている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、ソース電極またはドレイン電極１４２ａと酸化物半導体層１４４との間の、ゲート電極１４８ａと重畳する領域の絶縁層１４３ａと、ソース電極またはドレイン電極１４２ｂと酸化物半導体層１４４との間の、ゲート電極１４８ａと重畳する領域の絶縁層１４３ｂと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極との間の容量を低減するためには、絶縁層１４３ａおよび絶縁層１４３ｂを設けることが望ましいが、絶縁層１４３ａおよび絶縁層１４３ｂを設けない構成とすることも可能である。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
なお、図１０のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
図１０における容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。
なお、図１０の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導体層１４４を有しない構成の容量素子１６４を採用しても良い。また、絶縁層１４３ａと同様に形成される絶縁層を有する構成の容量素子１６４を採用しても良い。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることも可能である。
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性を向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられており、絶縁層１５０上には絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２上には電極１５４と接続する配線１５６が形成される。なお、図１０では電極１５４を用いて、ソース電極またはドレイン電極１４２ｂと、配線１５６とを接続しているが、開示する発明はこれに限定されない。例えば、ソース電極またはドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、配線１５６を直接、ソース電極またはドレイン電極１４２ｂに接触させても良い。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図１１および図１２を参照して説明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法について図１３および図１４を参照して説明する。
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図１１（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図１１（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図１１（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図１１（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図１１（Ｃ）参照）。
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６および不純物領域１２０を形成する（図１１（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図１２（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０に接する金属化合物領域１２４が形成される（図１２（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８、絶縁層１３０を形成する（図１２（Ｂ）参照）。絶縁層１２８や絶縁層１３０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８や絶縁層１３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８や絶縁層１３０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８や絶縁層１３０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８と絶縁層１３０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図１２（Ｂ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８や絶縁層１３０にＣＭＰ処理を施して、ゲート電極１１０の上面を露出させる（図１２（Ｃ）参照）。ゲート電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１２８や絶縁層１３０の表面は可能な限り平坦にしておくことが望ましい。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、絶縁層１２８、絶縁層１３０などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図１３（Ａ）参照）。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
なお、絶縁層１２８や絶縁層１３０の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
次に、ソース電極またはドレイン電極１４２ａの上に絶縁層１４３ａを、ソース電極またはドレイン電極１４２ｂの上に絶縁層１４３ｂを、それぞれ形成する（図１３（Ｂ）参照）。絶縁層１４３ａおよび絶縁層１４３ｂは、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂを覆う絶縁層を形成した後、当該絶縁層を選択的にエッチングすることにより形成できる。また、絶縁層１４３ａおよび絶縁層１４３ｂは、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減することが可能である。
絶縁層１４３ａや絶縁層１４３ｂは、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１４３ａや絶縁層１４３ｂに誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、ゲート電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能になるため好ましい。なお、絶縁層１４３ａや絶縁層１４３ｂには、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、ゲート電極と、ソース電極またはドレイン電極との間の容量をさらに低減することが可能である。
なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点では、絶縁層１４３ａおよび絶縁層１４３ｂを形成するのが好適であるが、当該絶縁層を設けない構成とすることも可能である。
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成する（図１３（Ｃ）参照）。
酸化物半導体層は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、一元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍ：非自然数）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍ：非自然数）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
酸化物半導体層をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比を有するものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温（２５℃±１０℃、１５℃以上３５℃未満）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１３０の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８ｂを形成する（図１３（Ｄ）参照）。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ガリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４４を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、絶縁層１５０および絶縁層１５２を形成する（図１４（Ａ）参照）。絶縁層１５０および絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
なお、絶縁層１５０や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０や絶縁層１５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２に、ソース電極またはドレイン電極１４２ｂにまで達する開口を形成する（図１４（Ｂ）参照）。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
その後、上記開口に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５６を形成する（図１４（Ｃ）参照）。
電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極またはドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
なお、上記導電層の一部を除去して電極を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、電極１５４を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極１４２ａなどと同様である。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図１４（Ｃ）参照）。
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１５を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図１５（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図１５（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
図１５（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
図１５（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１５（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図１５（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
図１５（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図１６に示す。図１６において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１×１０−１２Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明する。
はじめに、電流測定方法に用いた特性評価用素子について、図１７を参照して説明する。
図１７に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８００は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０５、トランジスタ８０６およびトランジスタ８０８には、高純度化された酸化物半導体を用いたトランジスタを適用した。
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の一方は、電源（Ｖ２を与える電源）に接続されている。また、トランジスタ８０４のソース端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、接続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲート端子は、電源（Ｖ１を与える電源）に接続されている。また、トランジスタ８０５のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の他方とは、接続され、出力端子となっている。
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、トランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。初期化期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力する。これにより、トランジスタ８０４のソース端子またはドレイン端子の他方と接続されるノード（つまり、トランジスタ８０８のソース端子およびドレイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端子に接続されるノード）であるノードＡに電位Ｖ１が与えられる。ここで、電位Ｖ１は、例えば高電位とする。また、Ｖｅｘｔ＿ｂ２にトランジスタ８０４がオフ状態になる電位を与えて、トランジスタ８０４はオフ状態としておく。
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期化期間が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース端子及びドレイン端子の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジスタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する。
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、トランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フローティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。
上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図１８に示す。
初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（ＶＳＳ）となる。なお、ノードＡに低電位（ＶＳＳ）を与えるのは必須ではない。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって、ノードＡがフローティング状態となり、初期化期間が終了する。
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジスタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表すことができる。
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８０２の容量と他の容量の和である。
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができる。
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。
本実施例では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
図１９に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。図１９より、時間の経過にしたがって、電位が変化している様子が確認できる。
図２０には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。なお、図２０は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２０から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について図２１に示す。図２１は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２１から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。
開示する発明の一態様に係るメモリセルの書き換え可能回数につき調査した。本実施例では、当該調査結果につき、図２２を参照して説明する。
調査に用いた半導体装置は、図１（Ａ−１）に示す回路構成の半導体装置である。ここで、トランジスタ１６２に相当するトランジスタには酸化物半導体を用いた。容量素子１６４に相当する容量素子としては、０．３３ｐＦの容量値のものを用いた。
調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り返した後のメモリウィンドウ幅とを比較することにより行った。メモリセルへの情報の保持および情報の書き込みは、図１（Ａ−１）における第３の配線に相当する配線に０Ｖ、または５Ｖのいずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えることにより行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２に相当するトランジスタ（書き込み用トランジスタ）はオフ状態であるから、ノードＦＧに与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖの場合には、トランジスタ１６２に相当するトランジスタはオン状態であるから、第３の配線に相当する配線の電位がノードＦＧに与えられる。
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当するトランジスタ（読み出し用トランジスタ）のドレイン電流Ｉｄとの関係を示す曲線（Ｖｃｇ−Ｉｄ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、ノードＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、ノードＦＧに５Ｖが与えられた状態（以下、Ｈｉｇｈ状態という）をいう。つまり、メモリウィンドウ幅は、Ｌｏｗ状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行うことで確認できる。
図２２（Ａ）に、初期状態におけるメモリウィンドウ幅と、１×１０９回の書き込みを行った後のメモリウィンドウ幅の調査結果を示す。なお、図２２（Ａ）において、横軸はＶｃｇ（Ｖ）を示し、縦軸はＩｄ（Ａ）を示す。
図２２（Ａ）に示すように、１×１０９回もの書き込みを行う前後において、Ｈｉｇｈ状態の書込みのＶｃｇ−Ｉｄ曲線、Ｌｏｗ状態の書込みのＶｃｇ−Ｉｄ曲線には、ほとんど変化が見られない。また、Ｈｉｇｈ状態の書込みのＶｃｇ−Ｉｄ曲線とＬｏｗ状態の書込みのＶｃｇ−Ｉｄ曲線とのシフト量（ΔＶｃｇ）についても、１×１０９回の書き込みの前後でほとんど変化が見られない。
図２２（Ｂ）に、Ｈ書込みまたはＬ書込みにおいてトランジスタ１６０をオン状態にするために必要な第５の配線に相当する配線の電位と、書き換え回数の関係を示す。図２２（Ｂ）において、横軸は書き換え回数を示し、縦軸は第５の配線に相当する配線の電位、すなわちトランジスタ１６０の見かけのしきい値Ｖｔｈ（Ｖ）を示す。
なお、しきい値は、一般に接線法により算出することができる。具体的には、横軸をゲート電圧Ｖｇとし、縦軸をドレイン電流Ｉｄの平方根の値とした曲線に対し、その曲線の傾きが最大となる点における接線を求める。その接線と、横軸（ゲート電圧Ｖｇの値）との切片をしきい値とする。図２２（Ｂ）においても接線法により見かけのしきい値Ｖｔｈを算出した。
表１に、図２２（Ｂ）より算出されるメモリウィンドウ幅を示す。なお、メモリウィンドウ幅は、Ｈ書込みにおけるトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｈと、Ｌ書込みにおけるトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｌとの差分を算出して求めた。
表１より、本実施例のメモリセルは、書き込みを１×１０９回行う前後において、メモリウィンドウ幅の変化量が２％以内、具体的には１．６８％であった。したがって、少なくとも１×１０９回の書き込み前後において、半導体装置が劣化しないことが示された。
図２２（Ｃ）に、書き換え回数と、メモリセルの相互コンダクタンス（ｇｍ）の関係を示す。図２２（Ｃ）において、横軸は書き換え回数を示し、縦軸は相互コンダクタンス（ｇｍ）値を示す。
メモリセルの相互コンダクタンス（ｇｍ）が低下すると、書き込み状態と消去状態の識別が困難となる等の影響が現れるが、図２２（Ｃ）に示すように、本実施例のメモリセルでは１×１０９回書き換えを行った後でもｇｍ値に殆ど変化が見られないことがわかる。よって、本実施例に係る半導体装置は、１×１０９回書き換え後でも劣化しない、極めて信頼性の高い半導体装置であると言える。
以上示したように、開示する発明の一態様に係るメモリセルは、保持および書き込みを１×１０９回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示する発明の一態様によって、極めて信頼性の高いメモリセル、及びそれを搭載した極めて信頼性の高い半導体装置が実現されるといえる。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２８ 絶縁層
１３０ 絶縁層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４３ａ 絶縁層
１４３ｂ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ メモリセル
１８０ 電位変換回路
１９０ 第１の駆動回路
１９２ 第２の駆動回路
２０２ 制御回路
２０４ 遅延回路
２０６ バッファ回路
２０８ 回路
２１０ デコーダ
２１２ 制御回路
２１４Ｌ１ 降圧レベルシフタ
２１４Ｌ２ 降圧レベルシフタ
２１４Ｌ３ 降圧レベルシフタ
２１４Ｈ 昇圧レベルシフタ
２１６ バッファ回路
２１８ バッファ回路
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８００ 測定系
８０２ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ
１１００ ｐ型トランジスタ
１１１０ ｎ型トランジスタ
１１２０ ｎ型トランジスタ
１１３０ ｐ型トランジスタ
１１４０ ｎ型トランジスタ
１１５０ ｎ型トランジスタ
１１６０ ｐ型トランジスタ
１１７０ ｎ型トランジスタ
１１８０ ｐ型トランジスタ
１１９０ ｎ型トランジスタ
１２００ ｐ型トランジスタ
１２１０ ｐ型トランジスタ
１２２０ ｎ型トランジスタ
１２３０ ｐ型トランジスタ
１２４０ ｐ型トランジスタ
１２５０ ｎ型トランジスタ
１２６０ ｐ型トランジスタ
１２７０ ｎ型トランジスタ
１２８０ ｐ型トランジスタ
１２９０ ｎ型トランジスタ
１３００ トランジスタ
１３１０ トランジスタ
１３２０ トランジスタ
１３３０ トランジスタ
１３４０ トランジスタ
１３５０ 容量素子
１３６０ 容量素子
１３７０ 容量素子
１３８０ 容量素子
１３９０ トランジスタ
１４００ トランジスタ
１４１０ トランジスタ
１４２０ トランジスタ
１４４０ トランジスタ
１４５０ 容量素子
１４６０ 容量素子
１４７０ 容量素子
１４８０ 容量素子
１４９０ トランジスタ

Claims (7)

  1. 書き込みワード線と、基準電位または前記基準電位より低い電位が少なくとも与えられる読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、電位変換回路と、を有し、
    前記メモリセルの一は、
    第１のゲート、第１のソース、第１のドレイン、及び第１のチャネル形成領域を含む第１のトランジスタと、
    第２のゲート、第２のソース、第２のドレイン、及び第２のチャネル形成領域を含む第２のトランジスタと、
    容量素子と、を有し、
    前記第１のチャネル形成領域は、前記第２のチャネル形成領域とは異なる半導体材料を含んで構成され、
    前記第１のゲートは、前記第２のドレインと前記第２のソースの一方、および、前記容量素子の二つの電極の一方に電気的に接続し、
    第２のトランジスタがＯＦＦすることにより、前記容量素子は、前記二つの電極間の電圧を保持し、
    前記第１の駆動回路は、前記ビット線を介して、前記第１のドレインと第１のソースの一方と電気的に接続され、また、前記信号線を介して、前記第２のドレインと前記第２のソースの他方と電気的に接続され、
    前記第２の駆動回路は、前記読み出しワード線を介して前記容量素子の電極の他方と電気的に接続され、また、前記書き込みワード線を介して、前記第２のゲートと電気的に接続され、
    前記電位変換回路は、前記第２の駆動回路に前記基準電位より低い電位を出力する半導体装置。
  2. 書き込みワード線と、基準電位または前記基準電位より低い電位が少なくとも与えられる読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、電位変換回路と、を有し、
    前記メモリセルの一は、
    第１のゲート、第１のソース、第１のドレイン、及び第１のチャネル形成領域を含む第１のトランジスタと、
    第２のゲート、第２のソース、第２のドレイン、及び第２のチャネル形成領域を含む第２のトランジスタと、
    容量素子と、を有し、
    前記第１のチャネル形成領域は、前記第２のチャネル形成領域とは異なる半導体材料を含んで構成され、
    前記第１のゲートは、前記第２のドレインと前記第２のソースの一方、および、前記容量素子の二つの電極の一方に電気的に接続し、
    第２のトランジスタがＯＦＦすることにより、前記容量素子は、前記二つの電極間の電圧を保持し、
    前記第１の駆動回路は、前記ビット線を介して、前記第１のドレインと前記第１のソースの一方と電気的に接続され、また、前記信号線を介して、前記第２のドレインと前記第２のソースの他方と電気的に接続され、
    前記第２の駆動回路は、前記読み出しワード線を介して前記容量素子の電極の他方と電気的に接続され、また、前記書き込みワード線を介して、前記第２のゲートと電気的に接続され、
    前記電位変換回路は、前記第２の駆動回路に前記基準電位より低い電位および電源電位より高い電位を出力する半導体装置。
  3. 前記ビット線と前記ソース線との間に、前記メモリセルの一を含む複数のメモリセルが並列に接続された請求項１または請求項２に記載の半導体装置。
  4. 前記第２のトランジスタの前記第２のチャネル形成領域は、酸化物半導体を含んで構成される請求項１乃至３のいずれか一に記載の半導体装置。
  5. 前記第１の駆動回路は、前記信号線と電気的に接続された遅延回路を有する請求項１乃至４のいずれか一に記載の半導体装置。
  6. 前記第２の駆動回路は、前記電位変換回路、および、前記書き込みワード線または前記読み出しワード線と電気的に接続されたレベルシフト回路を有する請求項１乃至５のいずれか一に記載の半導体装置。
  7. 書き込みワード線と、基準電位または前記基準電位より低い電位が少なくとも与えられる読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、電位変換回路と、を有し、
    前記メモリセルの一は、
    第１のゲート、第１のソース、第１のドレイン、及び第１のチャネル形成領域を含む第１のトランジスタと、
    第２のゲート、第２のソース、第２のドレイン、及び第２のチャネル形成領域を含む第２のトランジスタと、
    容量素子と、を有し、
    前記第１のチャネル形成領域は珪素を含む半導体材料で構成され、前記第２のチャネル形成領域は酸化物半導体材料で構成され、
    前記第１のゲートは、前記第２のドレインと前記第２のソースの一方、および、前記容量素子の二つの電極の一方に電気的に接続し、
    第２のトランジスタがＯＦＦすることにより、前記容量素子は、前記二つの電極間の電圧を保持し、
    前記第１の駆動回路は、前記ビット線を介して、前記第１のドレインと第１のソースの一方と電気的に接続され、また、前記信号線を介して、前記第２のドレインと前記第２のソースの他方と電気的に接続され、
    前記第２の駆動回路は、前記読み出しワード線を介して前記容量素子の電極の他方と電気的に接続され、また、前記書き込みワード線を介して、前記第２のゲートと電気的に接続され、
    前記電位変換回路は、前記第２の駆動回路に前記基準電位より低い電位を出力する半導体装置。
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