TWI570846B - 記憶體裝置與半導體裝置 - Google Patents

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Description

記憶體裝置與半導體裝置
本發明係關於記憶體裝置及包含記憶體裝置之半導體裝置。
近幾年來，具有半導體特性之金屬氧化物(稱為氧化物半導體)吸引許多的注意，其在多晶矽或微晶矽的情況下具有高度移動性及在非晶矽的情況下具有一致的元件特性，而成為一種新穎的半導體材料。金屬氧化物被使用於各種應用中。例如，銦氧化物是一種有名的金屬氧化物且被使用作為包含於液晶顯示裝置或類似物之透明電極的材料。此種具有半導體特性之金屬氧化物的範例包含鎢氧化物、錫氧化物、銦氧化物、及鋅氧化物。絕緣閘極(insulated-gate)場效電晶體(後文中將簡稱為電晶體)已為眾所週知，其中在每一電晶體中具有半導體特性之金屬氧化物被使用於通道形成區。
已知在包含氧化物半導體的電晶體中，特性的劣化(例如臨界電壓的變動及關閉狀態(off-state)電流的增加)係由光所造成，尤其是波長短於可見光(例如紫外光)的範圍之光。使用於半導體裝置的電晶體較佳具有小的特性改變或小的由於特性的改變所造成的變化。因此，用以防止電晶體的特性之劣化的技術已被研究及發展，如專利文件1及專利文件2所揭露者。
[專利文件]
[專利文件1]日本專利申請案公開號2010-021520
[專利文件2]日本專利申請案公開號2009-277701
在半導體記憶體裝置(於其中，包含氧化物半導體於通道形成區的電晶體被使用作為切換元件(後文中將簡稱為記憶體裝置))的情形中，電晶體的臨界電壓係變動或關閉狀態電流係增加，使得在記憶體元件中要保持的電荷係容易被放電且資料可被保持的期間會縮短。因此，為了確保記憶體裝置中資料被保持達一較長期間，防止由於光線所造成的特性劣化是重要的。
再者，在上述記憶體裝置中，每一記憶體單元所佔據的面積越小，每單位面積可增加的記憶容量就越多。然而，若記憶體單元所佔據的面積減少，則用於保持記憶體元件(其係提供於每一記憶體單元)的電荷之電容器所佔據的面積必須要減少。因此，電容器要確保有足夠的電容值以長時間保持資料在記憶體裝置中是很困難的。
鑒於上述問題，本發明之一目的係提出一種記憶體裝置，其中資料被保持的期間被確保且可增加每單位面積的記憶容量。再者，本發明之一目的係提出一種包含記憶體裝置之半導體裝置。
根據本發明一實施例之記憶體裝置包含一作為記憶體元件之電晶體；一包含氧化物半導體於主動層以控制記憶體元件中的累積、保持、及排放電荷之電晶體；及一連接至該記憶體元件之電容器。替代地，根據本發明之一實施例的記憶體裝置包含一作為記憶體元件之電容器；及一包含氧化物半導體於通道形成區以於記憶體元件中累積、保持、及排放電荷之電晶體。
電容器之一對電極的至少一者具有遮光性質。再者，根據本發明之實施例的記憶體裝置包含遮光層(例如遮光導電膜或遮光絕緣膜)，且在具有遮光性質的電極與遮光層之間設有主動層。
氧化物半導體亦可被包含於作為記憶體元件之電晶體的主動層中。
氧化物半導體具有大約三倍於矽之帶隙(band gap)且具有低於矽的內在載子密度(intrinsic carrier density)。利用包含具有上述特性之半導體材料之通道形成區，具有極小關閉狀態電流的電晶體可被實現。具有上述結構之電晶體被使用作為切換元件以保持記憶體元件中累積的電荷，從而可防止記憶體元件中電荷的洩漏。
氧化物半導體為具有半導體特性之金屬氧化物，且具有約如同微晶或多晶矽之移動性以及一致的元件特性(其係非晶矽之特性)。藉由減少雜質的濃度(例如水氣或氫)而高度純化之氧化物半導體(純化的OS)，其作為電子供體(供體)，係為i類型半導體(本質半導體)或實質的i類型半導體。因此，包含氧化物半導體之電晶體具有極小關閉狀態電流之特性。具體而言，在高度純化的氧化物半導體中的氫濃度(其係由二次質譜儀(secondary ion mass spectrometry；SIMS))係小於或等於5×1019/cm3，較佳小於或等於5×1018/cm3，更佳小於或等於5×1017/cm3，又較佳小於或等於1×1016/cm3。此外，氧化物半導體膜的載子密度(其係由霍爾效應測量法所測量)係小於1×1014/cm3，較佳小於1×1012/cm3，更佳小於1×1011/cm3。再者，氧化物半導體的帶隙係2eV或更多，較佳2.5eV或更多，更佳3eV或更多。利用具有充分降低雜質(例如水氣或氫)濃度之高度純化的氧化物半導體膜，可降低電晶體的漏電流或關閉狀態電流。
現在將說明在氧化物半導體膜中之氫濃度的分析。氧化物半導體膜及導電膜中之氫濃度係由SIMS來測量。已知在一樣本的表面鄰近處或在使用不同材料形成之堆疊的膜之間的介面鄰近處藉由SIMS來獲得正確資料理論上是很困難的。因此，在該等膜的氫濃度在厚度方向的分布係由SIMS分析的情形下，在設有該等膜的區域中之平均值(該值並未大幅改變，且幾乎可獲得相同的值)係被作為氫濃度。再者，在膜的厚度很小的情形下，由於鄰近彼此的膜之氫濃度的影響，在某些情形下，無法找到幾乎可獲得相同的值之區域。在此情形下，設有該等膜的區域之氫濃度的最大值或最小值係被作為膜的氫濃度。再者，在具有最大值之山形尖端及具有最小值之谷形尖端不存在於設有該等膜之區域中的情形下，反曲點的值係作為氫濃度。
各種實驗可實際證明包含高度純化的氧化物半導體膜作為主動層之電晶體之低關閉狀態電流。例如，即使利用具有1×106μm的通道寬度及10μm的通道長度之元件，在1V至10V的源極電極與汲極電極之間之電壓(汲極電壓)範圍內，關閉狀態電流(在閘極電極及源極電極之間的電壓為0V或更少的情形下，其係汲極電流)不可能小於或等於半導體參數分析儀的測量限制，亦即，小於或等於1×10-13A。在此情形下，可發現對應至由將關閉狀態電流除以電晶體的通道寬度所獲得之值的關閉狀態電流密度係小於或等於100zA/μm。此外，在實驗中係使用一種電路，其中，電容器係連接至電晶體(其閘極絕緣膜具有100nm的厚度)且電荷流進或流出電容器係由電晶體所控制。當高度純化的氧化物半導體膜被使用於電晶體之通道形成區時，電晶體之關閉狀態電流密度係基於每單位時間電容器中的電荷之量的改變而被測量。經發現，10zA/μm至100zA/μm之較小的關閉狀態電流密度可在電晶體的源極電極與汲極電極之間的電壓為3V的情形下被獲得。因此，在根據本發明一實施例的半導體裝置中，基於源極電極與汲極電極之間的電壓而定，包含高度純化的氧化物半導體膜作為主動層之電晶體的關閉狀態電流密度可小於或等於10zA/μm，較佳小於或等於1zA/μm，更佳小於或等於1yA/μm。因此，包含高度純化的氧化物半導體膜作為主動層之電晶體相較於包含具有晶性矽之電晶體具有非常小的關閉狀態電流。
至於氧化物半導體，可使用四種組成的金屬氧化物，例如以In-Sn-Ga-Zn-O為基的氧化物半導體；三種組成的金屬氧化物，例如以In-Ga-Zn-O為基的氧化物半導體、以In-Sn-Zn-O為基的氧化物半導體、以In-Al-Zn-O為基的氧化物半導體、以Sn-Ga-Zn-O為基的氧化物半導體、以Al-Ga-Zn-O為基的氧化物半導體、以Sn-Al-Zn-O為基的氧化物半導體；兩種組成的金屬氧化物，例如以In-Zn-O為基的氧化物半導體、以Sn-Zn-O為基的氧化物半導體、以Al-Zn-O為基的氧化物半導體、以Zn-Mg-O為基的氧化物半導體、以Sn-Mg-O為基的氧化物半導體、以In-Mg-O為基的氧化物半導體、以In-Ga-O為基的氧化物半導體、以In-O為基的氧化物半導體、以Sn-O為基的氧化物半導體、以Zn-O為基的氧化物半導體或類似物。於此說明書中，例如，以In-Sn-Ga-Zn-O為基的氧化物半導體係指包含銦(In)、錫(Sn)、鎵(Ga)、及鋅(Zn)之金屬氧化物，其化學計量成分比例並未特別限制。上述氧化物半導體可包含矽。
替代地，氧化物半導體可以化學式表示，InMO3(ZnO)m(m>0，m不須為自然數)。此處，M表示一或多個選自Zn、Ga、Al、Mn、及Co之金屬元素。例如，M可為Ga、Ga及Al、Ga及Mn、Ga及Co或類似物。
於本發明之一實施例中，其氧化物半導體包含於主動層之電晶體係被使用作為切換元件，以控制記憶體元件中之電荷的保持，從而防止記憶體元件之電荷的洩露。再者，主動層係被夾置於電極與導電膜或絕緣層(其具有遮光性質)之間，使得電晶體的特性因光線而劣化的情形可被防止。具體言之，臨界電壓的變動可被抑制且可防止關閉狀態電流的增加。再者，於本發明之一實施例中，具有遮光性質的電極係被使用作為電容器之電極。因此，由於電容器被設置以重疊記憶體單元中之電晶體，由記憶體單元所佔據的區域可被減少，同時可確保電容器所佔據的區域(或電容值)。
因此，根據本發明一實施例之記憶體裝置，可增加每單位面積的記憶容量，同時確保資料被保持的期間。再者，於本發明中，記憶體裝置係被使用於半導體裝置，使得半導體裝置的可靠度增加，並可達成高度功能性。
以下將參考所附圖式詳細說明本發明之實施例。然而，本發明並不受限於以下說明且對於所屬技術領域中具有通常知識者而言可在不超出本發明的範疇及精神的情況下對說明的模式及細節進行各種修改。因此，本發明不應被解釋為受限於以下實施例的說明。
應注意，本發明包含(於其種類中)所有可使用記憶體裝置之半導體裝置：舉例來說，積體電路，例如微處理器及影像處理電路、RF標籤、記憶媒體、及半導體顯示裝置。再者，半導體顯示裝置包含其使用半導體膜之電路元件被包含於像素部份或驅動電路之半導體顯示裝置，例如液晶顯示裝置、其由有機發光元件(OLED)所代表的發光元件係設置於每一像素之發光裝置、電子報紙、數位微型鏡裝置(DMDs)、電漿顯示面板(PDPs)、場效發射顯示器(FEDs)、及類似物(於其種類中)。
(實施例1)
第1A圖顯示根據本發明一實施例之記憶體裝置中的記憶體單元之結構的電路圖之範例。於第1A圖所示之電路圖中，記憶體單元101包含作為記憶體元件之電晶體102、作為切換元件之電晶體103、及電容器104。在作為記憶體元件之電晶體102中，電荷係累積於形成於閘極電極與主動層之間的閘極電容器中，從而資料被儲存。
應注意，記憶體單元101可視需求更包含另一電路元件，例如電晶體、二極體、電阻器、電容器、或電感器。
包含於電晶體中之「源極電極(source electrode)」與「汲極電極(drain electrode)」基於電晶體的極性或施加至個別電極之電位的位準之間的差異而彼此交換。大致上，在n通道電晶體中，施加較低電位的電極係稱為源極電極，而施加較高電位的電極係稱為汲極電極。在p通道電晶體中，施加較低電位的電極係稱為汲極電極，而施加較高電位的電極係稱為源極電極。後文中，源極電極與汲極電極之其中一者稱為第一端子而另一者稱為第二端子，並將說明包含於記憶體單元101中的電晶體102、電晶體103、及電容器104的連結關係。
於第1A圖所示的記憶體單元101中，連接至電晶體103之第一端子的節點係被供給包含資料的訊號之電位。再者，電晶體103之第二端子係連接至電晶體102之閘極電極。電容器104之一對電極之其中一者係連接至電晶體102之閘極電極，另一者係連接至施加有固定電位之節點。
第1B圖顯示不同於第1A圖之記憶體單元的結構之電路圖的範例。於第1B圖所示之電路圖中，記憶體單元101包含作為記憶體元件之電容器105及作為切換元件之電晶體103。電荷係累積於作為記憶體元件的電容器105中，從而資料被儲存。
於第1B圖所示的記憶體單元101中，連接至電晶體103之第一端子的節點係被供給包含資料的訊號之電位。再者，電容器105之一對電極之其中一者係連接至電晶體103之第二端子，另一者係連接至施加有固定電位之節點。
應注意，說明書中的術語「連接(connection)」係指電氣連接且對應至其電流、電壓、或電位可被供應或傳送的狀態。因此，連接狀態意指不只是直接連接的狀態，還包含間接連接的狀態，透過例如配線(wiring)、電阻器、二極體、或電晶體之電路元件，使得電流、電壓、或電位可被供應或傳送。
此外，即使電路方塊圖顯示彼此連接的獨立組件，有一種情況是：一導電膜具有複數個組件的功能，例如部分的配線亦作用為電極的情況。說明書中的術語「連接(connection)」亦指一導電膜具有複數個組件的功能之情況。
本發明一實施例之特徵係作為切換元件之電晶體103的通道形成區(顯示於第1A或1B圖)包含氧化物半導體，其具有寬於矽半導體之帶隙，且具有低於矽的內在載子密度。當具有上述特性之氧化物半導體被包含於通道形成區中時，具有極小關閉狀態電流之電晶體103可被實現。具有上述結構之電晶體103係被使用作為切換元件，以保持累積於電晶體102或作為記憶體元件的電容器105之電荷，使得電荷的洩露可被防止。
除非另有說明，在n通道電晶體的情形下，此說明書中的關閉狀態電流係指當汲極電極之電位高於源極電極之電位及閘極電極之電位時流動於源極電極與汲極電極之間的電流，同時當參考電位為源極電極之電位時，閘極電極的電位係小於或等於零。替代地，在此說明書中，在p通道電晶體的情形下，關閉狀態電流係指當汲極電極之電位低於源極電極之電位及閘極電極之電位時流動於源極電極與汲極電極之間的電流，同時當參考電位為源極電極之電位時，閘極電極的電位係大於或等於零。
作為具有寬於矽半導體之帶隙且具有低於矽之內在載子密度的半導體材料之一範例，例如矽碳化物(SiC)或鎵氮化物(GaN)之化合物半導體可被使用如同氧化物半導體。然而，例如矽碳化物或鎵氮化物之化合物半導體必須為單晶，且要符合製造條件以獲得單晶材料是很困難的；舉例來說，需要在極度高於氧化物半導體的製程溫度之溫度下的晶體生長或需要在特殊基材上的磊晶生長。此條件並不允許任何這些化合物半導體在可輕易取得的矽晶圓上或其可允許溫度限制為低的玻璃基材之膜形成。相反的，氧化物半導體具有可藉由噴濺法或濕式法(印刷法(printing method)或類似方法)形成及具有良好大量生產之優點。再者，氧化物半導體可在室溫下被形成，使得氧化物半導體可在玻璃基材上或在包含半導體元件之積體電路上被形成，且可使用較大基材。因此，在具有寬帶隙的半導體之中，氧化物半導體特別具有大量生產的優點。再者，在結晶氧化物半導體被獲得以改善電晶體的效能(例如場效移動性)的情形下，結晶氧化物半導體可藉由在200℃至800℃的熱處理而獲得。
應注意，在第1A圖中，氧化物半導體膜可被使用於作為記憶體元件之電晶體102的主動層。替代地，對於電晶體102的主動層，可使用氧化物半導體以外的以下半導體：非晶矽、微晶矽、多晶矽、單晶矽、非晶鍺、微晶鍺、多晶鍺、單晶鍺、或類似物。應注意，當氧化物半導體膜被使用於記憶體單元101中之所有電晶體時，可簡化製造程序。再者，舉例來說，作為記憶體元件之電晶體102的主動層係使用例如提供較氧化物半導體高的移動性之多晶矽或單晶矽的半導體材料而形成，從而資料可在高速下從記憶體單元101被讀取。
應注意，在第1A或1B圖中，電晶體103在主動層之一側上具有閘極電極。當電晶體103具有其中具有主動層之一對閘極電極時，用以控制切換之訊號被供應至其中一閘極電極，而另一閘極電極可為浮接狀態(例如電性絕緣)或一電位可被供應至另一閘極電極。於後者之情形下，具有相同位準之電位可被供應至該對電極，或例如接地電位之一固定電位可僅被供應至另一閘極電極。當供應至另一閘極電極之電位被控制時，電晶體103之臨界電壓可被控制。
應注意，雖然第1B圖中，記憶體單元101包含一個作為切換元件之電晶體103，本發明並不受限於此結構。於本發明一實施例中，只要每一記憶體單元中設有一個作為切換元件之電晶體(此電晶體可為複數個)即可接受。在記憶體單元101包含複數個作為切換元件之電晶體的情形下，複數個電晶體可彼此並聯、串聯、或並聯與串聯的組合。
應注意，在此說明書中，電晶體在彼此串聯的狀態下意指例如第一電晶體之第一端子與第二端子之僅其中一者係連接至第二電晶體之第一端子與第二端子之僅其中一者之狀態。再者，電晶體在彼此並聯的狀態下意指第一電晶體之第一端子係連接至第二電晶體之第一端子且第一電晶體之第二端子係連接至第二電晶體之第二端子。
接著，第1C圖顯示第1A圖中電晶體103與電容器104之剖面圖的範例。雖然第1C圖顯示第1A圖中顯示之記憶體單元101的剖面結構，第1B圖中的電晶體103與電容器105可具有相同於第1C圖中所示者的結構。
於第1C圖所示的剖面圖中，電容器104與電晶體103係形成於具有絕緣表面之基材110上方，且電容器104與電晶體103彼此重疊並於其間設有絕緣膜111。
具體言之，電容器104包含形成於具有絕緣表面之基材110上之電極112、電極112上方之絕緣膜113、及電極112重疊並於其間設有絕緣膜113之電極114。其中電極112、絕緣膜113、及電極114彼此重疊的部份作為電容器104。
在覆蓋電極114之絕緣膜111上方，電晶體103包含閘極電極115、閘極電極115上方之絕緣膜116、包含氧化物半導體之主動層117(其係重疊閘極電極115並於其間設有絕緣膜116)、及在主動層117上方之源極電極118與汲極電極119。再者，電晶體103可包含覆蓋主動層117、源極電極118、與汲極電極119之絕緣膜120作為組件。電晶體103為具有通道蝕刻結構之底閘極電晶體，其中源極電極118與汲極電極119之間的部分主動層117係被蝕刻。
應注意，雖然第1C圖顯示電晶體103具有單閘極結構的情形之範例，電晶體103可具有多閘極結構，其中包含複數個電氣連接的閘極電極，使得複數個通道形成區被包含在內。
於本發明一實施例中，如第1C圖所示，遮光絕緣膜121係被形成以覆蓋電晶體103。具體言之，作為遮光層之絕緣膜121係被形成以重疊電晶體103之主動層117。
應注意，使用於配線或電極之遮光絕緣膜或遮光層具有對於短於使用於主動層之氧化物半導體之吸收緣處或在其鄰近的波長之光而言為低的穿透率。具體言之，當在吸收緣處的波長為λ0，則在遮光層中，具有波長大於或等於100nm及小於或等於λ0+100nm之光的穿透率為小於或等於50%，較佳小於或等於30%。例如，在波長在使用以In-Ga-Zn-O為基的氧化物半導體所形成的主動層117之吸收緣處為393nm的情形下，則在遮光層中，具有波長大於或等於100nm及小於或等於493nm之光的穿透率為小於或等於50%，較佳小於或等於30%。應注意，在上述波長範圍內的所有光不必須滿足上述光的穿透率。上述波長範圍內的至少一光可滿足上述範圍的光的穿透率。再者，較佳地，在較上述波長範圍為長的波長側之光的穿透率滿足上述範圍以防止氧化物半導體的光劣化。
例如，絕緣膜121可使用樹脂形成，其中係散佈黑色色料(例如碳黑或鈦的較低氧化物(其氧化數小於二氧化鈦之氧化數))及紫外光吸收劑(例如二氧化鈦或鋅氧化物)。至於樹脂，舉例來說，可使用有機樹脂，例如壓克力樹脂、聚醯亞胺、苯環丁烯樹脂、聚醯胺、或環氧樹脂、或以矽氧烷為基的樹脂。以矽氧烷為基的樹脂參照一種材料，其中骨架結構係藉由矽(Si)與氧(O)的鍵結而形成。至於氫，可使用氟、氟基、及有機基(例如烷基或芳香族)之其中至少一者作為取代基。
應注意，在樹脂係被使用於絕緣膜121的情形下，使用具有高障壁性質的材料形成的絕緣膜122係較佳形成於絕緣膜121與主動層117之間，以防止樹脂中含有的雜質(例如氫或水氣)進入主動層117、絕緣膜116、或主動層117與另一絕緣膜之間或其鄰近的介面。至於具有高障壁性質的絕緣膜122，可使用例如矽氮化物膜、矽氮氧化物膜、鋁氮化物膜、鋁氮氧化物膜、及類似物。應注意，電晶體103的特性係在當主動層117直接接觸具有高比例的氮之絕緣膜122時的某些情形下會劣化；因此，如第1C圖所示，絕緣膜120較佳使用矽氧化物膜、矽氧氮化物膜、或具有低比例的氮之類似物來形成於主動層117與絕緣膜122之間。
含氧的無機材料係被使用於與主動層117接觸之絕緣膜120，從而提供一種結構，其中，即使當缺氧情況係因用於減少水氣或氫之熱處理而發生於主動層117時，氧係從絕緣膜120被供應至主動層117且作為供體的氧之缺少係被減少，以滿足化學計量成分比例。因此，主動層117可被製成實質i類型且因缺氧所造成電晶體103之電氣特性的改變可被減少，如此導致電氣特性被改善。
再者，於主動層117中作為供體的氧之缺少可藉由使主動層117經過氧大氣之熱處理而被減少，使得氧係增加至氧化物半導體。熱處理係在例如高於或等於100℃及低於350℃的溫度下進行，較佳係高於或等於150℃及低於250℃。較佳地，使用於氧大氣之熱處理之氧氣不包含水氣、氫、或類似物。替代地，使用於熱處理裝置中之氧氣的純度較佳大於或等於6N(99.9999%)，較佳大於或等於 7N(99.99999%)(亦即，氧中的雜質濃度小於或等於1ppm，較佳小於或等於0.1ppm)。
替代地，氧可藉由離子佈植(ion implantation)法或離子植入(ion doping)法而被加入主動層117，以減少作為供體的氧之缺少。例如，以微波在2.45GHz被製為離子體(plasma)狀態的氧可被加入主動層117。
應注意，在說明書中，氧氮化物(oxynitride)係指包含氧多於氮之物質，而氮氧化物(nitride oxide)係指包含氮多於氧之物質。例如，矽氧氮化物(silicon oxynitride)為包含氧、氮、矽、及氫的物質，其分別在大於或等於50原子百分比(atomic%)及小於或等於70atomic%、大於或等於0.5atomic%及小於或等於15atomic%、大於或等於25atomic%及小於或等於35atomic%、及大於或等於0.1atomic%及小於或等於10atomic%的範圍中。再者，矽氮氧化物(silicon nitride oxide)為包含氧、氮、矽、及氫的物質，其分別在大於或等於5atomic%及小於或等於30atomic%、大於或等於20atomic%及小於或等於55atomic%、大於或等於25atomic%及小於或等於35atomic%、及大於或等於10atomic%及小於或等於30atomic%的範圍中。應注意，上述範圍係由使用拉塞佛反散射能譜(Rutherford backscattering spectrometry；RBS)或氫正向散射(hydrogen forward scattering；HFS)之測量所獲得。此外，構成元素的總比例不超過100atomic%。
再者，於本發明一實施例中，如第1C圖所示，電容器104之電極112及電極114之至少一者具有遮光性質。具有遮光性質之電極112或電極114係形成於與電晶體103之主動層117重疊的位置。
利用上述結構，主動層117係被夾置於具有遮光性質之電極112或電極114及遮光絕緣膜121之間，使得具有波長短於氧化物半導體之吸收緣處之波長或在其鄰近之波長的光可被防止進入主動層117。
接下來，第1A圖中電晶體103與電容器104之剖面圖的另一範例係顯示於第1D圖。雖然第1D圖顯示在第1A圖顯示的記憶體單元101之剖面結構，在第1B圖之電晶體103及電容器105可具有類似第1D圖中所示者的結構。
於第1D圖所示的剖面圖中，如第1C圖中，電容器104與電晶體103係形成於具有絕緣表面之基材110上方，且電容器104與電晶體103彼此重疊並於其間設有絕緣膜111。
電容器104與電晶體103的特定結構係與第1C圖中所示者相同。於第1D圖中，配線123係使用遮光導電膜形成，使得電晶體103係以配線123覆蓋。具體言之，具有遮光性質的配線123係被形成以重疊電晶體103之主動層117。
如上所述，具有遮光性質的配線123所需的特性係具有短於使用於主動層之氧化物半導體的吸收緣處之波長或在其鄰近之波長的光之低穿透率。因此，具有導電性與遮光性質兩者的金屬係被使用於配線123。例如，配線123可使用單層或堆疊層之包含金屬材料(例如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧)、包含任何這些金屬材料作為主要組成之合金材料、或任何這些金屬的氮化物的導電膜來形成。
再者，於第1D圖中，如第1C圖，電容器104之電極112及電極114之至少一者具有遮光性質。具有遮光性質之電極112或電極114係形成於重疊電晶體103之主動層117的位置。
使用上述結構，於第1D圖中，主動層117係被夾置於具有遮光性質之電極112或電極114及配線123之間，使得具有波長短於氧化物半導體之吸收緣處之波長或在其鄰近之波長的光可被防止進入主動層117。
應注意，於第1C及1D圖中，電晶體103可更包含背閘極電極於絕緣膜120上方的部份，其重疊主動層117之通道形成區。當形成背閘極電極時，絕緣膜係被形成以覆蓋背閘極電極。再者，背閘極電極可被電氣絕緣及處於浮接狀態，或可處於背閘極電極被供應一電位之狀態。於後者情形下，背閘極電極可被供應一具有與閘極電極115相同位準的電位，或可被供應一固定電位，例如接地電位。當供應至背閘極電極之電位的位準被控制時，電晶體103的臨界電壓可被控制。
雖然第1C圖及第1D圖各顯示電晶體103為具有通道蝕刻結構之底閘極電晶體，然而本發明一實施例中所使用的電晶體之結構並不受限於此。
於本發明一實施例中，其中包含有氧化物半導體於主動層117中之電晶體103係被使用作為切換元件以控制被使用作為記憶體元件之電容器105或電晶體102中的電荷之保持，從而可防止電荷的洩露。再者，主動層117係被夾置於例如具有遮光性質之電極、導電膜、及絕緣層的層之間，使得因光造成的電晶體103之特性的劣化可被防止。具體言之，臨界電壓的變動可被抑制且可防止關閉狀態電流的增加。再者，於本發明一實施例中，具有遮光性質的電極係被使用作為電容器104或電容器105的電極112或電極114。因此，由於電容器104或電容器105係被設置以重疊記憶體單元101中之電晶體103，由記憶體單元101所占據的區域可被減少同時可確保電容器104或電容器105所佔據的區域(或電容值)。
因此，於根據本發明一實施例之記憶體裝置中，可增加每單位面積的記憶容量，同時確保資料被保持的期間。再者，於本發明中，記憶體裝置係被使用於半導體裝置，使得半導體裝置的可靠度增加，並可達成高度功能性。
接下來，記憶體單元101中之配線的連接結構之特定範例係顯示於第2A至2D圖。
第2A圖中顯示的記憶體單元101包含作為切換元件的電晶體103及作為記憶體元件的電容器105。電晶體103之閘極電極係連接至字元線WL。電晶體103之第一端子係連接至資料線DL，而電晶體103之第二端子係連接至電容器105之其中一個電極。電容器105之另一個電極係連接至供應一固定電位(例如接地電位)之節點。
於第2A圖所示之記憶體單元101中，在資料寫入時，電晶體103被導通，使得包含資料的訊號之電位被從資料線DL透過電晶體103供應至電容器105之其中一個電極。累積於電容器105中的電荷的量係根據該訊號的電位而被控制，使得資料被寫入電容器105中。
接下來，在資料保持時，電晶體103被關閉，使得電荷被保持於電容器105中。如上所述，電晶體103具有極小關閉狀態電流的特性。因此，累積於電容器105中的電荷難以洩露，如此，相較於光未被遮蔽或使用例如矽的半導體材料作為電晶體103的情形，資料可被保持一段長的期間。
在資料讀取時，電晶體103被導通，使得累積於電容器105之電荷被透過資料線DL被取出。電荷的量之差異被讀取，從而資料可被讀取。
顯示於第2B圖中之記憶體單元101包含作為切換元件的電晶體103及作為記憶體元件的電晶體102及電容器104。電晶體103之閘極電極係連接至第一字元線WLa。電晶體103之第一端子係連接至第一資料線DLa，而電晶體103之第二端子係連接至電晶體102之閘極電極。電晶體102之第一端子係連接至第二資料線DLb，而電晶體102之第二端子係連接至供應一固定電位(例如接地電位)之節點。至於電容器104的一對電極，其中一個電極係連接至電晶體102之閘極電極，另一者係連接至第二字元線WLb。
於第2B圖所示之記憶體單元101中，在資料寫入時，電晶體103被導通，使得包含資料的訊號之電位被從第一資料線DLa透過電晶體103供應至電晶體102之閘極電極。累積於電晶體102與電容器104之閘極電容中的電荷的量係根據該訊號的電位而被控制，使得資料被寫入電晶體102及電容器104中。
接下來，在資料保持時，電晶體103被關閉，使得累積於電晶體102與電容器104之閘極電容中的電荷被保持。如上所述，電晶體103具有極小關閉狀態電流的特性。因此，累積的電荷難以洩露，如此，相較於光未被遮蔽或使用例如矽的半導體材料作為電晶體103的情形，資料可被保持一段長的期間。
在資料讀取時，第二字元線WLb的電位被改變。電容器104之一對電極之間的電位差係根據電荷守恆定律而被保持；因此，第二字元線WLb之電位中的電荷係被供應至電晶體102的閘極電極。電晶體102之臨界電壓係根據累積於電晶體102之閘極電容中的電荷之量而改變。累積的電荷之量的差異係從電晶體102之汲極電流的量被讀取(其係經由電晶體102之閘極電極的電位中的電荷而獲得)，從而資料可被讀取。
顯示於第2C圖中的記憶體單元101與顯示於第2B圖中的記憶體單元101不同之處在於：一個資料線DL具有第一資料線DLa與第二資料線DLb的功能。具體言之，顯示於第2C圖中的記憶體單元101包含作為切換元件的電晶體103及作為記憶體元件的電晶體102及電容器104。電晶體103之閘極電極係連接至第一字元線WLa。電晶體103之第一端子係連接至資料線DL，而電晶體103之第二端子係連接至電晶體102之閘極電極。電晶體102之第一端子係連接至資料線DL，而電晶體102之第二端子係連接至供應一固定電位(例如接地電位)之節點。至於電容器104的一對電極，其中一個電極係連接至電晶體102之閘極電極，另一者係連接至第二字元線WLb。
例如資料寫入、資料保持、及資料讀取的操作可使用與顯示於第2B圖中的記憶體單元101類似的方式被執行於顯示於第2C圖中的記憶體單元101中。
顯示於第2D圖中的記憶體單元101包含作為切換元件的電晶體103、作為記憶體元件的電晶體102及電容器104、及作為用以控制資料讀取的切換元件之電晶體106。電晶體103之閘極電極係連接至第一字元線WLa。電晶體103之第一端子係連接至第一資料線DLa，而電晶體103之第二端子係連接至電晶體102之閘極電極。電晶體102之第一端子係連接至電晶體106之第二端子，而電晶體102之第二端子係連接至供應一固定電位(例如接地電位)之節點。電晶體106之第一端子係連接至第二資料線DLb。電晶體106之閘極電極係連接至第二字元線WLb。至於電容器104的一對電極，其中一個電極係連接至電晶體102之閘極電極，另一者係連接至供應一固定電位之節點。
於第2D圖所示之記憶體單元101中，在資料寫入時，電晶體103被導通，使得包含資料的訊號之電位被從第一資料線DLa透過電晶體103供應至電晶體102之閘極電極。累積於電晶體102與電容器104之閘極電容中的電荷的量係根據該訊號的電位而被控制，使得資料被寫入電晶體102及電容器104中。
接下來，在資料保持時，電晶體103被關閉，使得累積於電晶體102與電容器104之閘極電容中的電荷被保持。如上所述，電晶體103具有極小關閉狀態電流的特性。因此，累積的電荷難以洩露，如此，相較於光未被遮蔽或使用例如矽的半導體材料的情形，資料可被保持一段長的期間。
在資料讀取時，第二字元線WLb的電位被改變，從而電晶體106被導通。當電晶體106被導通時，具有對應至累積於電晶體102之閘極電容中的電荷之量的量之汲極電流流經電晶體102。累積的電荷之量的差異係從電晶體102之汲極電流的量被讀取，從而資料可被讀取。
(實施例2)
於此實施例中，將說明包含於根據本發明一實施例之記憶體裝置中的記憶體單元之特定結構的一範例。應注意，於此實施例中，具有顯示於第2C圖之電路結構的記憶體單元之結構相被說明作為一範例。
第3圖為記憶體單元之頂視圖的範例。應注意，於第3圖中，遮光絕緣膜以外的絕緣膜係被省略以使記憶體單元的結構更清楚。沿著第3圖中A1-A2的虛線之剖面圖係顯示於第4圖。
在具有絕緣表面之基材110上方，顯示於第3圖及第4圖之記憶體單元包含電晶體102、電晶體103、及電容器104。形成於基材110上方之電容器104係以絕緣膜111覆蓋且電晶體102及電晶體103係形成於絕緣膜111上方。電容器104重疊電晶體102及電晶體103並於電容器104與電晶體102及103之間設有絕緣膜111。
具體言之，電容器104包含形成於具有絕緣表面之基材110上方之電極112、電極112上方之絕緣膜113、及重疊電極112並於其間設有絕緣膜113之電極114。電極112、絕緣膜113、電極114彼此重疊的一部份係作為電容器104。
電晶體103在絕緣膜111上方包含作為源極電極與汲極電極之導電膜130與導電膜131；包含氧化物半導體之主動層132(其係接觸導電膜130與導電膜131)；覆蓋導電膜130、導電膜131及主動層132之絕緣膜133；及重疊主動層132並於其間設有絕緣膜133之閘極電極134。
顯示於第3圖與第4圖之電晶體103為具有底接觸(bottom-contact)結構之頂閘極(top-gate)電晶體，其中作為源極電極與汲極電極之導電膜130與導電膜131係接觸主動層132之底側。
電晶體102在絕緣膜111上方包含作為源極電極與汲極電極之導電膜131與導電膜135；包含氧化物半導體之主動層136(其係接觸導電膜131與導電膜135)；覆蓋導電膜131、導電膜135及主動層136之絕緣膜133；及重疊主動層136並於其間設有絕緣膜133之閘極電極137。
如同電晶體103，顯示於第3圖與第4圖之電晶體102為具有底接觸結構之頂閘極電晶體，其中作為源極電極與汲極電極之導電膜131與導電膜135係接觸主動層136之底側。
雖然第3圖與第4圖顯示電晶體102與電晶體103具有單閘極結構的情形之範例，電晶體102與電晶體103可具有多閘極結構，其中包含複數個電氣連接的閘極電極，使得複數個通道形成區被包含在內。
導電膜130係經由形成於絕緣膜111中的接觸孔138與電極114接觸。
再者，絕緣膜139係被形成以覆蓋電晶體102與電晶體103。經由形成於絕緣膜139中之接觸孔140而連接至電晶體102的閘極電極137之遮光導電膜141係形成於絕緣膜139上方。導電膜141係經由形成於絕緣膜139與絕緣膜133中之接觸孔142而連接至導電膜130。經由形成於絕緣膜139中之接觸孔143而連接至電晶體103的閘極電極134之遮光導電膜144係形成於絕緣膜139上方。
遮光導電膜141係形成於重疊電晶體102之主動層136的至少一部份之位置。應注意，較佳係以導電膜141完全覆蓋整個主動層136以防止多的光進入主動層136。
再者，遮光導電膜144係形成於重疊電晶體103之主動層132的至少一部份之位置。應注意，較佳係以導電膜144完全覆蓋整個主動層132以防止多的光進入主動層132。
再者，於本發明一實施例中，電容器104之電極112與電極114之至少一者具有遮光性質。具有遮光性質之電極112或電極114係形成於重疊電晶體103之主動層132與電晶體102之主動層136的位置中。主動層132與主動層136的至少一部分可重疊電極112或電極114。較佳係整個主動層132或整個主動層136完全重疊電極112或電極114，以防止多的光進入主動層132或主動層136。
具有遮光性質的電極112、電極114、導電膜141、及導電膜144所需的特性係如上所述具有短於使用於主動層之氧化物半導體的吸收緣處之波長或在其鄰近之波長的光之低穿透率。因此，具有導電性與遮光性質兩者的金屬係被使用於各電極112、電極114、導電膜141、及導電膜144。例如，電極112與電極114可使用單層或堆疊層之包含金屬材料(例如鉬、鈦、鉻、鉭、鎢、釹、或鈧)、或包含任何這些金屬材料作為主要組成之合金材料、或任何這些金屬的氮化物的導電膜來形成。除上述材料外，鋁或銅亦可被使用於導電膜141與導電膜144。在鋁或銅被使用於導電膜141或導電膜144的情形下，鋁或銅較佳係結合耐火金屬材料來使用，以避免耐熱與侵蝕的問題。至於耐熱金屬材料，可使用鉬、鈦、鉻、鉭、鎢、釹、鈧、或類似物。
例如，作為雙層結構的閘極電極112、電極114、導電膜141、或導電膜144，較佳係形成為以下結構：鉬膜係堆疊於鋁膜上方之雙層材料；鉬膜係堆疊於銅膜上方之雙層材料；鈦氮化物膜或鉻氮化物膜係堆疊於銅膜上方之雙層材料；鈦氮化物膜與鉬膜堆疊之雙層材料。作為三層結構的電極112、電極114、導電膜141、或導電膜144，較佳係形成為以下結構：鋁膜、鋁與矽之合金膜、鋁與鈦之合金膜、或鋁與釹之合金膜係作為中間層並被夾置於選自鎢膜、鎢氮化物膜、鈦氮化物膜、或鈦膜的二膜之間的三層材料。
電極112、電極114、導電膜141、及導電膜144的厚度各為例如10nm至400nm，較佳100nm至200nm。
於本發明一實施例中，使用上述結構，主動層136係被夾置於具有遮光性質的電極112或電極114與遮光導電膜141之間，使得具有短於使用於主動層之氧化物半導體的吸收緣處之波長或在其鄰近之波長的光可被防止進入主動層136。再者，主動層132係被夾置於具有遮光性質的電極112及電極114與遮光導電膜144之間，使得具有短於使用於主動層之氧化物半導體的吸收緣處之波長或在其鄰近之波長的光可被防止進入主動層132。
應注意，雖然第3圖與第4圖顯示藉由導電膜141與導電膜144來遮蔽光之主動層132與主動層136而作為配線的結構之範例，如第1C圖所示的結構，主動層132與主動層136可藉由遮光絕緣膜來遮蔽光。
雖然第3圖與第4圖顯示作為記憶體元件之電晶體102包含氧化物半導體於主動層136中之範例，電晶體102不一定要包含氧化物半導體於主動層中。例如，在電晶體102之主動層係使用例如矽或鍺之半導體材料而形成之情形下，主動層與電容器104兩者皆可形成於一絕緣表面上方。再者，類似於主動層，電容器104之電極112可使用例如矽或鍺之半導體材料而形成。
電極112亦作為第二字元線WLb。導電膜144亦作為第一字元線WLa。導電膜131亦作為資料線DL。導電膜135作為被供應例如接地電位之固定電位的配線。
雖然可被使用於基材110之材料沒有特別的限制，其必須具有至少足以承受製程中的熱處理的高耐熱性。例如，由熔融法(fusion method)或浮式法(float method)製成之玻璃基材、石英基材、陶瓷基材、或類似物可被使用作為基材110。在後續執行的熱處理之溫度為高的情形下，較佳係使用具有應變點(strain point)高於或等於730℃之玻璃基材。雖然以例如塑膠的彈性合成樹脂製成之基材具有較前述基材為低的耐熱溫度，只要能抵抗製程期間的處理溫度，亦可使用之。
藉由電漿CVD法、噴濺法或類似方法，絕緣膜133係被形成以具有單層結構或堆疊層結構之矽氧化物膜、矽氮化物膜、矽氧氮化物膜、矽氮氧化物膜、鋁氧化物膜、鋁氮化物膜、鋁氧氮化物膜、鋁氮氧化物膜、鉿氧化物膜、或鉭氧化物膜。較佳作為閘極絕緣膜之絕緣膜133包含儘可能少的例如水氣、氫、或氧之雜質。在藉由噴濺法形成矽氧化物的情形下，矽靶材或石英靶材係被使用作為靶材，而氧或氧及氬的混合氣體係被使用作為噴濺氣體。
藉由移除雜質而變成i類型或變成實質i類型(高度純化的氧化物半導體)之氧化物半導體係對於介面狀態或介面電荷極度敏感；因此，介於高度純化的氧化物半導體及閘極絕緣膜之間的介面非常重要。因此，接觸高度純化的氧化物半導體之閘極絕緣膜(GI)必須具有較高品質。
例如，使用微波(2.45GHz的頻率)之高密度電漿CVD法係適合用於用來形成絕緣膜133的方法，因為具有高崩潰電壓與高品質之密集絕緣膜可被形成。高度純化的氧化物半導體及高品質閘極絕緣膜係彼此緊密接觸，從而介面狀態可被減少而可改善介面特性。
若有利於作為閘極絕緣膜的絕緣膜133可被形成，亦可使用例如噴濺法及電漿CVD法之其他膜形成法。此外，只要膜品質及氧化物半導體之介面的特性可在沉積後執行的熱處理獲得改善，則可使用任何絕緣膜。在任何情形下，可使用具有減少的介於閘極絕緣膜及氧化物半導體之間的介面狀態密度及可形成有利的介面以及具有如同閘極絕緣膜之有利的膜品質之任何絕緣膜。
含氧的無機材料係被使用於絕緣膜133，從而提供一種結構，其中，即使當缺氧情況係因用於減少水氣或氫之熱處理而發生於主動層132與主動層136時，氧係從絕緣膜133被供應至主動層132與主動層136且作為供體的氧之缺少係被減少，以滿足化學計量成分比例。因此，主動層132與主動層136可被製成實質i類型且因缺氧所造成電晶體之電氣特性的改變可被減少，如此導致電氣特性被改善。
使用於主動層132或主動層136之氧化物半導體膜具有大於或等於2nm及小於或等於200nm之厚度，較佳大於或等於3nm及小於或等於50nm，更佳大於或等於3nm及小於或等於20nm。氧化物半導體膜係藉由使用氧化物半導體作為靶材之噴濺法形成。再者，氧化物半導體膜可藉由在稀有氣體(例如氬)大氣、氧大氣、或稀有氣體(例如氬)與氧的混合大氣中之噴濺法形成。
如上述，至於氧化物半導體膜，可使用四種組成的金屬氧化物，例如以In-Sn-Ga-Zn-O為基的氧化物半導體；三種組成的金屬氧化物，例如以In-Ga-Zn-O為基的氧化物半導體、以In-Sn-Zn-O為基的氧化物半導體、以In-Al-Zn-O為基的氧化物半導體、以Sn-Ga-Zn-O為基的氧化物半導體、以Al-Ga-Zn-O為基的氧化物半導體、及以Sn-Al-Zn-O為基的氧化物半導體；兩種組成的金屬氧化物，例如以In-Zn-O為基的氧化物半導體、以Sn-Zn-O為基的氧化物半導體、以Al-Zn-O為基的氧化物半導體、以Zn-Mg-O為基的氧化物半導體、以Sn-Mg-O為基的氧化物半導體、以In-Mg-O為基的氧化物半導體、以In-Ga-O為基的氧化物半導體、以In-O為基的氧化物半導體、以Sn-O為基的氧化物半導體、以Zn-O為基的氧化物半導體或類似物。
例如，於藉由噴濺法形成的以In-Ga-Zn-O為基的氧化物半導體之薄膜係被使用作為氧化物半導體膜的情形下，係使用具有In2O3:Ga2O3:ZnO=1:1:1(莫耳比)的成份比例之靶材。替代地，可使用具有In2O3:Ga2O3:ZnO=1:1:2(莫耳比)的成份比例之靶材、或具有In2O3:Ga2O3:ZnO=1:1:4(莫耳比)的成份比例之靶材。包含In、Ga、與Zn的靶材之充填率係大於或等於90%及小於或等於100%，較佳大於或等於95%及小於100%。使用具有高充填率的靶材，可形成密集氧化物半導體膜。
在以In-Zn-O為基的材料係被使用作為氧化物半導體之情形下，待使用的靶材具有原子比為In:Zn=50:1至1:2的成份比例(莫耳比為In2O3:ZnO=25:1至1:4)，較佳原子比為In:Zn=20:1至1:1(莫耳比為In2O3:ZnO=10:1至2:1)；更佳原子比為In:Zn=1.5:1至15:1(莫耳比為In2O3:ZnO=3:4至15:2)。例如，當使用以形成以In-Zn-O為基的氧化物半導體之靶材具有原子比為In:Zn:O=X:Y:Z，Z>1.5X+Y。Zn的比例係上述範圍內，從而可實現移動性的改良。
應注意，藉由噴濺或類似方法形成的氧化物半導體膜在某些情形下包含大量的水氣或氫作為雜質。水氣或氫輕易形成施子能階(donor level)且因此作為氧化物半導體中的雜質。因此，本發明一實施例中，熱處理係在氮、氧、極乾空氣、或稀有氣體(氬、氦或類似物)之大氣中被執行於氧化物半導體膜，以減少氧化物半導體膜中例如水氣或氫的雜質。本發明係期望氣體中的水含量為20ppm或更少，較佳1ppm或更少，更加10ppb或更少。
藉由執行熱處理於氧化物半導體膜，氧化物半導體膜中的水氣或氫可被消除。具體言之，熱處理可被執行於高於或等於300℃及低於或等於700℃，較佳高於或等於300℃及低於或等於500℃。例如，熱處理可被執行於500℃達約大於或等於三分鐘及小於或等於六分鐘。當RTA法被使用於熱處理時，去水或去氫可被執行短暫時間；因此，熱處理可被執行於甚至高於玻璃基材之應變點的溫度。
除了電熱爐，可使用用於藉由從例如電阻加熱器之加熱器熱傳導或熱輻射來加熱物品的裝置來作為熱處理裝置。例如，可使用例如氣體快速加熱回火(GRTA)裝置或燈快速加熱回火(LRTA)裝置之快速加熱回火(RTA)裝置。LRTA裝置係一種用於藉由從例如鹵素燈、金屬鹵素燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓水銀燈之燈發出的光的輻射(電磁波)來加熱待處理物品的裝置。GRTA裝置係一種用於使用高壓氣體進行熱處理的裝置。至於氣體，可使用不會與待熱處理之物品起反應的惰性氣體，例如氮，或是例如氬的稀有氣體。
透過上述熱處理，氧化物半導體膜中的氫濃度可被減少而氧化物半導體膜可被高度純化。因此，氧化物半導體膜係被穩定化。此外，在低於或等於玻璃轉化溫度之溫度下的熱處理使得形成具有載子密度極低之寬帶隙的氧化物半導體膜變為可能。因此，電晶體102與電晶體103可使用大尺寸基材而製成，使得生產率增加。再者，藉由使用氫濃度被減少及純度被改善之氧化物半導體膜，製造具有高耐受電壓與極小關閉狀態電流的電晶體102與電晶體103變為可能。
應注意，在氧化物半導體膜被加熱的情形下，雖然根據氧化物半導體膜的材料或加熱狀態，在某些情形下類板形晶體(plate-like crystal)係形成於氧化物半導體膜的表面上。類板形晶體較佳為實質垂直於氧化物半導體膜之表面的方向之c軸對準的(c-axis-aligned)單晶體(single crystal body)。即使類板形晶體非為單晶體，各晶體較佳為實質垂直於氧化物半導體膜之表面的方向之c軸對準的多晶體。再者，較佳多晶體為彼此c軸對準的、晶體的a-b平面(a-b plane)為彼此對應的、或晶體的a軸或b軸為彼此對準的。應注意，當氧化物半導體的底面不平坦時，類板形晶體為多晶體。因此，底表面較佳係儘可能平坦。
於本發明一實施例中，其氧化物半導體係包含在主動層132中之電晶體103係被使用作為切換元件以控制保持被使用作為記憶體元件之電晶體102或電容器104中的電荷，從而可防止電荷的洩露。再者，主動層132係被夾置於例如具有遮光性質之電極、導電膜、與絕緣膜的遮光層之間，使得電晶體103的特性因光線而劣化的情形可被防止。具體言之，臨界電壓的變動可被抑制且可防止關閉狀態電流的增加。再者，於本發明一實施例中，具有遮光性質的電極係被使用作為電容器104之電極112或電極114。因此，由於電容器104被設置以重疊記憶體單元101中之電晶體103，由記憶體單元101所占據的區域可被減少同時可確保電容器104所佔據的區域或電容值。
因此，在根據本發明一實施例的記憶體裝置中，可增加每單位面積的記憶容量，同時確保資料被保持的期間。再者，於本發明中，記憶體裝置係被使用於半導體裝置，使得半導體裝置的可靠度增加，並可達成高度功能性。
此實施例可結合上述適當實施例而被實現。
(實施例3)
於此實施例中，將說明作為切換元件之電晶體103的結構(與第1D圖所示的結構不同)之一範例。
第5A圖顯示電晶體103與電容器104之剖面圖的範例。雖然第5A圖顯示於第1A圖中所示的記憶體單元101之剖面結構，第1B圖中所示的電晶體103與電容器105可具有類似第5A圖所示者的結構。
於顯示於第5A圖的剖面圖中，如第1D圖所示，電容器104與電晶體103係形成於具有絕緣表面之基材110上方，且電容器104與電晶體103彼此重疊並於其間設有絕緣膜111。
電容器104的特定結構係與第1D圖所示者相同。第5A圖與第1D圖不同處在於電晶體103具有通道保護結構。
第5A圖所示的電晶體103包含絕緣膜111上方的閘極電極150、閘極電極150上方的絕緣膜151、包含氧化物半導體的主動層152(其係於絕緣膜151上方重疊閘極電極150)、形成於主動層152在與閘極電極150重疊的位置上方之通道保護膜153、及形成於主動層152上方之源極電極154與汲極電極155。再者，電晶體103可包含形成於源極電極154、汲極電極155、通道保護膜153、及主動層152上方的絕緣膜156作為組件。
通道保護膜153可防止部分主動層152(成為通道形成區的部份)在後續製程中損壞，例如因蝕刻步驟中的電漿或蝕刻液造成厚度的減少。因此，可改善電晶體的可靠度。
含氧的無機材料係被使用於通道保護膜153，從而提供一種結構，其中，即使當缺氧情況係因用於減少水氣或氫之熱處理而發生於主動層152時，氧係從通道保護膜153被供應至主動層152且作為供體的氧之缺少係被減少，以滿足化學計量成分比例。因此，主動層152可被製成實質i類型且因缺氧所造成電晶體之電氣特性的改變可被減少，如此導致電氣特性被改善。
應注意，電晶體103可更包含背閘極電極於絕緣膜156上方。背閘極電極係被形成以重疊主動層152之通道形成區。背閘極電極可被電氣絕緣及處於浮接狀態，或可處於背閘極電極被供應一電位之狀態。於後者情形下，背閘極電極可被供應一具有與閘極電極150相同位準的電位，或可被供應一固定電位，例如接地電位。當供應至背閘極電極之電位的位準被控制時，電晶體103的臨界電壓可被控制。
第5A圖與第1D圖相同之處在於配線123係使用遮光導電膜來形成以覆蓋電晶體103。具體言之，具有遮光性質的配線123係被形成以覆蓋電晶體103之主動層152。
再者，於第5A圖中，如第1D圖所示，電容器104之電極112及電極114之至少一者具有遮光性質。具有遮光性質之電極112或電極114係形成於與電晶體103之主動層152重疊的位置。
利用上述結構，於第5A圖中，主動層152係被夾置於具有遮光性質之電極112或電極114及具有遮光性質之配線123之間，使得具有波長短於氧化物半導體之吸收緣處之波長或在其鄰近之波長的光可被防止進入主動層152。
接下來，將說明作為切換元件之電晶體103的結構(與第1D圖所示的結構不同)之另一範例。
第5B圖顯示電晶體103與電容器104之剖面圖的範例。雖然第5B圖顯示於第1A圖中所示的記憶體單元101之剖面結構，第1B圖中所示的電晶體103與電容器105可具有類似第5B圖所示者的結構。
於顯示於第5B圖的剖面圖中，如第1D圖所示，電容器104與電晶體103係形成於具有絕緣表面之基材110上方，且電容器104與電晶體103彼此重疊並於其間設有絕緣膜111。
電容器104的特定結構係與第1D圖所示者相同。第5B圖與第1D圖不同處在於電晶體103為具有底接觸結構之底閘極(bottom-gate)電晶體，其中源極電極與汲極電極係接觸主動層之底側。
第5B圖所示的電晶體103包含絕緣膜111上方的閘極電極160、閘極電極160上方的絕緣膜161、形成於絕緣膜161上方之源極電極164與汲極電極165、及包含氧化物半導體的主動層162(其係形成於絕緣膜161在與閘極電極160重疊的位置上方且與源極電極164與汲極電極165接觸。再者，電晶體103可包含形成於源極電極164、汲極電極165、及主動層162上方的絕緣膜166作為組件。
含氧的無機材料係被使用於絕緣膜166(其係接觸主動層162)，從而提供一種結構，其中，即使當缺氧情況係因用於減少水氣或氫之熱處理而發生於主動層162時，氧係從絕緣膜166被供應至主動層162且作為供體的氧之缺少係被減少，以滿足化學計量成分比例。因此，主動層162可被製成實質i類型且因缺氧所造成電晶體103之電氣特性的改變可被減少，如此導致電氣特性被改善。
應注意，電晶體103可更包含背閘極電極於絕緣膜166上方。背閘極電極係被形成以重疊主動層162之通道形成區。背閘極電極可被電氣絕緣及處於浮接狀態，或可處於背閘極電極被供應一電位之狀態。於後者情形下，背閘極電極可被供應一具有與閘極電極160相同位準的電位，或可被供應一固定電位，例如接地電位。當供應至背閘極電極之電位的位準被控制時，電晶體103的臨界電壓可被控制。
第5B圖與第1D圖相同之處在於配線123係使用遮光導電膜來形成以覆蓋電晶體103。具體言之，具有遮光性質的配線123係被形成以覆蓋電晶體103之主動層162。
再者，於第5B圖中，如第1D圖所示，電容器104之電極112及電極114之至少一者具有遮光性質。具有遮光性質之電極112或電極114係形成於與電晶體103之主動層162重疊的位置。
利用上述結構，於第5B圖中，主動層162係被夾置於具有遮光性質之電極112或電極114及具有遮光性質之配線123之間，使得具有波長短於氧化物半導體之吸收緣處之波長或在其鄰近之波長的光可被防止進入主動層162。
應注意，雖然第5A圖與第5B圖顯示藉由配線123來遮蔽光之主動層152或主動層162的結構之範例，如第1C圖所示，主動層152或主動層162可藉由遮光絕緣膜來遮蔽光。
雖然第5A與5B圖顯示電晶體103具有單閘結構之情形的範例，電晶體103可具有多閘結構，其中包含複數個電連接閘極電極，使得複數個通道形成區被包含在內。
此實施例可結合上述適當實施例而被實現。
(實施例4)
於此實施例中，將說明記憶體部分的具體結構及其操作。
第6圖顯示包含複數個記憶體單元101(其中一個係顯示於第2A圖)的記憶體部分200之電路圖的範例。對於記憶體單元101的結構，可參照實施例1的說明。
於第6圖所示之記憶體部分200中，係設有許多例如複數個字元線WL與複數個資料線DL之配線，且來自驅動電路之訊號或固定電位係透過配線而被供應至各記憶體單元101。因此，配線的數量可根據記憶體單元101的數量與記憶體單元101的配置來決定。
具體言之，顯示於第6圖之記憶體部分200為記憶體單元係以三列與四行的矩陣連接且配置字元線WL1至WL3與資料線DL1至DL4之範例。
接下來，將說明第6圖所示記憶體部分200之操作。
首先，將說明記憶體部分200在資料寫入時的操作。在資料寫入時，當帶有脈衝的訊號被輸入字元線WL1時，脈衝的電位(具體言之，高位準電位)係被供應至連接至字元線WL1的各電晶體103之閘極電極。因此，其閘極電極係連接至字元線WL1之各電晶體103被導通。
接著，包含資料的訊號被輸入資料線DL1至DL4。不消說，輸入資料線DL1至DL4的訊號的電位之位準係根據資料而改變。輸入各資料線DL1至DL4的電位係經由處於導通狀態的各電晶體103被供應至電容器105的一個電極。累積於電容器105之電荷的量係根據訊號的電位而被控制，使得資料被寫入電容器105中。
當輸入帶有脈衝的訊號至字元線WL1完成時，其閘極電極係連接至字元線WL1之各電晶體103被關閉。然後，帶有脈衝的訊號接著被輸入字元線WL2與字元線WL3，而上述操作同樣地被執行於具有字元線WL2之記憶體單元101與具有字元線WL3之記憶體單元101中。
接著，將說明記憶體部分200在資料保持時的操作。在資料保持時，當具有電晶體103被關閉的位準之電位(具體言之，低位準電位)係被供應至所有字元線WL1至WL3。由於電晶體103具有如上述極小的關閉狀態電流，累積於電容器105的電荷難以洩漏，如此，相較於光未被遮蔽或使用例如矽的半導體材料作為電晶體103的情形，資料可被保持一段長的期間。
接著，將說明記憶體部分200在資料讀取時的操作。在資料讀取時，帶有脈衝的訊號係以類似資料寫入時的方式被連續地輸入字元線WL1至WL3。當脈衝的電位(具體言之，高位準電位)係被供應至連接字元線WL1之各電晶體103的閘極電極時，連接至字元線WL1之各電晶體103係被導通。
當連接至字元線WL1之各電晶體103係被導通時，累積於電容器105之電荷被透過資料線DL被取出。電荷的量之差異被讀取，從而資料可被讀取。
應注意，讀取電路係連接至各資料線DL之末端，且從讀取電路輸出的訊號包含實際從記憶體部分讀取的資料。
雖然在此實施例中，資料的寫入、保持、及讀取係被連續地執行於複數個記憶體單元101之驅動方法係被說明，本發明並不受限於此結構。僅有具有特定位址的記憶體單元101可執行上述操作。
第6圖顯示包含資料線DL、字元線WL、與用於供應固定電位至電容器105的電極之三個配線係連接至各記憶體單元101的記憶體部分200之範例。然而，在本發明一實施例中，各記憶體單元中包含的配線之數量並不受限於此。配線的數量與連接結構可被適當決定，使得用以控制電晶體103的切換之訊號、用以控制電容器105的電荷之量的訊號、與一固定電位可被供應至各記憶體單元101，且包含累積於電容器105中的電荷之量的電位(作為資料)可被傳送至驅動電路。
此實施例可結合上述適當實施例而被實現。
(實施例5)
於此實施例中，將說明記憶體部分的具體結構及其操作。
第7圖顯示包含複數個記憶體單元101(其中一個係顯示於第2C圖)的記憶體部分201之電路圖的範例。對於記憶體單元101的結構，可參照實施例1的說明。
於第7圖所示之記憶體部分201中，係設有許多例如複數個第一字元線WLa、複數個第二字元線WLb、與複數個資料線DL之配線，且來自驅動電路之訊號或固定電位係透過配線而被供應至各記憶體單元101。因此，配線的數量可根據記憶體單元101的數量與記憶體單元101的配置來決定。
具體言之，顯示於第7圖之記憶體部分201為記憶體單元係以三列與三行的矩陣連接且配置第一字元線WLa1至WLa3、第二字元線WLb1至WLb3、與資料線DL1至DL3之範例。
接下來，將說明第7圖所示記憶體部分201之操作。第8圖為顯示輸入第一字元線WLa1至WLa3、第二字元線WLb1至WLb3、與資料線DL1至DL3之訊號的電位之電荷與時間的時序圖。第8圖中時序圖顯示電晶體102與電晶體103為n通道電晶體及使用二進制資料的情形。
應注意，雖然各訊號的電位之上升或下降係由時序圖中的垂直線表示，所屬技術領域中具有通常知識者將可輕易了解到訊號的各電位之波形實際上具有緩斜度，其係歸因於寫入的負載、雜訊、或類似物的影響。
首先，將說明記憶體部分201在資料寫入時的操作。在資料寫入時，當帶有脈衝的訊號被輸入第一字元線WLa1時，脈衝的電位(具體言之，高位準電位)係被供應至連接至第一字元線WLa1的各電晶體103之閘極電極。因此，其閘極電極係連接至第一字元線WLa1之各電晶體103被導通。相反的，低位準電位係被供應至第二字元線WLb1至WLb3。
接著，包含資料的訊號被輸入資料線DL1至DL3。不消說，輸入資料線DL1至DL3的訊號的電位之位準係根據資料而改變。輸入各資料線DL1至DL3的電位係經由處於導通狀態的各電晶體103被供應至電晶體102的閘極電極與電容器104的一個電極。電晶體102的閘極電容與累積於電容器104之電荷的量係根據訊號的電位而被控制，使得資料被寫入記憶體單元101中。
當輸入帶有脈衝的訊號至第一字元線WLa1完成時，其閘極電極係連接至第一字元線WLa1之各電晶體103被關閉。然後，帶有脈衝的訊號接著被輸入第一字元線WLa2與第一字元線WLa3，而上述操作同樣地被執行於具有第一字元線WLa2之記憶體單元101與具有第一字元線WLa3之記憶體單元101中。
接著，將說明記憶體部分201在資料保持時的操作。在資料保持時，當具有電晶體103被關閉的位準之電位(具體言之，低位準電位)係被供應至所有第一字元線WLa1至WLa3。由於電晶體103具有如上述極小的關閉狀態電流，電晶體102的閘極電容與累積於電容器104的電荷難以洩漏，如此，相較於光未被遮蔽或使用例如矽的半導體材料作為電晶體103的情形，資料可被保持一段長的期間。
相反的，低位準電位係連續地被供應至第二字元線WLb1至WLb3。
接著，將說明記憶體部分201在資料讀取時的操作。在資料讀取時，帶有脈衝的訊號係以類似資料寫入時的方式被連續地輸入第一字元線WLa1至WLa3，且因此低位準電位係被供應至各電晶體103之閘極電極。因此，其閘極電極連接至第一字元線WLa1至WLa3之各電晶體103係保持在關閉狀態。
相反的，帶有脈衝的訊號係輸入第二字元線WLb1且脈衝的電位(具體言之，高位準電位)係被供應至各電容器104的另一電極。電容器104之該對電極之間的電位差係根據電荷守恆定律而被保持；因此，第二字元線WLb1之電位中的電荷係被供應至電晶體102的閘極電極。因此，由於電晶體102之臨界電壓係根據累積於電晶體102之閘極電容中的電荷之量而改變，具有對應至累積於其閘極電容中的電荷之量的量之汲極電流係流經電晶體102。累積的電荷之量的差異係從電晶體102之汲極電流的量被讀取，從而資料可從資料線DL而被讀取。
當完成輸入第二字元線WLb1帶有脈衝的訊號時，具有第二字元線WLb1的記憶體單元101中的各電晶體102被關閉。接著，帶有脈衝的訊號被連續地輸入第二字元線WLb2與第二字元線WLb3，而上述操作同樣地被執行於具有第二字元線WLb2之記憶體單元101與具有第二字元線WLb3之記憶體單元101中。
應注意，讀取電路係連接至各資料線DL1至DL3之末端，且從讀取電路輸出的訊號包含實際從記憶體部分201讀取的資料。
雖然在此實施例中，資料的寫入、保持、及讀取係被連續地執行於複數個記憶體單元101之驅動方法係被說明，本發明並不受限於此結構。僅有具有特定位址的記憶體單元101可執行上述操作。
第7圖顯示包含第一字元線WLa、第二字元線WLb、資料線DL、與用於供應固定電位至電晶體102之四個配線係連接至各記憶體單元101的記憶體部分201之範例。然而，在本發明一實施例中，各記憶體單元中包含的配線之數量並不受限於此。配線的數量與連接結構可被適當決定，使得用以控制電晶體103的切換之訊號、用以控制累積於電晶體102的閘極電容中的電荷之量的訊號、與一固定電位可被供應至各記憶體單元101，且包含累積於閘極電容中的電荷之量的電位(作為資料)可被傳送至驅動電路。
此實施例可結合上述適當實施例而被實現。
(實施例6)
第9圖為根據本發明一實施例之記憶體裝置的結構之方塊圖的範例。第9圖所示的記憶體裝置300包含設有複數個記憶體單元之記憶體部分301與用於控制記憶體部分301的操作之驅動電路302。
驅動電路302可根據來自控制電路的訊號來控制各種類型的操作，例如寫入資料至記憶體部分301中、從記憶體部分301讀取資料、與保持資料於記憶體部分301。
第9圖特別顯示用於供應訊號至驅動電路302之控制電路並非包含於記憶體裝置300中而是設置在記憶體裝置300外側的情形。然而，控制電路可被包含於記憶體裝置的組件中。
接著，將說明根據本發明一實施例之記憶體裝置中的驅動電路之特定結構的範例。
第10圖顯示根據本發明一實施例之記憶體裝置的特定結構之方塊圖的範例。應注意，在第10圖的方塊圖中係顯示記憶體裝置中的電路根據其功能與分隔區塊而分類的情形。然而，完全根據其功能來分類實際電路是很困難的，且一個電路具有複數個功能是有可能的。
第10圖所示的記憶體裝置300包含記憶體部分301與驅動電路302。驅動電路302包含讀取電路303，產生包含來自記憶體部分301之資料的訊號；字元線驅動電路304，選擇包含於記憶體部分301中每一列的記憶體單元；與資料線驅動電路305，控制寫入所選擇記憶體單元於記憶體部分301中之資料。再者，驅動電路302包含控制電路306，控制讀取電路303之操作；字元線驅動電路304；與資料線驅動電路305。
於第10圖所示的記憶體裝置300中，字元線驅動電路304包含解碼器307、位準偏移器308、與緩衝器309，而資料線驅動電路305包含解碼器310、位準偏移器311、與選擇器312。
應注意，只要根據本發明一實施例之記憶體裝置300包含至少記憶體部分301即為可接受的。再者，根據本發明一實施例之記憶體裝置300包含(於其排行中)記憶體模組，其中部分或全部的驅動電路302係連接至記憶體部分301。記憶體模組可被設置為包含連接端子，其可被設置於印刷配線板或類似物上，且可使用樹脂或類似物保護，意即，可被封裝。
記憶體部分301、讀取電路303、字元線驅動電路304、資料線驅動電路305、與控制電路306可被使用一個基材來形成。替代地，記憶體部分301、讀取電路303、字元線驅動電路304、資料線驅動電路305、與控制電路306的任何其中一者可被使用異於使用於其他者的基材之一基材，或全部皆可使用不同基材來形成。
在使用不同基材的情形下，電氣連接可使用撓性印刷電路(FPC；flexible printed circuit)或類似物而被確保。於此情形下，部分驅動電路302可使用覆晶膜法(COF；chip on film)而被連接至FPC。替代地，電氣連接可使用覆晶玻璃法(COG；chip on glass)而被確保。
當具有記憶體部分301的位址(Ax,Ay)作為資料之訊號AD被輸入記憶體裝置300中時，控制電路306分別傳送行方向的位址Ax與列方向的位址Ay至資料線驅動電路305與字元線驅動電路304。此外，驅動電路306將包含輸入記憶體裝置300的資料之訊號DATA傳送至資料線驅動電路305。
於記憶體部分301的資料寫入或資料讀取之操作的選擇係根據供應至控制電路306之訊號RE(讀取致能)、訊號WE(寫入致能)或類似物而被執行。再者，於提供複數個記憶體部分301之情形下，用於選擇記憶體部分301的訊號CE(晶粒致能)可被輸入至控制電路306。於此情形下，根據訊號RE或訊號WE所選擇的操作係被執行於根據訊號CE所選擇的記憶體部分301中。
於記憶體部分301中，當寫入操作係根據訊號WE而被選擇時，用於根據位址Ay來選擇記憶體單元之訊號係因應來自控制電路306的指令而被產生於包含於字元線驅動電路304中的解碼器307。訊號的振幅係藉由位準偏移器308來調整，然後，訊號的波形於緩衝器309中被處理而處理後的訊號被輸入至記憶體部分301。於資料線驅動電路305中，用於根據選自解碼器310之記憶體單元中之位址Ax來選擇記憶體單元之訊號係因應來自控制電路306的指令而被產生於包含於控制電路306中的解碼器310。訊號的振幅係藉由位準偏移器311來調整，然後，處理後的訊號被輸入至選擇器312。於選擇器312中，訊號DATA係根據輸入訊號而被取樣，而取樣後的訊號係根據位址(Ax,Ay)而被輸入至記憶體單元。
於記憶體部分301中，當讀取操作係根據訊號RE而被選擇時，用於根據位址Ay來選擇記憶體單元之訊號係因應來自控制電路306的指令而被產生於包含於字元線驅動電路304中的解碼器307。訊號的振幅係藉由位準偏移器308來調整，然後，訊號的波形於緩衝器309中被處理而處理後的訊號被輸入至記憶體部分301。於讀取電路303中，對應至位址Ax的記憶體單元係因應來自控制電路306的指令而從由解碼器307選擇之記憶體單元中被選擇。對應位址(Ax,Ay)而儲存於記憶體單元中的資料被讀取，而包含資料的訊號被產生。
此實施例可結合上述適當實施例而被實現。
(實施例7)
於此實施例中將說明讀取電路之特定結構的範例。
自記憶體部分讀取的電位之位準係根據寫入記憶體單元的資料而被決定。因此，在理想的情形下，當具有相同數位值的資料係儲存於複數個記憶體單元中時，具有相同位準的電位應從複數個記憶體單元中被讀取。然而，實際上，在一種情形下，作為記憶體單元之電晶體或作為切換元件之記憶體在讀取時的特性會根據記憶體單元而改變。於此情形下，實際被讀取的電位會改變，即使所有待被讀取之資料具有相同的數位值，使得電位的位準可被廣泛的分布。因此，較佳係於驅動電路中提供讀取電路，其中即使從記憶體部分讀取的電位中發生小小的變動，包含正確資料且具有根據期望的規格所產生的振幅與波形的訊號可被產生。
第11圖為讀取電路的方塊圖之範例。第11圖中的讀取電路包含作用為切換電路以控制電位Vdata之從記憶體部分輸入至讀取電路之電晶體260，與作用為電阻器的電晶體261。此外，第11圖中的讀取電路包含運算放大器262。
具體言之，於各電晶體261中，閘極電極係連接至汲極電極(或汲極區)。此外，高位準電源供應電位Vdd係被供應至閘極電極與汲極電極。再者，於各電晶體261中，源極電極係連接至運算放大器262之非反向輸入端子(+)。因此，電晶體261作用為連接於電源供應電位Vdd所供應之節點與運算放大器262之非反向輸入端子(+)之間的電阻器。應注意，雖然於第11圖中，其閘極電極係連接至汲極電極的電晶體係被使用作為電阻器，本發明並不受限於此。替代地，作用為電阻器的元件亦可被使用。
再者，作用為切換元件之電晶體260的閘極電極係被連接至位元線BL1至BL3。接著，供應至電晶體260之源極電極的電位Vdata係根據位元線BL1至BL3的電位而被控制。
例如，當連接至位元線BL1的電晶體260被導通時，藉由使用電阻器(例如電晶體260與電晶體261)除(divide)電位Vdata與電源供應電位Vdd所獲得的電位係被供應至運算放大器262之非反向輸入端子(+)。電源供應電位Vdd的位準係被固定；因此，由電阻器的除法所獲得的電位之位準反應電位Vdata的位準，意即讀取資料的數位值。
相反的，參考電位Vref係被供應至運算放大器262之反向輸入端子(-)。輸出端子的電位Vout之位準可根據關於參考電位Vref供應至非反向輸入端子(+)之電位的位準而改變。因此，間接包含資料的訊號可被獲得。
應注意，即使具有相同值的資料被儲存於記憶體單元，讀取電位Vdata的位準係根據記憶體單元的特性之變化而改變，使得電位的位準有時候可被廣泛的分布。因此，參考電位Vref的位準係根據節點的電位Vdata之改變而決定，以正確地讀取資料的值。
由於第11圖顯示使用二進制數位值之讀取電路的範例，使用於讀取資料的一個運算放大器係被使用於供應電位Vdata之各節點。然而，運算放大器的數量並不限於此。當使用n值(n-valued)資料(n為大於2的自然數)時，使用於供應電位Vdata之各節點的運算放大器的數量為n-1。
此實施例可結合上述適當實施例而被實現。
(實施例8)
於此實施例中將說明用於計算電晶體之關閉狀態電流之方法的範例。
首先，參考第12圖來說明使用於用於關閉狀態電流的計算之測試元件群的結構。於此實施例中，測試元件群包含並聯連接的複數個測量系統801。具體言之，第12圖顯示八個測量系統801並聯連接的測試元件群之範例。
各測量系統801包含電晶體811、電晶體812、電容器813、電晶體814、與電晶體815。
電晶體811為用於注入電荷的電晶體。電晶體811的第一端子係連接至供應電位V1的節點，而電晶體811的第二端子係連接至電晶體812的第一端子。電晶體811的閘極電極係連接至供應電位Vext_a的節點。
電晶體812為用於評估漏電流的電晶體。應注意，於此實施例中的漏電流包含電晶體的關閉狀態電流。電晶體812的第一端子係連接至電晶體811的第二端子，而電晶體812的第二端子係連接至供應電位V2的節點。電晶體812的閘極電極係連接至供應電位Vext_b的節點。
電容器813的第一電極係連接至電晶體811的第二端子與電晶體812的第一端子。電容器813的第二電極係連接至供應電位V2的節點。
電晶體814的第一端子係連接至供應電位V3的節點，而電晶體814的第二端子係連接至電晶體815的第一端子。電晶體814的閘極電極係連接至電晶體811的第二端子、電晶體812的第一端子、與電容器813的第一電極。應注意，電晶體814的閘極電極所連接的部分係為節點A。
電晶體815的第一端子係連接至電晶體814的第二端子，而電晶體815的第二端子係連接至供應電位V4的節點。電晶體815的閘極電極係連接至供應電位Vext_c的節點。
測量系統801輸出其中電晶體814的第二端子與電晶體815的第一端子彼此連接處之節點的電位作為輸出訊號的電位Vout。
於此實施例中，至於電晶體811，係使用包含氧化物半導體於主動層中之電晶體，其中主動層中的通道形成區具有10μm的通道長度L與10μm的通道寬度W。
應注意，通道形成區對應半導體膜的區域，其係位於源極電極與汲極電極之間且以設於其間的閘極絕緣膜重疊閘極電極。
再者，至於各電晶體814與電晶體815，係使用包含氧化物半導體於主動層中之電晶體，其中主動層中的通道形成區具有3μm的通道長度L與100μm的通道寬度W。
至於電晶體812，係使用底閘極電晶體，其中氧化物半導體係包含於主動層；源極電極與汲極電極係接觸主動層之上部；源極電極與汲極電極重疊閘極電極之重疊區並未提供；具有1μm的寬度之偏移區係被提供。當偏移區係被提供時，寄生電容可被減少。再者，至於電晶體812，係使用其主動層的通道形成區具有下表1所示的六種情況的大小之其中一者之電晶體。
於用於注入電荷之電晶體811未包含於測量系統801之情形下，用於評估漏電荷的電晶體812必須在將電荷注入電容器813時被導通。於此情形下，當需要時間以從導通狀態變成關閉狀態的穩定狀態之元件係被使用作為用於評估漏電荷的電晶體812，其需要較長的時間來測量。如第12圖所示，用於注入電荷之電晶體811與用於評估漏電荷的電晶體812係被分開地設置於測量系統801，用於評估漏電荷的電晶體812在注入電荷時可永遠被保持在關閉狀態。因此，測量所需的時間可被縮短。
再者，當用於注入電荷之電晶體811與用於評估漏電荷的電晶體812係被分開地設置於測量系統801，各電晶體可具有適當大小。當用於評估漏電荷的電晶體812之通道寬度W大於用於注入電荷之電晶體811之通道寬度時，測試元件群中用於評估漏電荷的電晶體812之漏電流以外的漏電流可被相對地減少。結果，用於評估漏電荷的電晶體812之漏電流可被高度正確地被測量。同時，用於評估漏電荷的電晶體812在注入電荷時不一定要導通，使得節點A的電位中之電荷不會因通道形成區中的部分電荷流入節點A而造成影響。
另一方面，當用於注入電荷之電晶體811之通道寬度W小於用於評估漏電荷的電晶體812之通道寬度時，用於注入電荷之電晶體811的漏電流可被相對地減少。再者，因通道形成區中的部分電荷流入節點A所造成節點A的電位之改變在注入電荷時具有很小的影響。
如第12圖所示，複數個測量系統801係並聯連接，從而測試元件群的漏電流可更正確地被計算。
接著，將顯示用於計算使用第12圖所示測試元件群之電晶體的關閉狀態電流之特定方法。
首先，將參考第13圖說明用於測量第12圖所示測試元件群之漏電流的方法。第13圖為用於說明使用第12圖所示測試元件群之測量漏電流的方法之時序圖。
於使用第12圖所示測試元件群之測量漏電流的方法之時序圖中，一期間係被分成寫入期間與保持期間。後文中將說明這些期間中所執行的操作。應注意，在寫入期間與保持期間兩者中，電位V2與電位V4被設為0V，電位V3被設為5V，而電位Vext_c被設為0.5V。
首先，於寫入期間，電位Vext_b被設為電位VL(-3V)，使得電位812被關閉。再者，在電位V1被設為配線電位Vw後，電位Vext_a被設為電位VH(5V)達一特定期間，使得電晶體811被導通。利用此一結構，電荷係累積於節點A而節點A的電位變成等於配線電位Vw的值。接著，電位Vext_a係被設為電位VL，使得電晶體811被關閉。之後，電位V1被設為電位VSS(0V)。
接著，於保持期間，節點A的電位中之電荷的量(歸因於保持於節點A中之電荷的量之改變)係被測量。流於電晶體812之第一端子與第二端子之電流的值可從電位的改變之量來計算。於此方式，節點A中的電荷之累積與節點A之電位中電荷的量之測量可被執行。
節點A中的電荷之累積與節點A之電位中電荷的量之測量(此操作亦稱為累積與測量操作)係被重複地執行。首先，第一累積與測量操作被重複15次。於第一累積與測量操作中，作為寫入電位Vw之5V的電位係於寫入期間中被輸入，且1小時的保持係於保持期間被執行。接著，第二累積與測量操作被重複兩次。於第二累積與測量操作中，於寫入期間中之寫入電位Vw係被設為3.5V，且50小時的保持係於保持期間被執行。接著，第三累積與測量操作被執行一次。於第三累積與測量操作中，於寫入期間中之寫入電位Vw係被設為4.5V，且10小時的保持係於保持期間被執行。當累積與測量操作被重複時，可確定的是，電流的測量值為穩定狀態的值。換句話說，暫態電流(從測量一開始便隨時間而減少之電流)可從流經電流A之電流IA被移除。結果，可用較高正確性來測量漏電流。
通常，表示節點A的電位VA可用下列方程式被表示為輸出訊號之電位Vout的函數。
[方程式1]
VA=F(Vout)
節點A的電荷QA可用節點A的電位VA、連接至節點A的電容器之電容CA、與常數(const)藉由下列方程式來表示。連接至節點A的電容器之電容CA為電容器813的電容值與電容器813以外的電容器之電容值的和。
[方程式2]
QA=CAVA+const
節點A的電流IA為流經節點A的電荷之時間倒數(或流自節點A的電荷)，使得節點A的電流IA可用下列方程式來表示。
[方程式3]
例如，Δt約為54000秒。節點A的電流IA可從連接至節點A的電容器之電容CA與輸出訊號的電位Vout來獲得，使得測試元件群的漏電流可被獲得。
接著，藉由使用上述測量元件群之測量方法來測量輸出訊號的電位Vout之結果，與測試元件群之漏電流的值(其係從測量結果來計算)係被顯示。
第14圖顯示在情況1、情況2、情況3下在測試(第一累積與測量操作)中輸出電壓Vout與耗費時間Time的關係之範例。第15圖顯示計算中的耗費時間Time與由測量所計算的漏電流的關係。經發現，輸出訊號的電位Vout係在測量開始之後變動，而其耗費10小時或更久的時間達到穩定狀態。
第16圖顯示在情況1至6下漏電流與節點A的電位(其係由測量來評估)之關係。於第16圖中，例如在情況4下，當節點A的電位為3.0V時，漏電流為28yA/μm。由於漏電流包含電晶體812的關閉狀態電流，電晶體812的關閉狀態電流可被考慮為28yA/μm或更少。
如上所述，於使用包含高度純化的氧化物半導體層作為通道形成層的電晶體之測試元件群中，漏電流係足夠小，因此，電晶體的關閉狀態電流係足夠小。
(實施例9)
於此實施例中將說明RF標籤(其係本發明一實施例之一種半導體裝置)之結構的範例。
第17圖為本發明之RF標籤的一種模式之方塊圖。於第17圖中，RF標籤550包含天線電路551與積體電路552。積體電路552包含電源供應電路553、解調變電路554、調變電路555、調節器556、算術電路557、記憶體裝置558、與升壓電路559。
將說明RF標籤550之操作的範例。當無線電波從詢問器傳送時，無線電波被轉換成AC電壓於天線電路551中。於電源供應電路553中，來自天線電路551中的AC電壓被調整(rectified)以產生一電壓以用於電源供應。用於電源供應之電壓(其係產生於電源供應電路553中)係被饋送至算術電路557與調節器556。在將用於電源供應自電源供應電路553的電壓穩定化之後或在調整其位準之後，調節器556供應該電壓至積體電路552中之例如解調變電路554、調變電路555、算術電路557、記憶體裝置558、或升壓電路559之電路。
解調變電路554將由天線電路551所接收之AC訊號解調變並輸出該訊號至下一階段的算術電路557。算術電路557根據從解調變電路554輸入之訊號來執行算術處理並產生另一訊號。於上述算術處理中，記憶體裝置558可被使用作為主要快取記憶體或輔助快取記憶體。再者，算術電路557分析從解調變電路554輸入之訊號，然後因應來自詢問器所傳送的指令，輸出記憶體裝置558中的資料或執行記憶體裝置558中的指令。從算術電路557輸出的訊號被編碼並傳送至調變電路555。調變電路555根據該訊號將由天線電路551所接收的無線電波調變。於天線電路551中調變的無線電波係由該詢問器接收。
依此方式，RF標籤550與詢問器之間的通訊係藉由將使用作為載子(載波)之無線電波調變而執行。至於載子，根據標準，有許多具有125kHz、13.56MHz、950MHz與類似頻率之頻率的無線電波。調變方法根據標準包含各種調變，例如振幅調變、頻率調變、與相位調變；然而，只要根據標準，任何調變皆可被使用。
根據載子的波長，訊號的傳送方法可被分類為各種類型，例如電磁耦合法、電磁感應法、與微波法與類似方法。
升壓電路559將從調節器556輸出的電壓升壓並將該電壓供應至記憶體裝置558。
本發明一實施例之特徵為：記憶體裝置558具有前述實施例所描述的結構且其中資料被保持的期間被確保且可增加每單位面積的記憶容量。因此，在根據本發明一實施例之RF標籤550中，使用記憶體裝置558可增加資料的可靠度。再者，藉由使用記憶體裝置558，RF標籤550可被縮小化，或可具有高度功能性。
於此實施例中，係說明包含天線電路551之RF標籤550的結構；然而，根據本發明一實施例之RF標籤不一定要包含天線電路。再者，顯示於第17圖之RF標籤可連同振盪電路或輔助電池一起被設置。
此實施例可結合上述適當實施例而被實現。
(實施例10)
於此實施例中，將說明行動記憶媒體的範例，其係使用根據本發明一實施例之記憶體裝置的半導體裝置之其中一者。
第18A圖顯示根據本發明一實施例之記憶媒體的結構之範例。於第18圖中的記憶媒體中，下列組件係設置於印刷配線板706上：根據本發明一實施例之記憶體裝置701；於驅動裝置與記憶媒體之間執行電氣運接的連接器702；根據各種訊號透過連接器702於各訊號輸入或輸出執行訊號處理之介面703；根據記憶媒體或類似物之操作而發光之發光二極體704；控制電路與記憶媒體中之半導體元件(例如記憶體裝置701、介面703、與發光二極體704)的操作之控制器705。再者，使用以產生時脈訊號以控制控制器705的操作之石英振盪器、用於控制記憶媒體中電源供應電位的位準之調節器、或類似物可被額外設置。
如第18B圖所示，第18A圖中的印刷配線板706可由覆蓋使用樹脂或類似物之覆蓋材料707來保護，以露出部分連接器702與部分發光二極體704。
根據本發明一實施例之記憶體裝置701的特徵為：資料被保持的期間被確保且可增加每單位面積的記憶容量。因此，在根據本發明一實施例之記憶媒體中，使用記憶體裝置701可增加資料的可靠度。再者，藉由使用記憶體裝置701，記憶媒體可被縮小化。
此實施例可結合上述適當實施例而被實現。
(範例1)
根據本發明一實施例之半導體裝置可被使用使得高度可靠的電子裝置與具有高度功能性的電子裝置可被提供。
根據本發明一實施例之半導體裝置可被使用於顯示裝置、筆記型個人電腦、或設有記錄媒體之影像重製裝置(典型地，重製記錄媒體(例如多樣化數位光碟(DVD))之內容與具有用於顯示重製後影像的顯示器的裝置)。除了上述裝置外，至於可設於根據本發明一實施例之半導體裝置之電子裝置，可使用行動電話、可攜式遊戲機、個人數位助理、電子書閱讀機、攝影機、照相機、護目鏡型(goggle-type)顯示器(頭配顯示器(head mounted display))、導航系統、音訊重製裝置(例如汽車音響系統與數位音訊播放器)、影印機、傳真機、印表機、多功能印表機、提款機(ATM)、販賣機與類似物。第19A至19C圖顯示這些電子裝置的特定範例。
第19A圖顯示包含殼體7031、殼體7032、顯示部分7033、顯示部分7034、麥克風7035、喇叭7036、操作鍵7037、觸碰筆7038與類似物之行動遊戲機。根據本發明一實施例之半導體裝置可被使用於積體電路以控制行動遊戲機的驅動。藉由使用根據本發明一實施例之使用於積體電路以控制行動遊戲機的驅動之半導體裝置，高度可靠的行動遊戲機與具有高度功能性的行動遊戲機可被提供。雖然第19A圖所示的行動遊戲機包含兩個顯示部分7033與7034，包含於行動遊戲機內的顯示部分之數量不限於兩個。
第19B圖顯示包含殼體7041、顯示部分7042、音訊輸入部分7043、音訊輸出部分7044、操作鍵7045、光接收部份7046與類似物之行動電話。於光接收部份7046接收的光被轉換成電氣訊號，從而外部影像可被載入。根據本發明一實施例之半導體裝置可被使用於積體電路以控制行動電話的驅動。藉由使用根據本發明一實施例之使用於積體電路以控制行動電話的驅動之半導體裝置，高度可靠的行動電話與具有高度功能性的行動電話可被提供。
第19C圖顯示包含殼體7051、顯示部分7052、操作鍵7053與類似物之個人數位助理。數據機可被結合於第19C圖中所示的個人數位助理之殼體7051中。根據本發明一實施例之半導體裝置可被使用於積體電路以控制個人數位助理的驅動。藉由使用根據本發明一實施例之使用於積體電路以控制個人數位助理的驅動之半導體裝置，高度可靠的行動電話與具有高度功能性的行動電話可被提供。
此範例可結合上述適當實施例而被實現。
本申請案係基於2010年5月21日申請之日本專利申請案第2010-116971號，其全部內容係併入於此作為參考。
101．．．記憶體單元
102．．．電晶體
103．．．電晶體
104．．．電容器
105．．．電容器
106．．．電晶體
110．．．基材
111．．．絕緣膜
112．．．電極
113．．．絕緣膜
114．．．電極
115．．．閘極電極
116．．．絕緣膜
117．．．主動層
118．．．源極電極
119．．．汲極電極
120．．．絕緣膜
121．．．絕緣膜
122．．．絕緣膜
123．．．配線
130．．．導電膜
131．．．導電膜
132．．．主動層
133．．．絕緣膜
134．．．閘極電極
135．．．導電膜
136．．．主動層
137．．．閘極電極
138．．．接觸孔
139．．．絕緣膜
140．．．接觸孔
141．．．導電膜
142．．．接觸孔
143．．．接觸孔
144．．．導電膜
150．．．閘極電極
151．．．絕緣膜
152．．．主動層
153．．．通道保護膜
154．．．源極電極
155．．．汲極電極
156．．．絕緣膜
160．．．閘極電極
161．．．絕緣膜
162．．．主動層
164．．．源極電極
165．．．汲極電極
166．．．絕緣膜
200．．．記憶體部分
201．．．記憶體部分
260．．．電晶體
261．．．電晶體
262．．．運算放大器
300．．．記憶體裝置
301．．．記憶體部分
302．．．驅動電路
303．．．讀取電路
304．．．字元線驅動電路
305．．．資料線驅動電路
306．．．控制電路
307．．．解碼器
308．．．位準偏移器
309．．．緩衝器
310．．．解碼器
311．．．位準偏移器
312．．．選擇器
550．．．RF標籤
551．．．天線電路
552．．．積體電路
553．．．電源供應電路
554．．．解調變電路
555．．．調變電路
556．．．調節器
557．．．算術電路
558．．．記憶體裝置
559．．．升壓電路
701．．．記憶體裝置
702．．．連接器
703．．．介面
704．．．發光二極體
705．．．控制器
706．．．印刷配線板
707．．．覆蓋材料
801‧‧‧測量系統
811‧‧‧電晶體
812‧‧‧電晶體
813‧‧‧電容器
814‧‧‧電晶體
815‧‧‧電晶體
7031‧‧‧殼體
7032‧‧‧殼體
7033‧‧‧顯示部分
7034‧‧‧顯示部分
7035‧‧‧麥克風
7036‧‧‧喇叭
7037‧‧‧操作鍵
7038‧‧‧觸碰筆
7041‧‧‧殼體
7042‧‧‧顯示部分
7043‧‧‧音訊輸入部分
7044‧‧‧音訊輸出部分
7045‧‧‧操作鍵
7046‧‧‧光接收部份
7051‧‧‧殼體
7052‧‧‧顯示部分
7053‧‧‧操作鍵
後附圖式中：
第1A-1D圖為記憶體單元之電路圖及剖面圖。
第2A-2D圖為各記憶體單元之電路圖。
第3圖為記憶體單元之頂視圖。
第4圖為記憶體單元之剖面圖。
第5A及5B圖為各記憶體單元之剖面圖。
第6圖為記憶體部份的電路圖。
第7圖為記憶體部份的電路圖。
第8圖為記憶體部份的時序圖。
第9圖為記憶體裝置的方塊圖。
第10圖為記憶體裝置的方塊圖。
第11圖為讀取電路的方塊圖。
第12圖為測試元件群的方塊圖。
第13圖為測試元件群的時序圖。
第14圖為顯示測試元件群中輸出訊號之耗費時間Time與電位Vout的關係之圖式。
第15圖為顯示測試元件群中根據測量所計算的耗費時間Time與漏電流的關係之圖式。
第16圖為顯示測試元件群中節點A的電位與漏電流的關係之圖式。
第17圖為RF標籤的方塊圖。
第18A及18B圖為顯示記憶媒體的結構之圖式。
第19A至19C圖為各電子設備之圖式。
111．．．絕緣膜
118．．．源極電極
117．．．主動層
115．．．閘極電極
116．．．絕緣膜
119．．．汲極電極
120．．．絕緣膜
122．．．絕緣膜
121．．．絕緣膜
104．．．電容器
103．．．電晶體
114．．．電極
113．．．絕緣膜
112．．．電極
110．．．基材

Claims (23)

  1. 一種記憶體裝置，包含：記憶體單元，包含：電晶體，包含：氧化物半導體層；及源極電極和汲極電極，其電性連接至該氧化物半導體層；電容器，包含第一電極和第二電極；及遮光層，其重疊於該氧化物半導體層；其中該第一電極係直接連接至該源極電極和該汲極電極中之一者；其中該遮光層係直接連接至該源極電極和該汲極電極中之該者；其中該第一電極和該第二電極中至少其一具有遮光性質；其中該氧化物半導體層係在該第一電極與該遮光層之間；及其中該氧化物半導體層之通道形成區與該第一電極和該第二電極中之該者彼此重疊。
  2. 如申請專利範圍第1項之記憶體裝置，其中該遮光層及該第一電極和該第二電極中之該者皆覆蓋該氧化物半導體層之該通道形成區以防止光線進入該通道形成區。
  3. 如申請專利範圍第1項之記憶體裝置，其中該遮光層及該第一電極和該第二電極中之該者中至少其一完全地 覆蓋該氧化物半導體層之該通道形成區以防止光線進入該通道形成區。
  4. 如申請專利範圍第1項之記憶體裝置，其中該遮光層為遮光絕緣膜，其中該遮光絕緣膜包含樹脂；及其中矽氮化物膜、矽氮氧化物膜、鋁氮化物膜、或鋁氮氧化物膜係被置於該氧化物半導體層及該遮光絕緣膜之間。
  5. 如申請專利範圍第1項之記憶體裝置，其中該遮光層為配線；及其中該配線係連接至該電晶體之該源極電極或該汲極電極。
  6. 如申請專利範圍第1項之記憶體裝置，其中當在該氧化物半導體層之氧化物半導體之吸收緣處的波長為λ0，則在該遮光層中，具有波長大於或等於100nm及小於或等於λ0+100nm之光的穿透率為小於或等於50%。
  7. 如申請專利範圍第1項之記憶體裝置，其中當在該氧化物半導體層之氧化物半導體之吸收緣處的波長為λ0，則在具有遮光性質的該第一電極和該第二電極中之該者中，具有波長大於或等於100nm及小於或等於λ0+100nm之光的穿透率為小於或等於50%。
  8. 如申請專利範圍第1項之記憶體裝置，其中該氧化物半導體層包含以In-Ga-Zn-O為基的氧化物半導體。
  9. 如申請專利範圍第1項之記憶體裝置，其中該氧化 物半導體層之氫濃度係小於或等於5×1019/cm3。
  10. 一種記憶體裝置，包含：記憶體單元，包含：第一電晶體，包含氧化物半導體層；第二電晶體，其電性連接至該第一電晶體；電容器，包含第一電極和第二電極；及遮光層；其中該第電晶體係經組構以控制供應電位至該第二電晶體之閘極電極；其中該電容器係經組構以保持該第二電晶體之該閘極電極之該電位；其中該第一電極和該第二電極中至少其一具有遮光性質；其中該氧化物半導體層係在該第一電極與該遮光層之間；及其中該遮光層重疊於該氧化物半導體層之整個上表面；及其中該氧化物半導體層之整個底表面重疊於該第一電極和該第二電極。
  11. 如申請專利範圍第10項之記憶體裝置，其中該遮光層為遮光絕緣膜；其中該遮光絕緣膜包含樹脂；及其中矽氮化物膜、矽氮氧化物膜、鋁氮化物膜、或鋁氮氧化物膜係被置於該氧化物半導體層及該遮光絕緣膜之 間。
  12. 如申請專利範圍第10項之記憶體裝置，其中該遮光層為配線；及其中該配線係連接至該第電晶體之源極電極或汲極電極。
  13. 如申請專利範圍第10項之記憶體裝置，其中當在該氧化物半導體層之氧化物半導體之吸收緣處的波長為λ0，則在該遮光層中，具有波長大於或等於100nm及小於或等於λ0+100nm之光的穿透率為小於或等於50%。
  14. 如申請專利範圍第10項之記憶體裝置，其中當在該氧化物半導體層之氧化物半導體之吸收緣處的波長為λ0，則在具有遮光性質的該第一電極和該第二電極中之該者中，具有波長大於或等於100nm及小於或等於λ0+100nm之光的穿透率為小於或等於50%。
  15. 如申請專利範圍第10項之記憶體裝置，其中該氧化物半導體層包含以In-Ga-Zn-O為基的氧化物半導體。
  16. 如申請專利範圍第10項之記憶體裝置，其中該氧化物半導體層之氫濃度係小於或等於5×1019/cm3。
  17. 一種記憶體裝置，包含：記憶體單元，包含：電晶體，包含氧化物半導體層；電容器，包含第一電極和第二電極；及遮光層；其中該電晶體係經組構以保持該電容器的電荷； 其中該第一電極和該第二電極中至少其一具有遮光性質；其中該氧化物半導體層係在該第一電極與該遮光層之間；及其中該遮光層重疊於該氧化物半導體層之整個上表面；及其中該氧化物半導體層之整個底表面重疊於該第一電極和該第二電極。
  18. 如申請專利範圍第17項之記憶體裝置，其中該遮光層為遮光絕緣膜，其中該遮光絕緣膜包含樹脂；及其中矽氮化物膜、矽氮氧化物膜、鋁氮化物膜、或鋁氮氧化物膜係被置於該氧化物半導體層及該遮光絕緣膜之間。
  19. 如申請專利範圍第17項之記憶體裝置，其中該遮光層為配線；及其中該配線係連接至該電晶體之源極電極或汲極電極。
  20. 如申請專利範圍第17項之記憶體裝置，其中當在該氧化物半導體層之氧化物半導體之吸收緣處的波長為λ0，則在該遮光層中，具有波長大於或等於100nm及小於或等於λ0+100nm之光的穿透率為小於或等於50%。
  21. 如申請專利範圍第17項之記憶體裝置，其中當在該氧化物半導體層之氧化物半導體之吸收緣處的波長為λ0， 則在具有遮光性質的該第一電極和該第二電極中之該者中，具有波長大於或等於100nm及小於或等於λ0+100nm之光的穿透率為小於或等於50%。
  22. 如申請專利範圍第17項之記憶體裝置，其中該氧化物半導體層包含以In-Ga-Zn-O為基的氧化物半導體。
  23. 如申請專利範圍第17項之記憶體裝置，其中該氧化物半導體層之氫濃度係小於或等於5×1019/cm3。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
WO2012169142A1 (en) 2011-06-09 2012-12-13 Semiconductor Energy Laboratory Co., Ltd. Cache memory and method for driving the same
JP6012263B2 (ja) 2011-06-09 2016-10-25 株式会社半導体エネルギー研究所 半導体記憶装置
US9177872B2 (en) 2011-09-16 2015-11-03 Micron Technology, Inc. Memory cells, semiconductor devices, systems including such cells, and methods of fabrication
US8969867B2 (en) * 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130133289A (ko) * 2012-01-20 2013-12-06 파나소닉 주식회사 박막 트랜지스터
KR20130140185A (ko) * 2012-01-20 2013-12-23 파나소닉 주식회사 박막 트랜지스터
JP5939812B2 (ja) * 2012-01-26 2016-06-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5981157B2 (ja) 2012-02-09 2016-08-31 株式会社半導体エネルギー研究所 半導体装置
US9287370B2 (en) * 2012-03-02 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device comprising a transistor including an oxide semiconductor and semiconductor device including the same
US9176571B2 (en) * 2012-03-02 2015-11-03 Semiconductor Energy Laboratories Co., Ltd. Microprocessor and method for driving microprocessor
US9285848B2 (en) * 2012-04-27 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Power reception control device, power reception device, power transmission and reception system, and electronic device
KR102087443B1 (ko) * 2012-05-11 2020-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
WO2013176199A1 (en) * 2012-05-25 2013-11-28 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
CN104769842B (zh) * 2012-11-06 2017-10-31 株式会社半导体能源研究所 半导体装置以及其驱动方法
JP6298662B2 (ja) * 2013-03-14 2018-03-20 株式会社半導体エネルギー研究所 半導体装置
WO2014157019A1 (en) * 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9209795B2 (en) * 2013-05-17 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Signal processing device and measuring method
KR102038817B1 (ko) * 2013-06-28 2019-11-01 엘지디스플레이 주식회사 유기전계 발광소자 및 이의 제조 방법
WO2015060133A1 (en) * 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102529174B1 (ko) * 2013-12-27 2023-05-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10290908B2 (en) 2014-02-14 2019-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9653611B2 (en) 2014-03-07 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102414469B1 (ko) * 2014-03-14 2022-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로 시스템
US9716100B2 (en) * 2014-03-14 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and electronic device
JP6487738B2 (ja) * 2014-03-31 2019-03-20 株式会社半導体エネルギー研究所 半導体装置、電子部品
KR102259172B1 (ko) * 2014-05-30 2021-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이의 제조 방법, 및 전자 장치
KR102296945B1 (ko) * 2014-07-04 2021-09-01 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JP5907362B1 (ja) 2014-10-08 2016-04-26 パナソニックＩｐマネジメント株式会社 活動状況分析装置、活動状況分析システムおよび活動状況分析方法
CN110992835B (zh) * 2019-12-20 2022-06-17 京东方科技集团股份有限公司 阵列基板、显示装置及其驱动方法
KR20220034280A (ko) * 2020-09-10 2022-03-18 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2009043871A (ja) * 2007-08-08 2009-02-26 Seiko Epson Corp 電気光学装置用基板及び電気光学装置、並びに電子機器
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Family Cites Families (170)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
KR950013784B1 (ko) * 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06302783A (ja) * 1993-04-14 1994-10-28 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
KR970054025A (ko) * 1995-12-21 1997-07-31 양승택 Dram 셀의 구조 및 그 제조방법
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP3622390B2 (ja) * 1996-12-29 2005-02-23 ソニー株式会社 強誘電体キャパシタを有する半導体記憶装置
JPH10256560A (ja) * 1997-01-10 1998-09-25 Sony Corp 半導体装置の駆動方法および半導体装置
JP3980118B2 (ja) 1997-04-26 2007-09-26 株式会社半導体エネルギー研究所 液晶表示装置および電子デバイス
JP3684578B2 (ja) * 1998-03-19 2005-08-17 セイコーエプソン株式会社 液晶装置および電子機器
KR100267013B1 (ko) * 1998-05-27 2000-09-15 윤종용 반도체 장치 및 그의 제조 방법
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4641581B2 (ja) * 1998-11-10 2011-03-02 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4666710B2 (ja) 1999-01-21 2011-04-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6590229B1 (en) 1999-01-21 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for production thereof
US6576926B1 (en) 1999-02-23 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JP2000312005A (ja) 1999-02-26 2000-11-07 Seiko Epson Corp 半導体装置の製造方法及び電気光学装置の製造方法並びに半導体装置及び電気光学装置
JP3399432B2 (ja) 1999-02-26 2003-04-21 セイコーエプソン株式会社 電気光学装置の製造方法及び電気光学装置
JP3955409B2 (ja) 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
KR20020035841A (ko) * 1999-07-28 2002-05-15 가나이 쓰토무 반도체장치
JP4654471B2 (ja) 1999-07-29 2011-03-23 ソニー株式会社 半導体装置
JP4403329B2 (ja) * 1999-08-30 2010-01-27 ソニー株式会社 液晶表示装置の製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4907003B2 (ja) 1999-12-27 2012-03-28 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置およびそれを用いた電気器具
US6590227B2 (en) 1999-12-27 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device
JP2001244423A (ja) * 2000-02-29 2001-09-07 Toyota Central Res & Dev Lab Inc 強誘電体メモリ素子及びその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4144183B2 (ja) 2001-02-14 2008-09-03 セイコーエプソン株式会社 電気光学装置、その製造方法及び投射型表示装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6828584B2 (en) 2001-05-18 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003295168A (ja) * 2002-04-01 2003-10-15 Seiko Epson Corp 電気光学装置及び電子機器
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004111826A (ja) * 2002-09-20 2004-04-08 Renesas Technology Corp 半導体装置およびその製造方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004151546A (ja) * 2002-10-31 2004-05-27 Sharp Corp アクティブマトリクス基板および表示装置
US7192812B2 (en) 2002-12-20 2007-03-20 Seiko Epson Corporation Method for manufacturing electro-optical substrate
JP3918782B2 (ja) 2002-12-20 2007-05-23 セイコーエプソン株式会社 電気光学基板の製造方法、電気光学装置の製造方法
KR100905409B1 (ko) * 2002-12-26 2009-07-02 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005086186A (ja) * 2003-09-11 2005-03-31 Matsushita Electric Ind Co Ltd 固体撮像装置とその製造方法
JP4686122B2 (ja) 2003-11-28 2011-05-18 東芝モバイルディスプレイ株式会社 アクティブマトリクス型表示装置及びその製造方法
JP2005166713A (ja) * 2003-11-28 2005-06-23 Sharp Corp 電界効果型トランジスタ
JP4428059B2 (ja) 2004-01-19 2010-03-10 セイコーエプソン株式会社 電気光学装置及び電子機器
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
JP2006253380A (ja) * 2005-03-10 2006-09-21 Seiko Epson Corp 有機強誘電体メモリ及びその製造方法
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
CN101258607B (zh) 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP2007201437A (ja) 2005-12-27 2007-08-09 Semiconductor Energy Lab Co Ltd 半導体装置
US7675796B2 (en) 2005-12-27 2010-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4475238B2 (ja) * 2006-01-13 2010-06-09 セイコーエプソン株式会社 電気光学装置及びその製造方法、並びに電子機器
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP2007212499A (ja) 2006-02-07 2007-08-23 Seiko Epson Corp 液晶装置及びプロジェクタ
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
CN101356652B (zh) * 2006-06-02 2012-04-18 日本财团法人高知县产业振兴中心 包括由氧化锌构成的氧化物半导体薄膜层的半导体器件及其制造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5286826B2 (ja) 2007-03-28 2013-09-11 凸版印刷株式会社 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、およびアクティブマトリスクディスプレイ
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP5395384B2 (ja) 2007-09-07 2014-01-22 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP5104140B2 (ja) * 2007-09-10 2012-12-19 セイコーエプソン株式会社 電気光学装置及び電子機器
JP4524699B2 (ja) 2007-10-17 2010-08-18 ソニー株式会社 表示装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US20100295042A1 (en) 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP4626659B2 (ja) 2008-03-13 2011-02-09 ソニー株式会社 表示装置
JP2009267399A (ja) * 2008-04-04 2009-11-12 Fujifilm Corp 半導体装置，半導体装置の製造方法，表示装置及び表示装置の製造方法
JP2009253204A (ja) 2008-04-10 2009-10-29 Idemitsu Kosan Co Ltd 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP5305730B2 (ja) 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の製造方法ならびにその製造装置
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2010074137A (ja) 2008-08-19 2010-04-02 Fujifilm Corp 撮像装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101827333B1 (ko) * 2008-09-19 2018-02-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5442234B2 (ja) * 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
TWI613489B (zh) 2008-12-03 2018-02-01 半導體能源研究所股份有限公司 液晶顯示裝置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR102386147B1 (ko) * 2009-07-31 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
KR101803554B1 (ko) * 2009-10-21 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR20190006091A (ko) 2009-10-29 2019-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI605590B (zh) * 2011-09-29 2017-11-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8937307B2 (en) * 2012-08-10 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6456598B2 (ja) * 2013-04-19 2019-01-23 株式会社半導体エネルギー研究所 表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2009043871A (ja) * 2007-08-08 2009-02-26 Seiko Epson Corp 電気光学装置用基板及び電気光学装置、並びに電子機器
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

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