TWI534989B - 半導體裝置 - Google Patents

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Description

半導體裝置
所公開的發明關於一種利用半導體元件的半導體裝置及其製造方法。
利用半導體元件的儲存裝置可以粗分為如果沒有電力供給儲存內容就消失的揮發性儲存裝置和即使沒有電力供給也保持儲存內容的非揮發性儲存裝置。
作為揮發性儲存裝置的典型例子，有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM選擇構成記憶元件的電晶體並將電荷儲存在電容器中而儲存資訊。
根據上述原理，因為當從DRAM讀出資訊時電容器的電荷消失，所以每次讀出資訊時都需要再次進行寫入工作。另外，因為在構成記憶元件的電晶體中由截止狀態下的源極與汲極間的洩漏電流(截止電流)等而即使電晶體未被選擇電荷也流出或流入，所以資料的保持期間較短。為此，需要按規定的週期再次進行寫入工作(更新工作)，由此，難以充分降低耗電量。另外，因為如果沒有電力供給儲存內容就消失，所以需要利用磁性材料或光學材料的其他儲存裝置以實現較長期間的儲存保持。
作為揮發性儲存裝置的另一例子，有SRAM(Static Random Access Memory：靜態隨機存取記憶體)。SRAM使用正反器等電路保持儲存內容，而不需要進行更新工作，在這一點上SRAM優越於DRAM。但是，因為SRAM使用正反器等電路，所以存在儲存容量的單價變高的問題。另外，在如果沒有電力供給儲存內容就消失這一點上，SRAM和DRAM相同。
作為非揮發性儲存裝置的典型例子，有快閃記憶體。快閃記憶體在電晶體的閘極電極與通道形成區之間具有浮動閘極，在該浮動閘極中保持電荷而進行儲存，因此，快閃記憶體具有資料保持期間極長(半永久)、不需要進行揮發性儲存裝置所需要的更新工作的優點(例如，參照專利文獻1)。
但是，由於當進行寫入時產生的穿隧電流會引起構成記憶元件的閘極絕緣層的劣化，因此發生因規定次數的寫入而記憶元件不能工作的問題。為了緩和上述問題的影響，例如，使用使各記憶元件的寫入次數均等的方法，但是，為了使用該方法，需要具有複雜的週邊電路。另外，即使使用了上述方法，也不能從根本上解決使用壽命的問題。就是說，快閃記憶體不合適於資訊的重寫頻率高的用途。
另外，為了對浮動閘極注入電荷或者去除該電荷，需要高電壓和用於該目的的電路。再者，還有由於電荷的注入或去除需要較長時間而難以實現寫入或抹除的高速化的問題。
[專利文獻1]日本專利申請公開昭57-105889號公報
鑒於上述問題，所公開的發明的一個實施例的目的之一是提供一種即使沒有電力供給也能夠保持儲存內容並且對寫入次數也沒有限制的新穎結構的半導體裝置。另外，所公開的發明的一個實施例的目的之一是提供一種高集成度的半導體裝置。
在所公開的發明中，使用截止電流小的電晶體構成半導體裝置。作為這樣的電晶體，例如可以應用使用氧化物半導體的電晶體，還可以應用使用高純度化了的氧化物半導體的電晶體。使用氧化物半導體構成的電晶體的洩漏電流小，並且，由於藉由使用高純度化了的氧化物半導體可以進一步減小洩漏電流，所以可以長時間地保持資訊。
本發明的一個實施例是一種半導體裝置，該半導體裝置包括第一電晶體以及其至少一部分與第一電晶體重疊的第二電晶體，其中，第一電晶體包括：第一通道形成區；設置在第一通道形成區上的第一閘極絕緣層；與第一通道形成區重疊且設置在第一閘極絕緣層上的第一閘極電極；與第一通道形成區電連接的第一源極電極及第一汲極電極，第二電晶體包括：第二通道形成區；與第二通道形成區電連接的第二源極電極及第二汲極電極；與第二通道形成區重疊而設置的第二閘極電極；設置在第二通道形成區與第二閘極電極之間的第二閘極絕緣層，其中，第二源極電極由對於第一閘極電極可以得到蝕刻選擇性的材料形成，並且，第二源極電極的下端部的一個與第一閘極電極的上表面接觸而設置。
另外，本發明的一個實施例是一種半導體裝置，該半導體裝置包括多個儲存單元，該多個儲存單元包括：第一電晶體；其至少一部分與第一電晶體重疊的第二電晶體；電容元件，其中，第一電晶體包括：第一通道形成區；設置在第一通道形成區上的第一閘極絕緣層；與第一通道形成區重疊且設置在第一閘極絕緣層上的第一閘極電極；與第一通道形成區電連接的第一源極電極及第一汲極電極，第二電晶體包括：第二通道形成區；與第二通道形成區電連接的第二源極電極及第二汲極電極；與第二通道形成區重疊而設置的第二閘極電極；設置在第二通道形成區與第二閘極電極之間的第二閘極絕緣層，其中，第二源極電極由對於第一閘極電極可以得到蝕刻選擇性的材料形成，並且第二源極電極的下端部的一個與第一閘極電極的上表面接觸而設置，並且第一閘極電極、第二源極電極與電容元件的一個電極電連接。
另外，在上述半導體裝置中，第一通道形成區包含矽較佳。
另外，在上述半導體裝置中，第二通道形成區包含氧化物半導體較佳。
另外，在上述半導體裝置中，第一閘極電極與第二源極電極之間的蝕刻選擇性為2以上。
另外，在本說明書等中，“得到蝕刻選擇性”是指例如當對A層和B層進行蝕刻時A層的蝕刻速率和B層的蝕刻速率之間有足夠的差異的條件。
另外，在本說明書等中，“上”或“下”不侷限於構成要素的位置關係為“正上”或“正下”。例如，“閘極絕緣層上的閘極電極”不排除閘極絕緣層與閘極電極之間具有其他構成要素的情況。
另外，在本說明書等中，“電極”或“佈線”不限定構成要素的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，“源極”和“汲極”的功能在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，有時互相調換。因此，在本說明書等中，“源極”和“汲極”可以互相調換。
另外，在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接物件間的電信號的傳輸和接收，就對其沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
因為使用氧化物半導體的電晶體的截止電流極小，所以藉由使用該電晶體而可以在極長期間內保持儲存內容。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以在較長期間內保持儲存內容。
另外，在根據本發明的一個實施例的半導體裝置中，資訊的寫入不需要高電壓，而且也沒有元件劣化的問題。例如，不像現有的非揮發性記憶體的情況那樣，不需要對浮動閘注入電子或從浮動閘抽出電子，所以完全不會發生閘極絕緣層的劣化等的問題。就是說，在根據本發明的一個實施例的半導體裝置中，對寫入次數沒有限制，這是現有的非揮發性記憶體所存在的問題，所以可以顯著提高可靠性。再者，因為是藉由將電晶體成為導通狀態或截止狀態而進行資訊的寫入，所以容易實現高速工作。另外，還有不需要用於抹除資訊的工作的優點。
此外，由於使用氧化物半導體以外的材料的電晶體可以進行足夠的高速工作，所以藉由將該電晶體和使用氧化物半導體的電晶體組合而使用，可以充分確保半導體裝置的工作(例如，資訊的讀出工作)的高速性。此外，藉由利用使用氧化物半導體以外的材料的電晶體，可以良好實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
如此，藉由將使用氧化物半導體以外的材料的電晶體，即，能夠進行足夠的高速工作的電晶體和使用氧化物半導體的電晶體(作更廣義解釋，截止電流足夠小的電晶體)設置為一體，可以實現具有從來沒有的特徵的半導體裝置。
而且，在本發明的一個實施例中，藉由使用可以得到蝕刻選擇性的材料，來形成下部電晶體(使用氧化物半導體以外的材料的電晶體)的閘極電極的表面和形成在該閘極電極上且與該閘極電極接觸的上部電晶體(使用氧化物半導體的電晶體)的源極電極。藉由這樣，由於當形成上部電晶體的源極電極的圖案時，下部電晶體的閘極電極不被蝕刻，所以不需要設定用於使該源極電極覆蓋閘極電極的容限。因此，可以減小佈局面積，並可以提供集成度被提高了的半導體裝置。
下面，使用圖式對本發明的實施方式的一個例子進行說明。但是，本發明不侷限於下面的說明中，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其模式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。注意，在以下說明的實施方式中，在不同的圖式之間共同使用同一圖式標記來表示同一部分或具有同一功能的部分，而省略其重複說明。
另外，圖式等所示的每個結構的位置、大小、範圍等為了容易理解而有時不表示為實際上的位置、大小、範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小、範圍等。
另外，本說明書等中的“第一”、“第二”、“第三”等的序數詞是為了避免構成要素的混淆而附記的，而不是用於在數目方面上進行限制。
實施方式1
在本實施方式中，參照圖1至5說明根據本發明的一個實施例的半導體裝置的結構及其製造方法。
<半導體裝置的剖面結構及平面結構>
圖1是半導體裝置的結構的一個例子。圖1A示出半導體裝置的剖面，圖1B示出半導體裝置的平面。在此，圖1A相當於圖1B的A1-A2及B1-B2的剖面。圖1A和1B所示的半導體裝置在其下部包括使用第一半導體材料的電晶體160，並且在其上部包括使用第二半導體材料的電晶體162。在此，第一半導體材料和第二半導體材料較佳是不同的材料。例如，可以使用氧化物半導體以外的半導體材料作為第一半導體材料，並且使用氧化物半導體作為第二半導體材料。作為氧化物半導體以外的半導體材料，例如可以使用矽、鍺、矽鍺、碳化矽、銦化磷或砷化鎵等，並且使用單晶半導體較佳。使用這種半導體材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體由於其特性而能夠長期保持電荷。
另外，雖然對上述電晶體都為n通道型電晶體的情況進行說明，但是當然也可以使用p通道型電晶體。此外，由於所公開的發明的技術特徵在於將如氧化物半導體等可以充分降低截止電流的半導體材料用於電晶體162以保持資訊，因此不需要將半導體裝置的具體結構如用於半導體裝置的材料或半導體裝置的結構等限定於在此所示的結構。
圖1所示的電晶體160包括設置在含有半導體材料(例如，矽等)的基板100中的通道形成區116、隔著通道形成區116設置的雜質區120、與雜質區120接觸的金屬化合物區124、設置在通道形成區116上的閘極絕緣層108、以及設置在閘極絕緣層108上的閘極電極110。注意，雖然有時在圖式中不明顯地具有源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。此外，在此情況下，為了說明電晶體的連接關係，有時將包括源極區、汲極區的部分表示為源極電極、汲極電極。也就是說，在本說明書中，源極電極的記載中有可能包括源極區。
電晶體160的金屬化合物區124的一部分與電極126連接。在此，電極126用作電晶體160的源極電極或汲極電極。此外，在基板100上圍繞電晶體160地設置有元件隔離絕緣層106，並且在電晶體160上設置有絕緣層128。另外，為了實現高集成化，採用如圖1所示那樣在電晶體160中沒有側壁絕緣層的結構較佳。另一方面，在重視電晶體160的特性時，也可以在閘極電極110的側面設置側壁絕緣層並設置雜質區120，該雜質區120包括形成在與該側壁絕緣層重疊的區域中的其雜質濃度與其他區域不同的區域。
圖1中的電晶體162包括：設置在絕緣層128上的源極電極(或汲極電極)142a及汲極電極(或源極電極)142b；與源極電極142a及汲極電極142b電連接的氧化物半導體層144；覆蓋源極電極142a、汲極電極142b及氧化物半導體層144的閘極絕緣層146；以及與氧化物半導體層144重疊地設置在閘極絕緣層146上的閘極電極148a。
在電晶體162中，源極電極142a的下端部的一個(這裏，源極電極142a的底面的一邊或該一邊的一區域)與電晶體160的閘極電極110的上表面接觸而設置。例如，在圖1中，沿著B1-B2的剖面方向上，源極電極142a的下端部的一個與閘極電極110的上表面接觸而設置。另外，在本發明的實施方式不侷限於圖1的結構，例如，既可以沿著A1-A2的剖面方向上，源極電極142a的下端部的一個與閘極電極110的上表面接觸而設置，又可以沿著A1-A2的剖面方向及沿著B1-B2的剖面方向的兩者向上，源極電極142a的下端部與閘極電極110的上表面接觸而設置。
在電晶體162中，設置在下部電晶體160的閘極電極110上且與該閘極電極110接觸的源極電極142a由對於閘極電極110可以得到蝕刻選擇性的材料形成。換言之，源極電極142a和閘極電極110由蝕刻選擇性高的材料形成。更具體來說，源極電極142a的蝕刻速率較佳為閘極電極110的蝕刻速率的2倍以上，更較佳為3倍以上。也就是說，源極電極142a與閘極電極110的蝕刻選擇性較佳為2以上，更較佳為3以上。藉由選擇這樣的材料，不需要考慮到源極電極142a的圖案不一致而設定用於使該源極電極142a覆蓋閘極電極110的容限，因此可以減小佈局面積。
例如，藉由使用對於閘極電極110可以得到蝕刻選擇性的材料形成源極電極142a，可以設計為使閘極電極110的上端部與源極電極142a的下端部一致。在此情況下，有時由於源極電極142a的圖案不一致，如圖1所示，源極電極142a的下端部重疊於閘極電極110上。但是，由於源極電極142a由對於閘極電極110可以得到蝕刻選擇性的材料形成，因此可以形成源極電極142a的圖案而不影響到閘極電極110。
另外，在電晶體162中，氧化物半導體層144藉由充分去除氫等雜質或者供應足夠的氧而被高純度化較佳。明確而言，例如，將氧化物半導體層144的氫濃度設定為5×1019atoms/cm3以下，較佳的是，設定為5×1018atoms/cm3以下，更較佳設定為5×1017atoms/cm3以下。另外，上述的氧化物半導體層144中的氫濃度是藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectroscopy)測量的。在如上那樣充分降低氫濃度而被高純度化並且藉由供應足夠的氧而起因於氧缺乏的能隙中的缺陷能階被降低了的氧化物半導體層144中，源自於施體或受體的載子濃度為低於1×1012/cm3，較佳為低於1×1011/cm3，更較佳為低於1.45×1010/cm3。像這樣，藉由採用i型化(本質化)或實質上i型化的氧化物半導體，可以形成截止電流特性極為優良的電晶體162。
圖1中的電容元件164由源極電極142a、閘極絕緣層146以及電極148b構成。換言之，源極電極142a用作電容元件164中的一方電極，而電極148b用作電容元件164中的另一方電極。
另外，除了閘極絕緣層146以外，還可以採用具有氧化物半導體層144的電容元件164。
在本實施方式中，至少一部分重疊地設置有電晶體160和電晶體162。此外，電晶體162及電容元件164與電晶體160重疊而設置。例如，電容元件164的電極148b的至少一部分與電晶體160的閘極電極110重疊而設置。藉由採用這種平面佈局，可以實現高集成化。
另外，在電晶體162及電容元件164中，源極電極142a及汲極電極142b的端部具有錐形形狀較佳。這是因為如下緣故：藉由將源極電極142a及汲極電極142b的端部形成為錐形形狀，可以提高閘極絕緣層146的覆蓋性而防止斷開。在此，錐形角例如為30°以上且60°以下。另外，錐形角是指當從垂直於剖面(與基板的表面正交的面)的方向觀察到具有錐形形狀的層(例如，源極電極142a)時，該層的側面和底面所形成的傾斜角。
在電晶體162及電容元件164上設置有絕緣層151，並且在絕緣層151上設置有絕緣層152。而且，在形成在閘極絕緣層146、絕緣層151及絕緣層152等中的開口中設置有電極154，並且在絕緣層152上形成有與電極154連接的佈線156。佈線156將儲存單元之一與其他的儲存單元電連接。另外，雖然在圖1中使用電極126及電極154使金屬化合物區124、汲極電極142b和佈線156連接，但是所公開的發明不侷限於此。例如，也可以使汲極電極142b與金屬化合物區124直接接觸。或者，也可以使佈線156與汲極電極142b直接接觸。
另外，在圖1中，使金屬化合物區124和汲極電極142b連接的電極126與使汲極電極142b和佈線156連接的電極154彼此重疊而設置。也就是說，用作電晶體160的源極電極或汲極電極的電極126和電晶體162的汲極電極142b接觸的區域與電晶體162的汲極電極142b和電極154接觸的區域重疊。藉由採用這種佈局，可以實現高集成化。
<半導體裝置的製造方法>
下面，對上述半導體裝置的製造方法的一個例子進行說明。在下文中，首先參照圖2和圖3說明下部的電晶體160的製造方法，然後，參照圖4和圖5說明上部的電晶體162及電容元件164的製造方法。
<下部的電晶體的製造方法>
首先，準備含有半導體材料的基板100(參照圖2A)。作為含有半導體材料的基板100，可以採用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等。這裏示出作為含有半導體材料的基板100使用單晶矽基板時的一個例子。另外，一般來說，“SOI基板”是指在絕緣表面上設置有矽半導體層的基板，而在本說明書等中，“SOI基板”還包括在絕緣表面上設置有含有矽以外的材料的半導體層的基板。也就是說，“SOI基板”所包括的半導體層不侷限於矽半導體層。此外，SOI基板還包括在玻璃基板等絕緣基板上隔著絕緣層設置有半導體層的基板。
另外，作為含有半導體材料的基板100，特別較佳的是，使用矽等的單晶半導體基板，因為這樣可以使半導體裝置的讀出工作的速度增快。
在基板100上形成保護層102(參照圖2A)，該保護層102成為用來形成元件隔離絕緣層的遮罩。作為保護層102，例如可以採用使用氧化矽、氮化矽、氧氮化矽等的材料的絕緣層。另外，也可以在該製程前後，將賦予n型導電性的雜質元素或賦予p型導電性的雜質元素添加到基板100，以控制電晶體的閾值電壓。當作為半導體使用矽時，作為賦予n型導電性的雜質元素，例如可以使用磷或砷等。此外，作為賦予p型導電性的雜質元素，例如可以使用硼、鋁、鎵等。
接下來，使用上述保護層102作為遮罩進行蝕刻，去除基板100的一部分，即，去除不被保護層102覆蓋的區域(露出的區域)。據此，形成與其他半導體區分離的半導體區104(參照圖2B)。作為該蝕刻採用乾蝕刻較佳，但是也可以採用濕蝕刻。可以根據被蝕刻材料適當地選擇蝕刻氣體或蝕刻液。
接下來，藉由覆蓋半導體區104地形成絕緣層，並且選擇性地去除與半導體區104重疊的區域的絕緣層，來形成元件隔離絕緣層106(參照圖2C)。該絕緣層使用氧化矽、氮化矽、氧氮化矽等來形成。作為去除絕緣層的方法有CMP(化學機械拋光)處理等的拋光處理或蝕刻處理等，可以使用其中的任一種方法。另外，在形成半導體區104之後或在形成元件隔離絕緣層106之後去除上述保護層102。
在此，CMP處理是一種以被加工物的表面為標準，並且根據該標準利用化學機械複合作用使表面平坦化的方法。更明確而言，CMP處理是如下方法：藉由將拋光布貼附在拋光臺上，一邊在被加工物和拋光布之間加入漿料(拋光劑)，一邊分別使拋光台和被加工物旋轉或搖動，並且利用漿料和被加工物表面之間的化學反應及拋光布和被加工物之間的機械拋光的作用，來對被加工物的表面進行拋光。
另外，作為元件隔離絕緣層106的形成方法，除了選擇性地去除絕緣層的方法以外，還可以採用藉由注入氧形成絕緣區域的方法等。
接下來，在半導體區104的表面形成絕緣層，並且在該絕緣層上形成含有導電材料的層。
絕緣層在後面成為閘極絕緣層，該絕緣層例如可以藉由對半導體區104的表面進行熱處理(熱氧化處理或熱氮化處理等)來形成。也可以採用高密度電漿處理代替熱處理。高密度電漿處理例如可以使用選自He、Ar、Kr、Xe等的稀有氣體、氧、氧化氮、氨、氮、氫等中的混合氣體來進行。當然，也可以利用CVD法或濺射法等形成絕緣層。該絕緣層較佳採用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿、添加有氮的鋁酸鉿等的單層結構或疊層結構。此外，例如可以將絕緣層的厚度設定為1nm以上且100nm以下，較佳設定為10nm以上且50nm以下。
含有導電材料的層可以使用鋁、銅、鈦、鉭、鎢等的金屬材料形成。此外，既可以使用多晶矽等的半導體材料形成含有導電材料的層，又可以層疊這些層。對其形成方法也沒有特別的限制，可以採用蒸鍍法、CVD法、濺射法、旋塗法等各種成膜方法。另外，在本實施方式中，作為含有導電材料的層，例如採用從與絕緣層接觸的層按順序層疊氮化鉭層、鎢層、氮化鉭層的3層而構成的結構。
然後，選擇性地蝕刻絕緣層及含有導電材料的層來形成閘極絕緣層108及閘極電極110(參照圖2C)。
接下來，對半導體區104添加磷(P)或砷(As)等來形成通道形成區116及雜質區120(參照圖2D)。另外，雖然這裏添加磷或砷以形成n型電晶體，但在形成p型電晶體時添加硼(B)或鋁(Al)等的雜質元素即可。在此，可以適當地設定所添加的雜質的濃度，但是在使半導體元件高度小型化時，提高其濃度較佳。
另外，也可以在閘極電極110的周圍形成側壁絕緣層，來形成添加有不同濃度的雜質元素的雜質區。
接下來，以覆蓋閘極電極110及雜質區120等的方式形成金屬層122(參照圖3A)。該金屬層122可以利用真空蒸鍍法、濺射法或旋塗法等各種成膜方法形成。金屬層122較佳使用與構成半導體區104的半導體材料起反應而成為低電阻金屬化合物的金屬材料來形成。作為這種金屬材料，例如有鈦、鉭、鎢、鎳、鈷、鉑等。
接下來，進行熱處理，以使上述金屬層122與半導體材料起反應。據此，形成與雜質區120接觸的金屬化合物區124(參照圖3A)。另外，當使用多晶矽等作為閘極電極110時，金屬化合物區還形成在閘極電極110的與金屬層122接觸的部分。
作為上述熱處理，例如可以採用利用閃光燈的照射的熱處理。當然，也可以採用其他熱處理方法，但是，為了提高形成金屬化合物時的化學反應的控制性，採用可以在極短時間內完成熱處理的方法較佳。另外，上述金屬化合物區是因金屬材料和半導體材料起反應而形成的，該金屬化合物區具有充分高的導電性。藉由形成該金屬化合物區，可以充分降低電阻，並且可以提高元件特性。另外，在形成金屬化合物區124之後，去除金屬層122。
接下來，在與金屬化合物區124的一部分接觸的區域形成電極126(參照圖3B)。電極126例如在形成含有導電材料的層之後對該層進行選擇性的蝕刻來形成。含有導電材料的層可以使用鋁、銅、鈦、鉭、鎢等金屬材料形成。此外，也可以使用多晶矽等半導體材料形成含有導電材料的層。對其形成方法也沒有特別的限制，可以採用蒸鍍法、CVD法、濺射法、旋塗法等各種成膜方法。
接下來，以覆蓋藉由上述製程形成的所有結構的方式形成絕緣層128(參照圖3C)。絕緣層128可以使用含有如氧化矽、氧氮化矽、氮化矽、氧化鋁等的無機絕緣材料的材料形成。尤其是，較佳將低介電常數(low-k)材料用於絕緣層128，因為這樣可以充分降低由於各種電極或佈線重疊而產生的電容。另外，也可以將使用上述材料的多孔絕緣層用作絕緣層128。因為多孔絕緣層的介電常數比高密度的絕緣層的介電常數低，所以當採用多孔絕緣層時，可以進一步降低起因於電極或佈線的電容。此外，絕緣層128也可以使用聚醯亞胺、丙烯酸樹脂等有機絕緣材料形成。另外，雖然這裏採用單層結構的絕緣層128，但是所公開的發明的一個實施例不侷限於此。也可以採用兩層以上的疊層結構。
另外，也可以在形成絕緣層128之後，在絕緣層128中形成到達金屬化合物區124的開口，並且以填充該開口的方式形成電極126。
在此情況下，例如可以採用如下方法：在藉由PVD法在包括開口的區域形成薄的鈦膜，並且藉由CVD法形成薄的氮化鈦膜後，填充開口地形成鎢膜。在此，藉由PVD法形成的鈦膜具有還原被形成面的氧化膜(自然氧化膜等)並降低與下部電極等(這裏，金屬化合物區124)之間的接觸電阻的功能。此外，後面形成的氮化鈦膜具有抑制導電材料擴散的阻擋功能。此外，也可以在形成使用鈦或氮化鈦等的障壁膜之後，藉由鍍敷法形成銅膜。
藉由上述製程，形成使用含有半導體材料的基板100的電晶體160(參照圖3C)。這種電晶體160具有能夠進行高速工作的特徵。因此，藉由使用該電晶體作為用於讀出的電晶體，可以進行高速的資訊讀出。
然後，作為在形成電晶體162及電容元件164之前的處理，對絕緣層128進行CMP處理，使閘極電極110及電極126的上表面露出(參照圖3D)。作為使閘極電極110及電極126的上表面露出的處理，除了CMP處理以外還可以使用蝕刻處理等，但是為了提高電晶體162的特性，儘量使絕緣層128的表面平坦較佳。
另外，也可以在上述各製程前後還包括形成電極、佈線、半導體層、絕緣層等的製程。例如，也可以採用具有絕緣層及導電層的疊層結構的多層佈線結構作為佈線的結構，來製造出實現高度集成化的半導體裝置。
<上部的電晶體的製造方法>
在閘極電極110、電極126、絕緣層128等上形成氧化物半導體層，並且選擇性地蝕刻該氧化物半導體層，來形成氧化物半導體層144(參照圖4A)。另外，還可以在絕緣層128上設置用作基底的絕緣層。該絕緣層可以利用PVD法或CVD法等形成。
可以使用四元金屬氧化物的In-sn-Ga-Zn-O類；三元金屬氧化物的In-Ga-Zn-O類、In-sn-Zn-O類、In-Al-Zn-O類、Sn-Ga-Zn-O類、Al-Ga-Zn-O類、Sn-Al-Zn-O類；二元金屬氧化物的In-Zn-O類、In-Ga-O類、Sn-Zn-O類、Al-Zn-O類、Zn-Mg-O類、Sn-Mg-O類、In-Mg-O類；或者In-O類、Sn-O類、Zn-O類等來形成氧化物半導體層。此外，也可以使上述氧化物半導體含有In、Ga、Sn、Zn以外的元素，例如SiO2。
例如，In-Ga-Zn-O類的氧化物半導體材料的無電場時的電阻足夠高而可以充分降低截止電流，並且場效應遷移率也高，因此，In-Ga-Zn-O類的氧化物半導體材料適合用作用於半導體裝置的半導體材料。注意，In-Ga-Zn-O類氧化物半導體材料是指具有銦(In)、鎵(Ga)、鋅(Zn)的氧化物半導體材料，對其組成比沒有限制。
另外，氧化物半導體層可以使用由化學式InMO3(ZnO)m(m>0)表示的薄膜。這裏，M表示選自Zn、Ga、Al、Mn及Co中的一種或多種金屬元素。例如，作為M，有Ga、Ga和Al、Ga和Mn、Ga和Co等。另外，上述組成是根據結晶結構而導出的，僅表示一個例子。
另外，作為用於以濺射法形成氧化物半導體層的靶材，較佳使用由In:Ga:Zn=1:x:y(x為0以上、y為0.5以上且5以下)的組成比表示的靶材。例如，可以使用其組成比為In:Ga:Zn=1:1:1[原子比](x=1，y=1)(就是說，In2O3:Ga2O3:ZnO=1:1:2[莫耳數比])的靶材等。另外，還可以使用其組成比為In：Ga：Zn=1：1：0.5[原子比](x=1，y=0.5)的靶材、其組成比為In：Ga：Zn=1：1：2[原子比](x=1，y=2)的靶材或其組成比為In：Ga：Zn=1：0：1[原子比](x=0，y=1)的靶材。
另外，當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材的組成比設定為原子數比為In:Zn=50:1至1:2(換算為莫耳數比則為In2O3:ZnO=25:1至1:4)，較佳為In:Zn=20:1至1:1(換算為莫耳數比則為In2O3:ZnO=10:1至1:2)，更較佳為In:Zn=15:1至1.5:1(換算為莫耳數比則為In2O3:ZnO=15:2至3:4)。例如，作為用於形成In-Zn-O類氧化物半導體的靶材，當原子數比為In:Zn:O=X:Y:Z時，滿足Z>1.5X+Y的關係。
在本實施方式中，藉由使用In-Ga-Zn-O類的靶材的濺射法形成非晶結構的氧化物半導體層。
靶材中的金屬氧化物的相對密度為80%以上，較佳為95%以上，更較佳為99.9%以上。藉由使用相對密度高的靶材，可以形成緻密結構的氧化物半導體層。
作為形成氧化物半導體層時的周圍環境，採用稀有氣體(典型為氬)周圍環境、氧周圍環境或稀有氣體(典型為氬)和氧的混合周圍環境較佳。明確地說，例如，採用氫、水、羥基或氫化物等雜質的濃度被降低到1ppm以下(較佳的是，其濃度降低到10ppb以下)的高純度氣體周圍環境較佳。
當形成氧化物半導體層時，例如在保持為減壓狀態的處理室內固定被處理物，並且加熱被處理物以使被處理物的溫度達到100℃以上且低於550℃，較佳的是，達到200℃以上且400℃以下。或者，也可以將形成氧化物半導體層時的被處理物的溫度設定為室溫(25℃±10℃)。然後，邊從處理室內去除水分邊將氫或水等被去除了的濺射氣體引入該處理室內，並且使用上述靶材形成氧化物半導體層。藉由邊加熱對被處理物邊形成氧化物半導體層，可以降低包含在氧化物半導體層中的雜質。此外，可以減輕因濺射而造成的損傷。為了去除處理室內的水分，使用吸附式真空泵較佳。例如，可以使用低溫泵、離子泵、鈦昇華泵等。此外，也可以使用具有冷阱的渦輪泵。由於藉由使用低溫泵等排氣，可以從處理室去除氫或水等，所以可以降低氧化物半導體層中的雜質濃度。
作為氧化物半導體層的形成條件，例如可以採用如下條件：被處理物與靶材之間的距離為170mm、壓力為0.4Pa、直流(Dc)功率為0.5kW、周圍環境為氧(氧比率為100%)周圍環境或氬(氬比率為100%)周圍環境或氧和氬的混合周圍環境。另外，當利用脈衝直流(DC)電源時，可以減少塵屑(成膜時發生的粉狀物質等)並且膜厚分佈也變得均勻，所以這是較佳的。將氧化物半導體層的厚度設定為1nm以上且50nm以下，較佳為1nm以上且30nm以下，更較佳為1nm以上且10nm以下。藉由採用這樣的厚度的氧化物半導體層，可以抑制因小型化而導致的短通道效應。但是，由於氧化物半導體層的適當的厚度根據採用的氧化物半導體材料及半導體裝置的用途等而不同，所以也可以根據所使用的材料及用途等來設定其厚度。
另外，較佳的是，在藉由濺射法形成氧化物半導體層之前進行藉由引入氬氣體產生電漿的反濺射，來去除附著在其上要形成氧化物半導體層的表面(例如，絕緣層128的表面)上的附著物。通常的濺射是指使離子與濺射靶材碰撞的方法，而這裏的反濺射與其相反，藉由使離子與基板的處理表面碰撞來進行表面改性的方法。作為使離子與處理表面碰撞的方法，有藉由在氬周圍環境下對處理表面一側施加高頻電壓，而在被處理物附近產生電漿的方法等。另外，也可以採用氮、氦、氧等周圍環境代替氬周圍環境。
然後，對氧化物半導體層進行熱處理(第一熱處理)較佳。藉由該第一熱處理，可以去除氧化物半導體層中的過剩的氫(包括水及羥基)。將第一熱處理的溫度例如設定為300℃以上且低於550℃，或者400℃以上且500℃以下。
熱處理例如可以在如下條件下進行：將被處理物放在使用電阻發熱體等的電爐中，並在氮周圍環境下以450℃加熱1小時。在此期間，不使氧化物半導體層接觸大氣，以防止水及氫混入氧化物半導體層中。
熱處理裝置不侷限於電爐，還可以使用藉由利用來自被加熱的氣體等的介質的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用如GRTA(Gas Rapid Thermal Anneal，氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal，燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal，快速熱退火)裝置。LRTA裝置是一種利用由鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈、或者高壓汞燈等的燈發射的光(電磁波)的輻射來加熱被處理物的裝置。GRTA裝置是一種利用高溫氣體進行熱處理的裝置。作為氣體，使用即使進行熱處理也不與被處理物起反應的惰性氣體，如氬等的稀有氣體或氮等。
例如，作為第一熱處理可以進行GRTA處理，其中將被處理物放在被加熱的惰性氣體周圍環境中，在加熱幾分鐘後，將被處理物從該惰性氣體周圍環境中取出。藉由採用GRTA處理，可以在短時間內進行高溫熱處理。此外，即使溫度條件超過被處理物的耐熱溫度，也可以採用GRTA處理。另外，在處理當中，也可以將惰性氣體換為含有氧的氣體。這是因為如下緣故：藉由在含有氧的周圍環境中進行第一熱處理，可以降低因氧缺損而產生的能隙中的缺陷能階。
另外，作為惰性氣體周圍環境，採用以氮或稀有氣體(氦、氖、氬等)為主要成分且不包含水、氫等的周圍環境較佳。例如，將引入熱處理裝置中的氮或如氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，較佳的是，設定為7N(99.99999%)以上(即，將雜質濃度設定為1ppm以下，較佳的是，設定為0.1ppm以下)。
另外，因為上述熱處理(第一熱處理)具有去除氫或水等的作用，所以也可以將該熱處理稱為脫水化處理或脫氫化處理等。該脫水化處理或脫氫化處理也可以在形成氧化物半導體層之後、在形成閘極絕緣層之後或在形成閘極電極之後等時機進行。此外，這種脫水化處理或脫氫化處理不限於一次，也可以多次進行。
對氧化物半導體層的蝕刻既可以在上述熱處理之前進行，又可以在上述熱處理之後進行。此外，從元件的小型化的觀點來看，採用乾蝕刻較佳，但是也可以採用濕蝕刻。蝕刻氣體及蝕刻液可以根據被蝕刻材料適當地選擇。
接著，在閘極電極110、電極126、絕緣層128、氧化物半導體層144等上形成導電層，並且選擇性地蝕刻該導電層，形成源極電極142a及汲極電極142b(參照圖4B)。
導電層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法形成。此外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的元素或以上述元素為成分的合金等，並且對於閘極電極110可以得到蝕刻選擇性的材料。此外，只要對於閘極電極110可以得到蝕刻選擇性，還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或組合上述元素的多種的材料。這裏，用來形成源極電極142a及汲極電極142b的導電層與閘極電極110的蝕刻選擇性較佳為2以上，更較佳為3以上。
導電層既可以採用單層結構又可以採用兩層以上的疊層結構。在利用疊層結構的導電層的情況下，至少在與閘極電極110接觸的層中，對於閘極電極110(在閘極電極110具有疊層結構時，為最外表面的層)可以得到蝕刻選擇性，即可。在本實施方式中，作為用來形成源極電極142a及汲極電極142b的導電層，例如使用鎢層。
此外，只要對於閘極電極110可以得到蝕刻選擇性，也可以使用導電金屬氧化物形成導電層。作為導電金屬氧化物，可以採用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫合金(In2O3-SnO2，有時簡稱為ITO)、氧化銦氧化鋅合金(In2O3-ZnO)或者這些金屬氧化物材料中含有矽或氧化矽的金屬氧化物。
較佳的是，以要形成的源極電極142a及汲極電極142b的端部成為錐形形狀的方式蝕刻導電層。這裏，錐形角例如為30°以上且60°以下較佳。藉由以源極電極142a及汲極電極142b的端部成為錐形形狀的方式進行蝕刻，可以提高後面形成的閘極絕緣層146的覆蓋性而防止斷開。
上部的電晶體的通道長度(L)取決於源極電極142a與汲極電極142b的下端部之間的間隔。另外，當形成通道長度(L)短於25nm的電晶體時，利用波長短即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)進行形成遮罩時的曝光較佳。利用超紫外線的曝光的解析度高且聚焦深度也大。因此，可以縮減後面形成的電晶體的通道長度(L)，而可以提高電路的工作速度。此外，藉由進行小型化，可以降低半導體裝置的功耗。
這裏，用來形成源極電極142a及汲極電極142b的導電層採用對於閘極電極110可以得到蝕刻選擇性的材料而形成。例如，在本實施方式中，作為用來形成源極電極142a及汲極電極142b的導電層採用鎢層，並作為閘極電極110中的與該導電層接觸的層採用氮化鉭層，因此，蝕刻選擇性為2以上。因此，即使當形成源極電極142a及汲極電極142b時發生圖案不一致也可以防止蝕刻閘極電極110，由此，不需要考慮到閘極電極110與源極電極142a的重疊容限而進行佈局設計，從而可以提高集成度。
接下來，形成覆蓋源極電極142a、汲極電極142b、氧化物半導體層144的閘極絕緣層146，然後在閘極絕緣層146上的與氧化物半導體層144重疊的區域形成閘極電極148a，並且在閘極絕緣層146上的與源極電極142a重疊的區域形成電極148b(參照圖4C)。
閘極絕緣層146可以利用CVD法或濺射法等形成。此外，閘極絕緣層146較佳含有氧化矽、氮化矽、氧氮化 矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿、添加有氮的鋁酸鉿、氧化鎵等。閘極絕緣層146既可以採用單層結構又可以採用疊層結構。此外，雖然對閘極絕緣層146的厚度沒有特別的限制，但是當對半導體裝置進行小型化時，將閘極絕緣層146形成為較薄，以確保電晶體的工作較佳。例如，當使用氧化矽時，可以將閘極絕緣層146的厚度設定為1nm以上且100nm以下，較佳為10nm以上且50nm以下。
當如上所述那樣，將閘極絕緣層形成為較薄時，有可能發生因隧道效應等而引起的閘極漏電流的問題。為了解決閘極漏電流的問題，將氧化鉿、氧化鉭、氧化釔、矽酸鉿、添加有氮的矽酸鉿、添加有氮的鋁酸鉿等高介電常數(high-k)材料用於閘極絕緣層146較佳。藉由將high-k材料用於閘極絕緣層146，不但可以確保電特性，而且還可以將閘極絕緣層146形成為較厚以抑制閘極漏電流。另外，還可以採用含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽及氧化鋁等中的任一種的膜的疊層結構。
較佳的是，在形成閘極絕緣層146之後，在惰性氣體周圍環境下或在氧周圍環境下進行第二熱處理。熱處理的溫度為200℃以上且450℃以下，較佳為250℃以上且350℃以下。例如，在氮周圍環境下以250℃進行1小時的熱處理即可。藉由進行第二熱處理，可以減輕電晶體的電特性的不均勻性。此外，當閘極絕緣層146含有氧時，向脫水化或脫氫化處理後的氧化物半導體層144供應氧而填補該氧化物半導體層144的氧缺陷，從而可以形成i型(本質半導體)或無限接近於i型的氧化物半導體層。
另外，在本實施方式中，雖然在形成閘極絕緣層146後進行第二熱處理，但是進行第二熱處理的時機不限定於此。例如，也可以在形成閘極電極後進行第二熱處理。
如上所述那樣，藉由採用第一熱處理和第二熱處理，可以使氧化物半導體層144高純度化以使該氧化物半導體層144儘量不包含其主要成分以外的雜質。
閘極電極148a及電極148b可以藉由在閘極絕緣層146上形成導電層，然後選擇性地蝕刻該導電層而形成。成為閘極電極148a及電極148b的導電層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法形成。至於詳細內容，與形成源極電極142a及汲極電極142b的情況相同，可以參照有關內容。
用作電容元件用的電極的電極148b形成為與電晶體160的閘極電極110的至少一部分重疊較佳。這是因為藉由採用這種結構可以充分縮小電路面積的緣故。
接下來，在閘極絕緣層146、閘極電極148a及電極148b上形成絕緣層151及絕緣層152(參照圖5A)。絕緣層151及絕緣層152可以利用PVD法或CVD法等形成。此外，絕緣層151及絕緣層152可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鎵等無機絕緣材料的材料形成。
另外，較佳的是，將低介電常數的材料或低介電常數的結構(多孔結構等)用於絕緣層151及絕緣層152。藉由減小絕緣層151及絕緣層152的介電常數，可以降低在佈線或電極等之間發生的電容而實現工作的高速化。
另外，在本實施方式中，雖然採用絕緣層151和絕緣層152的疊層結構，但是本發明的一個實施例不侷限於此。電晶體162及電容元件164上的絕緣層還可以採用單層結構或三層以上的疊層結構。此外，也可以不設置絕緣層。
另外，較佳的是，將上述絕緣層152形成為具有平坦表面。這是因為如下緣故：藉由將絕緣層152形成為具有平坦表面，當對半導體裝置進行小型化時，也可以在絕緣層152上適當地形成電極或佈線等。另外，絕緣層152的平坦化可以利用CMP處理等的方法進行。
接下來，在閘極絕緣層146、絕緣層151及絕緣層152中形成到達汲極電極142b的開口153(參照圖5B)。該開口153藉由使用遮罩等的選擇性蝕刻而形成。
在此，較佳的是，在與電極126重疊的區域形成上述開口153。藉由在這樣的區域形成開口153，可以抑制因電極的接觸區域造成的元件面積的增大。也就是說，可以提高半導體裝置的集成度。
然後，在上述開口153中形成電極154，並且在絕緣層152上形成與電極154接觸的佈線156(參照圖5C)。
例如，可以在利用PVD法或CVD法等在包括開口153的區域形成導電層之後，利用蝕刻處理或CMP處理等的方法去除上述導電層的一部分來形成電極154。
更明確而言，例如可以採用如下方法：在包括開口153的區域藉由PVD法形成薄的鈦膜，並且藉由CVD法形成薄的氮化鈦膜，然後填充開口153地形成鎢膜。在此，藉由PVD法形成的鈦膜具有還原被形成面的氧化膜(自然氧化膜等)並降低與下部電極等(這裏，汲極電極142b)之間的接觸電阻的功能。此外，後面形成的氮化鈦膜具有抑制導電材料擴散的阻擋功能。此外，也可以在形成使用鈦或氮化鈦等的障壁膜之後，藉由鍍敷法形成銅膜。
另外，當去除上述導電層的一部分形成電極154時，進行加工而使其表面平坦較佳。例如，當在包括開口153的區域形成薄的鈦膜或氮化鈦膜，然後填充開口153地形成鎢膜時，可以藉由後面的CMP處理去除不需要的鎢、鈦、氮化鈦等並且提高其表面的平坦性。如此，藉由使包括電極154的表面平坦，可以在後面的製程中形成良好的電極、佈線、絕緣層、半導體層等。
藉由在利用如濺射法等的PVD法或如電漿CVD法等的CVD法形成導電層之後對該導電層進行構圖來形成佈線156。此外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢中的元素或以上述元素為成分的合金等。作為導電層的材料，還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或組合上述元素的多種的材料。至於詳細內容，與形成源極電極142a及汲極電極142b的情況相同，可以參照有關內容。
藉由上述製程，完成使用高純度化的氧化物半導體層144的電晶體162及電容元件164(參照圖5C)。
在本實施方式所示的電晶體162中，由於氧化物半導體層144被高純度化，所以其氫濃度為5×1019atoms/cm3以下，較佳為5×1018atoms/cm3以下，更較佳為5×1017atoms/cm3以下。此外，氧化物半導體層144的載子密度比通常矽晶片的載子密度(1×1014/cm3左右)小得多(例如，小於1×1012/cm3，更較佳為小於1.45×1010/cm3)。並且，由此截止電流變得足夠小。
如此，藉由使用被高純度化且被本質化的氧化物半導體層144，可以充分降低電晶體的截止電流。並且，藉由使用這種電晶體，可以製造出能夠極為長期保持儲存內容的半導體裝置。
再者，由於氧化物半導體的能隙大即3.0eV至3.5eV且熱激發載子極少，所以使用氧化物半導體的電晶體162在高溫環境下也不發生特性惡化，並且可以保持截止電流極小的狀態。
另外，在本實施方式所示的半導體裝置中，藉由採用可以得到蝕刻選擇性的材料形成下部電晶體160的閘極電極110和與該閘極電極110接觸而設置的上部電晶體162的源極電極142a。因此，由於在形成源極電極142a的圖案時，閘極電極110不會被蝕刻，所以不需要考慮到源極電極142a的圖案不一致而設定用於使該源極電極142a覆蓋閘極電極110的容限，因此，可以減小佈局面積。從而，可以提供高集成度的半導體裝置。
如上所述，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式2
在本實施方式中，參照圖6至圖10說明根據所公開的發明的另一實施例的半導體裝置的結構及其製造方法。
<半導體裝置的剖面結構及平面結構>
圖6是根據本實施方式的半導體裝置的結構的一個例子。圖6A示出半導體裝置的剖面，圖6B示出半導體裝置的平面。在此，圖6A相當於圖6B的E1-E2及F1-F2的剖面。圖6A和6B所示的半導體裝置在其下部包括使用第一半導體材料的電晶體560，並且在其上部包括使用第二半導體材料的電晶體562。在此，第一半導體材料和第二半導體材料是不同的材料較佳。例如，可以將氧化物半導體以外的材料(矽)用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。使用氧化物半導體以外的半導體材料(例如，單晶矽)的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體因其特性而能夠長期保持電荷。
另外，雖然對上述電晶體都為n通道型電晶體的情況進行說明，但是當然也可以使用p通道型電晶體。此外，由於所公開的發明的技術特徵在於將如氧化物半導體等可以充分降低截止電流的材料用於電晶體562以保持資訊，因此不需要將半導體裝置的具體結構如用於半導體裝置的材料或半導體裝置的結構等限定於在此所示的結構。
圖6中的電晶體560包括：設置在基底基板500上的半導體層中的通道形成區526；夾著通道形成區526設置的雜質區528；設置在通道形成區526上的閘極絕緣層522a；以及設置在閘極絕緣層522a上的閘極電極524a。也就是說，圖6所示的電晶體560與圖1所示的電晶體160的不同之處之一在於是否在半導體層中形成電晶體的通道形成區。也可以說，不同之處之一是使用半導體基板或者使用SOI基板的差別。注意，雖然有時在圖式中不明顯地具有源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。
電晶體560的雜質區528的一部分與電極530連接。在此，電極530用作電晶體560的源極電極或汲極電極。另外，覆蓋電晶體560地設置有絕緣層534。另外，為了實現高集成化，採用如圖6所示那樣在電晶體560中沒有側壁絕緣層的結構較佳。另一方面，在重視電晶體560的特性時，也可以在閘極電極524a的側面設置側壁絕緣層並設置包括雜質濃度不同的區域的雜質區528。
此外，圖6中的電容元件564與圖1中的電容元件164相同。換言之，圖6中的電容元件564包括源極電極542a、氧化物半導體層544、閘極絕緣層546及電極548b。源極電極542a用作電容元件564的一方電極，而電極548b用作電容元件564的另一方電極。其他詳細內容可以參照前面的實施方式。
圖6中的電晶體562與圖1中的電晶體162的不同之處之一在於源極電極542a及汲極電極542b與氧化物半導體層544的疊層順序。換言之，圖6中的電晶體562包括：源極電極542a及汲極電極542b；設置在源極電極542a及汲極電極542b上的氧化物半導體層544；覆蓋源極電極542a、汲極電極542b及氧化物半導體層544的閘極絕緣層546；以及與氧化物半導體層544的一部分重疊地設置在閘極絕緣層546上的閘極電極548a。
另外，圖6中的電晶體562與圖1中的電晶體162的不同之處在於，氧化物半導體層544包括與閘極電極548a重疊的通道形成區以及與該通道形成區接觸的偏移區。在氧化物半導體層544中，偏移區是與源極電極542a、汲極電極542b及閘極電極548a都不重疊的區域。
另外，氧化物半導體層544藉由充分去除氫等雜質或者供應足夠的氧而被高純度化較佳。
與圖1所示的半導體裝置同樣，在圖6所示的半導體裝置中，在電晶體562及電容元件564上設置有絕緣層551，並且在絕緣層551上設置有絕緣層552。而且，在形成在閘極絕緣層546、絕緣層551及絕緣層552等中的開口中設置有電極554，並且在絕緣層552上形成有與電極554連接的佈線556。佈線556將儲存單元之一與其他的儲存單元電連接。另外，雖然在圖6中使用電極530及電極554使雜質區528、汲極電極542b和佈線556連接，但是所公開的發明不侷限於此。
另外，在圖6中，使雜質區528和汲極電極542b連接的電極530與使汲極電極542b和佈線556連接的電極554彼此重疊而設置。也就是說，用作電晶體560的源極電極或汲極電極的電極530和電晶體562的汲極電極542b接觸的區域與電晶體562的汲極電極542b和電極554接觸的區域重疊。藉由採用這種佈局，可以實現高集成化。
<SOI基板的製造方法>
接下來，參照圖7說明上述半導體裝置的製造中使用的SOI基板的製造方法的一個例子。
首先，準備基底基板500(參照圖7A)。作為基底基板500可以使用由絕緣體構成的基板。明確而言，可以舉出鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇硼矽酸鹽玻璃等用於電子工業的各種玻璃基板、石英基板、陶瓷基板、藍寶石基板。另外，也可以使用以氮化矽和氧化鋁為主要成分的熱膨脹係數接近於矽的陶瓷基板。
另外，作為基底基板500可以使用單晶矽基板、單晶鍺基板等半導體基板。由於與使用玻璃基板等的情況相比，當使用半導體基板作為基底基板500時熱處理的溫度條件較寬，所以更容易獲得優質的sOI基板。這裏，作為半導體基板，可以使用太陽能電池級矽(SOG-Si:Solar Grade Silicon)基板等。此外，還可以使用多晶半導體基板。與使用單晶矽基板等的情況相比，使用太陽能電池級矽或多晶半導體基板等時可以抑制製造成本。
在本實施方式中，對使用玻璃基板作為基底基板500的情況進行說明。藉由使用廉價的能夠大面積化的玻璃基板作為基底基板500可以實現低成本化。
較佳的是，預先對上述基底基板500的表面進行清洗。明確而言，使用鹽酸和過氧化氫水的混合液(HPM)、硫酸和過氧化氫水的混合液(SPM)、氨水和過氧化氫水的混合液(APM)、稀氫氟酸(DHF)、FPM(氫氟酸和過氧化氫水以及純水的混合液)等對基底基板500進行超音波清洗。藉由進行該清洗處理，可以提高基底基板500的表面的平坦性並去除殘留在基底基板500表面上的研磨粒子等。
接著，在基底基板500的表面上形成含有氮的層502(例如，含有氮化矽膜(SiNx)或氮氧化矽膜(SiNxOy)(x>y))等的含有氮的絕緣膜的層)(參照圖7B)。含有氮的層502可以使用CVD法、濺射法等形成。
在本實施方式中形成的含有氮的層502成為後面用來接合單晶半導體層的層(接合層)。另外，含有氮的層502還用作防止基底基板中含有的鈉(Na)等雜質擴散到單晶半導體層中的阻擋層。
如上所述，由於在本實施方式中將含有氮的層502用作接合層，所以以其表面具有預定的平坦性的方式形成含有氮的層502較佳。明確而言，將含有氮的層502形成為：表面的平均面粗糙度(Ra，也稱為算術平均粗糙度)為0.5nm以下，均方根粗糙度(RMS)為0.60nm以下，更較佳的是，平均面粗糙度為0.35nm以下，均方根粗糙度為0.45nm以下。另外，作為上述平均面粗糙度及均方根粗糙度，例如可以利用在10μm×10μm的區域中進行測量而取得的數值。作為厚度，設定為10nm以上至200nm以下的範圍內，較佳設定為50nm以上至100nm以下的範圍內。像這樣，藉由提高表面的平坦性，可以防止單晶半導體層的接合不良。
接著，準備接合基板。這裏，作為接合基板使用單晶半導體基板510(參照圖7C)。另外，雖然在這裏使用單晶體的基板作為接合基板，但是接合基板的結晶性不侷限於單晶。
作為單晶半導體基板510，例如可以使用如單晶矽基板、單晶鍺基板、單晶矽鍺基板等的由第14族元素構成的單晶半導體基板。此外，還可以使用如鎵砷、銦磷等的化合物半導體基板。作為在市場上出售的矽基板，典型的有尺寸為直徑5英寸(125mm)，直徑6英寸(150mm)，直徑8英寸(200mm)，直徑12英寸(300mm)，直徑16英寸(400mm)的圓形基板。另外，單晶半導體基板510的形狀不侷限於圓形，例如，還可以使用被加工為矩形等的基板。另外，單晶半導體基板510可以利用CZ(提拉)法及FZ(浮區)法製造。
在單晶半導體基板510的表面形成氧化膜512(參照圖7D)。另外，從去除污染物的觀點來看，較佳的是，在形成氧化膜512之前預先使用鹽酸和過氧化氫水的混合液(HPM)、硫酸和過氧化氫水的混合液(SPM)、氨水和過氧化氫水以及純水的混合液(APM)、稀氫氟酸(DHF)、FPM(氫氟酸和過氧化氫以及純水的混合液)等對單晶半導體基板510的表面進行清洗。也可以藉由交替噴出稀釋的氫氟酸和臭氧水來進行清洗。
例如，可以形成氧化矽膜、氧氮化矽膜等的單層或疊層用作氧化膜512。作為上述氧化膜512的製造方法，有熱氧化法、CVD法或濺射法等。此外，當使用CVD法形成氧化膜512時，使用四乙氧基矽烷(簡稱TEOS：化學式Si(OC2H5)4)等的有機矽烷形成氧化矽膜，以實現良好的接合較佳。
在本實施方式中，藉由對單晶半導體基板510進行熱氧化處理來形成氧化膜512(這裏為SiOx膜)。作為熱氧化處理，在氧化周圍環境中添加鹵素來進行較佳。
例如，可以藉由在添加有氯(Cl)的氧化周圍環境中對單晶半導體基板510進行熱氧化處理，形成被氯氧化的氧化膜512。在這種情況下，氧化膜512成為含有氯原子的膜。藉由利用該氯氧化捕獲外來雜質的重金屬(例如， Fe、Cr、Ni、Mo等)形成金屬氯化物然後再將該金屬氯化物去除到外部，可以降低單晶半導體基板510的污染。此外，在與基底基板500接合之後，來自基底基板的Na等雜質被氧化膜512固定，由此可以防止單晶半導體基板510被污染。
另外，氧化膜512所包含的鹵素原子不侷限於氯原子。也可以使氧化膜512包含氟原子。作為使單晶半導體基板510表面氟氧化的方法，例如可以舉出以下方法：在將單晶半導體基板510浸漬在HF溶液中之後在氧化周圍環境中進行熱氧化處理；或者將NF3添加到氧化周圍環境中進行熱氧化處理；等等。
接著，藉由對單晶半導體基板510照射由電場加速的離子並進行添加，在單晶半導體基板510的預定的深度中形成結晶結構受到損傷的脆化區514(參照圖7E)。
可以根據離子的動能、離子的質量和電荷、離子的入射角等來調節形成脆化區514的區域的深度。此外，脆化區514被形成在與離子的平均侵入深度基本相同的深度的區域中。由此，可以根據離子的添加深度來調節從單晶半導體基板510分離的單晶半導體層的厚度。例如，可以以使單晶半導體層的厚度大致成為10nm以上500nm以下，較佳為50nm以上200nm以下的方式調節平均侵入深度。
可以使用離子摻雜裝置或離子植入裝置進行該離子照射處理。作為離子摻雜裝置的代表例可以舉出將使製程氣體電漿激發而產生的所有離子種照射到被處理體的非質量 分離型的裝置。在該裝置中，不對電漿中的離子種進行質量分離而將其直接照射到被處理體。針對於此，離子植入裝置是質量分離型的裝置。在離子植入裝置中，對電漿中的離子種進行質量分離，並將某個特定的質量的離子種照射到被處理體。
在本實施方式中，對使用離子摻雜裝置將氫添加到單晶半導體基板510的例子進行說明。作為源氣體，使用包含氫的氣體。至於照射的離子，將H3 +的比例設定為高較佳。明確而言，相對於H+、H2 +、H3 +的總量，使H3 +的比例為50%以上(更較佳為80%以上)。藉由提高H3 +的比例，可以使離子照射的效率得到提高。
另外，添加的離子不侷限於氫。也可以添加氦等的離子。此外，添加的離子不侷限於一種，也可以添加多種離子。例如，當使用離子摻雜裝置同時照射氫和氦時，與在不同的製程中進行照射的情況相比可以減少製程數，並且可以進一步抑制後面形成的單晶半導體層的表面粗糙。
另外，當使用離子摻雜裝置形成脆化區514時，雖然有同時添加入重金屬的憂慮，但是藉由隔著含有鹵素原子的氧化膜512進行離子照射，可以防止這些重金屬對單晶半導體基板510的污染。
接著，使基底基板500和單晶半導體基板510對置，並使含有氮的層502的表面與氧化膜512接合。由此，接合基底基板500和單晶半導體基板510(參照圖7F)。
在進行接合時，對基底基板500或單晶半導體基板 510的一處施加0.001N/cm2以上100N/cm2以下，例如1N/cm2以上20N/cm2以下的壓力較佳。藉由施加壓力使接合平面接近而接合，在被接合的部分中含有氮的層502與氧化膜512接合，並以該部分為起點開始自發性地接合進而擴展至幾乎整個面。該接合利用范德華力和氫鍵作用，並可以在常溫下進行。
另外，在接合單晶半導體基板510與基底基板500之前，對進行接合的表面進行表面處理較佳。藉由進行表面處理，可以提高單晶半導體基板510和基底基板500的介面的接合強度。
作為表面處理，可以使用濕處理、乾處理或濕處理與乾處理的組合。此外，還可以使用不同的濕處理的組合或不同的乾處理的組合。
另外，在接合之後，也可以進行熱處理以增高接合強度。將該熱處理的溫度設定為不使脆化區514發生分離的溫度(例如，室溫以上且低於400℃)。另外，也可以在該溫度範圍內邊加熱邊接合含有氮的層502及氧化膜512。作為上述熱處理，可以使用如擴散爐或電阻加熱爐等的加熱爐、RTA(快速熱退火：Rapid Thermal Anneal)裝置、微波加熱裝置等。另外，上述溫度條件只是一個例子而已，所公開的本發明的一個實施例不應被解釋為限定於此。
接著，藉由進行熱處理使單晶半導體基板510在脆化區中進行分離，而在基底基板500上隔著含有氮的層502及氧化膜512形成單晶半導體層516(參照圖7G)。
另外，使進行上述分離時的熱處理的溫度盡可能地低較佳。這是因為進行分離時的溫度越低越能夠抑制單晶半導體層516的表面粗糙的緣故。明確而言，例如，可以將進行上述分離時的熱處理的溫度設定為300℃以上600℃以下，當將溫度設定為400℃以上且500℃以下時更有效。
另外，也可以在使單晶半導體基板510分離之後，以500℃以上的溫度對單晶半導體層516進行熱處理以降低殘留在單晶半導體層516中的氫的濃度。
接著，藉由對單晶半導體層516的表面照射雷射，形成表面平坦性提高且缺陷減少了的單晶半導體層518(參照圖7H)。另外，還可以進行熱處理來代替雷射照射處理。
另外，在本實施方式中，雖然在進行了用來分離單晶半導體層516的熱處理之後連續進行了雷射照射處理，但是本發明的一個實施例不應被解釋為限定於此。還可以在用來分離單晶半導體層516的熱處理之後進行蝕刻處理來去除單晶半導體層516表面缺陷多的區域，然後再進行雷射照射處理。或者，在提高單晶半導體層516表面的平坦性之後進行雷射照射處理。另外，上述蝕刻處理可以使用濕蝕刻或乾蝕刻。另外，在本實施方式中，還可以在進行上述那樣的雷射照射之後進行減薄單晶半導體層516的厚度的薄膜化製程。至於單晶半導體層516的薄膜化，既可以使用乾蝕刻或濕蝕刻中的任一種，也可以使用其兩者。
藉由上述製程，可以形成具有良好特性的單晶半導體層518的SOI基板(參照圖7H)。
<半導體裝置的製造方法> <下部的電晶體的製造方法>
接著，參照圖8對使用上述SOI基板的半導體裝置的製造方法，尤其是電晶體560的製造方法進行說明。圖8是示出根據圖7所示的方法形成的SOI基板的一部分，且相當於圖6A所示的下部電晶體的剖面圖。
首先，將單晶半導體層518加工為島狀以形成半導體層520(參照圖8A)。另外，在該製程的前後，為了控制電晶體的閾值電壓，可以對半導體層添加賦予n型導電性的雜質元素或賦予p型導電性的雜質元素。當作為半導體採用矽時，作為賦予n型導電性的雜質元素，例如可以使用磷或砷等。另外，作為賦予p型導電性的雜質元素，例如可以使用硼、鋁、鎵等。
接著，以覆蓋半導體層520的方式形成絕緣層522，並在絕緣層522上形成導電層524(參照圖8B)。
絕緣層522在後面成為閘極絕緣層。絕緣層522例如可以藉由對半導體層520的表面進行熱處理(熱氧化處理或熱氮化處理等)來形成。也可以採用高密度電漿處理代替熱處理。高密度電漿處理例如可以使用選自He、Ar、Kr、Xe等的稀有氣體、氧、氧化氮、氨、氮、氫等中的混合氣體來進行。當然，也可以利用CVD法或濺射法等形成絕緣層。該絕緣層採用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿、添加有氮的矽酸鉿、添加有氮的鋁酸鉿等的單層結構或疊層結構較佳。此外，例如可以將絕緣層的厚度設定為1nm以上且100nm以下，較佳設定為10nm以上且50nm以下。在本實施方式中，使用電漿CVD法形成包含氧化矽的絕緣層的單層。
導電層524在後面成為閘極電極。導電層524可以使用鋁、銅、鈦、鉭、鎢等的金屬材料形成。此外，可以使用多晶矽等的半導體材料形成導電層。導電層524可以具有單層或層疊結構。對其形成方法也沒有特別的限制，可以採用蒸鍍法、CVD法、濺射法、旋塗法等各種成膜方法。另外，在本實施方式中，作為導電層524，例如採用從與絕緣層接觸的層按順序層疊氮化鉭層、鎢層、氮化鉭層的三層而構成的結構。
接著，對絕緣層522及導電層524進行選擇性的蝕刻，在半導體層520的上方形成閘極絕緣層522a及閘極電極524a(參照圖8C)。作為該蝕刻採用乾蝕刻較佳，但是也可以採用濕蝕刻。可以根據被蝕刻材料適當地選擇蝕刻氣體或蝕刻液。
接著，將閘極電極524a用作遮罩，對半導體層520添加賦予一導電型的雜質元素以形成通道形成區526及雜質區528(參照圖8D)。另外，在本實施方式中，雖然為了形成n型電晶體而添加磷(P)或砷(As)，但是當形成p型電晶體時，添加硼(B)或鋁(Al)等的雜質元素即可。這裏，可以適當地設定添加雜質的濃度。此外，在添加雜質元素之後，進行用來活化的熱處理。
另外，當半導體層520由含有矽的材料構成時，為了進一步使源極區及汲極區低電阻化，可以形成將半導體層520的一部分矽化的矽化物區。可以利用以下方法形成矽化物區，即：使半導體層接觸金屬並藉由加熱處理(例如，GRTA法、LRTA法、雷射照射等)來使半導體層中的矽與金屬起反應。作為矽化物區，例如可以形成鈷矽化物或鎳矽化物等。當半導體層520較薄時，也可以對半導體層520進行矽化反應直至其底部。作為可以用於矽化的金屬材料，除了鈷和鎳以外，可以舉出鈦、鎢、鉬、鋯、鉿、鉭、釩、釹、鉻、鉑、鈀等。
接著，在與雜質區528的一部分接觸的區域形成電極530，然後，以覆蓋所形成的各個結構的方式形成絕緣層534(參照圖8E)。
電極530例如在形成含有導電材料的層之後對該層進行選擇性的蝕刻來形成。含有導電材料的層可以使用鋁、銅、鈦、鉭、鎢等金屬材料形成。此外，也可以使用多晶矽等半導體材料形成含有導電材料的層。對其形成方法也沒有特別的限制，可以採用蒸鍍法、CVD法、濺射法、旋塗法等各種成膜方法。
另外，也可以在形成絕緣層534之後，在絕緣層534中形成到達雜質區528的開口，並且以填充該開口的方式形成電極530。
絕緣層534可以使用含有如氧化矽、氧氮化矽、氮化矽、氧化鋁等的無機絕緣材料的材料形成。尤其是，將低介電常數(low-k)材料用於絕緣層534較佳，因為這樣可以充分降低由於各種電極或佈線重疊而產生的電容。另外，也可以將使用上述材料的多孔絕緣層用作絕緣層534。因為多孔絕緣層的介電常數比高密度的絕緣層的介電常數低，所以當採用多孔絕緣層時，可以進一步降低起因於電極或佈線的電容。此外，絕緣層534也可以使用聚醯亞胺、丙烯酸樹脂等有機絕緣材料形成。另外，雖然這裏採用疊層結構的絕緣層534，但是所公開的發明的一個實施例不侷限於此。也可以採用單層或三層以上的疊層結構。
藉由上述製程，形成使用SOI基板的電晶體560(參照圖8E)。電晶體560能夠進行高速工作，因此，藉由使用該電晶體作為讀出電晶體，可以實現讀出工作的高速化。另外，也可以藉由使用電晶體560構成其他邏輯電路(也稱為運算電路)等。
然後，對絕緣層534進行CMP處理，使閘極電極524a及電極530的上表面露出(未圖示)。作為使閘極電極524a及電極530的上表面露出的處理，除了CMP處理以外還可以使用蝕刻處理等，但是為了提高後面形成的電晶體562的特性，儘量使絕緣層534的表面平坦較佳。
另外，也可以在上述各製程前後還包括形成電極、佈線、半導體層、絕緣層等的製程。例如，也可以採用由絕緣層及導電層的疊層結構構成的多層佈線結構作為佈線的結構，來製造出實現高度集成化的半導體裝置。
<上部的電晶體的製造方法>
接著，在閘極電極524a、電極530、絕緣層534等上形成導電層，並且選擇性地蝕刻該導電層，來形成源極電極542a及汲極電極542b(參照圖9A)。作為導電層的材料，可以採用對於閘極電極524a可以得到蝕刻選擇性的材料，並且，導電層與閘極電極524a的蝕刻選擇性較佳為2以上，更較佳為3以上。例如，在本實施方式中，作為用來形成源極電極542a及汲極電極542b的導電層，使用鎢層。
由於用來形成源極電極542a及汲極電極542b的導電層採用對於閘極電極524a可以得到蝕刻選擇性的材料而形成，因此即使當形成源極電極542a及汲極電極542b時發生對準不一致也可以防止蝕刻閘極電極524a。由此，不需要考慮到閘極電極524a與源極電極542a的重疊容限而進行佈局設計，從而可以提高集成度。
上部電晶體562的通道長度(L)取決於閘極電極548a的通道長度方向(載子流過的方向)上的寬度。此外，偏移區的通道長度方向上的寬度(偏移寬度)取決於源極電極542a的下端部和汲極電極542b的下端部之間的間隔以及閘極電極548a的通道長度方向上的寬度。至於用來形成源極電極542a及汲極電極542b的導電層的材料及成膜條件等，可以採用前面的實施方式1所示的用來形成源極電極142a及汲極電極142b的導電層的材料及成膜條件。接著，在以覆蓋源極電極542a及汲極電極542b的方式形成氧化物半導體層之後，選擇性地蝕刻該氧化物半導體層，來形成氧化物半導體層544(參照圖9B)。這裏，至於氧化物半導體層544的材料及成膜條件等，可以採用前面的實施方式1所示的氧化物半導體層144的材料及成膜條件。
較佳的是，對所形成的氧化物半導體層進行熱處理(第一熱處理)。藉由該第一熱處理，可以去除氧化物半導體層中的過剩的氫(包括水及羥基)。將第一熱處理的溫度例如設定為300℃以上且低於550℃，或者400℃以上且500℃以下。對氧化物半導體層的蝕刻既可以在上述熱處理之前進行，又可以在上述熱處理之後進行。此外，從元件的小型化的觀點來看，採用乾蝕刻較佳，但是也可以採用濕蝕刻。蝕刻氣體及蝕刻液可以根據被蝕刻材料適當地選擇。接下來，形成覆蓋源極電極542a、汲極電極542b、氧化物半導體層544的閘極絕緣層546，然後在閘極絕緣層546上的與氧化物半導體層544的一部分重疊的區域形成閘極電極548a，並且在閘極絕緣層546上的與源極電極542a重疊的區域形成電極548b(參照圖9c)。這裏，至於閘極絕緣層546的材料及成膜條件等，可以採用前面的實施方式1所示的閘極絕緣層146的材料及成膜條件。較佳的是，在形成閘極絕緣層546之後，在惰性氣體周圍環境下或在氧周圍環境下進行第二熱處理。熱處理的溫度為200℃以上且450℃以下，較佳為250℃以上且350℃以下。例如，在氮周圍環境下以250℃進行1小時的熱處理即可。藉由進行第二熱處理，可以減輕電晶體的電特性的不均勻性。此外，當閘極絕緣層546含有氧時，其向脫水化或脫氫化處理後的氧化物半導體層544供應氧而填補該氧化物半導體層544的氧缺陷，從而可以形成i型(本質)半導體或無限接近於i型的氧化物半導體層。如上所述那樣，藉由採用第一熱處理和第二熱處理，可以使氧化物半導體層544高純度化以使該氧化物半導體層544儘量不包含其主要成分以外的雜質。閘極電極548a及電極548b可以藉由在閘極絕緣層546上形成導電層，然後選擇性地蝕刻該導電層而形成。成為閘極電極548a及電極548b的導電層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法形成。至於詳細內容，與形成源極電極542a及汲極電極542b的情況相同，可以參照有關內容。
另外，以在氧化物半導體層544中的源極電極542a與通道形成區之間以及汲極電極542b與通道形成區之間中的至少一方形成偏移區的方式適當地設定閘極電極548a的通道長度方向上的寬度。另外，雖然源極電極一側的偏移區的寬度(Loff_S)和汲極電極一側的偏移區的寬度(Loff_D)不一定是一致的，但是，電晶體562中的Loff_S和Loff_D的總和與另一電晶體562中的Loff_S和Loff_D的總和一致。Loff_S或Loff_D需要至少大於0nm，並且較佳為2μm以下。由於偏移區用作在電晶體驅動時不受閘極電極的電場影響的電阻區域或不容易受該影響的電阻區域，所以偏移區在進一步降低電晶體562的截止電流的方面很有效。另外，在電晶體562中，不一定必須要設置偏移區。或者，可以在實施方式1所示的電晶體162中形成偏移區。
另外，偏移區至少設置在源極電極542a一側較佳。藉由在源極電極542a一側設置偏移區，可以降低源極電極542a和電晶體560的閘極電極524a電連接的部分(浮閘部分)與電晶體562的閘極電極548a之間的寄生電容。其結果，當進行寫入或讀出工作時，電晶體562的閘極電極548a給浮動閘極部分的電位造成的影響變小，從而可以製造出能夠穩定工作的半導體裝置。用作電容元件用的電極的電極548b形成為與電晶體560的閘極電極524a的至少一部分重疊較佳。這是因為藉由採用這種結構可以充分縮小電路面積的緣故。接著，與在實施方式1中使用圖5A來示出的製程同樣，在閘極絕緣層546、閘極電極548a及電極548b上形成絕緣層551及絕緣層552(參照圖10A)。接下來，在閘極絕緣層546、絕緣層551及絕緣層552中形成到達汲極電極542b的開口553(參照圖10B)。該開口553藉由使用遮罩等的選擇性蝕刻來形成。在此，較佳的是，在與電極530重疊的區域形成上述開口553。藉由在這樣的區域形成開口553，可以抑制因電極的接觸區域造成的元件面積的增大。也就是說，可以提高半導體裝置的集成度。
然後，與在實施方式1中使用圖5C來示出的製程同樣，在上述開口553中形成電極554，並且在絕緣層552上形成與電極554接觸的佈線556(參照圖10C)。藉由上述製程，完成使用高純度化的氧化物半導體層544的電晶體562及電容元件564(參照圖10C)。在本實施方式所示的電晶體562中，由於氧化物半導體層544高純度化，所以其氫濃度為5×1019atoms/cm3以下，較佳為5×1018atoms/cm3以下，更較佳為5×1017atoms/cm3以下。此外，氧化物半導體層544的載子密度比通常矽晶片的載子密度(1×1014/cm3左右)小得多(例如，小於1×1012/cm3，更較佳為小於1.45×1010/cm3)。並且，由此，截止電流變得足夠小。如此，藉由使用高純度化且本質化的氧化物半導體層544，可以充分降低電晶體的截止電流。並且，藉由使用這種電晶體，可以製造出能夠極為長期保持儲存內容的半導體裝置。
再者，由於氧化物半導體的能隙大即3.0eV至3.5eV且熱激發載子極少，所以使用氧化物半導體的電晶體562在高溫環境下也不發生特性惡化，並且可以保持截止電流極小的狀態。尤其是，從進一步降低電晶體562的截止電流的觀點來看，在電晶體562的氧化物半導體層544中設置偏移區是很有效的。
另外，在本實施方式所示的半導體裝置中，藉由採用可以得到蝕刻選擇性的材料形成下部電晶體560的閘極電極524a和與該閘極電極524a接觸而設置的上部電晶體562的源極電極542a。因此，由於在形成源極電極542a的圖案時，閘極電極524a不會被蝕刻，所以不需要考慮到源極電極542a的圖案不一致而設定用於使該源極電極542a覆蓋閘極電極524a的容限，因此，可以減小佈局面積。從而，可以提供高集成度的半導體裝置。
如上所述，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式3
在本實施方式中，參照圖11說明根據所公開的發明的一個實施例的半導體裝置的電路結構及其工作。在圖11所示的電路圖中，參照圖1所示的半導體裝置的符號進行說明。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，有時還附上“OS”的符號。
在圖11A-1所示的半導體裝置中，第一佈線L1(1st Line)與電晶體160的源極電極電連接，第二佈線L2(2nd Line)與電晶體160的汲極電極電連接。此外，第三 佈線L3(3rd Line)與電晶體162的源極電極及汲極電極中的一方電連接，第四佈線L4(4th Line)與電晶體162的閘極電極電連接。並且，電晶體160的閘極電極以及電晶體162的源極電極及汲極電極中的另一方與電容元件164的電極中的一方電連接，第五佈線L5(5th Line)與電容元件164的電極中的另一方電連接。
在此，作為電晶體162，例如採用上述使用氧化物半導體的電晶體。使用氧化物半導體的電晶體具有截止電流極小的特徵。因此，藉由使電晶體162成為截止狀態，可以極為長期保持電晶體160的閘極電極的電位。並且，因為具有電容元件164，所以容易保持提供給電晶體160的閘極電極的電荷，並且，容易讀出所保持的資訊。此外，當然可以採用上述電晶體562代替電晶體162。
另外，對電晶體160沒有特別的限定。從提高讀出資訊的速度的觀點來看，例如，採用如使用單晶矽的電晶體等開關速度快的電晶體較佳。
此外，如圖11B所示，也可以採用不設置電容元件164的結構。
在圖11A-1所示的半導體裝置中，藉由有效地利用能夠保持電晶體160的閘極電極的電位的特徵，可以如下所述那樣進行資訊的寫入、保持以及讀出。
最初，對資訊的寫入及保持進行說明。首先，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，將第三佈線L3的電位施 加到電晶體160的閘極電極及電容元件164。換言之，將規定的電荷施加到電晶體160的閘極電極(寫入)。在此，施加兩個不同的電位的電荷(下面，將施加低電位的電荷稱為電荷QL，將施加高電位的電荷稱為電荷QH)中的任一種藉由第三佈線L3被施加到電晶體160的閘極電極。另外，也可以採用施加三個或三個以上的不同電位的電荷來提高儲存電容。然後，藉由將第四佈線L4的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，而保持施加到電晶體160的閘極電極的電荷(保持)。
因為電晶體162的截止電流極小，所以電晶體160的閘極電極的電荷被長期保持。
接下來，對資訊的讀出進行說明。當在對第一佈線L1施加規定的電位(恆電位)的狀態下，對第五佈線L5施加適當的電位(讀出電位)時，第二佈線L2根據保持在電晶體160的閘極電極的電荷量具有不同的電位。一般來說，這是因為如下緣故：在電晶體160為n通道型電晶體時，當對電晶體160的閘極電極施加QH時的外觀上的閾值Vth_H低於當對電晶體160的閘極電極施加QL時的外觀上的閾值Vth_L。在此，外觀上的閾值是為了使電晶體160成為“導通狀態”所需要的第五佈線L5的電位。因此，藉由將第五佈線L5的電位設定為Vth_H和Vth_L之間的電位V0，可以辨別施加到電晶體160的閘極電極的電荷。例如，在寫入中，在對電晶體160的閘極電極施加QH的情況下，當第五佈線L5的電位成為V0(>Vth_H)時 ，電晶體160成為“導通狀態”。在對電晶體160的閘極電極施加QL的情況下，即使在第五佈線L5的電位成為V0(<Vth_L)時，電晶體160還保持“截止狀態”。由此，可以根據第二佈線L2的電位讀出所保持的資訊。
另外，當將儲存單元佈置為陣列狀而使用時，需要可以唯讀出所希望的儲存單元的資訊。像這樣，當讀出規定的儲存單元的資訊，而不讀出除此之外的儲存單元的資訊時，只要對讀出物件以外的儲存單元的第五佈線L5施加無論閘極電極的狀態如何都使電晶體160成為“截止狀態”的電位，即小於Vth_H的電位，即可。或者，對讀出物件以外的儲存單元的第五佈線L5施加無論閘極電極的狀態如何都使電晶體160成為“導通狀態”的電位，即大於Vth_L的電位，即可。
接下來，對資訊的重寫進行說明。資訊的重寫與上述的資訊的寫入及保持同樣地進行。也就是說，將第四佈線L4的電位設定為電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，第三佈線L3的電位(有關新的資訊的電位)被施加到電晶體160的閘極電極及電容元件164。然後，藉由將第四佈線L4的電位設定為電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，電晶體160的閘極電極成為有關新的資訊的電荷被施加的狀態。
如此，根據所公開的發明的半導體裝置可以藉由再度寫入資訊來對資訊直接重寫。由此，不需要快閃記憶體等需要的利用高電壓從浮動閘極抽出電荷的工作，而可以抑 制起因於抹除工作的工作速度的降低。就是說，可以實現半導體裝置的高速工作。
另外，電晶體162的源極電極或汲極電極藉由與電晶體160的閘極電極電連接而起到與用作非揮發性記憶元件的浮動閘極型電晶體的浮動閘極同等的作用。由此，有時將圖式中的電晶體162的源極電極及汲極電極中的一方與電晶體160的閘極電極電連接的部分稱為浮動閘極部FG。當電晶體162處於截止狀態時，可以認為該浮動閘極部FG被埋設在絕緣體中，而在浮動閘極部FG中保持電荷。因為使用氧化物半導體的電晶體162的截止電流為使用矽半導體等形成的電晶體的截止電流的十萬分之一以下，所以可以不考慮因電晶體162的洩漏電流而導致的儲存在浮動閘極部FG中的電荷的消失。也就是說，藉由採用使用氧化物半導體的電晶體162，可以製造出即使沒有電力供應也能夠保持資訊的非揮發性儲存裝置。
例如，在室溫(25℃)下的電晶體162的截止電流為10zA(1zA(仄普托安培)為1×10-21A)以下並且電容元件164的電容值為10fF左右的情況下，能夠至少保持104秒以上資料。另外，不用說，該保持時間根據電晶體特性或電容值而變動。
此外，在此情況下不存在在現有的浮動閘極型電晶體中被指出的閘極絕緣膜(隧道絕緣膜)的劣化的問題。也就是說，可以解決以往被視為問題的將電子注入到浮動閘極時的閘極絕緣膜的劣化問題。這意味著在原理上沒有寫 入次數的限制。此外，也不需要在現有的浮動閘極型電晶體中當進行寫入或抹除時需要的高電壓。
圖11A-1所示的半導體裝置可以被認為如圖11A-2所示的半導體裝置，其中，構成該半導體裝置的電晶體等的要素包括電阻及電容器。也就是說，可以認為在圖11A-2中，電晶體160和電容元件164分別包括電阻及電容器。R1及C1分別是電容元件164的電阻值及電容值，其中電阻值R1相當於構成電容元件164的絕緣層的電阻值。此外，R2及C2分別是電晶體160的電阻值及電容值，其中電阻值R2相當於電晶體160處於導通狀態時的閘極絕緣層的電阻值，電容值C2相當於所謂的閘極電容(形成在閘極電極與源極電極或汲極電極之間的電容以及形成在閘極電極與通道形成區之間的電容)的電容值。
當以電晶體162處於截止狀態時的源極電極和汲極電極之間的電阻值(也稱為有效電阻)為ROS時，在電晶體162的閘極漏電足夠小的條件下，若R1及R2滿足R1ROS且R2ROS，則電荷的保持期間(還可以稱為資訊的保持期間)主要取決於電晶體162的截止電流。
反之，若不滿足該條件，則即使電晶體162的截止電流足夠小，也難以充分確保保持期間。這是因為電晶體162的截止電流以外的洩漏電流(例如，發生在電晶體160的源極電極和閘極電極之間的洩漏電流等)較大的緣故。由此，可以說，本實施方式所公開的半導體裝置是滿足上述關係的半導體裝置較佳。
另一方面，C1和C2滿足C1C2的關係較佳。這是因為如下緣故：藉由使C1較為大，當利用第五佈線L5控制浮動閘極部FG的電位時，可以對浮動閘極部FG高效地施加第五佈線L5的電位，從而可以將施加到第五佈線L5的電位之間(例如，讀出電位和非讀出電位)的電位差抑制為小。
藉由滿足上述關係，可以製造出更良好的半導體裝置。另外，R1及R2取決於電晶體160的閘極絕緣層或電容元件164的絕緣層。C1及C2也是同樣的。因此，較佳的是，適當地設定閘極絕緣層的材料或厚度等，以滿足上述關係。
在本實施方式所示的半導體裝置中，浮動閘極部FG雖然起到與快閃記憶體等的浮動閘極型電晶體的浮動閘極同等的作用，但是，本實施方式中的浮動閘極部FG具有與快閃記憶體等的浮動閘極根本不同的特徵。因為在快閃記憶體中施加到控制閘極的電壓高，所以為了防止其電位影響到相鄰的單元的浮動閘極，需要在各單元之間保持一定程度的間隔。這是阻礙半導體裝置的高集成化的主要原因之一。並且，該主要原因是起因於藉由施加高電場發生穿隧電流的快閃記憶體的根本原理的。
另一方面，根據本實施方式的半導體裝置根據使用氧化物半導體的電晶體的開關而工作，並且不使用如上所述的利用穿隧電流的電荷注入的原理。換言之，不需要如快閃記憶體那樣的用來注入電荷的高電場。由此，因為不需 要考慮控制閘極帶給相鄰的單元的高電場的影響，所以容易實現高集成化。
此外，不需要高電場及大型週邊電路(升壓電路等)的一點也是優越於快閃記憶體的一點。例如，在寫入二進位(一位元)資訊的情況下，在一個儲存單元中，施加到根據本實施方式的儲存單元的電壓(同時施加到儲存單元的各端子的電位中的最大電位與最小電位之間的差異)的最大值為5V以下，較佳為3V以下。
在使構成電容元件164的絕緣層的相對介電常數εr1與構成電晶體160的絕緣層的相對介電常數εr2不同時，容易在構成電容元件164的絕緣層的面積S1和在電晶體160中構成閘極電容的絕緣層的面積S2滿足2．S2S1(較佳的是，S2S1)的同時實現C1C2。也就是說，容易在減小構成電容元件164的絕緣層的面積的同時實現C1C2。明確而言，例如，藉由在構成電容元件164的絕緣層中採用含有如氧化鉿等high-k材料的膜、或者含有如氧化鉿等high-k材料的膜和含有氧化物半導體的膜的疊層結構，可以將εr1設定為10以上，較佳設定為15以上，並且藉由在構成閘極電容的絕緣層中採用氧化矽，可以為εr2=3至4。
藉由採用這種結構的組合，可以進一步實現根據所公開的發明的半導體裝置的高集成化。
另外，為了增大半導體裝置的儲存容量，除了採用高集成化以外，還可以採用多值化。例如，藉由採用對儲存 單元中的一個寫入三級以上資訊的結構，與寫入二級資訊時相比可以增大儲存電容。例如，藉由不僅將上述的施加低電位的電荷QL及施加高電位的電荷QH施加到第一電晶體的閘極電極而且還將施加其他電位的電荷Q施加到電晶體160的閘極電極，可以實現多值化。在此情況下，即使採用F2值(單元面積的最小加工尺寸比)不夠小的電路結構，也可以充分確保儲存電容。
另外，上面說明了使用以電子為多數載子的n型電晶體(n通道型電晶體)的情況，但是當然可以使用以電洞為多數載子的p型電晶體代替n型電晶體。
如上所述，根據本實施方式的半導體裝置適於高集成化，並且藉由共同使用根據所公開的發明的半導體裝置中的佈線或減小接觸區域等，可以提供進一步提高集成度的半導體裝置。
本實施方式所示的結構及方法等可以與其他實施方式所示的結構及方法等適當地組合來使用。
實施方式4
在本實施方式中，將說明上述實施方式中所說明的半導體裝置的應用例子之一。明確而言，將說明將上述實施方式中所說明的半導體裝置排列成矩陣狀的半導體裝置的一個例子。
圖12示出具有(m×n)位元儲存電容的半導體裝置的電路圖的一個例子。
根據本發明的一個實施例的半導體裝置包括m條(m為2以上的整數)信號線S；m條字線WL；n條(n為2以上的整數)位元線BL；k條(k為小於n的自然數)源極線SL；以縱m個(行)×橫n個(列)的矩陣狀佈置有儲存單元1100的儲存單元陣列；以及如第一驅動電路1111、第二驅動電路1112、第三驅動電路1113、第四驅動電路1114等的週邊電路。在此，儲存單元1100採用上述實施方式中說明的結構(圖11A-1所示的結構)。
各儲存單元1100分別包括第一電晶體、第二電晶體及電容元件。在各儲存單元1100中，第一電晶體的閘極電極、第二電晶體的源極電極或汲極電極和電容元件的電極中的一方電連接，源極線SL與第一電晶體的源極電極(源極區)電連接。再者，位元線BL、第二電晶體的源極電極或汲極電極和第一電晶體的汲極電極電連接，字線WL與電容元件的電極中的另一方電連接，並且信號線S與第二電晶體的閘極電極電連接。也就是說，源極線SL相當於圖11A-1所示的結構中的第一佈線L1(1st Line)，位元線BL相當於第二佈線L2(2nd Line)及第三佈線L3(3rd Line)，信號線S相當於第四佈線L4(4th Line)，並且字線WL相當於第五佈線L5(5th Line)。
此外，在圖12所示的儲存單元陣列中，位元線BL、源極線SL、字線WL及信號線S構成矩陣。一條位元線BL連接到佈置在同一列上的m個儲存單元1100。此外，一條字線WL及一條信號線S分別連接到佈置在同一行上的n個儲存單元1100。此外，由於源極線SL的個數少於位元線BL的個數，所以一條源極線SL需要與多個儲存單元連接，該多個儲存單元至少包括與彼此不同的位元線BL連接的儲存單元1100。換言之，一條源極線SL連接到j個(j為(m+1)以上且(m×n)以下的整數)的儲存單元1100。另外，連接於一條源極線SL的多個儲存單元1100所具有的第一電晶體的源極區是共同的。另外，較佳的是，對多條位元線BL佈置一條源極線SL(即，(n/k)為整數)。在此情況下，若相同個數的儲存單元1100連接於各源極線SL，則一條源極線SL連接到(m×n/k)個儲存單元1100。
藉由採用圖12所示的儲存單元陣列的結構，其中使一條源極線SL與至少包括與彼此不同的位元線BL連接的儲存單元的多個儲存單元1100連接，該源極線SL使一個儲存單元1100與其他儲存單元連接，而源極線SL的個數少於位元線BL的個數，可以充分減少源極線的個數，從而可以提高半導體裝置的集成度。
位元線BL與第一驅動電路1111電連接，源極線SL與第二驅動電路1112電連接，信號線S與第三驅動電路1113電連接，字線WL與第四驅動電路1114電連接。另外，在此，雖然獨立地設置第一驅動電路1111、第二驅動電路1112、第三驅動電路1113及第四驅動電路1114，但是所公開的發明不侷限於此。也可以採用具有上述任一個或多個功能的驅動電路。
接下來，將說明寫入工作及讀出工作。圖13為圖12所示的半導體裝置的寫入工作及讀出工作的時序圖的一個例子。
注意，為了簡便起見，在此雖然說明由2行×2列的儲存單元陣列構成的半導體裝置的工作，但是所公開的發明不侷限於此。
將說明對第一行上的儲存單元1100(1，1)及儲存單元1100(1，2)進行寫入的情況以及從第一行上的儲存單元1100(1，1)及儲存單元1100(1，2)進行讀出的情況。另外，下面說明對儲存單元(1，1)寫入的資料為“1”且對儲存單元(1，2)寫入的資料為“0”的情況。
最初，對寫入工作進行說明。首先，對第一行信號線S(1)施加電位V1，使第一行上的第二電晶體成為導通狀態。此外，對第二行信號線S(2)施加電位0V，使第二行上的第二電晶體成為截止狀態。
此外，對第一列位元線BL(1)施加電位V2，並且對第二列位元線BL(2)施加電位0V。
其結果，電位V2被施加到儲存單元(1，1)的浮動閘極部FG，並且電位0V被施加到儲存單元(1，2)的浮動閘極部FG。在此，電位V2為高於第一電晶體的閾值的電位。並且，將第一行信號線S(1)的電位設定為0V，使第一行上的第二電晶體成為截止狀態。這樣寫入工作結束。另外，將電位V2設定為與電位V1同等或電位V1以下的電位較佳。
另外，在寫入工作期間，將第一行字線WL(1)及第二行字線WL(2)的電位設定為電位0V。此外，當寫入工作結束時，在使第一列位元線BL(1)的電位改變之前，將第一行信號線S(1)的電位設定為0V。在寫入工作結束後，當寫入資料“0”時的儲存單元的閾值為Vw0，而當寫入資料“1”時的儲存單元的閾值為Vw1。在此，儲存單元的閾值是指連接於字線WL的端子的電壓，該電壓改變第一電晶體的源極電極和汲極電極之間的電阻狀態。另外，在此Vw0>0>Vw1。
接下來，對讀出工作進行說明。在此，位元線BL電連接到圖14所示的讀出電路。
首先，對第一行字線WL(1)施加電位0V，並且對第二行字線WL(2)施加電位VL。電位VL為低於閾值Vw1的電位。當將字線WL(1)的電位設定為0V時，第一行上的保持資料“0”的儲存單元的第一電晶體成為截止狀態，而第一行上的保持資料“1”的儲存單元的第一電晶體成為導通狀態。當將字線WL(2)的電位設定為電位VL時，在第二行上的保持資料“0”或“1”的儲存單元中第一電晶體都成為截止狀態。
其結果，由於儲存單元(1，1)的第一電晶體處於導通狀態，所以位元線BL(1)-源極線SL之間成為低電阻狀態，並且由於儲存單元(1，2)的第一電晶體處於截止狀態，所以位元線BL(2)-源極線SL(1)之間成為高電阻狀態。與位元線BL(1)及位元線BL(2)連接的讀出電路可以根據位元線BL的電阻狀態的差別讀出資料。
另外，在讀出工作期間，對信號線S(1)施加電位0V並且對信號線S(2)施加電位VL，而使所有的第二電晶體成為截止狀態。由於第一行上的浮動閘極部FG的電位為0V或V2，所以藉由將信號線S(1)設定為電位0V，可以使所有的第二電晶體成為截止狀態。另一方面，當對字線WL(2)施加電位VL時，第二行上的浮動閘極部FG的電位成為低於寫入工作剛結束後的電位的電位。由此，為了防止第二電晶體成為導通狀態，將信號線S(2)的電位設定為與字線WL(2)的電位同等的低電位(電位VL)。也就是說，在不進行讀出工作的行上，將信號線S和字線WL的電位設定為相同電位(電位VL)。據此，可以使所有的第二電晶體成為截止狀態。
將說明作為讀出電路使用圖14所示的電路時的輸出電位。在圖14所示的讀出電路中，位元線BL藉由由讀使能信號(RE信號)控制的開關與時鐘反相器及電晶體連接，該電晶體與電位V1被施加的佈線構成二極體連接。此外，對源極線SL施加恆電位(例如0V)。由於位元線BL(1)-源極線SL之間為低電阻，所以低電位被輸入到時鐘反相器，而輸出D(1)為High。由於位元線BL(2)-源極線SL之間為高電阻，所以高電位被輸入到時鐘反相器，而輸出D(2)為Low。
工作電位例如可以為V1=2V，V2=1.5V，VH=2V，VL=-2V。
接下來，將說明與上述寫入工作不同的寫入工作。要寫入的資料與上述寫入工作中的資料相同。圖15為該寫入工作及讀出工作的時序圖的一個例子。
在使用圖13所示的時序圖的寫入工作(對第一行進行寫入)中，由於當進行寫入時的字線WL(2)的電位為電位0V，所以例如當寫入在儲存單元(2，1)或儲存單元(2，2)中的資料為資料“1”時，在位元線BL(1)與位元線BL(2)之間恆電流流過。這是因為，當對第一行進行寫入時，第二行上的儲存單元所具有的第一電晶體成為導通狀態，並且位元線BL(1)與位元線BL(2)藉由源極線以低電阻連接的緣故。圖15所示的寫入工作是防止這種恆電流的發生的方法。
首先，對第一行信號線S(1)施加電位V1，使第一行上的第二電晶體成為導通狀態。此外，對第二行信號線S(2)施加電位0V，使第二行上的第二電晶體成為截止狀態。
此外，對第一列位元線BL(1)施加電位V2，並且第二列位元線BL(2)施加電位0V。
其結果，對儲存單元(1，1)的浮動閘極部FG施加電位V2，對儲存單元(1，2)的浮動閘極部FG施加電位0V。在此，電位V2為高於第一電晶體的閾值的電位。並且，將第一行信號線S(1)的電位設定為0V，使第一行上的第二電晶體成為截止狀態，這樣寫入工作結束。
另外，在寫入工作期間，將第一行字線WL(1)的電位設定為電位0V，並且將第二行字線WL(2)的電位設定為電位VL。藉由將第二行字線WL(2)的電位設定為電位VL，在第二行上的保持資料“0”或“1”的所有儲存單元中，第一電晶體都成為截止狀態。此外，在寫入工作期間，對源極線SL施加電位V2。當寫入資料都是“0”時，也可以對源極線施加電位0V。
此外，在寫入工作結束時，在使第一列位元線BL(1)的電位變化之前，將第一行信號線S(1)的電位設定為電位0V。在寫入工作結束後，當寫入資料“0”時的儲存單元的閾值為Vw0，而當寫入資料“1”時的儲存單元的閾值為Vw1。在此，Vw0>0>Vw1。
在該寫入工作中，由於不進行寫入的行(在此情況下的第二行)上的儲存單元的第一電晶體處於截止狀態，所以只有進行寫入的行上的儲存單元具有在位元線和源極線之間發生恆電流的問題。當對進行寫入的行上的儲存單元寫入資料“0”時，由於該儲存單元所具有的第一電晶體成為截止狀態，所以不發生恆電流。另一方面，當對進行寫入的行上的儲存單元寫入資料“1”時，由於該儲存單元所具有的第一電晶體成為導通狀態，所以當在源極線SL和位元線BL(在此情況下的位元線BL(1))之間存在電位差時，發生恆電流。於是，將源極線SL的電位設定為與位元線BL(1)的電位V2相同的電位，可以防止在位元線和源極線之間發生的恆電流。
如上所述，藉由進行該寫入工作，可以防止當進行寫入時發生的恆電流。也就是說，在該寫入工作中，可以充分抑制進行寫入工作時的耗電量。
另外，讀出工作與上述讀出工作相同。
藉由將截止電流極小的含有氧化物半導體的半導體裝置用作圖12所示的半導體裝置，能夠極為長期保持儲存內容。也就是說，由於可以不需要更新工作或可以使更新工作的頻率極低，所以可以充分降低耗電量。此外，即使沒有電力供應，也能夠長期保持儲存內容。
此外，圖12所示的半導體裝置當寫入資訊時不需要高電壓，而且元件劣化的問題也沒有。因此，圖12所示的半導體裝置對能夠重寫的次數沒有限制，這是現有的非揮發性記憶體所具有的問題，因此顯著提高可靠性。再者，因為藉由使電晶體成為導通狀態或截止狀態來寫入資訊，所以容易實現高速工作。此外，還有不需要用於抹除資訊的工作的優點。
此外，因為使用氧化物半導體以外的材料的電晶體能夠進行充分高速的工作，所以藉由將該電晶體與使用氧化物半導體的電晶體組合來使用，可以充分確保半導體裝置的工作(例如，資訊的讀出工作)的高速性。此外，藉由利用使用氧化物半導體以外的材料的電晶體，可以適當地實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
如此，藉由將使用氧化物半導體以外的材料的電晶體和使用氧化物半導體的電晶體設置為一體，可以實現具有從來沒有的特徵的半導體裝置。
再者，在圖12所示的半導體裝置中，可以減少每一個儲存單元所需要的佈線個數。由此，可以減小儲存單元所占的面積，而可以增大半導體裝置的每單位面積的儲存容量。
本實施方式所示的結構及方法等可以與其他實施方式所示的結構及方法等適當地組合來使用。
實施方式5
在本實施方式中，使用圖16說明將上述實施方式所說明的半導體裝置應用於電子裝置的情況。在本實施方式中，對將上述半導體裝置應用於電腦、行動電話(也稱為手機、行動電話裝置)、可攜式資訊終端(包括可攜式遊戲機、聲音再生裝置等)、影像拍攝裝置如數位相機及數碼攝像機、電子紙、電視裝置(也稱為電視或電視接收機)等的電子裝置的情況進行說明。
圖16A示出筆記型個人電腦，該筆記型個人電腦包括外殼701、外殼702、顯示部分703、鍵盤704等。在外殼701及外殼702中的至少一個設置有上述的實施方式所示的半導體裝置。因此，可以製造出其寫入及讀出資訊的速度很快，能夠長期保持儲存內容，而且耗電量被充分降低了的筆記本型個人電腦。
圖16B示出可攜式資訊終端(PDA)，其主體711包括顯示部分713、外部介面715及操作按鈕714等。此外，它還包括用來操作可攜式資訊終端的觸控筆712等。在主體711中設置有上述實施方式所示的半導體裝置。因此，可以製造出其寫入和讀出資訊的速度很快，能夠長期保持儲存內容，而且耗電量被充分降低了的可攜式資訊終端。
圖16C示出安裝有電子紙的電子書閱讀器720，該電子書閱讀器720包括兩個外殼，即外殼721和外殼723。外殼721設置有顯示部分725，並且外殼723設置有顯示部分727。外殼721和外殼723由軸部737彼此連接，並且可以以該軸部737為軸進行開閉動作。此外，外殼721包括電源731、操作鍵733及揚聲器735等。在外殼721和外殼723中的至少一個設置有上述實施方式所示的半導體裝置。因此，可以製造出其寫入和讀出資訊的速度快，能夠長期保持儲存內容，而且耗電量被充分降低了的電子書閱讀器。
圖16D所示行動電話，該行動電話包括兩個外殼，即外殼740和外殼741。再者，外殼740和外殼741滑動而可以從如圖16D所示那樣的展開狀態變成重疊狀態，因此可以實現適於攜帶的小型化。此外，外殼741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、照相用透鏡747以及外部連接端子748等。此外，外殼740包括對行動電話進行充電的太陽電池單元749和外部記憶體插槽750等。此外，天線被內置在外殼741中。在外殼740和外殼741中的至少一個設置有上述實施方式所示的半導體裝置。因此，可以製造出其寫入和讀出資訊的速度很快，能夠長期保持儲存內容，而且耗電量被充分降低了的行動電話。
圖16E示出數位相機，該數位相機包括主體761、顯示部分767、取景器部分763、操作開關764、顯示部分765以及電池766等。在主體761中設置有上述實施方式所示的半導體裝置。因此，可以製造出其寫入和讀出資訊的速度很快，能夠長期保持儲存內容，而且耗電量被充分降低了的數位相機。
圖16F示出電視裝置770，該電視裝置770包括外殼771、顯示部分773以及支架775等。可以使用外殼771所具有的開關、遙控器780來進行電視裝置770的操作。外殼771和遙控器780安裝有上述實施方式所示的半導體裝置。因此，可以製造出其寫入和讀出資訊的速度很快，能夠長期保持儲存內容，而且耗電量被充分降低了的電視裝置。
如上所述，根據本實施方式的電子裝置安裝有根據上述實施方式的半導體裝置。因此，可以製造出耗電量被降低了的電子裝置。
100．．．基板
102．．．保護層
104．．．半導體區
106．．．元件隔離絕緣層
108．．．閘極絕緣層
110．．．閘極電極
116．．．通道形成區
120．．．雜質區
122．．．金屬層
124．．．金屬化合物區
126．．．電極
128．．．絕緣層
142a．．．源極電極
142b．．．汲極電極
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘極電極
148b．．．電極
151．．．絕緣層
152．．．絕緣層
153．．．開口
154．．．電極
156．．．佈線
160．．．電晶體
162．．．電晶體
164．．．電容元件
500．．．基底基板
502．．．含有氮的層
510．．．單晶半導體基板
512．．．氧化膜
514．．．脆化區
516．．．單晶半導體層
518．．．單晶半導體層
520．．．半導體層
522．．．絕緣層
522a．．．閘極絕緣層
524．．．導電層
524a．．．閘極電極
526．．．通道形成區
528．．．雜質區
530．．．電極
534．．．絕緣層
542a．．．源極電極
542b．．．汲極電極
544．．．氧化物半導體層
546．．．閘極絕緣層
548a．．．閘極電極
548b．．．電極
551．．．絕緣層
552．．．絕緣層
553．．．開口
554．．．電極
556．．．佈線
560．．．電晶體
562．．．電晶體
564．．．電容元件
701．．．外殼
702．．．外殼
703．．．顯示部分
704．．．鍵盤
711．．．主體
712．．．觸控筆
713．．．顯示部分
714．．．操作按鈕
715．．．外部介面
720．．．電子書閱讀器
721．．．外殼
723．．．外殼
725．．．顯示部分
727．．．顯示部分
731．．．電源
733‧‧‧操作鍵
735‧‧‧揚聲器
737‧‧‧軸部
740‧‧‧外殼
741‧‧‧外殼
742‧‧‧顯示面板
743‧‧‧揚聲器
744‧‧‧麥克風
745‧‧‧操作鍵
746‧‧‧指向裝置
747‧‧‧照相用透鏡
748‧‧‧外部連接端子
749‧‧‧太陽電池單元
750‧‧‧外部記憶體插槽
761‧‧‧主體
763‧‧‧取景器部分
764‧‧‧操作開關
765‧‧‧顯示部分
766‧‧‧電池
767‧‧‧顯示部分
770‧‧‧電視裝置
771‧‧‧外殼
773‧‧‧顯示部分
775‧‧‧支架
780‧‧‧遙控器
1100‧‧‧儲存單元
1111‧‧‧驅動電路
1112‧‧‧驅動電路
1113‧‧‧驅動電路
1114‧‧‧驅動電路
L1‧‧‧第一佈線
L2‧‧‧第二佈線
L3‧‧‧第三佈線
L4‧‧‧第四佈線
L5‧‧‧第五佈線
在圖式中：
圖1A和1B是半導體裝置的剖面圖及平面圖；
圖2A至2D是有關半導體裝置的製造製程的剖面圖；
圖3A至3D是有關半導體裝置的製造製程的剖面圖；
圖4A至4C是有關半導體裝置的製造製程的剖面圖；
圖5A至5C是有關半導體裝置的製造製程的剖面圖；
圖6A和6B是半導體裝置的剖面圖及平面圖；
圖7A至7H是有關半導體裝置的製造製程的剖面圖；
圖8A至8E是有關半導體裝置的製造製程的剖面圖；
圖9A至9C是有關半導體裝置的製造製程的剖面圖；
圖10A至10C是有關半導體裝置的製造製程的剖面圖；
圖11A-1、11A-2和11B是半導體裝置的電路圖；
圖12是半導體裝置的電路圖；
圖13是時序圖；
圖14是半導體裝置的電路圖；
圖15是時序圖；
圖16A至16F是用來說明使用半導體裝置的電子裝置的圖。
100．．．基板
106．．．元件隔離絕緣層
108．．．閘極絕緣層
110．．．閘極電極
116．．．通道形成區
120．．．雜質區
124．．．金屬化合物區
126．．．電極
128．．．絕緣層
142a．．．源極電極
142b．．．汲極電極
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘極電極
148b．．．電極
151．．．絕緣層
152．．．絕緣層
154．．．電極
156．．．佈線
160．．．電晶體
162．．．電晶體
164．．．電容元件

Claims (15)

  1. 一種半導體裝置，包括：第一電晶體；具有與該第一電晶體重疊的部分的第二電晶體；以及該第一電晶體的一部分上的絕緣膜，其中，該第一電晶體包括：第一通道形成區；設置在該第一通道形成區上的第一閘極絕緣層；以與該第一通道形成區重疊的方式設置在該第一閘極絕緣層上的第一閘極電極；以及與該第一通道形成區電連接的第一源極電極及第一汲極電極，其中，該第二電晶體包括：該絕緣膜上的第二通道形成區；與該第二通道形成區電連接的第二源極電極及第二汲極電極；以與該第二通道形成區重疊的方式設置的第二閘極電極；以及設置在該第二通道形成區與該第二閘極電極之間的第二閘極絕緣層，其中，該第一閘極電極由該絕緣膜圍繞，並且該絕緣膜不覆蓋該第一閘極電極的上表面，以及其中，該第二源極電極由對於該第一閘極電極具有蝕刻選擇性的材料形成，並且該第二源極電極設置在該第一 閘極電極的上表面且與該第一閘極電極的上表面接觸。
  2. 一種半導體裝置，包括：多個儲存單元，該多個儲存單元的每一個包括：第一電晶體；具有與該第一電晶體重疊的部分的第二電晶體；該第一電晶體的一部分上的絕緣膜；以及電容元件，其中，該第一電晶體包括：第一通道形成區；設置在該第一通道形成區上的第一閘極絕緣層；以與該第一通道形成區重疊的方式設置在該第一閘極絕緣層上的第一閘極電極；以及與該第一通道形成區電連接的第一源極電極及第一汲極電極，其中，該第二電晶體包括：該絕緣膜上的第二通道形成區；與該第二通道形成區電連接的第二源極電極及第二汲極電極；以與該第二通道形成區重疊的方式設置的第二閘極電極；以及設置在該第二通道形成區與該第二閘極電極之間的第二閘極絕緣層，其中，該第一閘極電極由該絕緣膜圍繞，並且該絕緣膜不覆蓋該第一閘極電極的上表面， 其中，該第二源極電極由對於該第一閘極電極具有蝕刻選擇性的材料形成，並且該第二源極電極設置在該第一閘極電極的上表面且與該第一閘極電極的上表面接觸，以及其中，該第一閘極電極、該第二源極電極與該電容元件的一個電極彼此電連接。
  3. 一種半導體裝置，包括：第一電晶體；具有與該第一電晶體重疊的部分的第二電晶體；該第一電晶體的一部分上的絕緣膜；以及電容元件，其中，該第一電晶體包括：第一通道形成區；設置在該第一通道形成區上的第一閘極絕緣層；以與該第一通道形成區重疊的方式設置在該第一閘極絕緣層上的第一閘極電極；以及與該第一通道形成區電連接的第一源極電極及第一汲極電極，其中，該第二電晶體包括：該絕緣膜上的第二通道形成區；與該第二通道形成區電連接的第二源極電極及第二汲極電極；以與該第二通道形成區重疊的方式設置的第二閘極電極；以及 設置在該第二通道形成區與該第二閘極電極之間的第二閘極絕緣層，其中，該第一閘極電極由該絕緣膜圍繞，並且該絕緣膜不覆蓋該第一閘極電極的上表面，其中，該第二源極電極由對於該第一閘極電極具有蝕刻選擇性的材料形成，並且該第二源極電極設置在該第一閘極電極的上表面且與該第一閘極電極的上表面接觸，以及其中，該第二閘極絕緣層夾在該電容元件的第一電極和該電容元件的第二電極之間，其中該電容元件的第二電極是該第二源極電極。
  4. 一種半導體裝置，包括：多個儲存單元，該多個儲存單元的每一個包括：第一電晶體；具有與該第一電晶體重疊的部分的第二電晶體；該第一電晶體的一部分上的絕緣膜；以及電容元件，其中，該第一電晶體包括：第一通道形成區；設置在該第一通道形成區上的第一閘極絕緣層；以與該第一通道形成區重疊的方式設置在該第一閘極絕緣層上的第一閘極電極；以及與該第一通道形成區電連接的第一源極電極及第一汲極電極， 其中，該第二電晶體包括：在該絕緣膜上且包括第二通道形成區的半導體層；與該第二通道形成區電連接的第二源極電極及第二汲極電極；以與該第二通道形成區重疊的方式設置的第二閘極電極；以及設置在該第二通道形成區與該第二閘極電極之間的第二閘極絕緣層，其中，該第一閘極電極由該絕緣膜圍繞，並且該絕緣膜不覆蓋該第一閘極電極的上表面，其中，該第二源極電極由對於該第一閘極電極具有蝕刻選擇性的材料形成，並且該第二源極電極設置在該第一閘極電極的上表面且與該第一閘極電極的上表面接觸，以及其中，該半導體層及該第二閘極絕緣層夾在該電容元件的第一電極和該電容元件的第二電極之間，其中該電容元件的第二電極是該第二源極電極。
  5. 根據申請專利範圍第1至4項中任一項之半導體裝置，其中該第一通道形成區包含矽。
  6. 根據申請專利範圍第1至4項中任一項之半導體裝置，其中該第二通道形成區包含氧化物半導體。
  7. 根據申請專利範圍第1至4項中任一項之半導體裝置，其中該第二源極電極相對於該第一閘極電極的蝕刻選擇性為大於或等於2。
  8. 根據申請專利範圍第1至4項中任一項之半導體裝置，其中該第一閘極電極包含選自鋁、銅、鈦、鉭和鎢中的材料。
  9. 根據申請專利範圍第1至4項中任一項之半導體裝置，其中該第二源極電極包含選自鋁、鉻、銅、鉭、鈦、鉬、鎢和含有上述元素中的任何元素的合金中的材料。
  10. 一種半導體裝置的製造方法，包括以下步驟：在半導體基板中形成第一通道形成區；在該半導體基板中形成第一源極區和第一汲極區，以使該第一通道形成區夾在該第一源極區和第一汲極區之間；在該第一通道形成區上形成第一閘極絕緣層；在該第一閘極絕緣層上形成第一閘極電極；在該第一源極區和第一汲極區上形成絕緣膜，其中，該第一閘極電極由該絕緣膜圍繞，並且該絕緣膜不覆蓋該第一閘極電極的上表面，在該絕緣膜上形成第二通道形成區；以及在該第一閘極電極的上表面上並與該第一閘極電極的上表面接觸地形成第二源極電極，且該第二源極電極與該第二通道形成區電連接，其中，該第二源極電極包括相對於該第一閘極電極具有蝕刻選擇性的材料。
  11. 根據申請專利範圍第10項之半導體裝置的製造方法，其中該第一通道形成區包含矽。
  12. 根據申請專利範圍第10項之半導體裝置的製造方法，其中該第二通道形成區包含氧化物半導體。
  13. 根據申請專利範圍第10項之半導體裝置的製造方法，其中該第二源極電極相對於該第一閘極電極的蝕刻選擇性為大於或等於2。
  14. 根據申請專利範圍第10項之半導體裝置的製造方法，其中該第一閘極電極包含選自鋁、銅、鈦、鉭和鎢中的材料。
  15. 根據申請專利範圍第10項之半導體裝置的製造方法，其中該第二源極電極包含選自鋁、鉻、銅、鉭、鈦、鉬、鎢和含有上述元素中的任何元素的合金中的材料。
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