KR20150033555A - 반도체 장치 - Google Patents

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유키히코 와타나베
도시마사 야마모토
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도요타 지도샤（주）
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Abstract

반도체 장치 (10) 는, 소자 영역 (12) 과 종단 영역 (14) 을 갖는 반도체 기판 (11) 을 갖는다. 소자 영역에는, 제 1 도전형의 제 1 보디 영역 (36a, 38) 과, 제 2 도전형의 제 1 드리프트 영역 (32a) 과, 제 1 도전형의 제 1 플로팅 영역 (34) 이 형성되어 있다. 종단 영역에는, FLR 영역 (41) 과, 제 2 드리프트 영역 (32b) 과, 제 2 플로팅 영역 (37) 이 형성되어 있다. FLR 영역은 제 1 도전형이고, 소자 영역을 둘러싸고 있다. 제 2 드리프트 영역은 제 2 도전형이고, FLR 영역에 접함과 함께 FLR 영역을 둘러싸고 있다. 제 1 도전형의 제 2 플로팅 영역은, 제 2 드리프트 영역에 의해 둘러싸여 있다. 제 2 플로팅 영역은, 소자 영역을 둘러싸고 있다. 가장 소자 영역측에 배치되어 있는 FLR 영역의 내주측의 측면으로부터 소자 영역측에는, 적어도 1 개의 제 2 플로팅 영역이 배치되어 있다.
반도체 기판은, 소자 영역과, 소자 영역을 둘러싸는 종단 영역을 갖는다. 종단 영역에는, 복수의 제 1 도전형의 FLR 영역과, 제 2 도전형의 제 2 드리프트 영역과, 복수의 제 1 도전형의 제 2 플로팅 영역이 형성되어 있다. FLR 영역은, 반도체 기판의 상면에 면하는 범위에 배치되어 있고, 소자 영역의 외주를 둘러싸고 있다. 제 2 드리프트 영역은, FLR 영역에 접함과 함께 FLR 영역을 둘러싸고 있다. 제 2 플로팅 영역은, 그 주위가 제 2 드리프트 영역에 의해 둘러싸여 있다. 가장 소자 영역측에 배치되어 있는 FLR 영역의 내주측의 측면으로부터 소자 영역측에는, 적어도 1 개의 제 2 플로팅 영역이 배치되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
일본 공개특허공보 2008-135522 에는, 반도체 기판에 소자 영역 및 종단 영역이 형성된 반도체 장치가 개시되어 있다. 소자 영역에는, 복수의 직선상의 트렌치 게이트 전극이 형성되어 있고, 종단 영역에는, 복수의 트렌치 게이트 전극의 주위를 일순하는 복수의 종단 트렌치가 형성되어 있다. 종단 트렌치의 바닥면에는 p 형의 플로팅 영역이 형성되어 있다. 플로팅 영역의 주위는 n 형의 드리프트 영역에 의해 둘러싸여 있다. 이 반도체 장치는, 인접하는 플로팅 영역 간의 거리를 최적화함으로써, 종단 영역에 있어서의 내압의 균일성을 향상시키고 있다.
최근, 저손실 반도체 장치의 개발이 요망되고 있다. 반도체 장치를 저손실화하는 하나의 수단으로서, 온 저항을 저감시키는 것을 들 수 있다. 온 저항을 저감시키기 위해서는, 드리프트 영역에 있어서의 불순물 농도를 높게 하는 것을 생각할 수 있다. 그러나, 드리프트 영역의 불순물 농도를 높게 하면, 소자 영역 및 종단 영역에 있어서의 내압이 각각 저하될 우려가 있다. 종단 영역의 내압이 소자 영역의 내압 이하가 되면, 애벌런시 항복은 종단 영역에서 발생한다. 일반적으로, 종단 영역은 소자 영역보다 면적이 작기 때문에, 종단 영역에 항복 전류가 흐르면, 종단 영역은 용이하게 고온이 되어 바람직하지 않다. 따라서, 종단 영역의 내압을 소자 영역의 내압보다 높게 하여, 애벌런시 항복이 발생하는 지점을 소자 영역으로 하고자 하는 요망이 있다.
본 발명은, 드리프트 영역의 불순물 농도가 비교적 높은 경우에도, 종단 영역에서 내압을 유지할 수 있는 반도체 장치를 제공한다.
본 발명의 양태인 반도체 장치는, 반도체 기판을 구비한다. 반도체 기판은, 소자 영역과, 소자 영역을 둘러싸는 종단 영역을 갖는다. 소자 영역에는, 제 1 보디 영역과, 제 1 드리프트 영역과, 복수의 제 1 플로팅 영역이 형성되어 있다. 제 1 보디 영역은 제 1 도전형이고, 반도체 기판의 상면에 면하는 범위에 배치되어 있다. 제 1 드리프트 영역은 제 2 도전형이고, 제 1 보디 영역의 하면에 접하고 있다. 제 1 플로팅 영역은 제 1 도전형이고, 그 주위가 제 1 드리프트 영역에 의해 둘러싸여 있다. 종단 영역에는, 복수의 FLR 영역과, 제 2 드리프트 영역과, 복수의 제 2 플로팅 영역이 형성되어 있다. FLR 영역은 제 1 도전형이고, 반도체 기판의 상면에 면하는 범위에 배치되어 있고, 소자 영역의 외주를 둘러싸고 있다. 제 2 드리프트 영역은 제 2 도전형이고, FLR 영역에 접함과 함께 FLR 영역을 둘러싸고 있다. 제 2 플로팅 영역은 제 1 도전형이고, 그 주위가 제 2 드리프트 영역에 의해 둘러싸여 있다. 제 2 플로팅 영역은, 소자 영역의 외주를 둘러싸고 있다. 가장 소자 영역측에 배치되어 있는 FLR 영역의 내주측의 측면으로부터 소자 영역측에는, 적어도 1 개의 제 2 플로팅 영역이 배치되어 있다.
상기의 반도체 장치에서는, 종단 영역에 복수의 필드 리미팅 링 영역 (FLR 영역) 및 복수의 제 2 플로팅 영역이 형성되어 있다. FLR 영역은 반도체 기판의 상면에 면하는 범위에 형성되어 있다. 제 2 플로팅 영역은 반도체 기판의 내부에 형성되어 있다. 이 반도체 장치에 역 바이어스 전압을 인가하면, FLR 영역과 제 2 드리프트 영역의 접합면, 및 제 2 플로팅 영역과 제 2 드리프트 영역의 접합면으로부터 공핍층이 넓어진다. 이 때문에, 종단 영역의 전계 분포를, FLR 영역과 제 2 플로팅 영역의 2 층에서 제어할 수 있다. 따라서, 반도체 기판의 내부로부터 상면에 걸쳐, 등전위선을 균등하게 배치할 수 있고, 반도체 기판의 내부 및 상면의 전계 강도를 저감시킬 수 있다. 결과적으로, 종단 영역의 내압을 향상시킬 수 있다. 또, 일반적으로, 소자 영역과 종단 영역의 경계로부터, 종단 구조의 가장 소자 영역측까지의 범위 (이하, 경계 영역이라고도 부른다) 는, 전계가 집중되어 전계 강도가 높아지기 쉽다. 이 반도체 장치에서는, 가장 소자 영역측에 배치되어 있는 FLR 영역의 내주측의 측면으로부터 소자 영역측 (즉, 경계 영역) 에, 적어도 1 개의 제 2 플로팅 영역을 배치한다. 이 때문에, 경계 영역의 전계 집중을 완화할 수 있어, 경계 영역의 전계 강도를 저감시킬 수 있다. 상기의 구성에 의하면, 종단 영역의 내압을 소자 영역의 내압보다 상대적으로 높게 할 수 있어, 드리프트 영역의 불순물 농도가 비교적 높은 경우에도, 종단 영역에서 내압을 유지할 수 있다.
본 발명의 예시적인 실시형태들의 특징들, 이점들, 및 기술적 중요성은 첨부된 도면을 참조로 아래 자세히 설명되며 도면 중 동일한 도면 부호들은 동일한 요소들을 지칭한다.
도 1 은 본 발명의 실시예 1 의 반도체 장치의 평면도를 나타낸다.
도 2 는 본 발명의 실시예 1 의 반도체 장치의 종단면도를 나타낸다.
도 3 은 본 발명의 실시예 1 의 반도체 기판에 형성된 FLR 영역의 확대도를 나타낸다.
도 4 는 도 3 의 비교예이며, 관련 기술의 FLR 영역의 확대도를 나타낸다.
이하에 설명하는 본 발명의 실시예의 주요한 특징을 열기해 둔다. 또한, 이하에 기재하는 기술 요소는, 각각 독립된 기술 요소로서, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘한다.
본 발명의 실시예에 있어서, 종단 영역에는 추가로, 제 2 보디 영역이 형성되어 있어도 된다. 제 2 보디 영역은 제 1 도전형이고, 반도체 기판의 상면에 면하는 범위에 배치됨과 함께 소자 영역측에 부분적으로 배치되어, 제 1 보디 영역으로부터 연속된다. FLR 영역은 제 2 보디 영역으로부터 이간되어 있어도 된다. 제 2 드리프트 영역은, 제 2 보디 영역의 하면 및 측면에 접하고 있어도 된다. 제 2 드리프트 영역은, 제 2 보디 영역과 FLR 영역을 분리하도록 구성되어 있어도 된다. 반도체 기판을 평면에서 보았을 때에, 제 2 플로팅 영역은, 제 2 보디 영역과 겹치는 부분을 갖는 하방 제 2 플로팅을 적어도 1 개 포함해도 된다.
상기 구성에서는, 제 2 보디 영역이 경계 영역에 형성되어 있다. 이 때문에, 경계 영역에 제 2 보디 영역이 형성되어 있지 않은 구성과 비교하여, 경계 영역에 있어서의 내압 저하를 억제할 수 있다. 또, 상기 구성에 의하면, 복수의 제 2 플로팅 영역의 적어도 1 개는, 반도체 기판을 평면에서 보았을 때에, 제 2 보디 영역과 겹치는 부분을 갖는 하방 제 2 플로팅 영역이다. 이것에 의해, 하방 제 2 플로팅 영역이 형성된 부위에 있어서는, 반도체 기판의 두께 방향에 있어서의 전계를, 제 2 보디 영역과, 하방 제 2 플로팅 영역의 2 지점에서 분담할 수 있다. 이 때문에, 경계 영역의 전계 강도를 보다 저감시킬 수 있다.
본 발명의 실시예에 있어서, 제 2 플로팅 영역은, 복수의 하방 제 2 플로팅 영역을 가져도 된다. 제 1 플로팅 영역이, 반도체 기판의 두께 방향에 있어서의 소정 깊이에, 소자 영역측으로부터 종단 영역측을 향하여 소정 간격을 두고 배치되어 있어도 된다. 하방 제 2 플로팅 영역은 상기한 소정 깊이에 배치되어 있어도 된다. 하방 제 2 플로팅 영역 중 가장 외주측의 제 2 플로팅 영역과, 가장 외주측의 하방 제 2 플로팅 영역에 가장 가까운 제 2 플로팅 영역의 간격 (b0) 은, 상기한 소정 간격의 2 분의 1 이하여도 된다. 가장 가까운 제 2 플로팅 영역은, 반도체 장치의 면방향에 있어서, 가장 외주측의 하방 제 2 플로팅 영역의 외측에 위치한다.
반도체 장치에 역 바이어스 전압을 인가하면, 제 1 보디 영역과 제 1 드리프트 영역의 pn 접합, 그리고 제 2 보디 영역과 제 2 드리프트 영역의 pn 접합으로부터 공핍층이 넓어진다. 상기 구성에 의하면, 공핍층이 제 1 플로팅 영역 및 하방 제 2 플로팅 영역에 도달하는 타이밍이 거의 동시가 된다. 또, 소정 간격을 두고 배치된 제 1 플로팅 영역으로부터 각각 넓어지는 공핍층이 이어지는 것보다 먼저, 가장 외주측에 위치하는 하방 제 2 플로팅 영역으로부터 넓어지는 공핍층이, 그 외주측에 배치되는 제 2 플로팅 영역에 도달한다. 이 때문에, 종단 영역의 내압을 우선적으로 유지할 수 있다. 상기 구성에 있어서, 복수의 하방 제 2 플로팅 영역은 1 개의 제 2 플로팅 영역으로 치환되어도 된다.
FLR 영역은 n 개 형성되어 있어도 되고, 제 2 보디 영역 하방 제 2 플로팅 영역을 제외한 제 2 플로팅 영역은 m 개 형성되어 있어도 된다. 여기서, n 및 m 은 자연수이다. 또한, 다음의 관계식이 성립되어도 된다 ; c0 ＜ b0, ci ＜ bj (Ⅰ). i ＝ 1 ∼ n － 1 이다. j ＝ 1 ∼ m － 1 이다. 관계식 (Ⅰ) 에 있어서, i ＝ j 이다. 관계식 (Ⅰ) 에 있어서, i 의 상한값은 n － 1, m － 1 중 작은 쪽이다. ci 는, 내주측으로부터 외주측을 향하여 i 번째 (i ＝ 1 ∼ n － 1) 의 FLR 영역과 i ＋ 1 번째의 FLR 영역의 간격이다. c0 은, 제 2 보디 영역과 1 번째의 FLR 영역의 간격이다. bj 는, m 개의 제 2 플로팅 영역을 상기 면방향에 있어서 내측으로부터 외측을 향하여 세어 j 번째의 제 2 플로팅 영역과 j ＋ 1 번째의 제 2 플로팅 영역의 간격이다.
상기 구성에 의하면, FLR 영역 사이 쪽이, 제 2 플로팅 영역 사이보다 빨리 공핍화된다. 이 때문에, 종단 영역에서는, 반도체 기판의 상면의 내압을 반도체 기판의 내부의 내압보다 상대적으로 높게 할 수 있다. 달리 말하면, 종단 영역의 내압은, 반도체 기판의 내부의 종단 구조 (즉, 제 2 플로팅 영역) 에 의해 결정된다. 따라서, 외래 전하에 의해 반도체 기판의 상면의 전계가 흐트러져도, 상면의 전계의 흐트러짐을 원인으로 하여 종단 영역의 내압이 저하되는 것을 억제할 수 있다. 외래 전하의 영향을 잘 받지 않는 반도체 장치를 실현할 수 있다. 상기 구성에 있어서, 복수의 하방 제 2 플로팅 영역은 1 개의 제 2 플로팅 영역으로 치환되어도 된다.
본 발명의 실시예에 있어서, FLR 영역의 수는, 제 2 보디 영역 하방 제 2 플로팅 영역을 제외한 제 2 플로팅 영역의 수보다 많아도 된다. 상기 구성에 의하면, 종단 영역에서는, 반도체 기판의 상면의 내압을 반도체 기판의 내부의 내압보다 상대적으로 높게 할 수 있다. 상기 구성에 있어서, 복수의 하방 제 2 플로팅 영역은 1 개의 제 2 플로팅 영역으로 치환되어도 된다.
본 발명의 실시예에 있어서, 반도체 기판의 두께 방향에 있어서의 FLR 영역의 두께는, 상기 두께 방향에 있어서의 제 2 플로팅 영역의 두께보다 커도 된다. 상기 구성에 의하면, 반도체 기판의 두께 방향에 있어서의 FLR 영역의 측면의 길이가 길어진다. 이 때문에, FLR 영역의 측면으로부터 공핍층이 넓어지기 쉬워져, FLR 영역의 측면에서의 전계 집중을 완화할 수 있다. 따라서, 종단 영역에서는, 반도체 기판의 상면의 내압을 반도체 기판의 내부의 내압보다 상대적으로 높게 할 수 있다.
본 발명의 실시예에 있어서, 반도체 기판을 평면에서 보았을 때에, 종단 영역은 소자 영역의 적어도 1 개의 변과 반도체 기판의 단변 사이에 형성되어 있어도 된다. 소자 영역의 상기 적어도 1 개의 변과 반도체 기판의 단변 사이에서는, 소자 영역으로부터 반도체 기판의 단변을 향하는 특정 방향의 FLR 영역의 폭이, 소자 영역으로부터 반도체 기판의 단변을 향하는 상기 특정 방향의 제 2 플로팅 영역의 폭보다 커도 된다. 상기 구성에 의하면, 공핍층은, 제 2 플로팅 영역으로부터보다, FLR 영역으로부터의 쪽이 넓어지기 쉬워진다. 이 때문에, FLR 영역 근방에서의 전계 집중을 보다 완화할 수 있다.
본 발명의 실시예에 있어서, 소자 영역에는 추가로, 게이트 전극과, 절연체가 형성되어 있어도 된다. 게이트 전극은, 게이트 트렌치 내에 배치되고, 제 1 보디 영역과 대향하고 있어도 된다. 게이트 트렌치는, 제 1 보디 영역을 관통하여 제 1 드리프트 영역에까지 연장되어 있어도 된다. 절연체는, 게이트 전극과 게이트 트렌치의 내벽 사이에 배치되어 있어도 된다. 소자 영역에 있어서의 제 1 플로팅 영역은, 게이트 트렌치의 바닥부를 둘러싸고 있어도 된다.
본 발명의 실시예에 있어서, 종단 영역에 더미 트렌치와, 절연체가 형성되어 있어도 된다. 더미 트렌치는, 제 2 보디 영역을 관통하여 제 2 드리프트 영역에까지 연장되어 있어도 된다. 절연체는, 더미 트렌치 내에 배치되어 있어도 된다. 더미 트렌치는, 소자 영역의 외주를 둘러싸고 있어도 된다. 적어도 1 개의 제 2 플로팅 영역은, 더미 트렌치의 바닥부를 둘러싸고 있어도 된다. 상기 구성에 의하면, 더미 트렌치를 형성함으로써 종단 영역의 내압을 보다 향상시킬 수 있다.
본 발명의 실시예 1 의 반도체 장치 (10) 에 대해서 도 1, 2 를 참조하여 설명한다. 도 1 에서는 도면을 보기 쉽게 하기 위하여 반도체 기판 (11) 상의 절연막 및 전극의 도시를 생략하였다. 또, 도 1, 2 는 각각 도면을 보기 쉽게 하기 위하여 축척을 변경하여 도시하였다. 이 때문에, 도 1 과 도 2 의 축척은 일치하지 않음에 주의하길 바란다. 또, 도 1 에서는 후술하는 게이트 전극 (16) 및 더미 트렌치 (25) 에 해치를 넣었다. 도 1 에 나타내는 바와 같이, 반도체 장치 (10) 는 반도체 기판 (11) 에 형성되어 있다. 반도체 기판 (11) 에는, 소자 영역 (12) 과 종단 영역 (14) 이 형성되어 있다. 소자 영역 (12) 은, 반도체 기판 (11) 을 평면에서 보았을 때에 대략 사각형상을 갖는다. 종단 영역 (14) 은 소자 영역 (12) 을 둘러싸고 있다. 달리 말하면, 종단 영역 (14) 은, 소자 영역 (12) 을 구성하는 4 개의 변과, 반도체 기판 (11) 의 단변 사이에 형성되어 있다. 이하에서는, 종단 영역 (14) 중, 후술하는 FLR 영역 (41a) 의 내주측의 측면으로부터 소자 영역 (12) 측의 영역을 특히 경계 영역 (14a) 이라고 부른다. 반도체 기판 (11) 에는 SiC 기판이 사용된다.
소자 영역 (12) 에는, 6 개의 게이트 전극 (16) 이 형성되어 있다. 6 개의 게이트 전극 (16) 은, 도 1 의 y 방향으로 연장되어 있고, 도 1 의 x 방향으로 소정 간격을 두고 배열되어 있다. 종단 영역 (14) 에는 1 개의 더미 트렌치 (25) 및 6 개의 FLR 영역 (41) 이 형성되어 있다. 더미 트렌치 (25) 는, 소자 영역 (12) 의 주위를 일순하고 있고, 6 개의 FLR 영역 (41) 은 더미 트렌치 (25) 의 주위를 일순하고 있다.
여기서, 소자 영역 (12) 의 구성에 대해서 설명한다. 도 2 에 나타내는 바와 같이, 소자 영역 (12) 에는, 절연 게이트형 반도체 소자가 형성되어 있다. 즉, 소자 영역 (12) 에는, 반도체 기판 (11) 의 상면에 면하는 영역에, n＋ 형의 소스 영역 (40) 과 p＋ 형의 보디 콘택트 영역 (38) 이 형성되어 있다. 보디 콘택트 영역 (38) 은, 소스 영역 (40) 에 접하도록 형성되어 있다.
소스 영역 (40) 과 보디 콘택트 영역 (38) 의 하측에는, p- 형의 보디 영역 (36a) 이 형성되어 있다. 보디 영역 (36a) 의 불순물 농도는, 보디 콘택트 영역 (38) 의 불순물 농도보다 낮게 되어 있다. 보디 영역 (36a) 은, 소스 영역 (40) 및 보디 콘택트 영역 (38) 에 접하고 있다. 이 때문에, 소스 영역 (40) 은, 보디 영역 (36a) 및 보디 콘택트 영역 (38) 에 의해 둘러싸여 있다. 보디 영역은, 종단 영역 (14) 의 일부에까지 형성되어 있다. 이하에서는, 종단 영역 (14) 에 형성되어 있는 p- 형의 보디 영역을「보디 영역 (36b)」이라고 부르고, 보디 영역 (36a) 과 보디 영역 (36b) 을 합하여「보디 영역 (36)」이라고 부른다. 보디 영역 (36a) 과 보디 영역 (36b) 은 연속된 영역이며, 일체적으로 형성된다. 이 때문에, 보디 영역 (36a) 의 하면과 보디 영역 (36b) 의 하면은, z 방향의 동일한 높이에 위치하고 있다. 또한, p- 형의 보디 영역 (36a) 및 보디 콘택트 영역 (38) 은 본 발명의 제 1 보디 영역으로서 간주해도 된다. 보디 영역 (36b) 및 보디 콘택트 영역 (39) (후술) 은 본 발명의 제 2 보디 영역으로서 간주해도 된다.
보디 영역 (36a) 의 하측에는, n- 형의 드리프트 영역 (32a) 이 형성되어 있다. 드리프트 영역은, 반도체 기판 (11) 의 전체면에 형성되어 있다. 이하에서는, 종단 영역 (14) 에 형성되어 있는 n- 형의 드리프트 영역을「드리프트 영역 (32b)」이라고 부르고, 드리프트 영역 (32a) 과 드리프트 영역 (32b) 을 합하여 「드리프트 영역 (32)」이라고 부른다. 드리프트 영역 (32a) 과 드리프트 영역 (32b) 은 연속된 영역이며, 일체적으로 형성된다. 드리프트 영역 (32a) 은, 보디 영역 (36a) 의 하면에 접하고 있다. 드리프트 영역 (32a) 은, 보디 영역 (36a) 에 의해 소스 영역 (40) 으로부터 분리되어 있다. 드리프트 영역 (32a) 내에는, 후술하는 게이트 트렌치 (24) 의 바닥부를 둘러싸는 범위에 p- 형의 확산 영역 (34) 이 형성되어 있다. 확산 영역 (34) 은, 게이트 전극 (16) 의 하방 (즉, 게이트 트렌치 (24) 의 바닥부) 의 절연체 (26) 에 접하고 있다. 확산 영역 (34) 의 주위는, 드리프트 영역 (32a) 에 둘러싸여 있다. 이것에 의해, 확산 영역 (34) 은, 보디 영역 (36a) 으로부터 분리되어 있다. 확산 영역 (34) 은, 보디 영역 (36a) 의 하면으로부터 깊이 (d1) 의 위치에, 간격 (a) 을 두고 형성되어 있다. 또한, n- 형의 드리프트 영역 (32a) 은 본 발명의 제 1 드리프트 영역으로서 간주해도 된다. 드리프트 영역 (32b) 은 본 발명의 제 2 드리프트 영역으로서 간주해도 된다. 확산 영역 (34) 은 본 발명의 제 1 플로팅 영역으로서 간주해도 된다.
반도체 기판 (11) 의 하면에 면하는 범위에는, n＋ 형의 드레인 영역 (30) 이 형성되어 있다. 드레인 영역 (30) 은 반도체 기판 (11) 의 전체면에 형성되어 있다. 드레인 영역 (30) 의 불순물 농도는, 드리프트 영역 (32) 중의 불순물 농도보다 높게 되어 있다. 드레인 영역 (30) 은, 드리프트 영역 (32) 의 하면에 접하고 있다. 드레인 영역 (30) 은, 드리프트 영역 (32) 에 의해 보디 영역 (36) 으로부터 분리되어 있다.
반도체 기판 (11) 의 상면에는 게이트 트렌치 (24) 가 형성되어 있다. 게이트 트렌치 (24) 는, 소스 영역 (40) 및 보디 영역 (36a) 을 관통하고, 그 하단은 드리프트 영역 (32a) 까지 연장되어 있다. 게이트 트렌치 (24) 내에는, 게이트 전극 (16) 이 형성되어 있다. 게이트 전극 (16) 은, 그 하단이 보디 영역 (36a) 의 하면보다 약간 깊어지도록 형성되어 있다. 게이트 트렌치 (24) 의 벽면과 게이트 전극 (16) 사이 (즉, 게이트 전극 (16) 의 측방 및 하방) 에는 절연체 (26) 가 충전되어 있다. 이 때문에, 게이트 전극 (16) 은, 절연체 (26) 를 개재하여 보디 영역 (36a) 및 소스 영역 (40) 에 대향하고 있다. 또, 게이트 전극 (16) 의 상면에는, 캡 절연막 (45) 이 형성되어 있다.
반도체 기판 (11) 의 하면에는 드레인 전극 (28) 이 형성되어 있다. 드레인 전극 (28) 은, 반도체 기판 (11) 의 전체면에 형성되어 있다. 드레인 전극 (28) 은, 드레인 영역 (30) 과 오믹 접촉하고 있다. 반도체 기판 (11) 의 상면에는, 소스 전극 (46) 이 형성되어 있다. 소스 전극 (46) 은, 소자 영역 (12) 및 종단 영역 (14) 의 일부에 형성되어 있다. 소자 영역 (12) 에서는, 소스 전극 (46) 은 소스 영역 (40) 및 보디 콘택트 영역 (38) 과 오믹 접촉하고 있다. 종단 영역 (14) 에서는, 소스 전극 (46) 은 보디 콘택트 영역 (39) 과 오믹 접촉하고 있다. 소스 전극 (46) 은, 캡 절연막 (45) 에 의해 게이트 전극 (16) 으로부터 절연되어 있다.
다음으로, 종단 영역 (14) 에 대해서 설명한다. 도 2 에 나타내는 바와 같이, 종단 영역 (14) 에는, 1 개의 더미 트렌치 (25), 6 개의 FLR 영역 (41), 및 6 개의 확산 영역 (37) 이 형성되어 있다. 종단 영역 (14) 의 일부에는, 반도체 기판 (11) 의 상면에 면하는 범위에 보디 콘택트 영역 (39) 이 형성되어 있다. 보디 콘택트 영역 (39) 의 하측에는, 보디 영역 (36b) 이 형성되어 있다. 보디 영역 (36b) 은 보디 콘택트 영역 (39) 의 하면 및 측면에 접하고 있다. 보디 영역 (36b) 의 하측에는, 드리프트 영역 (32b) 이 형성되어 있다. 드리프트 영역 (32b) 은 보디 영역 (36b) 의 하면 및 측면에 접하고 있다. 더미 트렌치 (25) 는, 보디 콘택트 영역 (39) 및 보디 영역 (36b) 을 관통하여, 그 하단이 드리프트 영역 (32b) 까지 연장되어 있다. 더미 트렌치 (25) 의 하단은, 게이트 트렌치 (24) 의 하단과 동일한 깊이로 되어 있다. 더미 트렌치 (25) 내에는, 절연체 (27) 가 충전되어 있다.
종단 영역 (14) 에는, 드리프트 영역 (32b) 내에, 6 개의 p- 형의 확산 영역 (37) 이 형성되어 있다. 이하에서는, 각 확산 영역 (37) 을, x 방향을 향하여 순서대로, 확산 영역 (37a), 확산 영역 (37b), …, 확산 영역 (37f) 이라고 부른다. 확산 영역 (37a ∼ 37f) 은 대략 동일한 크기이다. 확산 영역 (37) 은, 소자 영역 (12) 으로부터 반도체 기판 (11) 의 단변을 향하는 방향 (도 2 의 x 방향) 의 폭이 w2, 반도체 기판 (11) 의 두께 방향 (도 2 의 z 방향) 의 두께가 t2 가 되도록 형성되어 있다. 확산 영역 (37) 중 확산 영역 (37a) 은, 더미 트렌치 (25) 의 바닥부를 둘러싸는 범위에 형성되어 있다. 확산 영역 (37) 의 주위는, 드리프트 영역 (32b) 에 둘러싸여 있다. 본 실시예에서는, 확산 영역 (37a ∼ 37f) 은 확산 영역 (34) 과 대략 동일한 깊이 (즉, 깊이 (d1)) 에 형성되어 있고, 소자 영역 (12) 의 외주를 둘러싸고 있다. 또한, 확산 영역 (37) 은, 본 발명의 제 2 플로팅 영역으로서 간주되어도 된다.
확산 영역 (37) 중 확산 영역 (37a, 37b) 은, 종단 영역 (14) 의 경계 영역 (14a) 에 배치되어 있다. 보다 구체적으로는, 확산 영역 (37a, 37b) 은, 보디 영역 (36b) 의 하방에 배치되어 있다. 달리 말하면, 확산 영역 (37a, 37b) 은, 반도체 기판 (11) 을 평면에서 보았을 때에, 보디 영역 (36b) 과 겹쳐져 있다. 이 때문에, 본 실시예에서는, 6 개의 확산 영역 (37) 중, 2 개의 확산 영역 (37a, 37b) 이 보디 영역 (36b) 의 하방에 배치되어 있고, 4 개의 확산 영역 (37c ∼ 37f) 이 보디 영역 (36b) 의 외주측에 배치되어 있다. 또한, 확산 영역 (37a, 37b) 은 본 발명의 하방 제 2 플로팅 영역으로서 간주되어도 된다.
여기서, 확산 영역 (37b) 과 확산 영역 (37c) 의 간격을 b0 으로 하고, 확산 영역 (37b) 으로부터 외주측을 향하여 j 번째 (j ＝ 1 ∼ 3) 의 확산 영역 (37) 과 j ＋ 1 번째의 확산 영역 (37) 의 간격을 bj 로 하면, b0, bj, bj ＋ 1 사이에는, b0 ＜ bj ＜ bj ＋ 1 의 관계가 성립한다. 또, 상기 서술한 바와 같이, 인접하는 확산 영역 (34) 은 간격 (a) 을 두고 균등하게 배치되어 있다. 간격 (a) 과 간격 (b0) 사이에는, 2 × b0 ≤ a 의 관계가 성립되어 있다.
또, 확산 영역 (37a) 은, 소자 영역 (12) 의 가장 종단 영역 (14) 측에 형성되어 있는 확산 영역 (34) (이하에서는, 단부측 확산 영역 (34a) 이라고도 부른다) 으로부터, 간격 (e1) 을 두고 형성되어 있다. 본 실시예에서는, e1 ＝ a 로 되어 있지만, 이것에 한정되지 않으며, 예를 들어 e1 ＜ a 이어도 된다. 또, 확산 영역 (37b) 은, 확산 영역 (37a) 으로부터 간격 (e2) 을 두고 형성되어 있다. 본 실시예에서는, e2 ＜ a 로 되어 있지만, 이것에 한정되지 않으며, 예를 들어 e2 ＝ a 이어도 된다.
다음으로, FLR 영역 (41) 에 대해서 설명한다. 상기 서술한 바와 같이, 종단 영역 (14) 에는, 반도체 기판 (11) 의 상면에 면하는 범위에 6 개의 p＋ 형의 FLR 영역 (41) 이 형성되어 있다. FLR 영역 (41) 의 불순물 농도는, 보디 영역 (36b) 의 불순물 농도보다 높게 되어 있다. 이하에서는, 각 FLR 영역 (41) 을, x 방향을 향하여 순서대로, FLR 영역 (41a), FLR 영역 (41b), …, FLR 영역 (41f) 이라고 부른다. FLR 영역 (41a) ∼ FLR 영역 (41f) 은 대략 동일한 크기이다. FLR 영역 (41) 은, 소자 영역 (12) 으로부터 반도체 기판 (11) 의 단변을 향하는 방향의 폭이 w1, 반도체 기판 (11) 의 두께 방향의 두께가 t1 이 되도록 형성되어 있다. 드리프트 영역 (32b) 은, FLR 영역 (41) 에 접함과 함께 FLR 영역 (41) 을 둘러싸고 있다. FLR 영역 (41a) 은, 보디 영역 (36b) 으로부터 간격 (c0) 을 두고 형성되어 있다. 여기서, 간격 (c0) 은, 엄밀하게는 보디 영역 (36b) 의 반 소자 영역 (12) 측 (x 방향측) 의 측면과, FLR 영역 (41a) 의 소자 영역 (12) 측 (-x 방향측) 의 측면의 간격을 가리키는 것에 주의하기 바란다. 보디 영역 (36b) 과 FLR 영역 (41a) 사이에는, 드리프트 영역 (32b) 이 배치되어 있다. 달리 말하면, 드리프트 영역 (32b) 은, 보디 영역 (36b) 과 FLR 영역 (41a) 을 분리하고 있다. 도 2 로부터 분명한 바와 같이, FLR 영역 (41a) 의 내주측의 측면으로부터 소자 영역 (12) 측에는, 2 개의 확산 영역 (37a, 37b) 이 배치되어 있다.
여기서, 내주측으로부터 외주측을 향하여 i 번째 (i ＝ 1 ∼ 5) 의 FLR 영역 (41) 과 i ＋ 1 번째의 FLR 영역 (41) 의 간격을 ci 로 하면, c0, ci, ci ＋ 1 사이에는, c0 ＜ ci ＜ ci ＋ 1 의 관계가 성립한다.
또, 간격 (b0 ∼ b3) 과 간격 (c0 ∼ c3) 사이에는, c0 ＜ b0, c1 ＜ b1, c2 ＜ b2, c3 ＜ b3 의 관계가 각각 성립한다. 추가로, FLR 영역 (41) 의 폭 (w1) 과 확산 영역 (37) 의 폭 (w2) 사이에는, w1 ＞ w2 의 관계가 성립하고, FLR 영역 (41) 의 두께 (t1) 와 확산 영역 (37) 의 두께 (t2) 사이에는, t1 ＞ t2 의 관계가 성립한다.
또, 상기 서술한 바와 같이, FLR 영역 (41) 은 6 개 형성되어 있다. 한편, 확산 영역 (37) 중 보디 영역 (36b) 의 하방에 배치되어 있지 않은 확산 영역 (37) 은 4 개 형성되어 있다. 즉, FLR 영역 (41) 의 수는, 보디 영역 (36b) 의 하방에 배치되어 있지 않은 확산 영역 (37) (즉, 확산 영역 (37c ∼ 37f)) 의 수보다 많다.
종단 영역 (14) 의 반도체 기판 (11) 의 상면에는 절연막 (44) 이 형성되어 있다. 절연막 (44) 은, 보디 콘택트 영역 (39) 의 상면의 일부 및 보디 영역 (36b) 의 상면의 일부와, 드리프트 영역 (32b) 의 상면을 덮고 있다.
상기 서술한 반도체 장치 (10) 를 사용할 때에는, 드레인 전극 (28) 이 전원 전위에 접속되고, 소스 전극 (46) 이 그라운드 전위에 접속된다. 게이트 전극 (16) 에 인가되는 전위가 임계값 전위 미만인 경우에는, 반도체 장치 (10) 는 오프되어 있다. 반도체 장치 (10) 가 오프된 상태에서는, 보디 영역 (36) 과 드리프트 영역 (32) 의 pn 접합으로부터 공핍층이 넓어진다. 상기의 pn 접합으로부터 넓어지는 공핍층이 FLR 영역 (41a) 에 도달하면, FLR 영역 (41a) 과 드리프트 영역 (32b) 의 pn 접합으로부터 공핍층이 넓어진다. 동일하게, 상기의 pn 접합 (보디 영역 (36) 과 드리프트 영역 (32) 의 pn 접합) 으로부터 넓어지는 공핍층이 확산 영역 (34, 37a, 37b) 에 도달하면, 확산 영역 (34) 과 드리프트 영역 (32a) 의 pn 접합, 및 확산 영역 (37a, 37b) 과 드리프트 영역 (32b) 의 pn 접합으로부터 각각 공핍층이 넓어진다.
게이트 전극 (16) 에 인가되는 전위가 임계값 전위 이상이 되면, 반도체 장치 (10) 는 온된다. 반도체 장치 (10) 가 온되면, 절연체 (26) 에 접하고 있는 범위의 보디 영역 (36a) 에 채널이 형성된다. 이것에 의해, 전자가, 소스 전극 (46) 으로부터 소스 영역 (40), 보디 영역 (36a) 의 채널, 드리프트 영역 (32a) 및 드레인 영역 (30) 을 통과하여 드레인 전극 (28) 에 흐른다. 즉, 드레인 전극 (28) 으로부터 소스 전극 (46) 에 전류가 흐른다.
다음으로, 실시예 1 의 반도체 장치 (10) 의 이점을 설명한다. 도 2 에 나타내는 바와 같이, 반도체 장치 (10) 의 종단 영역 (14) 에는 확산 영역 (37) 및 FLR 영역 (41) 이 형성되어 있다. 확산 영역 (37) 은, 반도체 기판 (11) 의 내부 (상세하게는, 보디 영역 (36) 의 하면으로부터 깊이 (d1) 의 위치) 에 형성되어 있고, FLR 영역 (41) 은 반도체 기판 (11) 의 상면에 면하는 범위에 형성되어 있다. 이것에 의해, 반도체 장치 (10) 에 역 바이어스 전압을 인가하면, 등전위선은 인접하는 확산 영역 (37) 사이 및 인접하는 FLR 영역 (41) 사이에 균등하게 배치된다. 이 때문에, 종단 영역 (14) 에서는, 반도체 기판 (11) 의 내부에 있어서의 전계의 집중을 억제할 수 있음과 함께, 상면에 있어서의 전계의 집중도 억제할 수 있다. 따라서, 종단 영역 (14) 에 있어서 국소적으로 전계 강도가 높아지지 않게 되어, 종단 영역 (14) 전체의 전계 강도를 저감시킬 수 있다. 이 결과, 종단 영역 (14) 의 내압을 향상시킬 수 있고, 종단 영역 (14) 의 면적을 축소할 수 있다. 또, 일반적으로, 경계 영역 (14a) 에 상당하는 영역은, 전계가 집중되어 전계 강도가 높아지기 쉽고, 내압이 저하되기 쉽다. 본 실시예에서는, 경계 영역 (14a) 에 확산 영역 (37a, 37b) 을 배치하였다. 이것에 의해, 경계 영역 (14a) 의 전계 강도를, 소자 영역 (12) 의 전계 강도 이하로 억제할 수 있다. 이와 같이, 종단 영역 (14) 에 복수의 FLR 영역 (41) 및 확산 영역 (37) 을 형성하고, 일부의 확산 영역 (37) 을 경계 영역 (14a) 에 배치함으로써, 종단 영역 (14) 의 내압을 소자 영역 (12) 의 내압보다 상대적으로 높게 할 수 있다. 따라서, 드리프트 영역 (32) 의 불순물 농도가 비교적 높은 경우에도, 종단 영역 (14) 에서 내압을 유지할 수 있다. 결과적으로, 애벌런시 항복이 발생하는 지점을 소자 영역 (12) 으로 할 수 있다. 소자 영역 (12) 은 종단 영역 (14) 과 비교하여 넓은 면적을 갖기 때문에, 온도가 잘 높아지지 않고, 큰 항복 전류를 허용할 수 있다. 이 때문에, 반도체 장치 (10) 의 애벌런시 내량을 증가시킬 수 있다.
또, 본 실시예에서는 종단 영역 (14) 의 일부 (즉, 경계 영역 (14a)) 에도 보디 영역 (36b) 을 형성하고 있다. 보디 영역 (36b) 은, 더미 트렌치 (25) 로부터 반도체 기판 (11) 의 단부측 (x 방향) 에까지 미치고 있다. 트렌치에는 전계가 집중되기 쉽기 때문에, 상기와 같이 보디 영역 (36b) 을 형성함으로써, 더미 트렌치 (25) 에 대한 전계 집중을 억제할 수 있다. 더미 트렌치 (25) 가 형성되어 있지 않은 경우에는, 가장 종단 영역 (14) 측의 게이트 트렌치 (24) 에 대한 전계 집중을 억제할 수 있다. 또, 본 실시예에서는, 확산 영역 (37a, 37b) 이 보디 영역 (36b) 의 하방에 배치되어 있다. 일반적으로, 반도체 장치 (10) 에 역 바이어스 전압을 인가하면, 보디 영역 (36b) 과 드리프트 영역 (32b) 의 pn 접합에 전계가 집중되어, 이 pn 접합의 내압이 저하되기 쉽다. 그러나, 확산 영역 (37a, 37b) 을 배치함으로써, 상기 pn 접합의 전계 집중을 완화하여, 내압 저하를 억제할 수 있다.
또한, 본 실시예에서는, 6 개의 확산 영역 (34) 을 동일한 깊이 (d1) 에, 간격 (a) 을 두고 배치하였다. 또, 2 개의 확산 영역 (37a, 37b) 도 확산 영역 (34) 과 동일한 깊이 (d1) 에 배치하였다. 역 바이어스 전압을 인가하면, 보디 영역 (36) 과 드리프트 영역 (32) 의 pn 접합으로부터 공핍층이 넓어진다. 확산 영역 (34, 37a, 37b) 을 동일한 깊이에 배치함으로써, 공핍층은 이들 확산 영역 (34, 37a, 37b) 에 거의 동일한 타이밍으로 도달한다. 공핍층이 확산 영역 (34, 37a, 37b) 에 도달하면, 확산 영역 (34) 과 드리프트 영역 (32a) 의 pn 접합, 및 확산 영역 (37a, 37b) 과 드리프트 영역 (32b) 의 pn 접합으로부터도 각각 공핍층이 넓어진다. 공핍층은 확산 영역 (34) 및 확산 영역 (37a, 37b) 으로부터 거의 등속도로 넓어진다. 6 개의 확산 영역 (34) 은 균등하게 배치되어 있기 때문에, 인접하는 확산 영역 (34) 으로부터 넓어지는 공핍층이 연결되는 타이밍은, 각 확산 영역 (34) 사이에서 거의 동시가 된다. 이 타이밍을 제 1 타이밍으로 한다. 공핍층은 인접하는 확산 영역 (34) 사이의 거의 중앙에서 이어진다. 한편, 확산 영역 (37b) (즉, 확산 영역 (37a, 37b) 중 외주측의 확산 영역 (37)) 으로부터 넓어지는 공핍층은, 그 외주측에서 확산 영역 (37b) 에 인접하는 확산 영역 (37c) 에 도달한다. 이 타이밍을 제 2 타이밍으로 한다. 본 실시예에서는, 확산 영역 (37b) 과 확산 영역 (37c) 의 간격 (b0) 을, 인접하는 확산 영역 (34) 끼리의 간격 (a) 의 2 분의 1 이하로 설정하고 있다. 이 때문에, 제 2 타이밍 쪽이 제 1 타이밍보다 먼저 찾아온다. 즉, 확산 영역 (37b) 과 확산 영역 (37c) 사이는, 인접하는 확산 영역 (34) 사이보다 빨리 공핍화된다. 따라서, 종단 영역 (14) 의 내압을 우선적으로 유지할 수 있고, 종단 영역 (14) 의 내압을 소자 영역 (12) 의 내압보다 상대적으로 높게 할 수 있다. 또, 본 실시예에서는 단부측 확산 영역 (34a) 과 확산 영역 (37a) 의 간격 (e1) 을 간격 (a) 과 동일하게 하고 있기 때문에, 인접하는 확산 영역 (34) 사이가 공핍화되는 것과 거의 동시에, 단부측 확산 영역 (34a) 과 확산 영역 (37a) 사이가 공핍화된다. 또, 확산 영역 (37a) 과 확산 영역 (37b) 의 간격 (e2) 을 간격 (a) 보다 짧게 하고 있기 때문에, 인접하는 확산 영역 (34) 사이가 공핍화되는 것보다 빨리 확산 영역 (37a) 과 확산 영역 (37b) 사이가 공핍화된다. 이 때문에, 종단 영역 (14) 의 내압을 보다 적절히 유지할 수 있다.
확산 영역 (37a) 에 공핍층이 도달하면, 확산 영역 (37a) 으로부터 공핍층이 넓어져, 확산 영역 (37b) 에 도달한다. 그러면, 확산 영역 (37b) 으로부터 공핍층이 넓어져, 확산 영역 (37c) 에 도달한다. 이렇게 하여 공핍층은 확산 영역 (37f) 까지 넓어져 간다. 또, 보디 영역 (36b) 의 측면과 드리프트 영역 (32b) 의 pn 접합으로부터 넓어지는 공핍층은, FLR 영역 (41a) 에도 도달한다. FLR 영역 (41a) 에 공핍층이 도달하면, FLR 영역 (41a) 으로부터 공핍층이 넓어져, FLR 영역 (41b) 에 도달한다. 그러면, FLR 영역 (41b) 으로부터 공핍층이 넓어져, FLR 영역 (41c) 에 도달한다. 이렇게 하여 공핍층은 FLR 영역 (41f) 까지 넓어져 간다. 본 실시예에서는, 간격 (b0 ∼ b3) 과 간격 (c0 ∼ c3) 사이에는, c0 ＜ b0, c1 ＜ b1, c2 ＜ b2, c3 ＜ b3 의 관계가 각각 성립한다. 일반적으로, 보디 영역의 측면으로부터는 공핍층이 잘 넓어지지 않는다. 그러나, c0 ＜ b0 으로 함으로써, 보디 영역 (36b) 의 하면으로부터 넓어지는 공핍층이 확산 영역 (37b) 을 거쳐 확산 영역 (37c) 에 도달하는 것보다 먼저, 보디 영역 (36b) 의 측면으로부터 넓어지는 공핍층이 FLR 영역 (41a) 에 도달하기 쉬워진다. 또, c1 ＜ b1 로 함으로써, 공핍층은 확산 영역 (37d) 에 도달하는 것보다 먼저, FLR 영역 (41b) 에 도달하기 쉬워진다. 동일하게, c2 ＜ b2, c3 ＜ b3 으로 함으로써, 공핍층은 확산 영역 (37f) 에 도달하는 것보다 먼저, FLR 영역 (41d) 에 도달하기 쉬워진다. 이 때문에, FLR 영역 (41a ∼ 41d) 사이 쪽이, 확산 영역 (37b ∼ 37f) 사이보다 빨리 공핍화되기 쉽다. 따라서, 종단 영역 (14) 에서는, 반도체 기판 (11) 의 상면의 내압 (즉, FLR 영역 (41) 이 형성되어 있는 범위의 내압) 을, 반도체 기판 (11) 의 내부의 내압 (즉, 확산 영역 (37) 이 형성되어 있는 범위의 내압) 보다 높게 할 수 있다. 달리 말하면, 확산 영역 (37) 의 내압의 값이, 종단 영역 (14) 의 내압의 값이 된다. 이 결과, 예를 들어 외래 전하에 의해 반도체 기판 (11) 의 상면의 전계가 흐트러져, 상면의 전계 강도가 약간 저하되었다고 하더라도, 그 전계 강도가 확산 영역 (37) 근방의 전계 강도를 밑돌지 않는 한 외래 전하의 부착을 원인으로 하여 종단 영역 (14) 의 내압이 저하되는 것을 억제할 수 있다. 즉, 외래 전하의 영향을 잘 받지 않고, 내압 열화가 작은 종단 구조를 실현할 수 있다.
일반적으로, 인접하는 확산 영역 (37) 사이의 간격 (b) 이 짧아질수록, 일방의 확산 영역 (37) 으로부터 넓어지는 공핍층은, 인접하는 타방의 확산 영역 (37) 에 빨리 도달한다. 그러나, 이들 확산 영역 (37) 에 의한 내압 유지력은 저하된다. 한편, 간격 (b) 이 길어질수록, 일방의 확산 영역 (37) 으로부터 넓어지는 공핍층이 인접하는 타방의 확산 영역 (37) 에 도달하는 것은 느려지지만, 이들 확산 영역 (37) 에 의한 내압 유지력은 상승한다. 본 실시예에서는, 인접하는 확산 영역 (37b ∼ 37f) 사이의 간격 (b0 ∼ b3) 은, b0 ＜ b1 ＜ b2 ＜ b3 으로 되어 있다. 이 때문에, 확산 영역 (37b) 으로부터 넓어지는 공핍층은, 확산 영역 (37c … 37f) 으로 신속하게 넓어진다. 따라서, 예를 들어 b0 ＞ b1 ＞ b2 ＞ b3 인 구성과 비교하여, 확산 영역 (37b ∼ 37f) 사이를 빨리 공핍화할 수 있다. 동시에, 비교적 간격 (b) 이 넓게 취해져 있는 외주측의 확산 영역 (37) (예를 들어 확산 영역 (37d ∼ 37f)) 에서는, 높은 내압 유지력을 발휘할 수 있다. 이 때문에, 예를 들어 b0 ＝ b1 ＝ b2 ＝ b3 인 구성과 비교하여, 확산 영역 (37) 에 의한 내압 유지력을 향상시킬 수 있다.
또, 본 실시예에서는, FLR 영역 (41) 의 수 (6 개) 는, 확산 영역 (37) 중 보디 영역 (36b) 의 하방에 위치하고 있지 않은 확산 영역 (37) 의 수 (4 개) 보다 많게 되어 있다. 일반적으로, FLR 영역 (41) 의 수가 많을수록 반도체 기판 (11) 의 상면의 내압이 향상되고, 확산 영역 (37) 의 수가 많을수록 반도체 기판 (11) 의 내부의 내압이 향상된다. 이 때문에, 상기의 구성으로 함으로써, 종단 영역 (14) 에서는, 반도체 기판 (11) 의 상면의 내압을 내부의 내압보다 상대적으로 높게 할 수 있다.
또, 본 실시예에서는, z 방향의 FLR 영역 (41) 의 두께 (t1) 는, 동 방향의 확산 영역 (37) 의 두께 (t2) 보다 크게 되어 있다. 이 구성의 이점을 도 3, 4 를 참조하여 설명한다. 도 3 의 FLR 영역 (41) 의 z 방향의 두께 (t1) 는, 도 4 의 FLR 영역 (141) 의 z 방향의 두께 (t3) 보다 크게 되어 있다. 이 때문에, FLR 영역 (41) 의 측면의 길이가 FLR 영역 (141) 의 측면의 길이보다 길어진다. 일반적으로, 공핍층은, pn 접합에 있어서, p 형 영역의 고정 전하와 n 형 영역의 고정 전하가 등량이 되도록 넓어진다. 이 때문에, FLR 영역의 측면과 모서리부로부터 각각 공핍층이 넓어지는 (즉, p 형 영역의 고정 전하와 등량의 고정 전하를 n 형 영역에서 확보하는) 경우를 생각하면, 공핍층이 넓어지는 방향에 있어서의 공핍층의 두께는, FLR 영역의 측면으로부터 넓어지는 공핍층 쪽이, 모서리부로부터 넓어지는 공핍층보다 두꺼워진다. 이 때문에, FLR 영역의 측면이 긴 FLR 영역 (41) 으로부터의 쪽이, FLR 영역 (141) 으로부터보다, 공핍층이 넓어지기 쉬워진다. 따라서, 등전위선은, 인접하는 FLR 영역 (41) 사이 쪽이, 인접하는 FLR 영역 (141) 사이보다, 보다 균등하게 배치된다 (달리 말하면, 등전위선이 성기게 된다). 이 결과, FLR 영역 (41) 쪽이 FLR 영역 (141) 보다 반도체 기판 (11) 의 상면의 전계 강도를 저감시킬 수 있다. 특히, 본 실시예에서는, FLR 영역 (41) 의 두께 (t1) 를, 확산 영역 (37) 의 두께 (t2) 보다 크게 하였다. 이 때문에, FLR 영역 (41) 으로부터 공핍층이 넓어지는 속도가, 확산 영역 (37) 으로부터 공핍층이 넓어지는 속도보다 커진다. 따라서, FLR 영역 (41) 사이 쪽이 확산 영역 (37) 사이보다 빨리 공핍화된다. 결과적으로, 종단 영역 (14) 에서는, 반도체 기판 (11) 의 상면의 내압을 내부의 내압보다 상대적으로 높게 할 수 있다.
또, 본 실시예에서는, x 방향의 FLR 영역 (41) 의 폭 (w1) 은, 동 방향의 확산 영역 (37) 의 폭 (w2) 보다 크게 되어 있다. 이 때문에, FLR 영역 (41) 의 모서리부의 곡률은, 단면이 대략 타원상인 확산 영역 (37) 의 곡률보다 작아진다 (즉, FLR 영역 (41) 의 모서리부의 곡률 반경은, 확산 영역 (37) 의 곡률 반경보다 커진다). 이 때문에, 공핍층은, FLR 영역 (41) 으로부터의 쪽이 확산 영역 (37) 으로부터보다 상대적으로 넓어지기 쉬워진다. 따라서, FLR 영역 (41) 사이 쪽이 확산 영역 (37) 사이보다 빨리 공핍화된다. 결과적으로, 종단 영역 (14) 에서는, 반도체 기판 (11) 의 상면의 내압을 내부의 내압보다 상대적으로 높게 할 수 있다.
이상, 본 발명의 실시예에 대해서 상세하게 설명했지만, 이들은 예시에 불과하며, 본 발명의 반도체 장치는, 상기의 실시예를 다양하게 변형, 변경한 형태를 포함한다.
예를 들어, 게이트 트렌치 (24) 의 하단이 얕게 되어 있고, 게이트 트렌치 (24) 의 바닥부와 확산 영역 (34) 은 드리프트 영역 (32a) 에 의해 분리되어 있어도 된다. 동일하게, 더미 트렌치 (25) 의 하단이 얕게 되어 있고, 더미 트렌치 (25) 의 바닥부와 확산 영역 (37a) 은 드리프트 영역 (32b) 에 의해 분리되어 있어도 된다. 이 구성에 의해서도 실시예 1 과 동일한 작용 효과를 나타낼 수 있다.
또, FLR 영역 (41) 의 개수와 확산 영역 (37) 의 개수 (엄밀하게는 경계 영역 (14a) 의 외주측에 배치되어 있는 확산 영역 (37c ∼ 37f)) 의 관계, FLR 영역 (41) 의 두께 (t1) 와 확산 영역 (37) 의 두께 (t2) 의 관계, 및 FLR 영역 (41) 의 폭 (w1) 과 확산 영역 (37) 의 폭 (w2) 의 관계는, 각각 단독으로 효과를 나타내는 것이다. 이 때문에, 상기 3 개의 관계가 동시에 만족되어야 하는 것은 아니며, 어느 1 개 혹은 2 개의 관계가 채용되는 구성이어도 된다.
또, 경계 영역 (14a) 에 배치되는 확산 영역 (37) 의 수는 1 개여도 되고, 3 개 이상이어도 된다. 또, 확산 영역 (37) 의 전체가 보디 영역 (36b) 의 하방에 배치될 필요는 없으며, 반도체 기판 (11) 을 평면에서 보았을 때에 확산 영역 (37) 의 일부가 보디 영역 (36b) 의 하방에 배치되는 구성이어도 된다.
또, 확산 영역 (37) 및 FLR 영역 (41) 의 수는 6 개에 한정되지 않는다. 확산 영역 (37) 및 FLR 영역 (41) 을 다수 형성할수록, 종단 영역 (14) 의 내압을 높게 할 수 있다. 종단 영역 (14) 에서 유지하고자 하는 내압의 값에 따라 각 FLR 영역 (41) 및 각 확산 영역 (37) 사이의 간격 및 수를 조정함으로써, 소자 영역 (12) 보다 종단 영역 (14) 의 내압을 상대적으로 높게 하는 것이 가능해진다.
또, 더미 트렌치 (25) 를 형성하지 않아도 내압을 유지할 수 있는 경우에는, 더미 트렌치 (25) 는 형성되지 않아도 된다. 혹은, 더미 트렌치 (25) 의 수는 2 개 이상이어도 된다. 더미 트렌치 (25) 의 내부에는 도전체가 추가로 형성되어 있어도 된다. 또, 반도체 기판 (11) 에는 2 개 이상의 소자 영역 (12) 이 형성되어도 된다. 또, 본 발명은 MOS 에 한정되지 않으며, IGBT 를 비롯한 대전력 스위칭 소자 전반에 적용될 수 있다.
이상, 본 발명의 구체예를 상세하게 설명했지만, 이들은 예시에 불과하다. 본 발명에는, 이상에서 예시한 구체예를 다양하게 변형, 변경한 형태가 포함된다.

Claims (12)

  1. 소자 영역 (12) 과, 소자 영역을 둘러싸는 종단 영역 (14) 을 갖는 반도체 기판 (11) 을 포함하는 반도체 장치 (10) 로서,
    소자 영역에는, 반도체 기판의 상면에 면하는 범위에 배치되어 있는 제 1 도전형의 제 1 보디 영역 (36a, 38) 과, 제 1 보디 영역의 하면에 접하고 있는 제 2 도전형의 제 1 드리프트 영역 (32a) 과, 그 주위가 제 1 드리프트 영역에 의해 둘러싸여 있는 복수의 제 1 도전형의 제 1 플로팅 영역 (34) 이 형성되어 있고,
    종단 영역에는, 반도체 기판의 상면에 면하는 범위에 배치되어 있고, 소자 영역의 외주를 둘러싸고 있는 복수의 제 1 도전형의 필드 리미팅 링 영역 (41) 과, 필드 리미팅 링 영역에 접함과 함께 필드 리미팅 링 영역을 둘러싸고 있는 제 2 도전형의 제 2 드리프트 영역 (32b) 과, 그 주위가 제 2 드리프트 영역에 의해 둘러싸여 있는 복수의 제 1 도전형의 제 2 플로팅 영역 (37) 이 형성되어 있고,
    제 2 플로팅 영역은, 소자 영역의 외주를 둘러싸고 있고, 그리고
    가장 소자 영역측에 배치되어 있는 필드 리미팅 링 영역의 내주측의 측면으로부터 소자 영역측에는, 적어도 1 개의 제 2 플로팅 영역이 배치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    종단 영역에는 추가로 제 2 보디 영역 (36b, 39) 이 형성되어 있고,
    제 2 보디 영역은 제 1 도전형이고, 반도체 기판의 상면에 면하는 범위에 배치됨과 함께 소자 영역측에 부분적으로 배치되어, 제 1 보디 영역으로부터 연속되고,
    필드 리미팅 링 영역은 제 2 보디 영역으로부터 이간되어 있고,
    제 2 드리프트 영역은, 제 2 보디 영역의 하면 및 측면에 접하고 있고,
    제 2 드리프트 영역은, 제 2 보디 영역과 필드 리미팅 링 영역을 분리하도록 구성되어 있고, 그리고
    제 2 플로팅 영역은, 반도체 기판을 평면에서 보았을 때에 제 2 보디 영역과 겹치는 부분을 갖는 하방 제 2 플로팅을 적어도 1 개 포함하는, 반도체 장치.
  3. 제 2 항에 있어서,
    제 2 플로팅 영역은, 복수의 하방 제 2 플로팅 영역을 갖고,
    제 1 플로팅 영역이, 반도체 기판의 두께 방향에 있어서의 소정 깊이에, 소자 영역측으로부터 종단 영역측을 향하여 소정 간격을 두고 배치되어 있고,
    하방 제 2 플로팅 영역은 상기 소정 깊이에 배치되어 있고,
    하방 제 2 플로팅 영역 중 가장 외주측의 하방 제 2 플로팅 영역과, 가장 외주측의 하방 제 2 플로팅 영역에 가장 가까운 제 2 플로팅 영역의 간격 (b0) 은, 상기 소정 간격의 2 분의 1 이하이고, 그리고
    상기 가장 가까운 제 2 플로팅 영역은, 반도체 장치의 면방향에 있어서, 가장 외주측의 하방 제 2 플로팅 영역의 외측에 위치하는, 반도체 장치.
  4. 제 3 항에 있어서,
    필드 리미팅 링 영역은 n 개 형성되어 있고,
    하방 제 2 플로팅 영역을 제외한 제 2 플로팅 영역은 m 개 형성되어 있고,
    n 및 m 은 자연수이고,
    다음의 관계식이 성립된다 ; c0 ＜ b0, ci ＜ bj (Ⅰ),
    i ＝ 1 ∼ n － 1 이고,
    j ＝ 1 ∼ m － 1 이고,
    관계식 (Ⅰ) 에 있어서, i ＝ j 이고,
    관계식 (Ⅰ) 에 있어서, i 의 상한값은 n － 1, m － 1 중 작은 쪽이고,
    ci 는, 상기 면방향에 있어서 내측으로부터 외측을 향하여 i 번째의 필드 리미팅 링 영역과 i ＋ 1 번째의 필드 리미팅 링 영역의 간격이고,
    c0 은, 제 2 보디 영역과 상기 면방향에 있어서 내주측으로부터 1 번째의 필드 리미팅 링 영역의 간격이고,
    bj 는, m 개의 제 2 플로팅 영역을 상기 면방향에 있어서 내측으로부터 외측을 향하여 세어 j 번째의 제 2 플로팅 영역과 j ＋ 1 번째의 제 2 플로팅 영역의 간격인, 반도체 장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    필드 리미팅 링 영역의 수는, 하방 제 2 플로팅 영역을 제외한 제 2 플로팅 영역의 수보다 많은, 반도체 장치.
  6. 제 1 항에 있어서,
    종단 영역에는 추가로 제 2 보디 영역 (36b, 39) 이 형성되어 있고,
    제 2 보디 영역은 제 1 도전형이고, 반도체 기판의 상면에 면하는 범위에 배치됨과 함께 소자 영역측에 부분적으로 배치되어, 제 1 보디 영역으로부터 연속되고,
    필드 리미팅 링 영역은 제 2 보디 영역으로부터 이간되어 있고,
    제 2 드리프트 영역은, 제 2 보디 영역의 하면 및 측면에 접하고 있고,
    제 2 드리프트 영역은, 제 2 보디 영역과 필드 리미팅 링 영역을 분리하도록 구성되어 있고,
    제 2 플로팅 영역은, 반도체 기판을 평면에서 보았을 때에 제 2 보디 영역과 겹치는 부분을 갖는 하방 제 2 플로팅을 1 개 포함하고,
    제 1 플로팅 영역이, 반도체 기판의 두께 방향에 있어서의 소정 깊이에, 소자 영역측으로부터 종단 영역측을 향하여 소정 간격을 두고 배치되어 있고,
    하방 제 2 플로팅 영역은 상기 소정 깊이에 배치되어 있고,
    하방 제 2 플로팅 영역과, 하방 제 2 플로팅 영역에 가장 가까운 제 2 플로팅 영역의 간격 (b0) 은, 상기 소정 간격의 2 분의 1 이하이고, 그리고
    상기 가장 가까운 제 2 플로팅 영역은, 반도체 장치의 면방향에 있어서, 하방 제 2 플로팅 영역의 외측에 위치하는, 반도체 장치.
  7. 제 6 항에 있어서,
    필드 리미팅 링 영역은 n 개 형성되어 있고,
    하방 제 2 플로팅 영역을 제외한 제 2 플로팅 영역은 m 개 형성되어 있고,
    n 및 m 은 자연수이고,
    다음의 관계식이 성립된다 ; c0 ＜ b0, ci ＜ bj (Ⅰ),
    i ＝ 1 ∼ n － 1 이고,
    j ＝ 1 ∼ m － 1 이고,
    관계식 (Ⅰ) 에 있어서, i ＝ j 이고,
    관계식 (Ⅰ) 에 있어서, i 의 상한값은 n － 1, m － 1 중 작은 쪽이고,
    ci 는, 상기 면방향에 있어서 내측으로부터 외측을 향하여 i 번째의 필드 리미팅 링 영역과 i ＋ 1 번째의 필드 리미팅 링 영역의 간격이고,
    c0 은, 제 2 보디 영역과 상기 면방향에 있어서 내주측으로부터 1 번째의 필드 리미팅 링 영역의 간격이고,
    bj 는, m 개의 제 2 플로팅 영역을 상기 면방향에 있어서 내측으로부터 외측을 향하여 세어 j 번째의 제 2 플로팅 영역과 j ＋ 1 번째의 제 2 플로팅 영역의 간격인, 반도체 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    필드 리미팅 링 영역의 수는, 하방 제 2 플로팅 영역을 제외한 제 2 플로팅 영역의 수보다 많은, 반도체 장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    반도체 기판의 두께 방향에 있어서의 필드 리미팅 링 영역의 두께는, 상기 두께 방향에 있어서의 제 2 플로팅 영역의 두께보다 큰, 반도체 장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    반도체 기판을 평면에서 보았을 때에, 종단 영역은 소자 영역의 적어도 1 개의 변과 반도체 기판의 단변 사이에 형성되어 있고, 그리고
    소자 영역의 상기 적어도 1 개의 변과 반도체 기판의 단변 사이에서는, 소자 영역으로부터 반도체 기판의 단변을 향하는 특정 방향의 필드 리미팅 링 영역의 폭이, 상기 특정 방향의 제 2 플로팅 영역의 폭보다 큰, 반도체 장치.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    소자 영역에는 게이트 전극 (16) 과 절연체 (26) 가 형성되어 있고,
    게이트 전극은, 게이트 트렌치 (24) 내에 배치되어, 제 1 보디 영역과 대향하고 있고,
    게이트 트렌치는, 제 1 보디 영역을 관통하여 제 1 드리프트 영역에까지 연장되고,
    절연체는, 게이트 전극과 게이트 트렌치의 내벽 사이에 배치되어 있고, 그리고
    소자 영역에 있어서의 제 1 플로팅 영역은, 게이트 트렌치의 바닥부를 둘러싸고 있는, 반도체 장치.
  12. 제 2 항 내지 제 8 항 중 어느 한 항에 있어서,
    종단 영역에는, 더미 트렌치 (25) 와 절연체 (27) 가 형성되어 있고,
    더미 트렌치는, 제 2 보디 영역을 관통하여 제 2 드리프트 영역에까지 연장되고,
    절연체는, 더미 트렌치 내에 배치되어 있고,
    더미 트렌치는, 소자 영역의 외주를 둘러싸고 있고, 그리고
    적어도 1 개의 제 2 플로팅 영역은, 더미 트렌치의 바닥부를 둘러싸고 있는, 반도체 장치.
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