CN104465719A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置(10)，其包括半导体基板(11)，所述半导体基板具有元件区域(12)以及终端区域(14)。元件区域包括：第一体区域(36a，38)，其具有第一导电类型；第一漂移区(32)，其具有第二导电类型；以及第一浮动区域(34)，其具有第一导电类型。终端区域包括场限环区域(41)、第二漂移区(32b)以及第二浮动区域(37)。场限环区域具有第一导电类型并围绕元件区域。第二漂移区具有所述第二导电类型，并与场限环区域相接触且围绕场限环区域。所述第二浮动区域具有第一导电类型并被第二漂移区围绕。所述第二浮动区域围绕元件区域。至少一个所述第二浮动区域相对于最接近所述元件区域的一个场限环区域而被置于元件区域侧。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
序列号为2008-135522的日本专利申请(JP 2008-135522 A)描述了在半导体基板中形成元件区域和终端区域的半导体装置。在该元件区域中，形成有多个线性沟槽栅电极，并且在该终端区域中，形成围绕多个沟槽栅电极设置的多个终端沟槽。P型浮动区域形成在终端沟槽的底面上。浮动区域由n型漂移区围绕。配置该半导体装置使得在彼此相邻的浮动区域之间的距离最优化，从而提高了终端区域中击穿电压的均匀性。
近年，期望开发具有低损耗的半导体装置。作为实现半导体装置的低损耗的一个方法，可以减小导通电阻。为了减小该导通电阻，可以想到增加漂移区中的杂质浓度。然而，如果增加了漂移区中的杂质浓度，可能会降低在元件区域和在终端区域中的各自的击穿电压。当终端区域的击穿电压达到或小于元件区域的击穿电压时，在该终端区域会发生雪崩击穿。一般地，终端区域具有比元件区域小的面积。因此，如果击穿电流流经终端区域，不利的是终端区域的温度容易变高。因此，存在将终端区域的击穿电压设定得比元件区域的击穿电压更高以使得雪崩击穿发生在元件区域的需求。
发明内容
本发明提供一种即使当漂移区的杂质浓度相对高时也能够维持终端区中的击穿电压的半导体装置。所述半导体基板具有元件区域以及围绕所述元件区域的终端区域。所述元件区域包括第一体区域、第一漂移区以及多个第一浮动区域。所述第一体区域具有第一导电类型，并且被置于面向所述半导体基板的顶面的范围内。所述第一漂移区具有第二导电类型，并且与所述第一体区域的底面相接触。所述第一浮动区域具有所述第一导电类型，并且被所述第一漂移区围绕。所述终端区域包括多个场限环区域、第二漂移区以及多个第二浮动区域。所述场限环区域具有所述第一导电类型，并被置于面向所述半导体基板的所述顶面的范围内且围绕所述元件区域的外周。所述第二漂移区具有所述第二导电类型，并与所述场限环区域相接触且围绕所述场限环区域。所述第二浮动区域具有所述第一导电类型并被所述第二漂移区围绕。所述第二浮动区域围绕所述元件区域的所述外周。至少一个所述第二浮动区域相对于所述场限环区域中的最接近所述元件区域的一个场限环区域的内周侧表面而被置于元件区域侧。
在上文所述的半导体装置中，所述多个场限环区域(FLR区域)和所述多个第二浮动区域形成于所述终端区域。所述FLR区域形成于朝向半导体基板的顶面的范围内。所述第二浮动区域形成在所述半导体基板内部。当将反偏压电压施加至所述半导体装置时，耗尽层从在所述FLR区域和所述第二漂移区之间的接合面以及在所述第二浮动区域和所述第二漂移区之间的接合面扩张。这使得所述终端区域的电场分布能够通过所述FLR区域和所述第二浮动区域两层来控制。这因此能够使得等电位线被均匀地从半导体基板内部到其顶面安置，从而能够使得所述基板内的以及所述基板的所述顶面的电场强度减小。因此，能够提高所述终端区域的击穿电压。进一步，一般地，所述电场易于集中在从所述元件区域和所述终端区域之间的边界到终端结构的最接近所述元素区域的一部分的范围(在此称为边界区域)中，使得所述电场强度在此范围中易于提高。在上文所述的半导体装置中，至少一个第二浮动区域相对于最接近所述元件区域的所述FLR区域的内周侧表面而被置于元件区域侧(即，所述边界区域)。这能够抑制所述电场在所述边界区域集中并减小所述边界区域的所述电场强度。根据上述结构，与所述元件区域的击穿电压相比，能够获得相对高的终端区域的击穿电压，并且即使在所述漂移区的杂质浓度相对高的情况下，也能够在所述终端区域中保持击穿电压。
附图说明
将参照附图在下文中描述本发明的示例性实施例的特征、优点，以及技术和工业意义，其中相似的附图标记表示相似的元件，并且其中：
图1是根据本发明的实施例1的半导体装置的平面视图；
图2是根据本发明的实施例1的半导体装置的纵向截面图；
图3是本发明的实施例1的形成于半导体基板中的FLR区域的放大视图；以及
图4示出了图3的比较实例，其为相关技术的FLR区域的放大视图。
具体实施方式
将在下文描述本发明的实施例的主要特征。请注意，下文描述的技术要素为相互独立的技术要素，并且单独地或以各种组合来发挥技术有用性。
在本发明的实施例中，终端区域可以进一步包括第二体区域。第二体区域具有第一传导性类型，其被置于朝向半导体基板的顶面的范围内并且部分地布置在元素区域侧，并且从第一体区域连续地形成。FLR区域被排布为远离第二体区域。第二漂移区与第二体区域的底面和侧面相接触。第二漂移区可以被配置为将第二体区域与FLR区域分离。当以平面方式观察半导体基板时，第二浮动区域可以包括至少一个下方第二浮动区域，下方第二浮动区域包括与第二体区域的重叠部分。
在上述结构中，在边界区域中形成第二体区域。由此，与未在边界区域形成第二体区域的结构相比，能够抑制边界区域中击穿电压的减小。进一步，根据上述结构，当以平面方式观察半导体基板时，多个第二浮动区域中的至少一个为包括与第二体区域的重叠部分的下方第二浮动区域。据此，在下方第二浮动区域形成的部位中，在半导体基板厚度方向上的电场能够由两个区域共享，即，第二体区域及下方第二浮动区域。这能够进一步减小边界区域中的电场强度。
在本发明的实施例中，第二浮动区域可以包括多个下方第二浮动区域。可以在半导体基板的厚度方向上的预定深度处，从元件区域侧向终端区域侧以预定间隔安置第一浮动区域。下方第二浮动区域可以被置于预定深度处。下方第二浮动区域中的最外侧的下方第二浮动区域和与最外侧的下方第二浮动区域最接近的一个第二浮动区域之间的间隔b0可为预定间隔的一半或以下。最接近的一个第二浮动区域在半导体装置的表面方向上被排布在最外侧的下方第二浮动区域的外侧。
当将反偏电压施加至半导体装置时，各耗尽层从第一体区域和第一漂移区之间的pn结以及第二体区域和第二漂移区之间的pn结扩张。根据上述结构，各耗尽层大体同时到达第一浮动区域以及下方第二浮动区域。进一步，在从以预定间隔安置的第一浮动区域扩张的各耗尽层相互连接之前，从最外侧的下方第二浮动区域扩张的耗尽层到达置于其外周侧的第二浮动区域。这能够优先地维持终端区域的击穿电压。在上述结构中，可以用一个下方第二浮动区域替换多个下方第二浮动区域。
在本发明的实施例中，可以形成n个FLR区域，并且除下方第二浮动区域之外，可以形成m个第二浮动区域。在此情况下，n和m是自然数。此外，以下关系式(I)可以成立：c0<b0,ci<bj(I)。在此情况下，i至少为1，并且至多为n-1，j至少为1，并且至多为m-1，在关系式(I)中i等于j，并且在关系式(I)中，i的上限值是n-1和m-1中较小的一个。此外，ci表示在表面方向上从内侧向外侧的第i个FLR区域和第(i+1)个FLR区域之间的间隔。此外，c0表示第二体区域和在表面方向上从内侧起的第一个FLR区域之间的间隔。此外，bj表示当在表面方向上从内侧向外侧对m个第二浮动区域进行计数时，第j个第二浮动区域和第(j+1)个第二浮动区域之间的间隔。
根据上述结构，在FLR区域之间的耗尽比在第二浮动区域之间的耗尽进行的更快。在终端区域中，与半导体基板内的击穿电压相比，能够在半导体基板的顶面获得相对高的击穿电压。也就是说，通过在半导体基板内的终端结构(也就是第二浮动区域)来确定终端区域的击穿电压。因此，即使半导体基板的顶面的电场被外部电荷干扰，也能够抑制由于顶面上的电场的干扰引起的终端区域的击穿电压下降。这获得了难以被外部电荷影响的半导体装置。在上述结构中，可以用一个下方第二浮动区域替换多个下方第二浮动区域。
在本发明的实施例中，FLR区域的数量可以大于除下方第二浮动区域之外的第二浮动区域的数量。根据上述结构，在终端区域中，与半导体基板中的击穿电压相比，能够在半导体基板的顶面上获得相对高的击穿电压。在上述结构中，可以用一个下方第二浮动区域替换多个下方第二浮动区域。
在本发明的实施例中，在半导体基板的厚度方向上FLR区域的厚度大于第二浮动区域的厚度。根据所述结构，在半导体基板的厚度方向上的FLR区域的侧表面的长度较长。因此，耗尽层易于从FLR区域的侧表面扩张，从而能够抑制电场集中于FLR区域的侧表面上。在终端区域中，与半导体基板中的击穿电压相比，这能够在半导体基板的顶面上获得相对高的击穿电压。
在本发明的实施例中，当以平面方式观察半导体基板时，终端区域可形成于元件区域的至少一侧和半导体基板的端侧之间。在元件区域的至少一侧和半导体基板的端侧之间，在从元件区域朝向半导体基板的端侧这个特定方向上FLR区域的宽度可以大于在所述特定方向上第二浮动区域的宽度。根据上述构造，从FLR区域扩张耗尽层比从第二浮动区域扩张耗尽层更容易。这能够进一步抑制电场集中于FLR区域的邻近区域。
在本发明的实施例中，元件区域可以包括栅电极和绝缘体。栅电极可以被置于栅沟槽的内侧并且与第一体区域相对。栅沟槽可以贯穿第一体区域并且可以延伸至第一漂移区。绝缘体可以被置于栅沟槽的内壁和栅电极之间。在元件区域中的第一浮动区域可以围绕栅沟槽的底部。
在本发明的实施例中，终端区域可以包括虚设沟槽以及绝缘体。虚设沟槽可以贯穿第二体区域并且在第二漂移区中延伸。绝缘体可以被置于虚设沟槽中。虚设沟槽可以围绕元件区域的外周。至少一个第二浮动区域可以围绕虚设沟槽的底部。根据所述结构，能够通过形成虚设沟槽而进一步提高终端区域的击穿电压。
下文参照图1和图2描述了实施例1的半导体装置10。在图1中，为了便于观察附图，没有示出在半导体基板11上的绝缘膜和电极。进一步，在图1和图2中，为了便于观察附图，改变了缩尺。因此，应该注意的是图1的缩尺与图2的缩尺不同。进一步，将在下文中描述在图1中用影线示出的栅电极16及虚设沟槽25。如图1所示，在半导体基板11中形成半导体装置10。在半导体基板11中形成元件区域12和终端区域14。当以平面方式观察半导体基板11时，元件区域12具有大致矩形形状。终端区域14围绕元件区域12。也就是说，终端区域14形成于构成元件区域12的四侧和半导体基板11的端侧之间。在下文的描述中，在终端区域14中，将在下文描述的比FLR区域41a的内周侧表面更接近元件区域12的区域特别地称为边界领域14a。用SiC基板作为半导体基板11。
在元件区域12中形成六个栅电极16。六个栅电极16在图1中的y方向上延伸，并且以预定间隔在图1中的x方向上被安置。在终端区域14中形成一个虚设沟槽25和六个FLR区域41。设置虚设沟槽25以使其围绕元件区域12，并且设置六个FLR区域41以使其围绕虚设沟槽25。
在此，描述元件区域12的结构。如图2所示，在元件区域12中形成绝缘栅型半导体元件。也就是说，在元件区域12面向半导体基板11的顶面的部分形成n+型源极区域40以及p+型体接触区域38。形成体接触区域38以使其接触源极区域40。
在源极区域40及体接触区域38的下方形成p-型体区域36a。将体区域36a的杂质浓度设定为低于体接触区域38的杂质浓度。体区域36a与源极区域40及体接触区域38相接触。因此，源极区域40被体区域36a及体接触区域38围绕。甚至在部分终端区域14中形成体区域。在下文的描述中，在终端区域14中形成的p-型体区域被称为“体区域36b”，体区域36a和体区域36b总称为“体区域36”。体区域36a及体区域36b构成连续的区域，并且一体形成。由此，体区域36a的底面以及体区域36b的底面在z方向上被安置在相同高度。注意，可以将p-型体区域36a及体接触区域38视为本发明的第一体区域。可以将体区域36b及体接触区域39(下文描述)视为本发明的第二体区域。
在体区域36a的下方形成n-型漂移区32a。在半导体基板11的整个表面形成漂移区。在下文的描述中，在终端区域14中形成的n-型漂移区被称为“漂移区32b”，并且将漂移区32a及漂移区32b总称为“漂移区32”。漂移区32a及漂移区32b构成连续的区域，并且一体形成。漂移区32a与体区域36a的底面相接触。通过体区域36a而将漂移区32a与源极区域40分离。在漂移区32a中，在围绕已经提到的栅沟槽24的底部的范围中形成p-型扩散区域34。扩散区域34与在栅电极16下部的相应的绝缘体26(即，栅沟槽24的底部)相接触。扩散区域34被漂移区32a所围绕。在此，扩散区域34与体区域36a分离。以间隔a从体区域36a的底面的深度d1的位置形成扩散区域34。注意，可以将n-型漂移区32a视为本发明的第一漂移区。可以将n-型漂移区32b视为本发明的第二漂移区。可以将扩散区域34视为本发明的第一浮动区域。
在面向半导体基板11的底面的范围中形成n+型漏极区域30。在半导体基板11的整个表面形成漏极区域30。将漏极区域30的杂质浓度设定为高于漂移区32的杂质浓度。漏极区域30与漂移区32的底面相接触。通过漂移区32而将漏极区域30与体区域36分离。
在半导体基板11的顶面上形成栅沟槽24。栅沟槽24贯穿源极区域40及体区域36a，并且其底端在漂移区32a中延伸。在栅沟槽24中形成栅电极16。形成各栅电极16，使其底端比体区域36a的底面略深。在栅沟槽24的壁表面和栅电极16(即，栅电极16的横向侧和下侧)之间填充绝缘体26。因此，栅电极16经由绝缘体26而与体区域36a及源极区域40相对。进一步，在栅电极16的顶面上形成盖状绝缘膜45。
在半导体基板11的底面上形成漏电极28。在半导体基板11的整个表面上形成漏电极28。漏电极28与漏极区域30形成欧姆接触。在半导体基板11的顶面上形成源电极46。在元件区域12及部分终端区域14中形成源电极46。在元件区域12中，源电极46与源极区域40和体接触区域38形成欧姆接触。在终端区域14中，源电极46与体接触区域39形成欧姆接触。通过盖状绝缘膜45而将源电极46与栅电极16绝缘。
下文描述终端区域14。如图2所示，在终端区域14形成一个虚设沟槽25，六个FLR区域41，以及六个扩散区域37。在部分终端区域14中，在面向半导体基板11的顶面的范围中形成体接触区域39。在体接触区域39的下方形成体区域36b。体区域36b与体接触区域39的底面和侧面相接触。在体区域36b的下方形成漂移区32b。漂移区32b与体区域36b的底面和侧面相接触。虚设沟槽25贯穿体接触区域39及体区域36b，使得其底面在漂移区32b中延伸。虚设沟槽25的底端被安置在与栅沟槽24的底端相同的深度。用绝缘体27填充虚设沟槽25。
在终端区域14中，在漂移区32b中形成六个p-型扩散区域37。在下文的描述中，各扩散区域37朝向x方向依次被称为扩散区域37a，扩散区域37b，…，扩散区域37f。扩散区域37a至扩散区域37f大体具有相同尺寸。形成各扩散区域37，使得其在从元件区域12朝向半导体基板11的端侧的方向(图2中的x方向)上的宽度为w2，并且其在半导体基板11的厚度方向(图2中的z方向)上的厚度为t2。在围绕虚设沟槽25的底部的范围中形成扩散区域37中的扩散区域37a。扩散区域37被漂移区32b围绕。在本实施例中，在与扩散区域34的深度(即，深度d1)大体相同的深度中形成扩散区域37a至37f，并且围绕元件区域12的外周。注意，可以将扩散区域37视为本发明的第二浮动区域。
扩散区域37中的扩散区域37a和扩散区域37b被置于终端区域14的边界区域14a中。更具体地，扩散区域37a和扩散区域37b被置于体区域36b的下方。也就是说，当以平面方式观察半导体基板11时，扩散区域37a和扩散区域37b与体区域36b重叠。因此，在本实施例中，六个扩散区域37中的两个扩散区域37a，37b被置于体区域36b的下方，并且四个扩散区域37c至37f被置于体区域36b的外周侧。注意，可以将扩散区域37a和扩散区域37b视为本发明的下方第二浮动区域。
在此，当假设扩散区域37b和扩散区域37c之间的间隔为b0，并且假设从扩散区域37b朝向外周侧的第j(j＝1至3)个扩散区域37和第(j+1)个扩散区域37之间的间隔为bj时，对于b0,bj,bj+1成立b0<bj<bj+1的关系。进一步，如上文所述，邻近的扩散区域34被均匀地以间隔a安置。在间隔a和间隔b0之间成立2×b0≤a的关系。
进一步，自形成在元件区域12中的最接近终端区域14的扩散区域34(下文中称为端侧扩散区域34a)以间隔e1形成扩散区域37a。在本实施例中，假设e1＝a，但这并非唯一的选择，例如可以假设e1＜a。进一步，自扩散区域37a以间隔e2形成扩散区域37b。在本实施例中，假设e2＜a，但这并非唯一的选择，例如可以假设e1＝a。
下面将描述FLR区域41。如上文，在终端区域14中，在面向半导体基板11的顶面的范围中形成六个p+型FLR区域41。将FLR区域41的杂质浓度设定为高于体区域36b的杂质浓度。在下文的描述中，各FLR区域41朝向x方向依次被称为FLR区域41a，FLR区域41b，...，FLR区域41f。FLR区域41a至FLR区域41f大体具有相同的尺寸。形成各FLR区域41，使得其在从元件区域12朝向半导体基板11的端侧的方向上的宽度为w1，并且其在半导体基板11的厚度方向上的厚度为t1。漂移区32b与FLR区域41相接触并且围绕FLR区域41。从体区域36b以间隔c0形成FLR区域41a。在此，间隔c0严格地表示与元件区域12(x方向侧)相对的体区域36b的侧表面和FLR区域41a的更接近元件区域12(x方向侧)的侧表面之间的间隔。漂移区32b被安置在体区域36b和FLR区域41a之间。也就是说，漂移区32b将体区域36b与FLR区域41a分离。如在图2中显而易见的，将两个扩散区域37a，37b安置在比FLR区域41a的内周侧表面更接近元件区域12的位置。
在此，当假设从内周侧朝向外周侧的第i(i＝1至5)个FLR区域41和第(i+1)个FLR区域41之间的间隔为ci时，对于c0,ci,ci+1成立c0<ci<ci+1的关系。
进一步，在间隔b0至b3和间隔c0至c3之间确立c0<b0,c1<b1,c2<b2,c3<b3的关系。进一步，在FLR区域41的宽度w1和扩散区域37的宽度w2之间确立w1>w2的关系，并且在FLR区域41的厚度t1和扩散区域37的厚度t2之间确立t1>t2的关系。
进一步，如上文，形成六个FLR区域41。与此同时，扩散区域37中的四个扩散区域形成为不被置于体区域36b的下方。也就是说，FLR区域41的数量大于未被置于体区域36b下方的扩散区域37(即，扩散区域37c至37f)的数量。
在终端区域14中的半导体基板11的顶面上形成绝缘膜44。绝缘膜44覆盖体接触区域39的顶面的一部分、体区域36b的顶面的一部分以及漂移区32b的顶面。
当使用半导体装置10时，漏电极28与电源电位连接，并且源电极46与地电位连接。当施加至栅电极16的电位小于阈值电位时，半导体装置10关断。在半导体装置10关断的状态下，耗尽层从体区域36和漂移区32之间的pn结扩张。当从pn结扩张的耗尽层到达FLR区域41a时，耗尽层从FLR区域41a和漂移区32b之间的pn结扩张。同样地，当从该pn结(体区域36和漂移区32之间的pn结)扩张的耗尽层到达扩散区域34,37a,37b时，各耗尽层从扩散区域34和漂移区32a之间的各pn结以及扩散区域37a,37b和漂移区32b之间的各pn结扩张。
当施加至栅电极16的电位为阈值电位或更高时，半导体装置10导通。当半导体装置导通时，在与绝缘体26相接触的体区域36a部分中形成通道。据此，电子通过源极区域40、体区域36a的通道、漂移区32a以及漏极区域30，从源电极46流向漏电极28。也就是说，电流从漏电极28流向源电极46。
然后，将描述实施例1的半导体装置10的有益效果。如图2所示，在半导体装置10的终端区域14中形成扩散区域37和FLR区域41。在半导体基板11内(更具体地，在距体区域36的底面的深度d1的位置中)形成扩散区域37，并且在面向半导体基板11的顶面的范围中形成FLR区域41。据此，当将反偏电压施加至半导体装置10时，等电位线被均匀地置于相邻的扩散区域37之间以及相邻的FLR区域41之间。由此，在终端区域14中，能够抑制电场集中在半导体基板11中，并且能够抑制电场集中在其顶面上。因此，终端区域14中的电场强度不会局部地增加，由此能够在整个终端区域14中减小电场强度。这从而使得终端区域14的击穿电压能够被提高，并且使得终端区域14的面积减小。进一步，一般地，在与边界区域14a对应的区域中，电场集中于其上使得电场强度容易变得较高并且其击穿电压容易下降。在本实施例中，扩散区域37a、37b被安置在边界区域14a中。这使得能够将边界区域14a中的电场强度限制为元件区域12的电场强度或以下。因此，多个FLR区域41及多个扩散区域37形成在终端区域14中，以使一些扩散区域37被置于边界区域14a中，从而与元件区域12的击穿电压相比，能够获得终端区域14的相对高的击穿电压。因此，即使在漂移区32的杂质浓度相对高的情况下，也能够在终端区域14中保持击穿电压。因此，发生雪崩击穿的区域能够为元件区域12。由于元件区域12具有比终端区域14相对更大的面积，因此其温度难以升高，使得元件区域12能够容忍大的击穿电压。这能够使得半导体10的雪崩电阻增加。
进一步，在本实施例中，还在部分终端区域14(即，边界区域14a)形成体区域36b。体区域36b从虚设沟槽25向半导体基板11的端侧(x方向上)延伸。由于电场容易集中在沟槽上，当如上文所述形成体区域36b时，能够抑制电场集中于虚设沟槽25上。在虚设沟槽25未形成的情况下，能够抑制电场集中于最接近终端区域14安置的栅沟槽24上。进一步，在本实施例中，扩散区域37a，37b被安置在体区域36b的下方。一般地，当将反偏电压施加至半导体装置10时，电场集中于体区域36b和漂移区32b之间的pn结上，并且pn结的击穿电压容易下降。然而，通过如此安置扩散区域37a、37b，能够限制电场集中于pn结上并且抑制击穿电压的下降。
进一步，在本实施例中，将六个扩散区域34以间隔a安置在相同深度d1中。进一步，两个扩散区域37a、37b也被安置在与扩散区域34相同的深度d1。当施加反偏电压时，耗尽层从体区域36和漂移区32之间的pn结扩张。通过将扩散区域37a、37b置于相同深度，耗尽层大约同时到达扩散区域34、37a、37b。当耗尽层到达扩散区域34、37a、37b时，各耗尽层从扩散区域34和漂移区32a之间的pn结扩张，并且从扩散区域37a、37b和漂移区32b之间的pn结扩张。通常，耗尽层大体以相同的速度从扩散区域34以及从扩散区域37a、37b扩张。由于六个扩散区域34以规则的间隔被安置，因此从相邻的扩散区域34扩张的各耗尽层大体在扩散区域34中同时相互连接。该正时假设为第一正时。耗尽层大体在相邻的扩散区域34之间的中心处相互连接。同时，从扩散区域37b(即，在扩散区域37a、37b中的外周侧的扩散区域37)扩张的耗尽层到达在其外周侧上的与扩散区域37b邻接的扩散区域37c。将此正时假设为第二正时。在本实施例中，将扩散区域37b和扩散区域37c之间的间隔b0设为相邻的扩散区域34之间的间隔的一半或以下。因此，第二正时比第一正时来的更早。也就是说，扩散区域37b和扩散区域37c之间的耗尽先于相邻的扩散区域34之间的耗尽。这使得能够优先地保持终端区域14的击穿电压，并且与元件区域12的击穿电压相比，能够获得相对高的终端区域14的击穿电压。进一步，在本实施例中，端侧扩散区域34a和扩散区域37a之间的间隔e1与间隔a相同，端侧扩散区域34a和扩散区域37a之间的耗尽几乎与相邻的扩散区域34之间的耗尽同时进行。进一步，由于将扩散区域37a和扩散区域37b之间的间隔e2设定为短于间隔a，因此扩散区域37a和扩散区域37b之间的耗尽先于扩散区域34之间的耗尽。这使得能够更适当地保持终端区域14的击穿电压。
当耗尽层到达扩散区域37a时，耗尽层从扩散区域37a扩张并且到达扩散区域37b。然后，耗尽层从扩散区域37b扩张并且到达扩散区域37c。耗尽层以此方法扩张至扩散区域37f。进一步，从体区域36b的侧表面和漂移区32b之间的pn结扩张的耗尽层到达FLR区域41a。当耗尽层到达FLR区域41a时，耗尽层从FLR区域41a扩张并且到达FLR区域41b。然后，耗尽层从FLR区域41b扩张并且到达FLR区域41c。耗尽层以此方法扩张至FLR区域41f。在本实施例中，在间隔b0至b3和间隔c0至c3之间确立c0<b0,c1<b1,c2<b2,c3<b3的关系。一般地，耗尽层难以从体区域的侧表面扩张。然而，当成立c0<b0的关系时，经由扩散区域37b，在从体区域36b的底面扩张的耗尽层到达扩散区域37c之前，在从体区域36b的侧表面扩张的耗尽层容易到达FLR区域41a。进一步，当成立c1<b1的关系时，在耗尽层到达扩散区域37d之前，耗尽层容易到达FLR区域41b。相似地，当成立c2<b2和c3<b3的关系时，在耗尽层到达扩散区域37f之前耗尽层易于到达FLR区域41d。由此，FLR区域41a和41d之间的耗尽容易先于扩散区域37b至37f之间的耗尽。因此，在终端区域14中，能够将在半导体基板11的顶面上的击穿电压(即，在形成FLR区域41的范围中的击穿电压)设定为高于半导体基板11内的击穿电压(即，形成扩散区域37的范围中的击穿电压)。也就是说，扩散区域37的击穿电压的值为终端区域14的击穿电压的值。由此，除非电场强度变为小于扩散区域37及其邻近区域的电场强度，否则即使半导体基板11的顶面上的电场被外部电荷干扰并且顶面的电场强度些微减小，也能够抑制由于外部电荷的附加而引起的终端区域14的击穿电压的减小。也就是说，能够获得难以被外部电荷影响并且击穿电压的减小较小的终端结构。
一般地，由于在相邻的扩散区域37之间的间隔b越来越小，因此从相邻的扩散区域37中的一个扩张的耗尽层更早地到达相邻的扩散区域37中的另一个。然而，这些扩散区域37的击穿电压的保持力减小。同时，由于间隔b越来越长，因此从相邻的扩散区域37中的一个扩张的耗尽层更慢地到达相邻的扩散区域37中的另一个。然而，这些扩散区域37的击穿电压的保持力增加。在本发明中，在相邻的扩散区域37b至37f之间的间隔b0至b3被设定为b0<b1<b2<b3。因此，从扩散区域37b扩张的耗尽层立刻扩张至扩散区域37c至37f。因此，与例如b0>b1>b2>b3的结构相比，在扩散区域37b至37f之间的耗尽进行的更快。与此同时，能够在以相对宽的间隔b设置的外周侧的扩散区域37(例如，扩散区域37d至37f)中产生击穿电压的高保持力。由此，例如与b0＝b1＝b2＝b3的结构相比，能够通过扩散区域37提高击穿电压的保持力。
进一步，在本实施例中，FLR区域41的数量(6个)大于扩散区域37中的未形成在体区域36b下方的扩散区域37的数量(4个)。一般地，随着FLR区域41的数量更多，半导体基板11的顶面的击穿电压提高，并且随着扩散区域37的数量更多，半导体基板11内的击穿电压提高。据此，根据该结构，在终端区域14中，与半导体基板11内的击穿电压相比，能够在半导体基板11的顶面上获得相对高的击穿电压。
进一步，在本实施例中，在z方向上的FLR区域41的厚度t1大于同方向上的扩散区域37的厚度t2。参照图3和图4在下文中描述该结构的优点。图3中z方向上的FLR区域41的厚度t1大于图4中z方向上的FLR区域141的厚度t3。因此，FLR区域41的侧表面的长度比FLR区域141的侧表面的长度更长。一般地，耗尽层在pn结处扩张，使得p型区域的固定电荷与n型区域的固定电荷变得相等。由此，在各耗尽层从FLR区域的侧表面及FLR区域的角部扩张(即，确保在n型区域中的固定电荷等于p型区域中的固定电荷)的情况下，当将在它们各自的扩张方向上的各自的耗尽层的厚度相互比较时，从FLR区域的侧表面扩张的耗尽层厚于从角部扩张的耗尽层。由此，相比于从FLR区域141的扩张，耗尽层更易于从具有更长侧表面长度的FLR区域41扩张。因此，相邻的FLR区域41之间的等电位线比相邻的FLR区域141之间的等电位线布置得更均匀(也就是说，等电位线布置得更疏松)。由此，与FLR区域141相比，FLR区域41能够更多的降低半导体基板11的顶面的电场强度。特别地，在本实施例中，将FLR区域41的厚度t1设定为大于扩散区域37的厚度t2。由此，耗尽层从FLR区域41扩张的速度比耗尽层从扩散区域37扩张的速度更快。因此，FLR区域41之间的耗尽比扩散区域37之间的耗尽更快。由此，在终端区域14中，与半导体基板11内的击穿电压相比，能够在半导体基板11的顶面上获得相对高的击穿电压。
进一步，在本实施例中，将x方向上的FLR区域41的宽度w1设定为大于在同方向上的扩散区域37的宽度w2。因此，FLR区域41的角部的曲率小于具有大略椭圆状截面的扩散区域37的曲率(即，FLR区域41的角部的曲率半径大于扩散区域37的曲率半径)。由此，与扩散区域37相比，耗尽层从FLR区域41扩张相对容易。因此，FLR区域41之间的耗尽先于扩散区域37之间的耗尽。因此，在终端区域14中，与半导体基板11内的击穿电压相比，能够在半导体基板11的顶面上获得相对高的击穿电压。
已经在上文中详细描述了本发明的实施例，但是这仅是实例，并且本发明的半导体装置包括通过上述实施例的各种修改或改变而获得的实施例。
例如，可以使栅沟槽24的底端变浅，并且栅沟槽24的底部与扩散区域34可以被漂移区32a分离。相似地，可以使虚设沟槽25的底端变浅，并且虚设沟槽25的底部与扩散区域37a可以被漂移区32b分离。即使使用此结构，也能够取得与实施例1相同的效果。
进一步，FLR区域41的数量和扩散区域37的数量(置于边界区域14a的外周侧的扩散区域37c至37f)之间的关系，FLR区域41的厚度t1与扩散区域37的厚度t2之间的关系，以及FLR区域41的宽度w1与扩散区域37的宽度w2之间的关系各自单独地取得效果。由此，这三个关系不必同时被满足，而应该采用任意一个或两个关系。
进一步，置于边界区域14a中的扩散区域37的数量可以是一个，三个或更多个。进一步，不需要将扩散区域37完全置于体区域36b的下方，而是当以水平方式观察半导体基板11时，也可以部分地将扩散区域37置于体区域36b的下方。
进一步，扩散区域37的数量和FLR区域41的数量不限于六个。如果形成更多的扩散区域37和FLR区域41，能够增加终端区域14的击穿电压。通过根据期望被保持的终端区域14的击穿电压的期望值来调整FLR区域之间的及扩散区域37之间的各自的间隔和它们的数量，能够获得与元件区域12的击穿电压相比，相对高的终端区域14的击穿电压。
进一步，在能够维持击穿电压而不形成虚设沟槽25的情况下，可以不形成虚设沟槽25。可替换地，可以形成两个或更多个虚设沟槽25。可以进一步在虚设沟槽25内形成电导体。进一步，可以在半导体基板11中形成两个或更多个元件区域12。进一步，本发明不限于MOS，并且能够应用至包括IGBT的通用高功率开关元件。
已经详细描述了本发明的具体实例，但是这些仅是示例。本发明包括通过对上文例示的具体实例进行各种修改或替换而获得的实施例。

Claims (12)

1.一种半导体装置(10)，其特征在于包括
半导体基板(11)，其具有元件区域(12)以及围绕所述元件区域的终端区域(14)，其中：
所述元件区域包括
第一体区域(36a，38)，其具有第一导电类型，并且被置于面向所述半导体基板的顶面的范围内，
第一漂移区(32)，其具有第二导电类型，并且与所述第一体区域的底面相接触，以及
多个第一浮动区域(34)，各所述第一浮动区域具有所述第一导电类型，并且被所述第一漂移区围绕；
所述终端区域包括
多个场限环区域(41)，各所述场限环区域具有所述第一导电类型，并被置于面向所述半导体基板的所述顶面的范围内且围绕所述元件区域的外周，
第二漂移区(32b)，其具有所述第二导电类型，并与所述场限环区域相接触且围绕所述场限环区域，以及
多个第二浮动区域(37)，各所述第二浮动区域具有所述第一导电类型并被所述第二漂移区围绕；
所述第二浮动区域围绕所述元件区域的所述外周；并且
至少一个所述第二浮动区域相对于所述场限环区域中的最接近所述元件区域的一个场限环区域的内周侧表面而被置于元件区域侧。
2.根据权利要求1所述的半导体装置，其中：
所述终端区域进一步包括第二体区域(36b，39)；
所述第二体区域具有所述第一导电类型，并被置于面向所述半导体基板的所述顶面的范围内，所述第二体区域部分地被布置在元件区域侧，并且从所述第一体区域连续地形成；
所述场限环区域被排布为远离所述第二体区域；
所述第二漂移区与所述第二体区域的底面和侧面相接触；
所述第二漂移区被配置为将所述第二体区域与所述场限环区域分离；并且
当以平面方式观察所述半导体基板时，所述第二浮动区域包括至少一个下方第二浮动区域，所述下方第二浮动区域包括与所述第二体区域的重叠部分。
3.根据权利要求2所述的半导体装置，其中：
所述第二浮动区域包括多个所述下方第二浮动区域；
在所述半导体基板的厚度方向上的预定深度处，从元件区域侧向终端区域侧以预定间隔安置所述第一浮动区域；
所述下方第二浮动区域被置于所述预定深度处；
所述下方第二浮动区域中的最外侧的下方第二浮动区域和与所述最外侧的下方第二浮动区域最接近的一个第二浮动区域之间的间隔b0为所述预定间隔的一半或以下；并且
所述最接近的一个第二浮动区域在所述半导体装置的表面方向上被排布在所述最外侧的下方第二浮动区域的外侧。
4.根据权利要求3所述的半导体装置，其中：
形成n个所述场限环区域；
除所述下方第二浮动区域之外，形成m个所述第二浮动区域；
n和m是自然数；并且
以下关系式(I)成立：
c0<b0,ci<bj  (I),
其中i至少为1，并且至多为n-1，
j至少为1，并且至多为m-1，
在关系式(I)中i等于j，
在关系式(I)中，i的上限值是n-1和m-1中较小的一个，
ci表示在所述表面方向上从内侧向外侧的第i个场限环区域和第(i+1)个场限环区域之间的间隔，
c0表示所述第二体区域和在所述表面方向上从内侧起的第一个场限环区域之间的间隔，并且
bj表示当在所述表面方向上从内侧向外侧对所述m个所述第二浮动区域进行计数时，第j个第二浮动区域和第(j+1)个第二浮动区域之间的间隔。
5.根据权利要求3或4所述的半导体装置，其中：
所述场限环区域的数量大于除所述下方第二浮动区域之外的第二浮动区域的数量。
6.根据权利要求1所述的半导体装置，其中：
所述终端区域进一步包括第二体区域(36b，39)；
所述第二体区域具有所述第一导电类型，且被置于面向所述半导体基板的所述顶面的范围内，所述第二体区域部分地被布置在元件区域侧，并且从所述第一体区域连续地形成；
所述场限环区域被排布为远离所述第二体区域；
所述第二漂移区与所述第二体区域的底面和侧面相接触；
所述第二漂移区被配置为将所述第二体区域与所述场限环区域分离；并且
当以平面方式观察所述半导体基板时，所述第二浮动区域包括一个下方第二浮动区域，所述下方第二浮动区域包括与所述第二体区域的重叠部分；
在所述半导体基板的厚度方向上的预定深度处，从元件区域侧向终端区域侧以预定间隔安置所述第一浮动区域；
所述下方第二浮动区域被置于所述预定深度处；
所述下方第二浮动区域和与所述下方第二浮动区域最接近的一个第二浮动区之间的间隔b0为所述预定间隔的一半或以下；并且
所述最接近的一个第二浮动区域在所述半导体装置的表面方向上被排布在所述下方第二浮动区域的外侧。
7.根据权利要求6所述的半导体装置，其中：
形成n个所述场限环区域；
除所述下方第二浮动区域之外，形成m个所述第二浮动区域；
n和m是自然数；并且
以下关系式(I)成立：
c0<b0,ci<bj  (I),
其中i至少为1，并且至多为n-1，
j至少为1，并且至多为m-1，
在关系式(I)中i等于j，
在关系式(I)中，i的上限值是n-1和m-1中较小的一个，
ci表示在所述表面方向上从内侧向外侧的第i个场限环区域和第(i+1)个场限环区域之间的间隔，
c0表示所述第二体区域和在所述表面方向上从内侧起的第一个场限环区域之间的间隔，并且
bj表示当在所述表面方向上从内侧向外侧对所述m个所述第二浮动区域进行计数时，第j个第二浮动区域和第(j+1)个第二浮动区域之间的间隔。
8.根据权利要求6或7所述的半导体装置，其中
所述场限环区域的数量大于除所述下方第二浮动区域之外的第二浮动区域的数量。
9.根据权利要求1至8中的任意一项所述的半导体装置，其中：
在所述半导体基板的厚度方向上所述场限环区域的厚度大于在所述厚度方向上所述第二浮动区域的厚度。
10.根据权利要求1至9中的任意一项所述的半导体装置，其中：
当以平面方式观察所述半导体基板时，所述终端区域形成于所述元件区域的至少一侧和所述半导体基板的端侧之间；并且
在所述元件区域的所述至少一侧和所述半导体基板的所述端侧之间，在从所述元件区域朝向所述半导体基板的所述端侧这个特定方向上所述场限环区域的宽度大于在所述特定方向上所述第二浮动区域的宽度。
11.根据权利要求1至10中的任意一项所述的半导体装置，其中：
所述元件区域包括栅电极(16)和绝缘体(26)；
所述栅电极被置于栅沟槽(24)的内侧并且与所述第一体区域相对；
所述栅沟槽贯穿所述第一体区域并且延伸至所述第一漂移区；
所述绝缘体被置于所述栅沟槽的内壁和所述栅电极之间；并且
在所述元件区域中的所述第一浮动区域围绕所述栅沟槽的底部。
12.根据权利要求2至8中的任意一项所述的半导体装置，其中：
所述终端区域包括虚设沟槽(25)以及绝缘体(27)；
所述虚设沟槽贯穿所述第二体区域并且在所述第二漂移区中延伸；
所述绝缘体被置于所述虚设沟槽中；
所述虚设沟槽围绕所述元件区域的所述外周；并且
至少一个所述第二浮动区域围绕所述虚设沟槽的底部。
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