CN109768084B - 沟槽超级结功率mosfet的端子设计 - Google Patents

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Abstract

本公开涉及沟槽超级结功率MOSFET的端子设计。多个沟槽条并行安置于漏极上的外延层中并且从半导体的第一表面的顶部区延伸至底部区。第一多晶硅层在所述沟槽条中的每个沟槽条中。所述第一多晶硅层在所述漏极与接近所述顶部区和所述底部区的所述第一表面之间延伸，并且在所述漏极与在所述顶部区与所述底部区之间的中间区中的第一表面下方的水平面之间延伸。第二多晶硅层在所述中间区中的所述第一多晶硅层上方，其中所述第一多晶硅层形成屏蔽件，并且所述第二多晶硅层形成栅极。源极在围绕所述第一沟槽条的硅台面条中。

Description

沟槽超级结功率MOSFET的端子设计
技术领域
本公开大体上涉及功率MOSFET，并且更具体地说涉及用于改善击穿电压特性的功率MOSFET的半导体设计。
背景技术
与具有较短导电沟道的效应晶体管(FET)相比，垂直FET由于其相对高的击穿电压而适合于高压应用。沟槽超级结功率金属氧化物半导体FET(MOSFET)为一类通常使用减小表面场(RESURF)效应的垂直FET。RESURF实现较低导通电阻(RDSon)同时仍然维持高击穿电压(BVdss)。在n-沟道FET(NFET)情况下，在一些配置中RESURF用在N+掺杂漏极上方生长的N-掺杂外延层中的P掺杂柱实施。在其它配置中，使用绝缘场板代替P掺杂柱。
在一些配置中，N+掺杂漏极为N+基板。绝缘场板布置在蚀刻到在漏极上方生长的N-外延层中的沟槽中。N-外延层(例如“外延层”)也为FET的轻掺杂N-漂移区域，其中漏极通过更加重掺杂N+基板形成，源极通过在外延层的表面上的重掺杂N+区形成，主体具有为MOSFET沟道形成的P型掺杂剂，并且栅极在场板和表面之间形成。由于传统上用于支持高击穿电压的高电阻率外延层，所以FET的导通状态电阻大。通过使用RESURF效应，漂移区域可基本上减小和/或电导率可通过使用更高掺杂来增加，这两者都将减小导通状态电阻，而不过度有损高击穿电压。
RESURF使用电荷平衡以在源极与漏极之间更均匀地分布电场强度。具体地说在NFET中，场板接地以产生沿板的长度分布的负电荷。此分布的电荷提供漂移区域中正电荷的场终止，而不是终止在源极处外延层的表面上的正电荷。因此，外延层的掺杂浓度可提高以降低导通电阻。
为了增加沟槽超级结功率MOSFET的电流容量，还可通过形成2维栅极阵列或通过形成并联连接的多条栅极电极来增加栅极区域。栅极区域(也被称为交互单元区域)通过终止环或隔离环来包封，以将功率FET与漏极电压和其它集成电路隔离。沟槽超级结功率MOSFET的恰当设计和布局对于实现良好的电压击穿特性十分重要。
发明内容
根据本发明的第一方面，提供一种半导体装置，包括：
第一沟槽条，所述第一沟槽条从所述半导体装置的第一表面的顶部区延伸至所述第一表面的底部区；
硅台面条，所述硅台面条邻近于所述第一沟槽条的第一侧和第二侧延伸，并且所述第一沟槽条的终止端连接在所述第一侧与所述第二侧间，所述第一侧与所述第二侧相对；
在第一沟槽条中的第一栅极，所述第一栅极跨越所述顶部区与所述底部区之间的中间区；
在所述第一沟槽条中的第一完全屏蔽件，所述第一完全屏蔽件在漏极与所述第一表面之间延伸并且接近所述底部区，所述漏极形成于与所述第一表面相对的半导体基板中；
在所述第一沟槽条中的第一局部屏蔽件，所述第一局部屏蔽件在所述漏极与所述第一栅极之间延伸，并且连接至所述第一完全屏蔽件；
所述第一完全屏蔽连接至在第二栅极与所述漏极之间的第二局部屏蔽件和在第三栅极与所述漏极之间的第三局部屏蔽件，所述第二栅极在第二沟槽条中，所述第三栅极在第三沟槽条中，并且所述第一栅极插入在所述第二栅极与所述第三栅极之间；和
形成于所述硅台面条上的源极，其中所述源极、所述第一栅极和所述漏极为场效应晶体管的端子。
在一个或多个实施例中，所述装置进一步包括第二完全屏蔽件，所述第二完全屏蔽件在所述第一表面和所述漏极之间，并且包围所述第一完全屏蔽件。
在一个或多个实施例中，所述装置进一步包括所述第二完全屏蔽件，所述第二完全屏蔽件连接至在第四栅极与所述漏极之间的第四局部屏蔽件和在所述第五栅极与所述漏极之间的第五局部屏蔽件，所述第四栅极在第四沟槽条中，所述第五栅极在第五沟槽条中，所述第四栅极插入在所述第二栅极与所述第一栅极之间，并且所述第五栅极插入在所述第三栅极与所述第一栅极之间。
在一个或多个实施例中，所述装置进一步包括第一完全屏蔽接触，所述第一完全屏蔽接触在所述第一完全屏蔽件朝向所述第一局部屏蔽件的延伸的交点处将第一导体连接至所述第一完全屏蔽件，将所述第一完全屏蔽件连接至所述第二局部屏蔽件的第一半圆形部分和将所述第一完全屏蔽件连接至所述第三局部屏蔽件的第二半圆形部分，所述第一半圆形部分包围插入在所述第一局部屏蔽件与所述第二局部屏蔽件之间的第四局部屏蔽件，并且所述第二半圆形部分包围插入在所述第一局部屏蔽件与所述第三局部屏蔽件之间的第五局部屏蔽件。
在一个或多个实施例中，所述装置进一步包括第二导体，所述第二导体与所述第一沟槽条正交，所述第二导体在接近于所述顶部区的所述中间区中和在接近于所述底部区的所述中间区中接触所述第一栅极、所述第二栅极和所述第三栅极。
在一个或多个实施例中，所述装置进一步包括第三导体，所述第三导体与所述第一沟槽条正交，所述第三导体在所述中间区中接触所述源极。
在一个或多个实施例中，所述第三导体通过在邻近于所述第一沟槽条的所述第一侧和所述第二侧的所述硅台面条上的所述中间区中的多个接触而接触所述源极。
在一个或多个实施例中，所述装置进一步包括直埋体区，所述直埋体区平行于所述第一沟槽条，并且从所述顶部区延伸至所述底部区，所述直埋体区包括在连接至第一导体的所述底部区中的第一接触，所述第一导体连接至所述第一完全屏蔽件，以及在连接至第三导体的所述中间区中的多个第二接触，所述第三导体连接至所述源极。
在一个或多个实施例中，所述装置进一步包括连接至所述第一完全屏蔽件和所述源极的第一导体。
在一个或多个实施例中，所述第一沟槽条的所述终止端的曲率半径等于所述第一沟槽条的宽度的一半。
在一个或多个实施例中，所述第一完全屏蔽件在第一半圆形部分围绕第四局部屏蔽件的情况下将所述第一局部屏蔽件连接至所述第二局部屏蔽件，并且所述第一完全屏蔽件在第二半圆形部分围绕第五局部屏蔽件的情况下将所述第一局部屏蔽件连接至所述第三局部屏蔽件。
在一个或多个实施例中，所述半导体装置以单一金属半导体工艺形成。
根据本发明的第二方面，提供一种制造半导体装置的方法，包括：
用掺杂半导体基板形成漏极；
在所述漏极上生长外延层；
在所述外延层中形成多个沟槽条，所述沟槽条中的每个沟槽条与所述沟槽条中的另外沟槽条并行安置并且从所述半导体装置的第一表面的顶部区延伸至所述第一表面的底部区，所述第一表面与所述掺杂半导体基板相对；
在所述沟槽条中的每个沟槽条中形成通过沟槽漂移氧化物与所述外延层分离的第一多晶硅层，所述第一多晶硅层在所述漏极与接近所述顶部区和所述底部区的所述第一表面之间延伸，所述第一多晶硅层在所述漏极与在所述顶部区与所述底部区之间的中间区中的所述第一表面下方的水平面之间延伸；
在所述中间区中的所述第一多晶硅层上方沉积第二多晶硅层，所述第二多晶硅层通过多晶硅间介电质与所述第一多晶硅层分离，其中所述第一多晶硅形成屏蔽件，并且所述第二多晶硅形成栅极；和
在围绕所述第一沟槽条的硅台面条中形成源极。
在一个或多个实施例中，所述方法进一步包括形成直埋体区，所述直埋体区在所述沟槽条中的至少两个沟槽条之间，从所述顶部区延伸至所述底部区，所述直埋体区将所述第一多晶硅层连接至所述源极。
在一个或多个实施例中，所述方法进一步包括在所述沟槽条的第一沟槽条与第二沟槽条之间形成第一半圆形沟槽，在所述沟槽条的所述第一沟槽条与第三沟槽条之间形成第二半圆形沟槽，所述第一半圆形沟槽包围第四沟槽条，所述第二半圆形沟槽包围第五沟槽条，所述第一半圆形沟槽和所述第二半圆形沟槽包括所述第一多晶硅层。
在一个或多个实施例中，所述方法进一步包括在所述第一沟槽条朝向所述中间区、所述第一半圆形沟槽和所述第二半圆形沟槽的延伸的交点处在所述第一多晶硅层与第一导体之间形成接触。
在一个或多个实施例中，形成金属互连包括以单一金属工艺形成所述金属互连。
根据本发明的第三方面，提供一种半导体装置，包括：
在掺杂半导体基板中的漏极；
在所述漏极上的外延层；
多个沟槽条，所述多个沟槽条并行安置于所述外延层中并且从所述半导体装置的第一表面的顶部区延伸至所述第一表面的底部区，所述第一表面与所述掺杂半导体基板相对；
第一多晶硅层，所述第一多晶硅层在所述沟槽条中的每个沟槽条中、通过沟槽漂移氧化物与所述外延层分离，所述第一多晶硅层在所述漏极与接近所述顶部区和所述底部区的所述第一表面之间延伸，所述第一多晶硅层在所述漏极与在所述顶部区与所述底部区之间的中间区中的第一表面下方的水平面之间延伸；
第二多晶硅层，所述第二多晶硅层在所述中间区中的所述第一多晶硅层上方，所述第二多晶硅层通过多晶硅间介电质与所述第一多晶硅层分离，其中所述第一多晶硅层形成屏蔽件，并且所述第二多晶硅层形成栅极；和
在围绕所述第一沟槽条的硅台面条中的源极。
在一个或多个实施例中，所述装置进一步包括在所述沟槽条的第一沟槽条与第二沟槽条之间的第一半圆形沟槽，在所述沟槽条的所述第一沟槽条与第三沟槽条之间的第二半圆形沟槽，所述第一半圆形沟槽包围第四沟槽条，所述第二半圆形沟槽包围第五沟槽条，所述第一半圆形沟槽和所述第二半圆形沟槽包括所述第一多晶硅层，在所述第一沟槽条朝向所述中间区、所述第一半圆形沟槽和所述第二半圆形沟槽的延伸的交点处在所述第一多晶硅层与第一导体之间的接触。
在一个或多个实施例中，所述沟槽条中的每个沟槽条具有曲率半径等于相应沟槽条的宽度的一半的一个终止端。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
本发明借助于例子示出并且不受附图的限制，在附图中的类似标记指示类似元件。图式中的元件为简单和清楚起见被示出并且不必按比例绘制。
图1为根据本公开的实施例的沟槽超级结功率MOSFET的平面图。
图2为沿线1-1截取的图1的横截面图。
图3为沿线2-2截取的图1的横截面图。
图4为图1所示的沟槽层的平面图。
图5为用于功率MOSFET的常规沟槽层布局的局部平面图。
图6为图4的局部平面图。
图7为对于常规功率MOSFET实施例，击穿电压作为外延层掺杂浓度的函数的模拟结果的图形视图。
图8为对于根据本公开的功率MOSFET实施例，击穿电压作为外延层掺杂浓度的函数的模拟结果的图形视图。
图9为根据本公开的实施例的用于制造半导体装置的方法的流程图表示。
具体实施方式
本文所述的系统和方法的实施例通过在栅极沟槽指状结构周围旋转硅台面，而不是使用在硅台面指状结构周围旋转栅极沟槽的常规方法，提供改善的电压击穿特性。在各种实施例中，与在栅极沟槽下形成的屏蔽件的接触制成由包括屏蔽件的三个沟槽的交点限定的“三重点”位置。在三重点位置处接触屏蔽件改善接触的屏蔽重叠并且与使用在栅极沟槽指状物周围旋转硅台面的改善的布局协同作用。有利的是，本公开的三重点接触和布局实施例除了改善的布局密度外，还使得能够使用单一金属制造工艺来降低成本和复杂性。
此外，所公开的沟槽布局实施例能够实现外延层的优化掺杂浓度，以通过显著地降低优化的掺杂浓度相对于沿栅极沟槽的位置的依赖性来改善功率MOSFET的电压击穿。具体地说，与具有旋转或半圆形形状的栅极沟槽的一部分相比，先前的解决方案需要沿栅极沟槽的线性部分的不同优化的掺杂浓度。前述实施例的优点不是穷尽的，也不旨在限制本公开的范围。
图1示出沟槽超级结功率MOSFET的实施例10。实施例10包括与第二栅极22和第三栅极24并联的第一栅极20。第四栅极26插入在第一栅极20与第二栅极22之间。第五栅极28插入在第一栅极20与第三栅极24之间。为了清楚地说明，以下实施例基于NFET，然而，教导也适用于基于P-沟道FET(PFET)的实施例，其中PFET的掺杂极性与NFET相反。
第一屏蔽件30用沉积的多晶硅层形成于第一沟槽32中。第一栅极20、第二栅极22和第三栅极24用沉积在第一屏蔽件30上的第二多晶硅层形成，伴有介电质隔离。在上覆栅极与漏极之间延伸的屏蔽件的部分被称为局部屏蔽件。相反，未被栅极覆盖的在半导体的表面与漏极之间延伸的屏蔽件部分被称为完全屏蔽就件。局部屏蔽件沿局部屏蔽件在中间区中的相应沟槽延伸。完全屏蔽件沿完全屏蔽件在顶部区和底部区中的相应沟槽延伸。在实施例10中，第一屏蔽件30形成连接在第一栅极20、第二栅极22和第三栅极24下面的局部屏蔽件的连续导电路径。类似地，在第二沟槽36中的第二屏蔽件34形成连接在第四栅极26和第五栅极28下面的局部屏蔽件的连续导电路径。第二屏蔽件34另外包围五个栅极20、22、24、26和28，以在包括栅极的交互区域周围形成连续屏蔽。
在实施例10中，示出五个交错的栅极指状物，然而，其它实施例具有不同奇数个指状物(例如，三个、七个、九个或更大奇数)，带有具有包围第一屏蔽件30的扇形第二屏蔽件34(或一系列半圆形部分)的类似布局。硅台面38以蛇形形状在第一沟槽36与第二沟槽32之间延伸。硅台面38为在沟槽形成之后延伸至半导体的表面并且通过第二沟槽36来包封的残留硅区域。
第一屏蔽导体40定位于底部区中，并且第二屏蔽导体42定位于顶部区中。第一栅极导体44延伸穿过接近于顶部区的中间区，并且第二栅极导体46延伸穿过接近于底部区的中间区。源极导体48插入在中间区中在第一栅极导体44与第二栅极导体46之间。第一屏蔽导体40通过定位于第二屏蔽件34的“三重点”处的接触50连接至第一屏蔽件30。类似地，第二屏蔽导体42通过定位于第二屏蔽件34的“三重点”处的接触52和54连接至第二屏蔽件34。
三重点为由屏蔽件的三个部分的中心线的交点限定的位置。举例来说，接触50定位于由从第一栅极20延伸的第一屏蔽件30的第一部分、包围第四栅极26的第一屏蔽件30的第一半圆形部分和包围第五栅极28的第一屏蔽件30的第二半圆形部分的交点限定的三重点处。
超级结功率MOSFET的实施例10使围绕第一屏蔽件30(例如，在第一栅极20、第二栅极22和第三栅极24处)枢转的第二屏蔽件34的半径增至最大，并且还使围绕第二屏蔽件34(例如，在第四栅极26和第五栅极28处)枢转的第一屏蔽件30的半径增至最大。在其它实施例中，屏蔽件的半圆形部分用大体上半圆形部分代替，同时保持第一屏蔽件30与第二屏蔽件34之间电场减小的大部分益处，并且由此改善电压击穿。
第一栅极导体44通过每个栅极的一个或多个接触56连接至第一栅极20、第二栅极22、第三栅极24、第四栅极26和第五栅极28。每个栅极的接触56的数目随实施例变化，这取决于例如第一栅极导体的宽度和期望的总接触电阻。类似地，第二栅极导体46通过每个栅极的一个或多个接触58连接至第一栅极20、第二栅极22、第三栅极24、第四栅极26和第五栅极28。源极导体48借助多个接触60连接至平行于栅极20、22、24、26和28中的每个栅极的一侧或两侧延伸的多个源极区。
在一些实施例中，直埋体区(未示出)平行于第二栅极22和第二屏蔽件34并且在第二栅极22与第二屏蔽件34之间延伸，借助接触70连接至第一屏蔽导体40，借助接触72连接至第二屏蔽导体42，并且借助一个或多个接触74连接至源极导体48。类似地，直埋体区(未示出)平行于第三栅极24和第二屏蔽件34并且在第三栅极24与第二屏蔽34件之间延伸，借助接触76连接至第一屏蔽导体40，借助接触78连接至第二屏蔽导体42，并且借助一个或多个接触80连接至源极导体48。在另一个实施例中，直埋体区在源极与漏极之间形成的栅极之间(例如，在第一栅极20和第四栅极26之间)并且平行于这些栅极延伸，以将第一屏蔽导体40、第二屏蔽导体42和源极导体48连接在一起。在一些实施例中，第一屏蔽导体40、第二屏蔽导体42和源极导体48与正交于源极导体延伸的金属互连连接，并且在用于制造沟槽超级结功率MOSFET的半导体工艺中使用相同金属层。在各种实施例中，半导体工艺为单一金属层工艺。
图2示出沿图1的实施例10的线1-1的横截面。掺杂基板90形成MOSFET的漏极。在一些实施例中，导电电极附接到基板90以施加基板偏压。外延层92在基板90上生长。对于NFET的实施例，基板90掺杂有N++掺杂剂，并且外延层具有带有N-掺杂剂的相对较轻掺杂。在一些实施例中，基板90具有<100>晶格取向。在一些实施例中，浅沟槽隔离区100形成于外延层92中，以另外将交互栅极区域与集成在相同基板90上的其它电路隔离。
第一沟槽32形成于外延层92中。第一屏蔽件30用多晶硅形成于第一沟槽32中并且通过沟槽漂移氧化物102与硅台面38分离。硅台面38为在第一沟槽32与第二沟槽36之间的外延层92的一部分。第二沟槽36用多晶硅形成于外延层92中。第二屏蔽件34形成于第二沟槽36中并且通过沟槽漂移氧化物104与硅台面38分离。在一些实施例中，沟槽漂移氧化物102具有与沟槽漂移氧化物104相同的厚度和组成。第二栅极22用第二多晶硅层形成于第一屏蔽件30上方并且通过多晶硅间介电质106分离。类似地，第四栅极26用第二多晶硅层形成于第二屏蔽34件上方并且通过多晶硅间介电质106分离。
第二栅极22通过氧化物112与直埋体区110分离。在一些实施例中，直埋体区110为掺杂有P-掺杂剂(例如，硼)的P-阱或P-体区。第二栅极22通过栅极氧化物116与P-阱区114分离。第四栅极26通过栅极氧化物118与P-阱区114分离。在一些实施例中，栅极氧化物116具有与栅极氧化物118相同的厚度和组成。直埋体区110具有在第一栅极导体44(参见图1)和第二栅极导体46(参见图1)下方提供低阻连接的P+导体120，以连接屏蔽件和源极区。P-阱区114包括通过N+区124和126隔离的P+源极区122。源极区122通过层间介电质130借助接触60连接至源极导体48。第二栅极22在P-阱114中在漏极(例如，基板90)与源极区122之间形成导电沟道，从而形成MOSFET。
图3示出沿图1的实施例10的线2-2的横截面。第一栅极20形成于第一屏蔽件30上方，并且通过多晶硅间介电质106隔离。第一屏蔽件30形成于第一沟槽32中，并且通过沟槽漂移氧化物102隔离。第一沟槽32形成于基板90上，该基板90还为MOSFET的漏极。第二屏蔽件34形成于第二沟槽36中。第一沟槽32通过硅台面38与第二沟槽36分离。第一栅极20通过层间介电质130借助接触58连接至第二栅极导体46。第一屏蔽件30通过层间介电质130借助接触50连接至第一屏蔽导体40。
图4示出图1的实施例10的沟槽结构和三重点的另外细节。第二沟槽36围绕第一沟槽32。硅台面38插入在第一沟槽32与第二沟槽36之间。接触50制成在第一屏蔽件32上的三重点。接触52和54制成在第二屏蔽件36上的三重点。三重点由于在栅极沟槽指状物周围的硅台面的旋转而形成，并且改善接触50、52和54的屏蔽重叠。用图6的局部平面图更详细地示出区140。图6的区140另外与图5的常规局部平面图140a比较。
图5示出常规实施例的局部视图140a，其中沟槽36a围绕具有第一击穿区156a和第二击穿区158a的硅台面38a。相比之下，图6示出实施例10的局部视图140，包括围绕沟槽32的具有第一击穿区156和第二击穿区158的硅台面38。
参看图6，第一沟槽32的第一半径142(Wt/2)等于第一沟槽32的宽度的一半，或基本上等于形成第一沟槽32中的第一屏蔽件30的多晶硅的宽度加沟槽漂移氧化物(现在示出)的宽度。第二半径144基本上等于Wt/2加在第一沟槽32与第二沟槽36之间的硅台面宽度(Sx)。第三半径146基本上等于第一沟槽32的宽度的一半加硅台面宽度加第二沟槽36的宽度(例如，Wt/2+Sx+Wt)。
接触52定位于由从第四栅极26延伸的第二沟槽36的第一部分的中心线150、包围第一栅极20的第二沟槽36的第一半圆形部分的中心线152和包围第二栅极22的第二沟槽36的第二半圆形部分的中心线154的交点限定的三重点处。类似地，通过用第二沟槽36的中心线替代第二屏蔽件34的对应(和重合)中心线来限定三重点。
图7和图8分别比较对于常规方法与本文中所公开的方法的MOSFET的外延层中的掺杂浓度的优化。参看图7，实线迹线160、162、164、166和168分别对应于在位置156a(参见图5)处的4um、4.5um、5um、5.5um和6um的沟槽深度。相比之下，虚线迹线170、172、174、176和178分别对应于在位置158a(参见图5)处的4um、4.5um、5um、5.5um和6um的沟槽深度。位置158a包括其中一个沟槽围绕硅台面38a旋转的所有区域。位置156a包括其中两个沟槽彼此平行以直线延伸的区域。
图7示出对应于图5中所示的常规设计的数据。两组曲线(实线和虚线)分别对应于区156a和158a中的击穿。应注意，在两个击穿组之间存在较大的不匹配。常规设计的整体击穿由两组的某些外延层掺杂和沟槽深度的最小值确定。如可看出，增加一个位置(156a或158a)处的击穿并不保证另一个位置处的高击穿。使击穿电压增至最大的优化外延掺杂浓度对于图5中所示的位置156a为大约3E+16cm-3，对于位置158a为7E+16cm-3。选择3E+16cm-3的掺杂浓度将导致在位置158a处的低击穿电压，并且相反选择7E+16cm-3将导致击穿电压受位置156a的限制。通过选择大约4E+16cm-3的折衷掺杂水平，在具有图5的布局的一个例子中，可实现的最佳击穿电压从100V降至大约65V。
图8对应于图6中所示的本文中所公开的新设计。此处两组曲线同样对应于在区156和158中的击穿模拟。可以看出，对于任何外延层掺杂和/或沟槽深度组合，这两个区的击穿值类似，从而产生实现较高击穿电压的较好设计。当使用本公开的实施例时，区156和158两者的优化掺杂浓度类似。因此，外延掺杂浓度可被优化以使击穿电压BVdss增至最大，同时使导通电阻RDSon降至最小。
图9示出制造沟槽超级结功率MOSFET的实施例的方法的流程图。在180，漏在掺杂半导体基板90上形成漏极。在182，在漏极上生长外延层92。在184，在外延层92中形成多个沟槽条。在186，在沟槽条中的每个沟槽条中形成第一多晶硅层以形成屏蔽件(例如，第一屏蔽件30)。在188，在第一多晶硅层上方形成第二多晶硅层以形成栅极(例如，第一栅极20)。在190，在围绕沟槽条的硅台面条中形成源极。
如将了解，如所公开的实施例包括至少以下内容。在一个实施例中，半导体装置包括从半导体装置的第一表面的顶部区延伸至第一表面的底部区的第一沟槽条。硅台面条邻近于第一沟槽条的第一侧和第二侧延伸，并且第一沟槽条的终止端连接在第一侧与第二侧之间。第一侧与第二侧相对。第一栅极在第一沟槽条中，跨越顶部区与底部区之间的中间区。第一完全屏蔽件在第一沟槽条中，在漏极与第一表面之间延伸并且接近底部区。漏极形成于与第一表面相对的半导体基板中。第一局部屏蔽件在第一沟槽条中，在漏极与第一栅极之间延伸，并且连接至第一完全屏蔽件。第一完全屏蔽件连接至在第二栅极与漏极之间的第二局部屏蔽件和在第三栅极与漏极之间的第三局部屏蔽件，第二栅极在第二沟槽条中，第三栅极在第三沟槽条中，并且第一栅极插入在第二栅极与第三栅极之间。源极形成于硅台面条上，其中源极、第一栅极和漏极为场效应晶体管的端子。
半导体装置的替代实施例包括以下特征中的一个特征或以下特征的任何组合。第二完全屏蔽件在第一表面与漏极之间，并且包围第一完全屏蔽件。第二完全屏蔽件连接至在第四栅极与漏极之间的第四局部屏蔽件和在第五栅极与漏极之间的第五局部屏蔽件，第四栅极在第四沟槽条中，第五栅极在第五沟槽条中，第四栅极插入在第二栅极与第一栅极之间，并且第五栅极插入在第三栅极与第一栅极之间。第一完全屏蔽接触在第一完全屏蔽件朝向第一局部屏蔽件延伸的交点处将第一导体连接至第一完全屏蔽件，第一半圆形部分将第一完全屏蔽件连接至第二局部屏蔽件并且第二半圆形部分将第一完全屏蔽件连接至第三局部屏蔽件，第一半圆形部分包围插入在第一局部屏蔽件与第二局部屏蔽件之间的第四局部屏蔽件，并且第二半圆形部分包围插入在第一局部屏蔽件与第三局部屏蔽件之间的第五局部屏蔽件。第二导体与第一沟槽条正交，第二导体在接近于顶部区的中间区中和在接近于底部区的中间区中接触第一栅极、第二栅极和第三栅极。第三导体与第一沟槽条正交，第三导体在中间区中接触源极。第三导体通过在邻近于第一沟槽条的第一侧和第二侧的硅台面条上的中间区中的多个接触而接触源极。直埋体区平行于第一沟槽条，并且从顶部区延伸至底部区，直埋体区包括在连接至第一导体的底部区中的第一接触，第一导体连接至第一完全屏蔽件，并且在中间区中的多个第二接触连接至第三导体，第三导体连接至源极。第一导体连接至第一完全屏蔽件和源极。第一沟槽条的终止端的曲率半径等于第一沟槽条的宽度的一半。第一完全屏蔽件在第一半圆形部分围绕第四局部屏蔽件的情况下将第一局部屏蔽件连接至第二局部屏蔽件，并且第一完全屏蔽件在第二半圆形部分围绕第五局部屏蔽件的情况下将第一局部屏蔽件连接至第三局部屏蔽件。半导体装置以单一金属半导体工艺形成。
在另一个实施例中，制造半导体装置的方法包括用掺杂半导体基板形成漏极。在漏极上生长外延层。在外延层中形成多个沟槽条。沟槽条中的每个沟槽条与沟槽条中的另外沟槽条并行安置并且从半导体装置的第一表面的顶部区延伸至第一表面的底部区。第一表面与掺杂半导体基板相对。第一多晶硅层形成于沟槽条中的每个沟槽条中，通过沟槽漂移氧化物与外延层分离。第一多晶硅层在漏极与接近顶部区和底部区的第一表面之间延伸。第一多晶硅层在漏极与在顶部区与底部区之间的中间区中的第一表面下方的水平面之间延伸。在中间区中的第一多晶硅层上方沉积第二多晶硅层。第二多晶硅层通过多晶硅间介电质与第一多晶硅层分离，其中第一多晶硅形成屏蔽件，并且第二多晶硅形成栅极。在围绕第一沟槽条的硅台面条中形成源极。
制造半导体装置的方法的替代实施例包括以下特征中的一个特征或以下特征的任何组合。在沟槽条中的至少两个沟槽条之间形成直埋体区，从顶部区延伸至底部区，直埋体区将第一多晶硅层连接至源极。在沟槽条的第一沟槽条与第二沟槽条之间形成第一半圆形沟槽，在沟槽条的第一沟槽条与第三沟槽条之间形成第二半圆形沟槽，第一半圆形沟槽包围第四沟槽条，第二半圆形沟槽包围第五沟槽条，第一半圆形沟槽和第二半圆形沟槽包括第一多晶硅层。在第一沟槽条朝向中间区、第一半圆形沟槽和第二半圆形沟槽的延伸的交点处在第一多晶硅层与第一导体之间形成接触。金属互连包括以单一金属工艺形成金属互连。
在另一个实施例中，半导体装置包括在掺杂半导体基板中的漏极。外延层在漏极上。多个沟槽条并行安置于外延层中并且从半导体装置的第一表面的顶部区延伸至第一表面的底部区。第一表面与掺杂半导体基板相对。第一多晶硅层在沟槽条中的每个沟槽条中，通过沟槽漂移氧化物与外延层分离。第一多晶硅层在漏极与接近顶部区和底部区的第一表面之间延伸。第一多晶硅层在漏极与在顶部区与底部区之间的中间区中的第一表面下方的水平面之间延伸。第二多晶硅层在中间区中的第一多晶硅层上方。第二多晶硅层通过多晶硅间介电质与第一多晶硅层分离，其中第一多晶硅层形成屏蔽件，并且第二多晶硅层形成栅极。源极在围绕第一沟槽条的硅台面条中。
半导体装置的替代实施例包括以下特征中的一个特征或以下特征的任何组合。第一半圆形沟槽在沟槽条的第一沟槽条与第二沟槽条之间，第二半圆形沟槽在沟槽条的第一沟槽条与第三沟槽条之间，第一半圆形沟槽包围第四沟槽条，第二半圆形沟槽包围第五沟槽条，第一半圆形沟槽和第二半圆形沟槽包括第一多晶硅层，接触在第一沟槽条朝向中间区、第一半圆形沟槽和第二半圆形沟槽的延伸的交点处在第一多晶硅层与第一导体之间。沟槽条中的每个沟槽条具有曲率半径等于相应沟槽条的宽度的一半的一个终止端。
虽然本文中参考具体实施例描述本发明，但是可在不脱离如以下权利要求书中所阐述的本发明的范围的情况下进行各种修改和改变。因此，说明书和图式应视为说明性而不是限制性意义，并且预期所有这类修改都包括在本发明的范围内。并不旨在将本文中相对于具体实施例描述的任何益处、优点或针对问题的解决方案理解为任何或所有权利要求的关键、必需或必不可少的特征或元件。
除非另外说明，否则术语如“第一”和“第二”用于任意地区别这类术语所描述的元件。因此，这些术语未必旨在指示这类元件的时间优先级或其它优先级。

Claims (10)

1.一种半导体装置，其特征在于，包括：
第一沟槽条，所述第一沟槽条从所述半导体装置的第一表面的顶部区延伸至所述第一表面的底部区；
硅台面条，所述硅台面条邻近于所述第一沟槽条的第一侧和第二侧延伸，并且所述第一沟槽条的终止端连接在所述第一侧与所述第二侧间，所述第一侧与所述第二侧相对；
在第一沟槽条中的第一栅极，所述第一栅极跨越所述顶部区与所述底部区之间的中间区；
在所述第一沟槽条中的第一屏蔽件，所述第一屏蔽件在漏极与所述第一表面之间延伸并且接近所述底部区，所述漏极形成于与所述第一表面相对的半导体基板中；
在所述第一沟槽条中的第二屏蔽件，所述第二屏蔽件在所述漏极与所述第一栅极之间延伸，并且连接至所述第一屏蔽件；
所述第一屏蔽件连接至在第二栅极与所述漏极之间的第三屏蔽件和在第三栅极与所述漏极之间的第四屏蔽件，所述第二栅极在第二沟槽条中，所述第三栅极在第三沟槽条中，并且所述第一栅极插入在所述第二栅极与所述第三栅极之间；和
形成于所述硅台面条上的源极，其中所述源极、所述第一栅极和所述漏极为场效应晶体管的端子。
2.根据权利要求1所述的装置，其特征在于，进一步包括第五屏蔽件，所述第五屏蔽件在所述第一表面和所述漏极之间，并且包围所述第一屏蔽件。
3.根据权利要求1所述的装置，其特征在于，进一步包括第一屏蔽接触、第一半圆形部分、和第二半圆形部分，所述第一屏蔽接触在所述第一屏蔽件朝向所述第二屏蔽件的延伸的交点处将第一导体连接至所述第一屏蔽件，第一半圆形部分将所述第一屏蔽件连接至所述第三屏蔽件，第二半圆形部分将所述第一屏蔽件连接至所述第四屏蔽件，所述第一半圆形部分包围插入在所述第二屏蔽件与所述第三屏蔽件之间的第六屏蔽件，并且所述第二半圆形部分包围插入在所述第二屏蔽件与所述第四屏蔽件之间的第七屏蔽件。
4.根据权利要求1所述的装置，其特征在于，进一步包括第二导体，所述第二导体与所述第一沟槽条正交，所述第二导体在接近于所述顶部区的所述中间区中和在接近于所述底部区的所述中间区中接触所述第一栅极、所述第二栅极和所述第三栅极。
5.根据权利要求1所述的装置，其特征在于，进一步包括第三导体，所述第三导体与所述第一沟槽条正交，所述第三导体在所述中间区中接触所述源极。
6.根据权利要求1所述的装置，其特征在于，进一步包括直埋体区，所述直埋体区平行于所述第一沟槽条，并且从所述顶部区延伸至所述底部区，所述直埋体区包括在连接至第一导体的所述底部区中的第一接触，所述第一导体连接至所述第一屏蔽件，以及在连接至第三导体的所述中间区中的多个第二接触，所述第三导体连接至所述源极。
7.根据权利要求1所述的装置，其特征在于，进一步包括连接至所述第一屏蔽件和所述源极的第一导体。
8.根据权利要求1所述的装置，其特征在于，所述第一沟槽条的所述终止端的曲率半径等于所述第一沟槽条的宽度的一半。
9.一种制造半导体装置的方法，其特征在于，包括：
用掺杂半导体基板形成漏极；
在所述漏极上生长外延层；
在所述外延层中形成多个沟槽条，所述沟槽条中的每个沟槽条与所述沟槽条中的另外沟槽条并行安置并且从所述半导体装置的第一表面的顶部区延伸至所述第一表面的底部区，所述第一表面与所述掺杂半导体基板相对；
在所述沟槽条中的每个沟槽条中形成通过沟槽漂移氧化物与所述外延层分离的第一多晶硅层，所述第一多晶硅层在所述漏极与接近所述顶部区和所述底部区的所述第一表面之间延伸，所述第一多晶硅层在所述漏极与在所述顶部区与所述底部区之间的中间区中的所述第一表面下方的水平面之间延伸；
在所述中间区中的所述第一多晶硅层上方沉积第二多晶硅层，所述第二多晶硅层通过多晶硅间介电质与所述第一多晶硅层分离，其中所述第一多晶硅形成屏蔽件，并且所述第二多晶硅形成栅极；
所述方法进一步包括在所述沟槽条的第一沟槽条与第二沟槽条之间形成第一半圆形沟槽，在所述沟槽条的所述第一沟槽条与第三沟槽条之间形成第二半圆形沟槽，所述第一半圆形沟槽包围第四沟槽条，所述第二半圆形沟槽包围第五沟槽条，所述第一半圆形沟槽和所述第二半圆形沟槽包括所述第一多晶硅层；和
在围绕所述第一沟槽条的硅台面条中形成源极。
10.一种半导体装置，其特征在于，包括：
在掺杂半导体基板中的漏极；
在所述漏极上的外延层；
多个沟槽条，所述多个沟槽条并行安置于所述外延层中并且从所述半导体装置的第一表面的顶部区延伸至所述第一表面的底部区，所述第一表面与所述掺杂半导体基板相对；
第一多晶硅层，所述第一多晶硅层在所述沟槽条中的每个沟槽条中、通过沟槽漂移氧化物与所述外延层分离，所述第一多晶硅层在所述漏极与接近所述顶部区和所述底部区的所述第一表面之间延伸，所述第一多晶硅层在所述漏极与在所述顶部区与所述底部区之间的中间区中的第一表面下方的水平面之间延伸；
第二多晶硅层，所述第二多晶硅层在所述中间区中的所述第一多晶硅层上方，所述第二多晶硅层通过多晶硅间介电质与所述第一多晶硅层分离，其中所述第一多晶硅层形成屏蔽件，并且所述第二多晶硅层形成栅极；
所述装置进一步包括在所述沟槽条的第一沟槽条与第二沟槽条之间的第一半圆形沟槽，在所述沟槽条的所述第一沟槽条与第三沟槽条之间的第二半圆形沟槽，所述第一半圆形沟槽包围第四沟槽条，所述第二半圆形沟槽包围第五沟槽条，所述第一半圆形沟槽和所述第二半圆形沟槽包括所述第一多晶硅层，在所述第一沟槽条朝向所述中间区、所述第一半圆形沟槽和所述第二半圆形沟槽的延伸的交点处在所述第一多晶硅层与第一导体之间的接触；和
在围绕所述第一沟槽条的硅台面条中的源极。
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