CN108701709A - 用于垂直功率晶体管的终端区域架构 - Google Patents

用于垂直功率晶体管的终端区域架构 Download PDF

Info

Publication number
CN108701709A
CN108701709A CN201680067333.3A CN201680067333A CN108701709A CN 108701709 A CN108701709 A CN 108701709A CN 201680067333 A CN201680067333 A CN 201680067333A CN 108701709 A CN108701709 A CN 108701709A
Authority
CN
China
Prior art keywords
region
nucleus
integrated circuit
epitaxial layer
circuit according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201680067333.3A
Other languages
English (en)
Inventor
T·E·哈林顿
J·V·施波恩海默
屈志军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
D3 Semiconductor LLC
D3 Semiconductor Co Ltd
Original Assignee
D3 Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by D3 Semiconductor Co Ltd filed Critical D3 Semiconductor Co Ltd
Publication of CN108701709A publication Critical patent/CN108701709A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明揭示一种垂直功率切换装置，例如垂直超级结金属氧化物半导体场效晶体管MOSFET，其中集成电路的拐角中的终端结构经拉伸以有效地塑形横向电场。所述装置中的终端结构包含例如掺杂区域、场板、绝缘体薄膜及高电压导电区域及处于经施加衬底电压的元件的特征。这些终端结构的边缘根据二阶平滑非圆形解析函数来塑形及放置，以便与恒定距离路径相比从所述装置的核心区域更深入延伸到裸片拐角中。本发明还揭示所述终端区域中的电浮动护环，以抑制寄生p‑n‑p‑n结构的触发。

Description

用于垂直功率晶体管的终端区域架构
背景技术
本发明在半导体功率装置的领域中。所揭示实施例涉及用于垂直功率晶体管的终端区域，其包含金属氧化物半导体超级结晶体管。
如在所属领域中已知，半导体功率切换装置理想地能够在“断开”状态时使用最小电流传导阻断大正向电压及反向电压而在“导通”状态时使用最小压降传导大电流，其具有最小切换时间及最小切换功率消耗。还寻求制造良率的改进及制造成本的减少。朝向这些理想属性的进展已主要地通过装置架构中的创新在现代功率晶体管中进行，而非通过装置特征大小的缩小(如在例如数字逻辑及存储器装置的低功率半导体装置的情况中)。
在此方面，垂直功率装置现在广泛用于许多功率应用中。这些装置在电流经垂直传导穿过装置表面与其衬底之间的漂移区域的意义上是垂直的。此漂移区域的长度可在断态中吸收大空乏区域且因此建立高反向击穿电压，其实现高电压操作。垂直功率装置的众所周知类型包含垂直漂移金属氧化物半导体(VDMOS)场效晶体管、绝缘栅双极晶体管(IGBT)及垂直功率二极管，其所有都包含足以支持所要高击穿电压的漂移区域。VDMOS装置已由于其快切换速度变得特别受瞩目，且同样特别适合于实施到切换模式功率供应器中。图1a在横截面中说明呈n沟道MOS晶体管形式的常规VDMOS晶体管的构造的实例。图1a的VDMOS 2使其漏极终端在n+衬底4处，且由n型外延层6提供漂移区域，其上覆于衬底4且延伸到装置的表面，如展示。在n型外延层6的表面处的p型主体区域8充当VDMOS主体区域，其内的一或多个n+区域10充当VDMOS 2的源极。栅极电介质11与栅极电极12上覆于源极区域10与n型外延层6处的漏极之间的p型主体区域8的一部分。通过接触n+源极区域10与p型主体区域8(通常在形成于p型主体区域8内的p+接触区域处，未展示)的金属导体14供应偏置到VDMOS 2，使得VDMOS 2的主体区域经偏置于源极电势。其它导体(未展示)接触栅极电极12及衬底4以分别提供栅极偏置及漏极偏置。如在任何n沟道MOS晶体管中，由栅极电极12处的电压将垂直功率VDMOS 2偏置到通态中，所述电压超过充足漏极到源极偏置下的晶体管阈值电压，其在典型功率应用中将为十分高(例如，高达几百伏特)。如在图1a中展示，通态源极漏极电流Ids从源极区域10横向沿着p型主体区域8的主体区域中的反转层且垂直穿过外延层6传导到晶体管漏极处的衬底4中。VDMOS 2的导通电阻包含p型主体区域8中的沟道电阻Rch，但通常由n型外延层6的电阻Repi主导，这是由于那个层的厚度及相对轻掺杂浓度。虽然外延层6的掺杂浓度的增大将减小电阻Repi且因此减小VDMOS 2的整体导通电阻，但典型VDMOS装置必须在断态中经受高漏极到源极电压(例如，约几百伏特)。由于VDMOS 2的击穿电压与其n型外延层6的厚度(即，VDMOS“漂移”长度)直接相关且与更轻掺杂外延层6的掺杂浓度逆相关，所以此结构呈现导通电阻与断态击穿电压之间的折衷。
也如在所属领域中已知，“超级结”VDMOS晶体管处理此折衷。图1b说明也用于n沟道装置的情况的此常规超级结VDMOS 2’的实例。就表面结构(p型主体区域8、n+源极区域10、栅极电极12等等)来说，超级结VDMOS 2’经类似建构为图1a的非超级结VDMOS 2。然而，与图1a的非超级结VDMOS 2相比，超级结VDMOS 2’的外延区域填充有经形成到外延层6’中的p型掺杂“柱”9。这些p型柱9可为通过离子植入在外延层6’硅的形成期间建构，例如，在多步骤外延工艺中，其中在层6’的一部分的外延之后执行p型柱植入物，使得每一柱9形成为数个垂直对准片段。P型主体区域8及n+源极区域10通常与栅极电极12自对准，其中p型主体区域8通常是在n+源极植入物之前植入且接受专用驱入退火，以便与其对应n+源极区域10相比在栅极电极12下方延伸更远，其中p型主体区域8通常稍微延伸到n型外延区域的表面区域中。p型主体区域8的掺杂浓度是针对所要MOSFET特性(例如阈值电压及冲穿)优化，而p型柱9的掺杂浓度是针对断态中的电荷平衡优化，且与主体区域8相比通常将经更轻地掺杂。在通态中，VDMOS 2’以在上文针对非超级结VDMOS 2描述的相同方式来传导源极漏极电流Ids，在此情况中，电流传导通过由n型外延层6’在p型柱9之间的部分呈现的n型漂移区域。然而，在断态中，p型柱9及外延层6’的n型漂移区域将在典型高漏极到源极电压下本质上完全空乏，这是因为由柱9深入结构所呈现的额外p型材料，对应电荷量也将从n型外延层6’空乏以获得电荷平衡。由根据此超级结构造的柱9所引起的断态中的此额外电荷相消，使外延层6’能够具有更高的掺杂浓度及因此更低通态电阻Repi，而未不利地影响断态中的击穿电压。
图1c说明常规沟槽栅极超级结VDMOS装置的构造。在此实例中，VDMOS晶体管2”的栅极电极12’经安置于经蚀刻到装置表面中的沟槽内，由栅极电介质11’而与周围半导体绝缘。VDMOS 2”在主体区域8中的沟道区域因此经垂直定向，邻近于栅极电介质11’与栅极电极12’。柱9在主体区域8’下方延伸，以在断态中提供用于VDMOS 2”的电荷相消，如在上文描述。
还如在所属领域中已知，为支持预期应用所需的高电流，VDMOS晶体管通常经建构为多个并联连接的源极及主体区域及对应栅极电极，其通常是配置为“条带”或装置的“核心”或有源区域内的单元阵列(即，集成电路裸片在通态中通过源极漏极电流的所述区域)。在断态中，核心区域的顶表面将处于或接近栅极电压及源极电压、处于接地电势，而衬底将处于或接近经施加漏极电压。此核心区域中的电场将从完全空乏核心区域垂直定向到衬底，且必须保持低于在突崩开始的用于半导体的临界电场(对于硅通常约为3x107V/m)。
然而，在此构造中，集成电路装置的顶外边缘也将处于或接近经施加到衬底(即，漏极终端)的电压。在断态中，平行于装置表面的横向电场将因此也存在于装置的核心区域与周边之间。为避免此横向方向上的结击穿，常规VDMOS装置通常包含终端区域，其围绕核心区域以横向地承受断态漏极到源极电压。功能地，此终端区域希望将电场平滑地从垂直(在核心处)扭转到水平(在裸片的外边缘处)，同时防止峰值电场达到临界电场。
常规地，终端区域的宽度将被制成具有足够大小(宽度)以简单地通过增大电压梯度延伸所跨越的距离来降低电场，因此通过将电场量值维持在低于临界电场来避免终端区域内的击穿。通过确保终端区域击穿电压足够高，将由装置的更大核心区域来主导装置击穿性能，从而允许能量消散于更大面积上方且防止可导致装置损坏的局部加热。然而，终端区域并不增加通态驱动电流，且因此从每单位芯片面积所递送的电流的角度来说，提供终端区域所消耗的芯片面积本质上是“额外开销”。因此可期望终端区域面积的最小化，同时仍提供极好击穿特性(包含高击穿电压及低断态电流两者)。
通过另一背景，已知使用场板设置表面电势以控制如垂直功率二极管及功率晶体管的此类结构中的空乏区域边界。如在所属领域中已知，场板是指在提供核心区域外侧的等势面的功率装置的表面处或附近的导体或半导体结构；这些场板可经偏置到所要电势或可保持电浮动。这些等势面更改下伏半导体中的空乏层的形状，此重新引导电场线且增大空乏层边界的曲率半径，因此增大装置的击穿电压。在半导体中呈相对导电类型的掺杂区域的形式的护环也在所属领域中已知为用于类似地控制空乏层边界的曲率半径。在呈现寄生晶闸管(即，p-n-p-n结构)的可能性的结构中，这些护环束缚于适当偏置电压以防止那个晶闸管的触发及装置的锁存。
发明内容
所揭示实施例提供一种具有改进击穿特性的垂直功率晶体管结构。
所揭示实施例提供可经建构有减小终端区域芯片面积的此结构。
所揭示实施例提供可容易地实施到现存制造过程流程中的此结构。
所揭示实施例提供可在VDMOS、IGBT及垂直功率二极管装置中实现的此结构。
所揭示实施例提供可应用到超级结及非超级结装置类型两者的此结构。
参考以下说明书连同其图式的所属领域的一般技术人员将明白所揭示实施例的其它目标及优势。
本发明的实施例可实施为垂直半导体功率晶体管结构，例如垂直漂移金属氧化物半导体场效晶体管(VDMOS)，其经建构以包含形成于第二导电类型的主体区域内的第一导电类型的多个源极区域的核心区域，两者都处于所述第一导电类型的半导体层的表面处。一或多个终端结构(例如掺杂区域、导体及绝缘体)围绕所述核心区域。在由个别集成电路装置的矩形边界界定的拐角区域内，根据非圆形二阶平滑非圆形曲线将所述终端结构中的一或多者的周边边缘拉离所述核心区域。因此，这些实施例将跨更长距离上的所述终端区域的电压降有效地拉伸到所述拐角中，从而降低局部电场且改进所述功率装置所述击穿特性。
本发明的其它实施例可实施为垂直超级结功率晶体管结构，例如垂直漂移金属氧化物半导体场效晶体管(VDMOS)，其经建构以包含形成于第二导电类型的主体区域内的第一导电类型的多个源极区域的核心区域，两者都处于所述第一导电类型的半导体层的表面处。在这些实施例中，来自所述衬底的相对导电类型的连续电浮动掺杂区域的一或多个护环经安置于围绕所述装置的所述核心区域的所述终端区域中。所述护环可浅于所述超级结柱的所述深度或延伸远达所述超级结柱的所述深度。
附图说明
图1a、1b及1c分别为常规非超级结及超级结VDMOS晶体管的横截面视图。
图2a及2b是可在其中实施实施例的VDMOS晶体管的布局的平面图。
图3a是根据实施例建构的包含VDMOS晶体管的集成电路的拐角部分的平面图。
图3b及3c是根据那个实施例的图3a的集成电路部分的不同实施方案的横截面视图。
图3d是说明与常规构造的比较的在图3a中展示的拐角部分的平面图。
图3e是根据实施例建构的包含VDMOS晶体管的集成电路的拐角部分的平面图。
图4a及4b是如结合此实施例使用的立方贝齐尔曲线(cubic Bézier curve)的图。
图5a到5d是根据特定实施例建构的VDMOS晶体管的布局的平面图。
图6a及6b是根据图5a及5b的实施例建构的集成电路的一部分的剖视图。
具体实施方式
在此说明书中描述的一或多个实施例是实施为超级结类型的垂直漂移金属氧化物半导体(VDMOS)场效晶体管，因为预期此实施方案在那个上下文中尤其有利。然而，还预期，本发明的概念可有益地被应用到其它应用，例如沟槽栅极VDMOS装置、非超级结VDMOS晶体管，及其它类型的垂直功率装置，例如绝缘栅极双极晶体管(IGBT)、垂直功率二极管及类似物。因此，应理解，以下描述仅通过实例来提供，且非希望限制如主张的本发明的真实范围。
如在上文本发明的背景技术中所提及，垂直功率切换装置(例如功率VDMOS装置、IGBT、垂直功率二极管及类似物)的终端区域的设计在获得所要断态电流电压特性(包含击穿之前的低泄漏电流及在足够高击穿电压下的陡峭后击穿I-V曲线)中是重要的。为达成此目标，终端区域必须阻断支持通态中的电流传导的装置的有源核心区域的所有侧上及所有拐角处的表面电压。用于给定装置架构的终端区域的优化涉及例如各种半导体掺杂区域的掺杂程度及几何形状、装置表面处或上方的绝缘体及导体元件的几何形状及厚度等因素。在此说明书中描述的实施例将较大程度地关注终端区域中的这些元件的几何设计及放置，如将从以下描述明白。
图2a以平面图说明根据本发明的优选实施例的超级结VDMOS 20的构造中的各种特征的布置。这些实施例将针对n沟道VDMOS晶体管的实例来描述，且因而(参考在上文描述的图1a及1b)将描述为经形成于n型硅衬底中，其中n型外延硅生长于所述衬底上；当然预期，在未过度实验的情况下，参考此说明书的所属领域的技术人员将能够容易地将这些实施例调适到功率装置的替代类型，例如沟槽栅极VDMOS晶体管、非超级结VDMOS装置、p沟道VDMOS晶体管、IGBT及垂直功率二极管。另外，将在离散功率装置的上下文中描述此实施例，即，其中集成电路裸片实现单个装置，尤其例如VDMOS 20的功率装置。在此意义上，对裸片的边缘的参考是指其中安置相关功率装置(例如，VDMOS 20)的半导体主体的物理边缘。当然，应理解，此实施例及其变化可替代性地被实施于更大规模集成电路中，包含一或多个额外有源或无源元件，例如额外功率装置、逻辑电路、模拟电路等等。
图2a的视图说明VDMOS 20中的p型柱24的位置，其呈跨形成VDMOS 20的裸片的内部延伸的平行“条带”的形式。在此超级结情况中，p型柱24以在上文关于图1b描述的方式经形成到n型外延层中且沿着n型外延层，且因而外延层的n型硅将存在于图2a的视图中的p型柱24之间。
作为p型柱24成为如在图2a中展示的条带的形式的替代，p型柱24及VDMOS 20的其它对应元件可经布置为“单元”阵列。2015年8月25日发布的第9,117,899号美国专利(同此共同转让且以引用的方式并入本文中)描述用于沟槽栅极VDMOS晶体管的情况的此单元类型几何形状的实例。
根据此实施例的此实例，且如对于平面栅极VDMOS装置是典型的，p型主体区域将形成于那些柱24内，通常延伸到栅极下方的n型外延区域中，且n+源极区域将随后形成于这些p型主体区域内，如在上文相对于图1b描述。这些p型主体区域及n+源极区域将形成于裸片的中心区域(在此描述中将被称为“核心”区域22)内。更特定来说，此实施例中的核心区域22是VDMOS 20的表面的“功能性有源”区域，其是不存在相对厚绝缘体层(例如场氧化物)的所述表面的一部分；而是，例如栅极电介质的薄氧化物将大体上上覆于核心区域22。图2a中的核心区域22的边界说明厚绝缘体的边缘的位置，使得p型主体区域、n+源极区域及到那些主体区域及源极区域的接触件可在所述边界内(即，核心区域22内)制成。相反地，厚绝缘体防止p型主体区域及n+源极区域在核心区域22外侧形成。图2b说明p型主体区域26的布置，如在上文描述，其形成于p型柱24(为清晰起见，在图2b中未展示)内且通常在p型柱24外侧延伸。如在图2b中展示且如在上文提及，p型主体区域26仅存在于核心区域22内，n+源极区域及接触条带(为清晰起见，在图2b中未展示)不改变。
如在上文提及，本发明的此实施例可替代性地在非超级结VDMOS晶体管中实施，在此情况中，核心区域22内或外侧都不存在柱24。在所述非超级结实施方案中，p型主体区域26(及当然n+源极区域及到每一者的接触件)以在图2b中展示的方式仅存在于核心区域22内。
如在图2a及2b中展示，终端区域25对应于核心区域22外侧的VDMOS 20的部分，在此实例中延伸到集成电路裸片的边缘。在一些实施例中，如将在下文描述，“过渡”区域可被视为仅存在于核心区域22的边缘内侧。在任何情况中，如在上文提及，p型柱24的一些例子或部分可与核心区域22一起存在或在核心区域22外侧延伸且在终端区域25内，但这些例子将缺乏主体区域26。因而，核心区域22将基本上支持VDMOS 20的垂直通态源极/漏极电流，而较少或无通态源极/漏极电流将由终端区域25支持或另外进入或通过终端区域25。而是，终端区域25经提供于VDMOS 20中以支持裸片边缘(经施加漏极电压将在此处出现)与核心区域22(将处于断态中的VDMOS 20的主体区域及源极区域(与栅极电极)的接地电平)之间的横向电场。
通常在常规功率半导体装置中，装置终端区域及定位于所述终端区域中的结构(即，终端结构)以几何类似方式沿着装置的所有侧结构化。出于此描述的目的，术语“终端结构”是指在终端区域内的装置的衬底及外延半导体主体中的掺杂区域的所述部分及在半导体主体的表面处或附近的绝缘体及导体。在常规垂直功率装置中，从一个侧到相邻垂直侧的矩形几何形状的拐角位置(例如，核心区域的外边缘或终端区域的内边缘)处的过渡遵循圆形曲线路径，本质上在围绕任意点的固定半径处旋转边缘以维持从核心区域的距离在拐角中与沿着核心区域的笔直侧相同。在所属领域中众所周知，小半径圆形过渡可将电场集中于三个维度上，使得这些拐角位置倾向于主导装置的击穿行为。因而，使用圆形拐角的常规终端区域设计必须确保终端区域足够宽以确保这些最坏情况拐角处的击穿性能满足装置要求。
已观察到，根据本发明，装置核心区域及终端区域结构的大体上矩形布置(都具有圆形弯曲拐角)通常在装置的核心区域与矩形拐角之间导致终端区域的拐角中的大未使用区域。图2b将拐角位置25C识别为对应于终端区域25从核心区域22的侧开始从平行于集成电路裸片的笔直边缘偏离的位置延伸的所述部分。根据一些实施例，一或多个终端结构(例如场板、掺杂区域、绝缘体薄膜及导体)在终端区域25的这些其它未使用拐角位置25C内的边缘经设计塑形及放置，以便相对于在上文描述的常规圆形弯曲边缘改进这些拐角处的击穿特性(即，升高击穿电压)。更特定来说，针对这些终端结构选择二阶平滑非圆形路径(即，不同局部曲率半径的路径)以便使这些边缘“拉伸”更接近于裸片的拐角(与沿着核心区域22的笔直侧相比更远离于拐角位置中的核心区域22)能够使经施加漏极电压跨更长距离下降，从而降低终端区域25中的整体电场以低于突崩击穿发生的临界场。
现在参考图3a到3c，现在将参考其中实现VDMOS 20的集成电路裸片的拐角位置25C中的一者详细描述根据此超级结实施例的VDMOS 20的构造。应理解，裸片的其它三个拐角将经类似建构。
图3a说明在图2a及2b中展示的集成电路裸片的上右手拐角位置25C处的各种特征的布局，且图3b是对应横截面。在图3a中，一些特征的部分经展示为下伏于其它特征，不过那些部分将未必在实际物理装置中可见。在此实施例中且如在上文相对于图2a及2b描述，核心区域22包含VDMOS 20的部分，主体区域及源极区域存在于其中且在接触条带21处连接到彼此，且因此源极/漏极电流将在VDMOS 20在通态中时流动通过所述区域。出于此描述的目的，核心区域22将被视为以相对厚绝缘体层(例如如在图3b中展示的场氧化物33)的边缘为边界。在此实施例中，p型柱24经布置为核心区域22内的条带，其中制成到n+源极区域(未展示)及p型主体区域26的接触件21，如在上文描述；如在所属领域中已知，到主体区域26的接触件21通常将制成到经植入p+区域(未展示)以提供到主体区域26的良好欧姆接触。图3b展示缺乏p型主体及n+区域且因此不支持通态源极/漏极电流的柱24’、24”。缺乏p型主体及n+区域(两者都要求支持通态源极/漏极电流)的柱或柱的部分在下文中称为非有源柱。在此实例中，非有源柱24’并不下伏于场氧化物33且位于核心区域22的边缘处的“过渡”区域23内；在此实例中，界定p型主体区域26的位置(或替代性地，栅极电极多晶硅开口的位置)的经遮蔽植入物排除这些过渡柱24’。非有源柱24”下伏于场氧化物33且因而在终端区域25内。在图3b的实例中，柱24”从核心区域22的边界仅部分延伸到终端区域25中。
在此实施例中，多晶硅场板32经提供于核心区域22的边缘处。多晶硅场板32以与VDMOS 20的栅极电极27相同的多晶硅层建构于核心区域22内(如在图3b中展示)。在一些实施方案中，多晶硅场板32可为连续的且因此电连接到栅极电极27；替代性地，多晶硅场板32可与界定栅极电极27的多晶硅元件物理地分离。在核心区域22(包含过渡区域23)中，多晶硅场板32与栅极电极27上覆于栅极电介质31，而在终端区域25中，多晶硅场板32上覆于场氧化物33。多晶硅场板32在围绕核心区域22的周边的所有侧上且围绕所有拐角连续延伸。
也在此实施例中，金属场板34经提供于终端区域25中，在围绕核心区域22的所有侧上且围绕所有拐角连续延伸。在此实例中，金属场板34在VDMOS 20中的金属导体的第一层中形成，以便在n型外延层42的表面附近；替代性地，金属场板34可在更高金属层中形成，只要获得对终端区域25中的断态电场的所要断态效应即可。如在图3a及3b中展示，金属场板34上覆于多晶硅场板32直到内边缘34Ei，且延伸超过多晶硅场板32的外边缘32Eo到终端区域25中。在此实例中，金属场板34由层间电介质41以寻常方式与多晶硅场板32分离，接触件35形成穿过层间电介质41以将金属场板34连接到多晶硅场板32。
在此实施例中，金属场板34及因此多晶硅场板32在断态中接收相对于漏极电压的低电压。如果多晶硅场板32是连续的或另外连接到核心区域22中的栅极电极27，那么栅极电压G可经施加到金属场板34以控制VDMOS 20在核心区域22中的传导。替代性地，如果多晶硅场板32未连接到栅极电极27，那么源极电压S(即，接地电势)可经施加到金属场板34。
终端区域25在场板32、34外侧延伸到其中实现VDMOS 20的集成电路裸片的边缘20E。上覆于衬底40的n型外延层42存在于终端区域25的外部中的场氧化物33下方的表面处，从核心区域22超过非有源p型柱24”的位置。外延层42的表面的有源区域38在裸片边缘20E附近暴露。在此实施例中，高电压金属导体36在围绕核心区域22的所有侧上且围绕所有拐角及终端区域25的大部分(在裸片的外周边附近)连续延伸。金属导体36在接触件39处接触有源区域38，且从裸片周边向内延伸到终端区域25中，从而上覆于场氧化物33的外部。
如在上文论述，当VDMOS 20在断态中时，核心区域22将完全空乏且处于装置源极区域及主体区域与栅极电极的低电压(接地)电势，而高电压有源区域38(及衬底40)将处于经施加漏极电压，其可高达几百伏特。这些电势在高电压有源区域38与空乏核心区域22之间横向地建立电场。VDMOS 20在断态中的情况下，多晶硅场板32及金属场板34充当有源核心区域22外侧的终端区域25内的低电压等势面及结构，而高电压金属导体36提供从裸片边缘20E延伸到终端区域25中的高电压等势面。这些等势面的拓扑、形状及性质将用于在VDMOS 20断开时控制终端区域25中的电场。更特定来说，场板32、34的边缘、高电压导体36及终端区域25的拐角位置25C处的有源区域38的形状及放置利用那些拐角的额外面积以改进VDMOS 20的击穿性能。此改进通过针对这些边缘及因此对应终端结构选择二阶平滑非圆形路径而获得以跨与常规设计相比的更长距离相对于核心区域22处的接地电势降低漏极电压，同时维持电场强度以低于用于半导体的临界场。
在图3a中展示的实施例中，边缘33E是场氧化物33的内边缘，出于此描述的目的，其建立核心区域22的外边缘(在终端结构的此描述中，例如“内”、“外”、“内侧”及“外侧”的方向术语是相对于核心区域22)。多晶硅场板32的外边缘32Eo定位于场氧化物边缘33E外侧，而金属场板34的内边缘34Ei定位于场氧化物边缘33E外侧且多晶硅场板32的外边缘32Eo内侧。金属场板34的外边缘34Eo定位于多晶硅场板32的外边缘32Eo外侧。高电压导体36具有定位于金属场板34的外边缘34Eo外侧的内边缘36E，且有源区域38具有定位于高电压导体36的内边缘36E外侧的内边缘38E。高电压导体36及有源区域38的外边缘的位置对于控制此实施例中的断态电场并不特别重要。
图3c说明VDMOS 20的终端区域25的替代布置，其中厚氧化物37经形成于终端区域25中，其中金属场板34的外部(包含其外边缘34Eo)在那个厚氧化物37上方延伸。此布置中的其它特征与在上文相对于图3b描述相同。根据此实施例，厚氧化物37也被视为终端结构，其中其位置影响金属场板34、36的高度及因此终端区域25中的电场的形状。因此，在此实施方案中，厚氧化物37的内边缘37Ei及外边缘37Eo的形状及放置可经设计以利用裸片的拐角中的额外面积，以便改进根据此实施例的VDMOS 20的击穿性能。
考虑到终端区域25内的导体及电介质的几何布置，终端区域25内的终端结构边缘的理想优化设计将遵循如应用到建立终端区域25C的内边缘(场氧化物边缘33E)及外边缘(有源区域边缘38E)处的断态电势的那些装置导体及区域的几何布置的边界条件的泊松方程式(Poisson’s equation)(用于静电学)的解。如在所属领域中已知，物理原则及对应数学推导要求对泊松方程式的解在数学意义上为解析的且二阶平滑。根据这些实施例，塑形及界定终端区域25内的电势及电场的终端结构边缘具有至少相当准确的近似解析及具有不同局部曲率半径的二阶平滑曲线的形状。这些性质确保不存在“扭结”或突变，其可将断态电场局部地集中于用于半导体的临界场上方，从而导致突崩击穿的开始。
从数学原则众所周知，通常可通过采取已知简单几何解且通过保形映射“拉伸”解以拟合新区域而实现对复杂几何区域内的泊松方程式的解。根据一个实施例，以此方式应用保形映射以使场板32、34、高电压导体36、有源区域38的几何边缘及例如场氧化物33及厚氧化物37的绝缘层的边缘更深入“拉伸”到终端区域25的拐角位置25C中(与常规恒定半径或“圆形”拐角几何形状相比)，以使VDMOS 20内的断态等势线对应地进一步拉伸到裸片的拐角中，从而因此降低拐角位置25C内的电场。此保形映射方法提供终端区域25中的电场的理想优化塑形，且因此可针对给定漏极电压电平优化由终端区域25消耗的芯片面积。
还已观察到，根据这些实施例，终端区域中的结构的理想优化边缘未必精确，以便实现击穿性能的显著改进。而是，已发现通过使用数学函数以拉伸终端区域25的拐角位置25C中的终端结构边缘以免引入电场中的非所要局部扭结，可在实际意义上容易地导出保形映射解的相当准确的近似值。根据一个实施例，用于此类型拉伸的所选择的数学工具是三阶或更高阶贝齐尔曲线，其按照定义为二阶平滑解析函数。
如应用到此实施例的贝齐尔曲线的一个实例是三阶多项式(即，立方)贝齐尔曲线，其中对应控制点经选择以近似所要最佳路径。图4a展示如映射到笛卡尔平面的象限1中的单位圆中的简单立方贝齐尔曲线，且其可应用到3a的拐角位置25C。在此实例中，选择四个控制点P0到P3。控制点P0及P3在路径的终点处，在根据此实施例的终端结构的上下文中，其将为边缘在进入拐角位置25C之后开始从其笔直侧偏离的点。如在所属领域中已知，对于贝齐尔曲线，四个控制点为：
P0:x0,y0＝(0,1)//路径的起点
P1:x1,y1＝(s,1)//P0-P1设置路径离开P0的角度
P2:x2,y2＝(s,1)//P2-P3设置路径进入P3的角度
P3:x3,y3＝(1,0)//路径的终点
在图4a的实例中，且如通常将应用到这些实施例，贝齐尔曲线将为“规则”的，在此意义上，其将围绕穿过其中点的轴对称。在选择控制点P0到P3之后，曲线是t在0与1之间连续变化的参数化：
x(t)＝x0(1-t)3+3x1t1(1-t)2+3x2t2(1-t)1+x3t3
y(t)＝y0(1-t)3+3y1t1(1-t)2+3y2t2(1-t)1+y3t3
参数s可被视为定标因子，在此意义上，其确定曲线在转向点P2之前从控制点P0到P1行进多远(且类似地相对于控制点P2及P3)。定标参数定义到圆形路径的“相当准确的”近似值。可通过要求参数曲线通过圆形而导出此特定值(即，针对t＝1/2选择且求解s)。将定标参数s设置为小于此值将把路径拉到圆形内侧，而具有更大值的定标参数s将把对应路径拉到圆形外侧。换句话来说，参数s变为用于设置路径拉伸量的变量。根据此实施例，定标参数s经选择以大于此圆形值以将对应终端结构边缘更远地拉伸到拐角中，在将维持边缘与核心区域之间的距离在拐角中与沿着核心区域的侧相同的圆形路径外侧。终端结构边缘的此拉伸增大阻断电压在拐角位置25C中下降跨越的距离，因此减小拐角电场。
考虑到终端结构边缘无需在VDMOS 20的所有四个侧上对称(如果期望塑形阻断电场)，额外自由度可经并入到如应用到这些实施例的立方贝齐尔曲线中以过渡y轴上的高度a处的结构以匹配x轴上的与原点相距b处的结构。在此情况中，贝齐尔曲线公式将经修改以采用控制点P0到P3的不同组(对于立方情况)：
P0:x0,y0＝(0,a)//路径的起点
P1:x1,y1＝(s1,a)//P1-P2设置路径离开P1的角度
P2:x2,y2＝(b,s2)//P2-P3设置路径进入P3的角度
P3:x3,y3＝(b,0)//路径的终点
在此情况中，两个定标因子s1、s2将经选择以具有从圆形路径向外不对称地拉伸路径形状的值。通过因子s1、s2(其在此方法中将不同于彼此)确定路径改变曲率的速率。图4b说明根据此替代实施方案的非对称立方贝齐尔曲线的实例。
在如应用到VDMOS 20的拐角位置25C内的终端结构的布置的这些实施方案的任一者中，根据这些实施例的贝齐尔曲线的使用促进终端区域25中的不同区域的缝合，否则其在不扭曲电场的情况下将难以连接。
根据在图3a到3c中展示的实施例，根据立方贝齐尔曲线基本上拉伸终端结构的若干边缘。出于此描述的目的，参考以下特定曲线，术语“基本上”是指结构，其可不完美遵循对应于规定数学函数的路径但足够准确以便表现得类似于完美遵循那个函数的此结构(在这些实施例的上下文中)。特定来说，在此实施例中，根据图3a及3b的实例中的相应立方贝齐尔曲线基本上拉伸多晶硅场板32的外边缘32Eo、金属场板34的内边缘34Ei及外边缘34Eo、高电压导体36的内边缘36E及有源区域38的内边缘38E中的每一者；在图3c的实例中，还可根据相应立方贝齐尔曲线基本上拉伸厚氧化物37的内边缘37Ei及外边缘37Eo。
比较根据此实施例的终端结构边缘的形状及放置与常规圆形设计的形状及放置是有用的。在此方面，对于图3a及3b的结构，图3d展示恒定半径RFP1的圆形路径，其将界定根据常规圆形放置的多晶硅场板32的外边缘。此半径RFP1对应于圆形的半径，所述圆形维持多晶硅场板32的外边缘与核心区域22的边界(即，图3a的场氧化物边缘33E)之间的距离沿着核心区域22的笔直侧及在拐角位置25C中两者都相同。根据此实施例，其中外边缘32Eo基本上遵循从点P0及P3的立方贝齐尔曲线，所述点与沿着核心区域22的笔直侧的核心区域22的边界相距所述距离，且具有大于圆形值的定标因子s。因此，多晶硅场板32的外边缘32Eo与其沿着核心区域22的笔直侧的距离(即，半径RFP1)相比更远地拉伸离开拐角位置25C内的核心区域22。在此拐角位置25C中，外边缘32Eo从场氧化物边缘33E的距离从点P0及P3处的最小值增大到从核心区域22的笔直侧到拐角位置25C中最远的点(在此对称情况中，其是点P0与P3之间的中点)处的最大值。外边缘32E与恒定半径RFP1之间的距离的最大增大值在图3c中说明为距离Δ32Emax。
图3d还说明对于金属场板34的外边缘34Eo、高电压导体36的内边缘36E及有源区域38的内边缘38E的类似比较，其中每一者基本上遵循具有大于圆形值的定标因子s的立方贝齐尔曲线。拐角位置25C中的这些边缘34Eo、36E、38E的形状及放置开始于其从核心区域22的侧的距离，但增大从远离所述笔直侧的核心区域22的距离。对应于这些边缘34Eo、36E、38E的放置的恒定半径路径针对图3c中的比较分别展示为恒定半径RFP2、RHV1、RHV2。在此对称实例中，边缘34Eo、36E、38E中的每一者相对于沿着那些边缘的从核心区域22的笔直侧到拐角位置25C中最远的点处的恒定半径RFP2、RHV1、RHV2达到其相应最大增大距离Δ34Emax、Δ36Emax、Δ38Emax。
可根据此实施例类似地塑形终端区域25中的其它终端结构。举例来说，参考图3c，也可基本上沿着拐角位置25C中的二阶平滑非圆形路径拉伸厚氧化物37的边缘。考虑到厚氧化物37是金属场板34与外延层42的下伏半导体之间的距离中的因素，此放置将对终端区域25中的电场具有某效应。
图3e说明根据此实施例的具有拉伸到终端区域拐角位置25C中的边缘的另一类型的终端结构。在此实例中，拐角位置25C内的p型柱24、24”的端部界定基本上根据立方贝齐尔曲线(更特定来说，根据具有在上文相对于图4b描述的不同定标因子s1、s2的非对称立方贝齐尔曲线)拉伸到拐角中的路径或“边缘”24E。边缘24E可被视为与拐角位置25C外侧的核心区域22的侧平行伸展，例如，通过与沿着核心区域22的所述侧的最外柱24”或沿着延伸到沿着核心区域22的其它侧的终端区域25中的柱24的端点平行伸展，如在图3e中展示。其它终端结构(例如场板、高电压导体及区域、绝缘体薄膜及类似物)也可具有拉伸到拐角位置25C内的终端区域25的拐角中的边缘，但为清晰起见在图3e中未展示。由终端区域25内的p型柱24、24”构成的掺杂区域也将影响核心区域22与朝向裸片边缘的高电压元件之间的电场，且因此使由那些柱24、24”的端点界定的“边缘”24E拉伸到拐角中也可控制那个电场，以便改进此实施方案中的VDMOS 20的击穿特性。
如在上文提及且如在所属领域中已知，对静电泊松方程式的解指示在相关导体的尖锐几何拐角(即，更小局部曲率半径)处增强电场的强度。举例来说，参考在图3a及3d中展示的实施例，边缘32Eo、34Eo、36E、38E中的每一者的局部曲率半径在从核心区域22的笔直侧到拐角位置25C中最远的点处减小，且实际上将在这些边缘分别相对于恒定半径RFP2、RHV1、RHV2达到其相应最大增大距离Δ34Emax、Δ36Emax、Δ38Emax的点处处于最小值，且将具有分别与所述恒定半径RFP2、RHV1、RHV2的圆形路径相比更高的曲率(即，更小曲率半径)。因而，在沿着所述边缘的点处的电场将在最小局部曲率半径的所述点处处于最大值。但由于这些终端结构边缘32Eo、34Eo、36E、38E朝向裸片的拐角拉伸，所以与其中终端结构边缘遵循拐角中的圆形路径的常规布局相比，裸片边缘与核心区域22之间的电势差跨终端区域25内的更长总距离下降。因此，即使在最小局部曲率半径的所述点处增强电场，电场的量值仍低于沿着拐角中的圆形路径的对应边缘处。因此，拐角位置25C中的终端结构边缘基本上沿着二阶平滑非圆形曲线(例如立方贝齐尔曲线)的拉伸促进终端区域25内的横向断态电场的形状及量值的优化。
根据此实施例，终端结构边缘的形状及放置的拉伸可因此显著改进终端区域25横向支持功率VDMOS 20的断态漏极到源极电压的能力。此改进及其中实现VDMOS 20的集成电路裸片的拐角中的其它浪费芯片面积的使用从功率VDMOS 20的每单位面积所递送的电流的角度来说可导致改进效率。
预期对此实施例的各种替代方案及变化。根据一个此替代方案，由终端结构边缘朝向裸片拐角的此拉伸提供的减小且受控电场可使终端区域25能够经放置以更接近于核心区域22的有源元件(例如，通过将场氧化物33进一步移动朝向核心区域22的中心)，此减小或甚至可消除对过渡区域23及其非有源柱24’的需求。场氧化物边缘33E的此放置将另外延长电势在核心区域22与高电压有源区域38之间下降跨越的距离，且因此降低终端区域25中的电场的强度。
根据另一替代方案，终端结构边缘朝向裸片拐角的拉伸可允许将核心区域22的边界(即，图3a到3c的实施例中的场氧化物边缘33E)更远地移动到裸片拐角中。举例来说，也可基本上根据二阶平滑非圆形路径塑形及放置场氧化物边缘33E，以便增大核心区域22的大小及因此装置的驱动电流，同时使总集成电路装置大小保持恒定。
其它替代方案及变化包含终端结构边缘以此方式在功率装置(例如非超级结类型的垂直MOSFET、IGBT、垂直功率二极管及类似物)中拉伸。可预期，参考此说明书的所属领域的技术人员将明白的此类替代方案及变化在本发明的范围内，如在下文中主张。
从超级结功率MOSFET装置的表面延伸的交替n型及p型掺杂行必要地呈现寄生晶闸管或SCR装置的可能性。在包含具有非有源p型柱的终端区域的那些装置中，例如在上文相对于图3b及3c描述，这些非有源柱浮动(其中其硬接线到源极电势或另外物理连接到装置的正常偏置节点)，或在柱的非有源部分的情况中，其通过p型柱自身的有源部分弱电连接到源极电势；然而，柱的这些弱连接的非有源部分经受自柱的有源部分的电脱离，因为漏极电势增大以导致柱的弱连接部分变得不断空乏自由载子。因此，这些非有源浮动或弱连接的掺杂区域易受来自相邻柱(包含来自装置有源核心区域)的局部偏置的影响。此局部偏置应变得足够大以触发寄生n-p-n-p SCR装置结构，高泄漏电流及装置击穿将在十分低于另外基于超级结深度及终端区域设计将预期的电压下发生。
根据另一实施例，垂直超级结半导体装置的终端区域经建构以由定位于那个装置的终端区域的外边缘附近且围绕构成那个类型的装置中固有的寄生SCR结构的掺杂区域的一或多个电浮动掺杂区域来抑制寄生SCR结构的寄生泄漏及触发。当从装置的表面上方观察时，这些浮动掺杂区域或护环将在两个维度中出现为一或多个同心环，如现在将描述。
图5a说明VDMOS晶体管50，例如，形成于具有上覆n型外延层的n型硅衬底中的n沟道VDMOS晶体管。当然，VDMOS 50可替代性地形成为p沟道VDMOS晶体管，在此情况中，其各种元件的导电类型将与此描述的导电类型相反。以如在上文针对在图2a中展示的实施例描述的类似方式，呈平行条带的形式的p型柱54跨其中实现VDMOS50的集成电路裸片的内部延伸，延伸到n型外延层中(如在上文描述)，使得n型外延硅将存在于图5a的视图中的相邻p型柱54之间。且如在上文描述，p型柱54及VDMOS50的其它对应元件可替代性地布置为“单元”阵列。
在图5a中区分的核心区域52指示集成电路裸片的部分，在其处p型主体区域、n+源极区域及接触件经形成于那些柱54内，且在此n沟道实施方案中将偏置到接地电压(Vss)。如先前，在图5a中展示的核心区域52的边界对应于隔离电介质薄膜(例如图3b及3c的实施例中的场氧化物33)的内边缘的位置。类似于在上文描述，在图5a中展示的终端区域55是在核心区域52外侧的裸片部分。例如在上文结合图3a到3d描述的结构可经提供于此终端区域55内以在断态中横向地支持施加到VDMOS 50的漏极到源极电压。在此方面，在核心区域52外侧的柱54的那些部分以及完全在核心区域52外侧的那些柱54将未在断态中有源偏置于源极电压(如在上文提及)，但将影响终端区域55中的电场，如在上文论述。
在图5a中展示的此实施例中，电浮动护环60经安置于终端区域55内且围绕VDMOS50的平行p型柱54。在此n沟道垂直MOSFET实施方案中，护环60是形成到n型外延层中的连续p型掺杂区域。如将在下文进一步详细描述，护环60可与在n型硅的外延期间形成的p型柱54的最后片段中的一或多者同时形成，在此情况中，护环60将具有与那些片段相同的深度、宽度及掺杂浓度且将形成掺杂材料(在此实例中为p型)的三维壁。在一些实施方案中，护环60可延伸到p型柱54的全深度。替代性地，护环60的深度、形成及掺杂浓度可不同于p型柱54，例如，如通过在形成场氧化物之前将经遮蔽离子植入到n型外延层中以具有最顶部超级结柱片段的部分的深度。举例来说，护环60可针对根据当今技术的垂直超级结MOSFET实施方案具有在从约10μm到约100μm的范围中的典型深度。
图5b说明在终端区域55内形成场板之前的制造阶段将护环60放置于VDMOS 50的拐角位置55C的邻近的实例。护环60围绕核心区域52及终端区域55中的非有源柱(及柱的非有源部分)54’，且经放置于裸片边缘处的有源区域58内侧。如果需要，护环60可下伏于与有源区域58接触的高电压导体。在图5b的视图中，护环60的垂直伸展部分与这些非有源柱54’平行，且与最外部非有源柱54’间隔与相邻柱54、54’的间距相同的间距以维持光刻规则性。在核心区域52的其它侧上，护环60的水平伸展部分(在图5b的视图中)平行于非有源柱部分54’的端部(处于约相同间距)。替代性地，护环60与柱54’之间的间距可不同于柱54、54’自身之间的间距，例如可用于控制终端区域55中的断态电场。
图6a及6b说明护环60可延伸到VDMOS 50的n型外延层62中的深度的变化。在图6a中展示的VDMOS 50a的剖视图说明类似于在上文结合图3a到3c描述的特定终端结构。这些终端结构包含多晶硅场板64、金属场板66、厚氧化物67及高电压导体68。图6a的VDMOS 50a是超级结类型，且因而p型柱54、54’经形成到十分深入延伸到n型外延层62中的深度，例如，如在形成层62的多步骤外延过程的每一步骤之后由多个植入物形成。在此实例中，p型护环60a具有类似于柱54、54’的深度，且因而可在n型层62的外延期间以相同于柱54、54’的方式形成。在图6a中展示的VDMOS 50a的实例中，护环60a与最外部非有源主体区域54’的间距与相邻主体区域54、54’之间的间距相比更远。
图6b说明超级结VDMOS 50b的构造，其中p型护环60b具有比超级结柱54、54’浅得多的深度。在此实施方案中，在已完全形成n型外延层62之后且在将场氧化物沉积或热生长于终端区域55中之前由经遮蔽离子植入形成护环60b。替代性地，护环60b可部分延伸到外延层62中，例如，如连同超级结柱54、54’的最顶部一或多个片段一起植入。
根据此实施例，护环60a、60b未有源偏置于VDMOS 50的断态中，但仍保持电浮动。此与用于垂直功率装置的常规护环结构相反，其通常经偏置到接地(例如，源极电压)。根据本发明，电浮动护环结构屏蔽终端区域中的交错p型柱及n型外延硅的多层双极结构以防止从结构边缘处(例如，从图5b的视图中的有源区域58，其处于与VDMOS 50的衬底处的经施加漏极电压相同的电势)的等势环或“等化环”注射杂散载子。所述杂散载子(缺乏此屏蔽)可触发由交替p型及n型区域产生的寄生SCR，且因此导致例如功率MOSFET的功率切换装置中的显著断态泄漏及击穿。
另外，此实施例的电浮动护环结构可在现代功率装置中有效地实施。特定来说，将一或多个浮动掺杂护环实施到终端区域中不一定需要添加额外宽度到终端区域以容纳那些区域。这是因为考虑到可在终端区域的外边缘附近(其中电场通常比临界场低得多且因此交替n型及p型列区域在所述处尚未在断态开始时空乏电荷)添加护环，未预期添加这些浮动护环以干扰终端区域中的电场分布。如在上文相对于VDMOS 50描述，护环60可在与VDMOS 50的主体区域54相同的过程中形成，且因而添加根据此实施例的浮动护环将不添加额外光刻步骤到制造过程，且因此将不增大晶片处理成本。
在上文结合图5a、图5b及6a及6b描述的实施例中，VDMOS 50经建构有具有遵循拐角位置55C中的圆形路径的边缘的终端结构(例如，有源区域58；场板64、66；高电压导体68)。替代性地，根据此实施例的电浮动护环也可被视为终端结构，其中边缘基本上沿着非圆形二阶平滑路径拉伸到拐角位置55C中，如现在将参考图5c及5d描述。
图5c说明其中实施n沟道功率MOSFET的裸片的拐角位置，如由那个裸片沿着图5c的视图的两个侧的边缘70E指示。在图5c中展示的构造类似于在上文相对于图3a描述的构造。核心区域72包含功率MOSFET的部分，通态源极/漏极电流将流动通过所述部分且因此主体区域及源极区域在所述处形成且在接触位置76处连接到彼此。如先前，核心区域72延伸到相对厚绝缘体层(例如场氧化物)的内边缘83E；终端区域75因此是指核心区域72外侧的裸片部分(开始于那个内场氧化物边缘83E)。多晶硅场板82在核心区域72的所有侧上且围绕所有拐角连续伸展，其中其内部延伸到核心区域72中且其外边缘82Eo在终端区域75内。终端区域75中的金属场板84也在核心区域72的所有侧上且围绕所有拐角连续延伸，其中其内边缘84Ei上覆于多晶硅场板82且其外边缘84Eo上覆于终端区域75内的厚氧化物，如在上文论述。有源区域88在上覆于衬底的n型外延层的表面处且在接触件89处由高电压金属导体86接触，如展示。高电压金属导体86在围绕核心区域72的所有侧上且围绕所有拐角及终端区域75的大部分(在裸片的外周边附近)连续延伸且具有内边缘86E，如展示。
在此实施例中，如在上文相对于图3a到3d描述，根据保形映射解的至少一近似值将终端区域75中的终端结构的各种边缘塑形及放置于拐角位置75C中，以便避免将非所要扭结引入裸片边缘70E附近的有源区域88(其针对功率MOSFET的情况处于经施加漏极电压)与核心区域76(其处于源极电压且在装置的断态中完全空乏)之间的横向电场中。如在上文描述，在理想实施方案中，可根据将终端结构边缘拉伸或弯曲到终端区域75的拐角位置75C中的保形映射解塑形及放置这些终端结构边缘。替代性地，可基本上根据二阶平滑非圆形解析函数(例如三阶或更高阶贝齐尔曲线)将这些终端结构的边缘拉伸到拐角位置75C中。在图5c及5d中展示的实施方案中，边缘82Eo、84Ei、84Eo、86E及88E基本上遵循具有大于圆形值的定标因子s(例如，)的立方贝齐尔曲线。
根据此实施例，如在图5c中展示，提供单个电浮动p型掺杂护环90。如在上文相对于图5a及5b描述，护环90使用其p型柱以及在核心区域72外侧位于终端区域75中的非有源p型柱环绕核心区域72。在此超级结实施方案中，护环90可延伸到核心区域72及终端区域75内的柱的全深度，或仅延伸到相对于那些主体区域的部分深度，如在上文描述。为光刻规则性，护环90可与最近非有源柱间隔与相邻柱相同的间距，或替代性地间隔更宽间距(如果需要)以控制电场。在图5c的实例中，护环90经安置以相邻于高电压有源区域88及下伏高电压导体86。在拐角位置75C内，电隔离护环90基本上遵循具有大于圆形值的定标因子s(例如，)的立方贝奇尔曲线，且因此以类似于那个结构的其它终端结构边缘的方式朝向裸片拐角拉伸。当然，护环90还将具有平行于且沿着核心区域72的笔直侧伸展的笔直侧。
图5d相对于n沟道VDMOS晶体管的拐角位置75C’说明此实施例的另一实施方案。在此实施方案中，终端区域75内的拐角位置75C’及各种终端结构的布置对应于在上文相对于图5c描述的布置。然而，在图5d的实施方案中，提供两个电隔离p型护环90a、90b，其各自环绕核心区域72以及位于核心区域72外侧的任何非有源p型柱区域(未展示)。为光刻规则性，护环90a、90b之间的间距可对应于核心区域72及终端区域75内的相邻p型柱区域之间的间距，或替代性地可不同于那个间距以便控制断态电场。如在图5c的实施方案中，图5d的电隔离护环90a、90b基本上各自遵循具有大于圆形值的定标因子s的立方贝奇尔曲线，使得每一者朝向裸片拐角拉伸。每一护环90a、90b还将具有平行于核心区域72的笔直侧伸展的笔直侧。
在上文相对于图5c及5d描述的实施例因此获得以下优势：由终端结构的拉伸拐角提供的改进击穿性能及芯片面积的更高效使用以及对触发寄生p-n-p-n结构的减小易损性及因此由所得结构中的电隔离护环提供的改进击穿性能，其中无需额外芯片面积且无额外复杂性添加到制造过程流程。
如在上文提及，虽然结合n沟道VDMOS装置描述这些实施例，但可通过在其它类型的功率切换装置(包含(无限制)超级结及非超级结沟槽栅极VDMOS晶体管、各种类型的p沟道VDMOS装置、IGBT及垂直功率二极管)中实施这些实施例而获得类似优势。在未过度实验的情况下，参考此说明书的所属领域的技术人员将能够容易地将这些实施例调适到功率切换的那些替代类型。
参考此说明书及其图式的所属领域的一般技术人员将明白，虽然已在此说明书中描述一或多个实施例，但当然预期对这些实施例的修改及替代方案，此类修改及替代方案能够获得本发明的一或多个优势及益处。可预期，此类修改及替代方案在本发明的范围内，如随后在本文中主张。

Claims (32)

1.一种集成电路，其包括：
第一导电类型的半导体衬底；
所述第一导电类型的外延层，其上覆于所述衬底，所述外延层具有比所述衬底更轻度的掺杂浓度；
核心区域，其经安置到所述外延层的表面中，所述核心区域包含具有经并联电连接的终端节点的垂直晶体管结构阵列，所述衬底充当所述垂直晶体管结构的所述终端节点中的一者，所述核心区域具有与所述集成电路的边缘平行对准的多个侧；
终端区域，其围绕所述核心区域；及
第一终端结构，其具有上覆于所述终端区域的一部分且经安置于所述终端区域的表面处或附近的一部分；
其中所述第一终端结构的第一边缘具有平行于所述核心区域的侧的至少一个基本上线性部分及基本上遵循具有不同局部曲率半径的二阶平滑曲线的至少一个弯曲拐角部分。
2.根据权利要求1所述的集成电路，其中所述第一终端结构包括：
第一场板，其具有上覆于所述终端区域的一部分且经安置于所述终端区域的所述表面处或附近的一部分，所述第一场板包括围绕所述核心区域的连续导电元件；
且其中所述第一终端结构的所述第一边缘对应于所述第一场板的外边缘。
3.根据权利要求2所述的集成电路，其中所述第一场板具有内边缘，所述内边缘具有平行于所述核心区域的侧的至少一个基本上线性部分及基本上遵循具有不同局部曲率半径的二阶平滑曲线的至少一个弯曲拐角部分。
4.根据权利要求2所述的集成电路，其进一步包括：
第二场板，其具有上覆于所述第一场板的一部分的一部分，且包括围绕所述核心区域的连续导电元件；
其中所述第二场板的外边缘具有平行于所述核心区域的侧的至少一个基本上线性部分及基本上遵循具有不同局部曲率半径的二阶平滑曲线的至少一个弯曲拐角部分。
5.根据权利要求4所述的集成电路，其中所述第一场板由多晶硅组成，且所述第二场板由金属组成。
6.根据权利要求4所述的集成电路，其中所述第二场板的所述外边缘经安置以与所述第一场板的所述外边缘相比更远离于所述核心区域。
7.根据权利要求1所述的集成电路，其中所述第一终端结构的所述第一边缘的所述至少一个弯曲拐角部分基本上遵循三阶或更高阶贝齐尔曲线。
8.根据权利要求1所述的集成电路，其中所述外延层的周边有源区域延伸到所述集成电路的所述边缘附近的所述表面以围绕所述核心区域；
且其中所述第一终端结构的所述第一边缘的所述至少一个弯曲拐角部分基本上遵循所述周边有源区域与所述核心区域之间的电场的保形映射解。
9.根据权利要求1所述的集成电路，其中所述外延层的周边有源区域延伸到所述集成电路的所述边缘附近的所述表面以围绕所述核心区域，所述周边有源区域具有内边缘；
且进一步包括：
周边导体元件，其经安置于与所述周边有源区域电接触的所述表面附近，且具有上覆于所述周边有源区域的至少一部分的一部分，所述周边导体元件具有围绕所述核心区域的内边缘；
其中所述周边导体元件的所述内边缘具有基本上遵循具有不同局部曲率半径的二阶平滑曲线的至少一个弯曲拐角部分。
10.根据权利要求9所述的集成电路，进一步包括：
厚氧化物层，其经安置于所述表面附近且具有下伏于所述周边导体元件的一部分；
且其中所述第一终端结构的所述第一边缘对应于所述厚氧化物层的边缘。
11.根据权利要求1所述的集成电路，其中所述垂直晶体管结构是垂直金属氧化物半导体场效晶体管，每一者包括经形成于所述外延层的所述表面处的第二导电类型的主体区域、经安置于所述主体区域的所述表面处的所述第一导电类型的源极区域、所述外延层中的漏极区域，及经安置于所述源极区域与所述漏极区域之间的所述主体区域的一部分附近的栅极电极；
其中所述垂直晶体管结构的所述源极区域经共同连接；
其中所述垂直晶体管结构的所述栅极电极经共同连接；
且其中所述衬底充当所述垂直晶体管结构的共同漏极。
12.根据权利要求11所述的集成电路，其中所述垂直晶体管结构中的每一者包括：
所述第二导电类型的掺杂柱，其是在下伏于所述主体区域且与所述主体区域接触的位置处形成到所述外延层中。
13.根据权利要求12所述的集成电路，其进一步包括：
所述第二导电类型的非有源柱，其经形成到所述外延层中且至少部分安置于所述终端区域中；
其中所述掺杂柱及非有源柱沿着所述表面呈平行于彼此的条带延伸；
其中所述第一终端结构包括所述终端区域内的所述掺杂柱及非有源柱的部分；
且其中所述第一终端结构的所述第一边缘对应于所述终端区域内的所述掺杂柱及非有源柱的端点。
14.根据权利要求1所述的集成电路，其中所述核心区域具有在其相邻侧之间的其拐角位置处基本上遵循具有不同局部曲率半径的二阶平滑曲线的外边界。
15.根据权利要求1所述的集成电路，其中所述第一边缘的所述至少一个弯曲拐角部分的局部曲率半径在最远离于所述核心区域的点处处于最小值。
16.根据权利要求1所述的集成电路，其中所述外延层的周边有源区域延伸到所述集成电路的所述边缘附近的所述表面以围绕所述核心区域；
且进一步包括：
第一电浮动连续护环，其围绕所述终端区域的一部分且包括经形成到所述核心区域与所述周边有源区域之间的所述外延层的表面中的所述第二导电类型的掺杂区域。
17.根据权利要求16所述的集成电路，其中所述垂直晶体管结构是垂直超级结金属氧化物半导体场效晶体管，每一者包括延伸到所述外延层中达一定深度的所述第二导电类型的柱区域、经形成于所述外延层的所述表面处的第二导电类型的主体区域、经安置于所述主体区域的所述表面处的所述第一导电类型的源极区域、所述外延层中的漏极区域，及经安置于所述源极区域与所述漏极区域之间的所述主体区域的一部分附近的栅极电极；
其中所述垂直晶体管结构的所述源极区域经共同连接；
其中所述垂直晶体管结构的所述栅极电极经共同连接；
其中所述衬底充当所述垂直晶体管结构的共同漏极；
且其中所述第一护环延伸到基本上所述柱区域的所述深度的深度。
18.根据权利要求16所述的集成电路，其中所述垂直晶体管结构是垂直超级结金属氧化物半导体场效晶体管，每一者包括延伸到所述外延层中达一定深度的所述第二导电类型的柱区域、经形成于所述外延层的所述表面处的第二导电类型的主体区域、经安置于所述主体区域的所述表面处的所述第一导电类型的源极区域、所述外延层中的漏极区域，及经安置于所述源极区域与所述漏极区域之间的所述主体区域的一部分附近的栅极电极；
其中所述垂直晶体管结构的所述源极区域经共同连接；
其中所述垂直晶体管结构的所述栅极电极经共同连接；
其中所述衬底充当所述垂直晶体管结构的共同漏极；
且其中所述第一护环延伸到小于所述柱区域的所述深度的深度。
19.根据权利要求16所述的集成电路，其进一步包括：
第二电浮动连续护环，其围绕所述终端区域的一部分且包括经形成到所述第一护环与所述周边有源区域之间的所述外延层的表面中的所述第二导电类型的掺杂区域。
20.根据权利要求19所述的集成电路，其中所述垂直晶体管结构是垂直超级结金属氧化物半导体场效晶体管，每一者包括延伸到所述外延层中达一定深度的所述第二导电类型的柱区域、经形成于所述外延层的所述表面处的第二导电类型的主体区域、经安置于所述主体区域的所述表面处的所述第一导电类型的源极区域、所述外延层中的漏极区域，及经安置于所述源极区域与所述漏极区域之间的所述主体区域的一部分附近的栅极电极；
其中所述垂直晶体管结构的所述源极区域经共同连接；
其中所述垂直晶体管结构的所述栅极电极经共同连接；
其中所述衬底充当所述垂直晶体管结构的共同漏极；
且其中所述第一护环及所述第二护环的至少一者延伸到基本上所述柱区域的所述深度的深度。
21.根据权利要求19所述的集成电路，其中所述垂直晶体管结构是垂直超级结金属氧化物半导体场效晶体管，每一者包括延伸到所述外延层中达一定深度的所述第二导电类型的柱区域、经形成于所述外延层的所述表面处的第二导电类型的主体区域、经安置于所述主体区域的所述表面处的所述第一导电类型的源极区域、所述外延层中的漏极区域，及经安置于所述源极区域与所述漏极区域之间的所述主体区域的一部分附近的栅极电极；
其中所述垂直晶体管结构的所述源极区域经共同连接；
其中所述垂直晶体管结构的所述栅极电极经共同连接；
其中所述衬底充当所述垂直晶体管结构的共同漏极；
且其中所述第一护环及所述第二护环的至少一者延伸到小于所述柱区域的所述深度的深度。
22.一种集成电路，其包括：
第一导电类型的半导体衬底；
所述第一导电类型的外延层，其上覆于所述衬底，所述外延层具有比所述衬底还轻度的掺杂浓度；
核心区域，其经安置到所述外延层的表面中，所述核心区域包含具有经并联电连接的终端节点的垂直超级结晶体管结构阵列，所述衬底充当所述垂直晶体管结构的所述终端节点的一者，所述核心区域具有与所述集成电路的边缘平行对准的至少一个侧；
终端区域，其围绕所述核心区域且包含延伸到所述外延层中达一定深度的第二导电类型的一或多个非有源柱；
所述外延层的周边有源区域，其延伸到所述集成电路的所述边缘附近的所述表面以围绕所述核心区域；及
第一电浮动连续护环，其围绕所述终端区域中的所述一或多个非有源柱且包括经形成到所述非有源柱与所述周边有源区域之间的所述外延层的表面中的所述第二导电类型的掺杂区域。
23.根据权利要求22所述的集成电路，其进一步包括：
第二电浮动连续护环，其围绕所述终端区域中的所述一或多个非有源柱且包括经形成到所述第一护环与所述周边有源区域之间的所述外延层的表面中的所述第二导电类型的掺杂区域。
24.根据权利要求23所述的集成电路，其中所述第一护环及所述第二护环中的至少一者延伸到小于所述非有源柱的所述深度的深度。
25.根据权利要求23所述的集成电路，其中所述第一护环及所述第二护环中的每一者延伸到基本上所述非有源柱的所述深度。
26.根据权利要求22所述的集成电路，其中所述第一护环延伸到小于所述非有源柱的所述深度的深度。
27.根据权利要求22所述的集成电路，其中所述第一护环延伸到基本上所述非有源柱的所述深度。
28.一种集成电路，其包括：
第一导电类型的半导体衬底；
核心区域，其经安置到所述衬底的表面中，所述核心区域包含具有经并联电连接的终端节点的垂直功率装置结构阵列，所述衬底的背侧充当所述垂直功率装置结构的所述终端节点的一者，所述核心区域具有与所述集成电路的边缘平行对准的多个侧；
终端区域，其围绕所述核心区域；及
第一终端结构，其具有上覆于所述终端区域的一部分且经安置于所述终端区域的所述表面处或附近的一部分；
其中所述第一终端结构的第一边缘具有平行于所述核心区域的侧的至少一个基本上线性部分及基本上遵循具有不同局部曲率半径的二阶平滑曲线的至少一个弯曲拐角部分。
29.根据权利要求28所述的集成电路，其中所述第一终端结构包括：
第一场板，其具有上覆于所述终端区域的一部分且经安置于所述终端区域的所述表面处或附近的一部分，所述第一场板包括围绕所述核心区域的连续导电元件；
且其中所述第一终端结构的所述第一边缘对应于所述第一场板的外边缘。
30.根据权利要求29所述的集成电路，其进一步包括：
第二场板，其具有上覆于所述第一场板的一部分的一部分，且包括围绕所述核心区域的连续导电元件；
其中所述第二场板的所述外边缘具有平行于所述核心区域的侧的至少一个基本上线性部分及基本上遵循具有不同局部曲率半径的二阶平滑曲线的至少一个弯曲拐角部分。
31.根据权利要求28所述的集成电路，其中所述衬底的所述背侧经掺杂有第二导电类型的掺杂剂。
32.根据权利要求28所述的集成电路，其中所述衬底的所述背侧经进一步掺杂有第一导电类型的掺杂剂。
CN201680067333.3A 2015-10-02 2016-09-27 用于垂直功率晶体管的终端区域架构 Pending CN108701709A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/873,831 2015-10-02
US14/873,831 US9806186B2 (en) 2015-10-02 2015-10-02 Termination region architecture for vertical power transistors
PCT/US2016/053934 WO2017058776A1 (en) 2015-10-02 2016-09-27 Termination region architecture for vertical power transistors

Publications (1)

Publication Number Publication Date
CN108701709A true CN108701709A (zh) 2018-10-23

Family

ID=58424269

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680067333.3A Pending CN108701709A (zh) 2015-10-02 2016-09-27 用于垂直功率晶体管的终端区域架构

Country Status (6)

Country Link
US (2) US9806186B2 (zh)
EP (1) EP3357091A4 (zh)
KR (1) KR20180098221A (zh)
CN (1) CN108701709A (zh)
TW (1) TW201731097A (zh)
WO (1) WO2017058776A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115188800A (zh) * 2022-06-30 2022-10-14 深圳市千屹芯科技有限公司 超级结功率器件

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
US10601413B2 (en) * 2017-09-08 2020-03-24 Cree, Inc. Power switching devices with DV/DT capability and methods of making such devices
US10720517B2 (en) * 2017-10-17 2020-07-21 University Of Zagreb Faculty Of Electrical Engineering And Computing Horizontal current bipolar transistor with floating field regions
DE102018115637A1 (de) * 2018-06-28 2020-01-02 Infineon Technologies Ag Leistungshalbleiterbauelement
JP7113230B2 (ja) * 2019-02-19 2022-08-05 パナソニックＩｐマネジメント株式会社 半導体素子
CN110911475A (zh) * 2019-10-30 2020-03-24 深圳深爱半导体股份有限公司 晶体管终端结构及其制造方法
US11222858B1 (en) * 2020-06-19 2022-01-11 Alpha And Omega Semiconductor International Lp Semiconductor package having enlarged gate pad and method of making the same
KR20220124346A (ko) * 2021-03-03 2022-09-14 주식회사 디비하이텍 플로팅 영역을 포함하는 슈퍼정션 반도체 소자 및 제조방법
US12132124B2 (en) * 2021-05-29 2024-10-29 Marvin Motsenbocker Semiconductor by-pass switch
CN113421875B (zh) * 2021-06-23 2024-02-20 华北电力大学 一种压接型高压大功率芯片结构及功率器件
US20230187537A1 (en) * 2021-11-17 2023-06-15 Panjit International Inc. Method of forming power semiconductor device
CN114823873B (zh) * 2022-04-28 2023-10-27 电子科技大学 一种超结功率器件终端结构
CN114864670A (zh) * 2022-05-13 2022-08-05 电子科技大学 缓解体内曲率效应的均匀电场器件及制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060043480A1 (en) * 2004-09-01 2006-03-02 Kabushiki Kaisha Toshiba Semiconductor device and fabrication method of the same
CN101180737A (zh) * 2003-12-30 2008-05-14 飞兆半导体公司 功率半导体器件及制造方法
US20080179671A1 (en) * 2007-01-31 2008-07-31 Kabushiki Kaisha Toshiba Semiconductor apparatus
US20100078737A1 (en) * 2008-09-30 2010-04-01 Kao-Way Tu High-voltage metal oxide semiconductor device and fabrication method thereof

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3909119A (en) 1974-02-06 1975-09-30 Westinghouse Electric Corp Guarded planar PN junction semiconductor device
US5877529A (en) 1996-04-26 1999-03-02 Megamos Corporation Mosfet termination design and core cell configuration to increase breakdown voltage and to improve device ruggedness
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4289123B2 (ja) 2003-10-29 2009-07-01 富士電機デバイステクノロジー株式会社 半導体装置
DE102005023668B3 (de) * 2005-05-23 2006-11-09 Infineon Technologies Ag Halbleiterbauelement mit einer Randstruktur mit Spannungsdurchbruch im linearen Bereich
JP2009088345A (ja) * 2007-10-01 2009-04-23 Toshiba Corp 半導体装置
CN102318045B (zh) 2008-02-14 2014-08-06 马克斯半导体股份有限公司 改良式击穿电压的边缘端点
JP4635067B2 (ja) * 2008-03-24 2011-02-16 株式会社東芝 半導体装置及びその製造方法
US8803277B2 (en) 2011-02-10 2014-08-12 Cree, Inc. Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US9548352B2 (en) * 2011-07-19 2017-01-17 Alpha And Omega Semiconductor Incorporated Semiconductor device with field threshold MOSFET for high voltage termination
US8802529B2 (en) 2011-07-19 2014-08-12 Alpha And Omega Semiconductor Incorporated Semiconductor device with field threshold MOSFET for high voltage termination
CN103534809B (zh) * 2011-08-05 2016-08-17 富士电机株式会社 半导体器件及半导体器件的制造方法
US8680613B2 (en) 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
US9224852B2 (en) 2011-08-25 2015-12-29 Alpha And Omega Semiconductor Incorporated Corner layout for high voltage semiconductor devices
CN103000665B (zh) * 2011-09-08 2015-08-19 上海华虹宏力半导体制造有限公司 超级结器件及制造方法
WO2013046544A1 (ja) * 2011-09-27 2013-04-04 株式会社デンソー 半導体装置
CN104040720B (zh) * 2012-01-12 2016-12-14 丰田自动车株式会社 半导体装置及其制造方法
CN104040692B (zh) * 2012-03-19 2016-11-09 富士电机株式会社 半导体装置的制造方法
JP2013239488A (ja) * 2012-05-11 2013-11-28 Rohm Co Ltd 半導体装置
US8487372B1 (en) 2012-06-29 2013-07-16 Force Mos Technology Co., Ltd. Trench MOSFET layout with trenched floating gates and trenched channel stop gates in termination
US20140097491A1 (en) 2012-10-05 2014-04-10 Texas Instruments Incorporated Dielectrically Terminated Superjunction FET
EP2923381A4 (en) 2012-11-26 2016-08-17 D3 Semiconductor LLC DEVICE ARCHITECTURE AND ENHANCED PACKAGING METHOD OF VERTICAL FIELD EFFECT DEVICES
JP6263966B2 (ja) * 2012-12-12 2018-01-24 富士電機株式会社 半導体装置
EP2973720A4 (en) 2013-03-13 2016-11-02 D3 Semiconductor LLC DEVICE ARCHITECTURE AND METHOD FOR TEMPERATURE COMPENSATION OF VERTICAL FIELD EFFECT DEVICES
JP6101183B2 (ja) * 2013-06-20 2017-03-22 株式会社東芝 半導体装置
US9437673B2 (en) * 2014-02-05 2016-09-06 Alpha And Omega Semiconductor Incorporated Floating guard ring for HV interconnect
US9590092B2 (en) * 2014-11-13 2017-03-07 Ixys Corporation Super junction field effect transistor with internal floating ring

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101180737A (zh) * 2003-12-30 2008-05-14 飞兆半导体公司 功率半导体器件及制造方法
US20060043480A1 (en) * 2004-09-01 2006-03-02 Kabushiki Kaisha Toshiba Semiconductor device and fabrication method of the same
US20080179671A1 (en) * 2007-01-31 2008-07-31 Kabushiki Kaisha Toshiba Semiconductor apparatus
US20100078737A1 (en) * 2008-09-30 2010-04-01 Kao-Way Tu High-voltage metal oxide semiconductor device and fabrication method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115188800A (zh) * 2022-06-30 2022-10-14 深圳市千屹芯科技有限公司 超级结功率器件

Also Published As

Publication number Publication date
EP3357091A4 (en) 2019-06-19
US20170098705A1 (en) 2017-04-06
WO2017058776A1 (en) 2017-04-06
US20180277673A1 (en) 2018-09-27
EP3357091A1 (en) 2018-08-08
TW201731097A (zh) 2017-09-01
US10134890B2 (en) 2018-11-20
US9806186B2 (en) 2017-10-31
KR20180098221A (ko) 2018-09-03

Similar Documents

Publication Publication Date Title
CN108701709A (zh) 用于垂直功率晶体管的终端区域架构
TWI550851B (zh) 具有平面狀通道的垂直功率金氧半場效電晶體
US7468536B2 (en) Gate metal routing for transistor with checkerboarded layout
US8653583B2 (en) Sensing FET integrated with a high-voltage transistor
US9219142B2 (en) Semiconductor device having element region and termination region surrounding element region
JP5718627B2 (ja) 半導体装置
US20090315105A1 (en) High-voltage vertical transistor structure
US9362351B2 (en) Field effect transistor, termination structure and associated method for manufacturing
US20130234243A1 (en) Checkerboarded High-Voltage Vertical Transistor Layout
US9698256B2 (en) Termination of super junction power MOSFET
US9818743B2 (en) Power semiconductor device with contiguous gate trenches and offset source trenches
TW544932B (en) Semiconductor device
CN111816707B (zh) 消除体内曲率效应的等势降场器件及其制造方法
CN103489864A (zh) 功率用半导体装置
US11888022B2 (en) SOI lateral homogenization field high voltage power semiconductor device, manufacturing method and application thereof
JP2011009352A (ja) 半導体装置およびその製造方法ならびにそれを用いた電源装置
CN101964343B (zh) 半导体装置
CN107564965B (zh) 一种横向双扩散mos器件
CN107546274B (zh) 一种具有阶梯型沟槽的ldmos器件
CN116013960A (zh) 一种沟槽型mosfet元胞结构及其制备方法
US9312331B2 (en) Semiconductor device
CN113659011A (zh) 基于超结mosfet的集成器件及其制造方法
TW201508920A (zh) 半導體裝置及其製造方法
US20230101553A1 (en) Transistor device and method for producing a transistor device
US20220271120A1 (en) Superjunction semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20181023

WD01 Invention patent application deemed withdrawn after publication