CN115188800A - 超级结功率器件 - Google Patents

超级结功率器件 Download PDF

Info

Publication number
CN115188800A
CN115188800A CN202210777273.1A CN202210777273A CN115188800A CN 115188800 A CN115188800 A CN 115188800A CN 202210777273 A CN202210777273 A CN 202210777273A CN 115188800 A CN115188800 A CN 115188800A
Authority
CN
China
Prior art keywords
super junction
super
region
power device
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210777273.1A
Other languages
English (en)
Inventor
祁金伟
张耀辉
卢烁今
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Huatai Electronics Co Ltd
Original Assignee
Shenzhen Qianyixin Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Qianyixin Technology Co ltd filed Critical Shenzhen Qianyixin Technology Co ltd
Priority to CN202210777273.1A priority Critical patent/CN115188800A/zh
Publication of CN115188800A publication Critical patent/CN115188800A/zh
Priority to PCT/CN2023/100163 priority patent/WO2024001779A1/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Bipolar Transistors (AREA)

Abstract

本发明公开了一种超级结功率器件,包括叠层设置的第一半导体层和第二半导体层,所述第一半导体层包括有源区和终端区,所述终端区环绕设置在所述有源区外侧,且所述终端区包括沿有源区的周向间隔设置的侧边终端区和拐角终端区;所述第二半导体层包括超级结区,所述超级结区包括多个超级结柱,所述超级结区在所述第一半导体层上的第一正投影区域的轮廓包括第一轮廓段,所述第一轮廓段与所述拐角终端区相对应且所述第一轮廓段为弧形轮廓。本发明实施例提供的一种超级结功率器件,将超级结区对应拐角终端区的轮廓设置为非平面结构,降低了器件的电场聚集效应,从而提升了器件的BV能力。

Description

超级结功率器件
技术领域
本发明特别涉及一种超级结功率器件,属于半导体技术领域。
背景技术
超级结(SJ,Super Junction)技术为高压大功率器件设计提供新的解决方案,使得功率器件在不牺牲反向耐压能力的前提下,有效改善器件的导通特性。目前,该技术已经在Si基功率器件得到验证和推广,如超级结MOSFET、超级结IGBT等。
超级结功率器件的结构如图1和图2所示,其主要包括有源区1、超级结3、截止环4、侧边终端区2和拐角终端区5;在该结构中,超级结的外侧轮廓、截止环在拐角位置均呈直角,而由于直角拐角位置的电场聚集效应,致使器件在拐角位置最容易发生方向击穿,从而限制了器件的方向承压能力。
发明内容
本发明的主要目的在于提供一种超级结功率器件,从而克服现有技术中的不足。
为实现前述发明目的,本发明采用的技术方案包括:
本发明实施例提供了一种超级结功率器件,包括叠层设置的第一半导体层和第二半导体层,所述第一半导体层包括有源区和终端区,所述终端区环绕设置在所述有源区外侧,且所述终端区包括沿有源区的周向间隔设置的侧边终端区和拐角终端区;所述第二半导体层包括超级结区,所述超级结区包括多个超级结柱,所述超级结区在所述第一半导体层上的第一正投影区域的轮廓包括第一轮廓段,所述第一轮廓段与所述拐角终端区相对应且所述第一轮廓段为弧形轮廓。
与现有技术相比,本发明的优点包括:
1)本发明实施例提供的一种超级结功率器件,将超级结区对应拐角终端区的轮廓设置为非平面结构,而使器件超级结区拐角位置的电场平坦化,降低了器件的电场聚集效应,从而提升了器件的BV能力;
2)本发明实施例提供的一种超级结功率器件,在新型终端结构中,直角终端引发的电场聚集效应得以减弱,同等器件尺寸条件下,本发明实施例提供的一种超级结功率器件的反向阻断能力显著提升。
附图说明
图1是现有技术中一种超级结功率器件的结构示意图;
图2是现有技术中一种超级结功率器件的局部结构示意图;
图3是本发明实施例1中的一种超级结功率器件的局部结构示意图;
图4a、图4b分别是理想的平行平面结和实际平面结的结构示意图;
图5是本发明实施例2中的一种超级结功率器件的局部结构示意图;
图6是本发明实施例3中的一种超级结功率器件的局部结构示意图。
具体实施方式
鉴于现有技术中的不足,本案发明人经长期研究和大量实践,得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
本发明实施例中所涉及的术语解释:
超级结:Super Junction结构,由交叉分布的P型和N型掺杂区构成,当上述区域全部耗尽时,内部电场呈平坦分布,从而满足功率器件承压需求。
终端:为满足高压功率器件承压需求,在芯片外侧设计的外围结构,称为功率器件终端。
本发明实施例提供了一种超级结功率器件,包括叠层设置的第一半导体层和第二半导体层,所述第一半导体层包括有源区和终端区,所述终端区环绕设置在所述有源区外侧,且所述终端区包括沿有源区的周向间隔设置的侧边终端区和拐角终端区;所述第二半导体层包括超级结区,所述超级结区包括多个超级结柱,所述超级结区在所述第一半导体层上的第一正投影区域的轮廓包括第一轮廓段,所述第一轮廓段与所述拐角终端区相对应且所述第一轮廓段为弧形轮廓。
在一具体实施案例中,所述第一轮廓段为向外凸出的弧形轮廓。
在一具体实施案例中,所述第一轮廓段为圆弧形轮廓。
在一具体实施案例中,所述第一轮廓段对应的圆心角为90°。
在一具体实施案例中,所述第一轮廓段的曲率半径为所述超级结柱高度的0.2-5倍。
在一具体实施案例中,所述超级结区在所述第一半导体层上的正投影区域的轮廓为圆角矩形轮廓。
在一具体实施案例中,所述超级结区包括第一部分和第二部分,所述第一部分沿第一方向对应设置在所述第二部分的两侧,
所述第一部分包括沿第一方向间隔设置的多个超级结柱,每一所述超级结柱沿第二方向延伸,该第一部分所包含的超级结柱的中间部分与侧边终端区相对应,两端部分与拐角终端区相对应,且所述第一部分所包含的多个超级结柱于第二方向上的长度沿第一方向依次增大或减小。
在一具体实施案例中,所述第二部分包括沿第一方向间隔设置的多个超级结柱,该第二部分所包含的超级结柱的中间部分与有源区相对应,两端部分与侧边终端区相对应。
在一具体实施案例中,所述的超级结功率器件还包括截止环,所述截止环于第一半导体层上的第二正投影区域环绕所述第一正投影区域设置。
在一具体实施案例中,所述第二正投影区域的轮廓为方形轮廓或圆角矩形轮廓。
如下将结合附图以及具体实施案例对该技术方案、其实施过程及原理等作进一步的解释说明,除非特别说明的之外,本发明实施例中的有源区、终端区、超级结区、截止环的材质、尺寸等均可以是本领域件技术人员已知的,本发明实施例中的超级结功率器件也可以通过本领域技术人员已知的工艺制作形成,在此不再具体说明。
实施例1
请参阅图3,一种超级结功率器件,包括叠层设置的第一半导体层和第二半导体层,所述第一半导体层包括有源区1和终端区,所述终端区环绕设置在所述有源区1外侧,且所述终端区包括沿有源区1的周向间隔设置的侧边终端区2和拐角终端区5;所述第二半导体层包括超级结区,所述超级结区3包括多个超级结柱,所述超级结区3在所述第一半导体层上的第一正投影区域的轮廓包括第一轮廓段和第二轮廓段,所述第一轮廓段与所述拐角终端区5相对应且所述第一轮廓段为弧形轮廓,所述第二轮廓段与侧边终端区2相对应。
在实施例中,所述超级结功率器件整体一般为方形(或者称之为矩形)结构,以方形结构为例,所述第一半导体层包括四个拐角终端区5和四个侧边终端区2,所述有源区1位于所述第一半导体层的中间区域,四个拐角终端区5和四个侧边终端区2对应设置在第一半导体层的周缘区域,所述周缘区域环绕所述中间区域,其中,四个拐角终端区5分别对应上设置在四个角处,四个侧边终端区2分别对应设置在四个边处,四个侧边终端区2包括两个沿第一方向对应设置在有源区两侧的侧边终端区和两个沿第二方向对应设置在有源区两侧的侧边终端区,其中,所述第一方向和第二方向可以是垂直的。
在本实施例中,所述超级结区3包括沿第一方向间隔设置的多个超级结柱,每一所述超级结柱沿第二方向延伸,所述第一正投影区域为多个超级结柱于第一半导体层上的多个正投影区域的组合,而所述第一正投影区域的轮廓是多个超级结柱于第一半导体层上的多个正投影区域的外周轮廓的组合。
在本实施例中,所述超级结区3包括第一部分和第二部分,所述第一部分沿第一方向对应设置在所述第二部分的两侧,所述第一部分所包含的多个超级结柱的中间部分与侧边终端区相对应,两端部分与拐角终端区相对应,所述第二部分所包含的多个超级结柱的中间部分与有源区相对应,两端部分与侧边终端区相对应,且所述第一部分所包含的多个超级结柱于第二方向上的长度沿第一方向依次增大或减小,从而使超级结区于第一半导体层上的正投影区域具有呈弧形的第一轮廓段。
经测试发现,平行平面结是所有PN结类型中最简单的情况,理想PN结和一维的二极管都是平行平面结,平行平面结假设没有结边界,而且电场是一维的,图4a和图4b分别示出的为理想的平行平面结和实际平面结的情况,在实际的工艺制作过程中,PN结并不像理想平面结一样,而是在PN结的边缘处有一定的弯曲,在掩膜版的边角区域出现柱面结或球面结,对于高压器件,当外加反偏电压时,终端越弯曲的地方,场强越大,越容易发生碰撞电离,因此也越容易发生击穿;突变结、线性缓变结、柱面结和球面结的击穿电压分别如公式2-1至2-4所示,其中,Na表示低掺杂侧的浓度,G表示线性缓变结的斜率。
特别地,
Figure BDA0003723040060000051
其中,rj表示柱面结或球面结的半径,Wc,PP:表示最大耗尽区宽度。
BVpp=5.34×1013NA -3/4 (2-1)
BVLpp=9.14×109G-2/5 (2-2)
BVCYL≈6×1013NA -3/4{[(2+η)η]1/2-η} (2-3)
BVsp≈6×1013NA -3/4{[(3+η)η2]1/3-η} (2-4)
如图4a和图4b所示的电场分布,PN结越深,其终端区的曲率半径也越大,弯曲度也越大,电场越不集中,因此结越深越不容易发生击穿,而浅结情况则刚好相反。由此可见,结终端的形状与器件耐压有很大的关系,且结越浅耐压越小,结越深耐压越高。而诸如VD-MOSFET、IGBT等均为浅结器件。
本发明实施例提供的一种超级结功率器件,将器件超级结的外轮廓形状设置为具有圆角的矩形,芯片终端位置形成柱面结结构,以公式2-3进行器件反向承压能力评估可以获悉,随着曲率半径rj的增大,η会随之增大,最终使得BVCYL也增大。
在本实施例中,所述第一部分所包含的多个超级结柱于第二方向上的长度在第一方向上沿远离有源区的方向依次增大或减小,需要说明的是,该增大或减小的幅度可以是均匀或不均匀的渐变,所述第二部分所包含的多个超级结柱于第二方向上的长度可以是相同的。
相应地,所述第一轮廓段可以是规则或不规则的弧形轮廓,优选为规则的弧形轮廓,这是因为不规则的弧形轮廓对器件反向承压能力提升效果有限;例如,所述第一轮廓段可以是单一的弧形轮廓或者是连续弯曲的弧形轮廓,优选的,所述第一轮廓段是圆弧形轮廓,更为优选的,所述第一轮廓段是1/4圆,即所述第一轮廓段对应的圆心角为90°。
在本实施例中,所述第一轮廓段为向外凸出的弧形轮廓,可以理解的,所述的向外是指指向远离有源区的方向。
需要说明的是,图3中仅示出了超级结区与其中一个拐角终端区的配合结构,相相应地,所述超级结区在其余三个拐角区的结构均是相同的,在此不再赘述。
经本案发明人研究发现,超级结的外轮廓拐角位置的曲率半径与芯片的反向阻断能力正相关,即曲率半径越大,器件的反向阻断能力越好,但存在上限,两者非严格的线性关系,在实际芯片设计中,需重点优化拐角位置的曲率半径,经测试、分析发现,当所述第一轮廓段的曲率半径为所述超级结柱高度的0.2-5倍,优选为0.5-1.5倍时,器件的反向阻断能力最好。
需要说明的是,所述超级结柱的高度为超级结柱沿第三方向上的尺寸,所述第三方向与所述第一方向、第二反向方向呈角度设置,例如,所述第一方向、第二方向、第三方向相互垂直,所述第三方向为垂直于第一半导体层的方向。
在本实施例中,所述超级结区3在所述第一半导体层上的正投影区域的轮廓为圆角矩形轮廓。
在本实施例中,所述的超级结功率器件还包括截止环4,所述截止环4于第一半导体层上的第二正投影区域环绕所述第一正投影区域设置,所述第二正投影区域的轮廓为方形轮廓,或者,可以理解为,所述截止环4为矩形或方形结构,所述截止环4连续设置在与所述终端区对应的区域,且所述截止环4与拐角终端区对应的部分具有直角拐角。
本发明采用圆形拐角设计思路,将超级结区的外轮廓对应于拐角终端区的部分由直角段为弧形的圆角段,直角终端引发的电场聚集效应得以减弱,从而有效提升器件的反向承压能力。
实施例2
请参阅图5,本实施例中的一种超级结功率器件的结构与实施例1基本相同,不同之处在于:本实施例中的截止环的轮廓形状为圆角矩形,即截止环与拐角终端区对应的部分的轮廓为弧形轮廓,截止环的弧形轮廓段的曲率半径、形状等可以与超级结区在该区域的弧形轮廓段的曲率半径、形状相同。
实施例3
请参阅图6,本实施例中的一种超级结功率器件的结构与实施例1基本相同,不同之处在于:本实施例中的超级结功率器件不设置截止环。
本发明实施例提供的一种超级结功率器件,将超级结区对应拐角终端区的轮廓设置为非平面结构,而使器件超级结区拐角位置的电场平坦化,降低了器件的电场聚集效应,从而提升了器件的BV能力。较之现有的超级结功率器件,本发明实施例提供的一种超级结功率器件,在新型终端结构中,直角终端引发的电场聚集效应得以减弱,同等器件尺寸条件下,本发明实施例提供的一种超级结功率器件的反向阻断能力显著提升。
应当理解,上述实施例仅为说明本发明的技术构思及特点,其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施,并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰,都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种超级结功率器件,包括叠层设置的第一半导体层和第二半导体层,所述第一半导体层包括有源区和终端区,所述终端区环绕设置在所述有源区外侧,且所述终端区包括沿有源区的周向间隔设置的侧边终端区和拐角终端区;所述第二半导体层包括超级结区,所述超级结区包括多个超级结柱,其特征在于:所述超级结区在所述第一半导体层上的第一正投影区域的轮廓包括第一轮廓段,所述第一轮廓段与所述拐角终端区相对应且所述第一轮廓段为弧形轮廓。
2.根据权利要求1所述的超级结功率器件,其特征在于:所述第一轮廓段为向外凸出的弧形轮廓。
3.根据权利要求1或2所述的超级结功率器件,其特征在于:所述第一轮廓段为圆弧形轮廓。
4.根据权利要求3所述的超级结功率器件,其特征在于:所述第一轮廓段对应的圆心角为90°。
5.根据权利要求3所述的超级结功率器件,其特征在于:所述第一轮廓段的曲率半径为所述超级结柱高度的0.2-5倍。
6.根据权利要求3所述的超级结功率器件,其特征在于:所述超级结区在所述第一半导体层上的正投影区域的轮廓为圆角矩形轮廓。
7.根据权利要求3所述的超级结功率器件,其特征在于:所述超级结区包括第一部分和第二部分,所述第一部分沿第一方向对应设置在所述第二部分的两侧,
所述第一部分包括沿第一方向间隔设置的多个超级结柱,每一所述超级结柱沿第二方向延伸,该第一部分所包含的超级结柱的中间部分与侧边终端区相对应,两端部分与拐角终端区相对应,且所述第一部分所包含的多个超级结柱于第二方向上的长度沿第一方向依次增大或减小。
8.根据权利要求6所述的超级结功率器件,其特征在于:所述第二部分包括沿第一方向间隔设置的多个超级结柱,该第二部分所包含的超级结柱的中间部分与有源区相对应,两端部分与侧边终端区相对应。
9.根据权利要求1所述的超级结功率器件,其特征在于,还包括截止环,所述截止环于第一半导体层上的第二正投影区域环绕所述第一正投影区域设置。
10.根据权利要求9所述的超级结功率器件,其特征在于:所述第二正投影区域的轮廓为方形轮廓或圆角矩形轮廓。
CN202210777273.1A 2022-06-30 2022-06-30 超级结功率器件 Pending CN115188800A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210777273.1A CN115188800A (zh) 2022-06-30 2022-06-30 超级结功率器件
PCT/CN2023/100163 WO2024001779A1 (zh) 2022-06-30 2023-06-14 超级结功率器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210777273.1A CN115188800A (zh) 2022-06-30 2022-06-30 超级结功率器件

Publications (1)

Publication Number Publication Date
CN115188800A true CN115188800A (zh) 2022-10-14

Family

ID=83514874

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210777273.1A Pending CN115188800A (zh) 2022-06-30 2022-06-30 超级结功率器件

Country Status (2)

Country Link
CN (1) CN115188800A (zh)
WO (1) WO2024001779A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024001779A1 (zh) * 2022-06-30 2024-01-04 苏州华太电子技术股份有限公司 超级结功率器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140035002A1 (en) * 2011-07-14 2014-02-06 Fuji Electric Co., Ltd. High breakdown voltage semiconductor device
CN108701709A (zh) * 2015-10-02 2018-10-23 D3半导体有限公司 用于垂直功率晶体管的终端区域架构

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102479800B (zh) * 2010-11-23 2013-10-23 上海华虹Nec电子有限公司 超级结器件的终端保护结构
JP5999748B2 (ja) * 2011-08-12 2016-09-28 ルネサスエレクトロニクス株式会社 パワーmosfet、igbtおよびパワーダイオード
CN202839620U (zh) * 2012-02-29 2013-03-27 比亚迪股份有限公司 一种超级结mosfet元器件
CN103035680B (zh) * 2012-05-08 2015-10-14 上海华虹宏力半导体制造有限公司 超级结器件
US9184277B2 (en) * 2012-10-31 2015-11-10 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
US9082845B1 (en) * 2014-03-31 2015-07-14 Ixys Corporation Super junction field effect transistor
CN204243047U (zh) * 2014-11-03 2015-04-01 吉林华微电子股份有限公司 沟槽超级结半导体器件的正交超级结拐角终端
CN105655384A (zh) * 2014-11-11 2016-06-08 成都星芯微电子科技有限公司 一种超结器件以及其拐角结构的布局设计和制造工艺
CN104916700B (zh) * 2015-06-18 2018-05-25 中航(重庆)微电子有限公司 超级结布局结构
CN113471291B (zh) * 2021-06-21 2023-03-31 安建科技(深圳)有限公司 一种超结器件及其制造方法
CN115188800A (zh) * 2022-06-30 2022-10-14 深圳市千屹芯科技有限公司 超级结功率器件

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140035002A1 (en) * 2011-07-14 2014-02-06 Fuji Electric Co., Ltd. High breakdown voltage semiconductor device
CN108701709A (zh) * 2015-10-02 2018-10-23 D3半导体有限公司 用于垂直功率晶体管的终端区域架构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024001779A1 (zh) * 2022-06-30 2024-01-04 苏州华太电子技术股份有限公司 超级结功率器件

Also Published As

Publication number Publication date
WO2024001779A1 (zh) 2024-01-04

Similar Documents

Publication Publication Date Title
CN102412260B (zh) 超级结半导体器件的终端保护结构及制作方法
JP6139356B2 (ja) 半導体装置
US6326656B1 (en) Lateral high-voltage transistor
JP5900503B2 (ja) 半導体装置
US4561003A (en) Field effect transistor
US10020388B2 (en) Insulated gate bipolar transistor including charge injection regions
US6768167B2 (en) MIS semiconductor device and the manufacturing method thereof
TWI407568B (zh) 半導體元件
US20230039141A1 (en) Trench-gate mosfet with electric field shielding region
WO2005020275A2 (ja) 縦型半導体装置
US11456389B2 (en) Deep trench surrounded MOSFET with planar MOS gate
US10439038B2 (en) Semiconductor device and electrical apparatus
WO2024001779A1 (zh) 超级结功率器件
CN104952910A (zh) 超结半导体器件的终端结构及其制造方法
CN111640787B (zh) 一种具有多沟槽的ldmos器件
WO2018000551A1 (zh) 半导体结构、半导体组件及功率半导体器件
US11658237B2 (en) Trench-gate power MOSFET with optimized layout
CN102751326A (zh) 功率横向双扩散金氧半导体元件及高压元件
CN214848642U (zh) 槽栅超结vdmos器件及芯片
CN113327984B (zh) 槽栅超结vdmos器件、芯片及终端设备
CN115497934B (zh) 一种超结器件终端保护的版图结构
CN113257895A (zh) 一种半导体场效应管器件
CN115440796B (zh) 一种超结器件终端保护的版图结构
CN115602709B (zh) 一种超结器件终端保护的版图结构
JPH04188877A (ja) 高耐圧パワーmosfet

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20230721

Address after: 10-1F, Creative Industry Park, No. 328, Xinghu Street, Suzhou Industrial Park, Suzhou City, Jiangsu Province, 215000

Applicant after: Suzhou Huatai Electronic Technology Co.,Ltd.

Address before: 518000 612, zone a, huameiju business center, Xinhu Road, district 82, Haiyu community, Xin'an street, Bao'an District, Shenzhen, Guangdong Province

Applicant before: Shenzhen qianyixin Technology Co.,Ltd.

TA01 Transfer of patent application right