CN105655384A - 一种超结器件以及其拐角结构的布局设计和制造工艺 - Google Patents
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Abstract
本发明公开了一种超结器件的拐角结构及采用该拐角结构的超结器件，将拐角区域内的长条形的第二导电类型的掺杂图案，根据拐角的边界变化(由直线变成了曲线)，作出相应的结构图案优化调整，使在拐角区域内的第一导电类型掺杂与第二导电类型掺杂的面积比例与普通元胞区域内的比例几乎相同，使第一导电类型杂质电荷与第二导电类型杂质的电荷互相平衡，从而使该超结器件在拐角处也能达到与普通元胞区几乎相同的耐压值。
Description
技术领域
本发明涉及一种半导体行业的功率半导体类的超结器件，其主要为超结器件的拐角结构的布局设计及其制造工艺。
背景技术
功率MOSFET典型应用于需要功率转换和功率放大的器件中。对于功率转换器件来说，市场上可买到的代表性的器件就是双扩散MOSFET(DMOSFET)。在一个典型的晶体管中，大部分的击穿电压BV都由漂移区承载，为了提供较高的击穿电压BV，漂移区要轻掺杂。然而，轻掺杂的漂移区会产生高导通电阻Rdson。对于一个典型的晶体管而言，Rdson与BV2.5成正比。因此，对于传统的晶体管，随着击穿电压BV的增加，Rdson也急剧增大。
超级结是一种众所周知的半导体器件。超级结晶体管提出了一种可以在维持很高的断开状态击穿电压(BV)的同时，获得很低的导通电阻(Rdson)的方法。超级结器件含有形成在漂移区中的交替的P-型和N-型掺杂立柱。在MOSFET的断开状态时，在相对很低的电压下，立柱就完全耗尽，从而能够维持很高的击穿电压(立柱横向耗尽，因此整个p和n立柱耗尽)。对于超级结，导通电阻Rdson的增加与击穿电压BV成正比，比传统的半导体结构增加地更加缓慢。因此，对于相同的高击穿电压(BV)，超级结器件比传统的MOSFET器件具有更低的Rdson(或者，相反地，对于特定的Rdson，超级结器件比传统的MOSFET具有更高的BV)。
例如Onishi，Y；Iwamoto，S；Sato，T；Nagaoka，T；Ueno，K；Fujihira，T于2002年，在《第14届功率半导体器件和集成电路研讨会公报》241-244页的《24mΩ/cm2680V硅超级结MOSFET》中提出了超级结器件，特此引用其全文，以作参考。
超级结器件结构需要含有交替电荷平衡的第一导电类型(如N型)掺杂区域和第二导电类型(如P型)掺杂区域，从而达到很高的耐压特性。在一个超级结器件中，包括拐角和终止区在内的各处电荷都需要平衡。在有源区的中心部分中(如图1的A虚线区域)，该N型、P型交替结构为边界平行长方形形状，这样可以很容易的达到电荷平衡的理想比例M。但在拐角部分(如图1的B虚线区域)，一般采用150um～300um半径的圆弧拐角设计，使交替结构的长方形的末端伸入到拐角弯曲部分的局部区域内，很难达到理想的电荷平衡。从而使拐角处具有较低的击穿电压，从而使超结器件的整体耐压特性降低，达不到设计的耐压要求。并且当击穿发生在拐角的局部区域时，很大的可能由于击穿电流集中在拐角的区域，导致器件发生更严重的热烧毁现象。
所以对于超结器件的拐角区域的耐压值必须进行改善，现有的大部分改善方法为故意降低有源区中心部分的耐压，避免击穿发生在拐角，可以避免发生上述的由于拐角击穿而发生热烧毁现象。但这样并不足以改善整体耐压达到设计的理想值。
正是在这一前提下，提出了本发明的改善方法及实例。
发明内容
本发明的目的就在于为了解决上述问题而提供一种超级结器件的拐角结构的布局设计及其制造工艺。
本发明通过以下技术方案来实现上述目的：
一种超结器件的拐角结构及其制造工艺，对拐角部分(图1的B区域)的图案进行特殊的设计，以达到使两种导电类型的掺杂区比例非常接近超结器件设计的完美理想值M。
下文以一个拐角的局部为例，提出一种超结器件的拐角结构的布局设计，该超结器件中的其他部分的拐角局部设计均采用相同的布局设计和方法，包括以下步骤：
(1)将B’区域内的边界a沿水平方向分成n个分段，分别作垂直辅助线c1、c2、c3、c4、c5、c6；
(2)测量c、c1～c6与a和b的交点间的距离L0、L1、L2、L3、L4、L5、L6，理想的N型P型比例为M固定值，M＝d/(L-d)，所以d(n)＝L(n)*M/(1+M)；
(3)确定c1～c6的中心点，以中心点分别垂直向下偏移d(n)/2确定C(n)’点，垂直向上偏移d(n)/2确定C(n)”点；
(4)将端点C’、C1’、C2’、C3’、C4’、C5’、C6'及a与b的交点连接起来，将端点C”、C1”、C2”、C3”、C4”、C5”、C6”及a与b的交点连接起来；
(5)找到尖角处小于最小线宽的图形；
(6)向这个等腰三角形的底边EF作中垂线DG；
(7)以等腰三角形的底边EF为宽，中垂线DG的一半距离为长度，作长方形。
一种超结器件的制造工艺，包括以下步骤：
(1)准备重掺杂衬底，N型掺杂，电阻率为0.0001～0.1欧姆·厘米；
(2)生长一层N型轻掺杂外延层，电阻率为1～100欧姆·厘米，外延厚度为T微米；
(3)进行权利2所述步骤，再进行P型掺杂注入，注入杂质为硼元素B11，注入剂量约为1E12atom/cm^2～1E15atom/cm^2；
(4)重复1-2和1-3步骤n次，使N型轻掺杂外延层的总厚度Ttotal为T*n微米；
(5)通过高温推结，炉管温度为850℃～1200℃，持续时间为30分钟～300分钟，激活P型杂质，使每层轻掺杂外延层中的P型杂质扩散后，与上下外延层中的P型杂质连通；
(6)通过LOCOS工艺生长局部场氧化层(8)；
(7)进行N型杂质注入，注入剂量为1e12atom/cm2～1e15atom/cm2；
(8)生长栅氧化层(9)，厚度为100A～1200A；
(9)通过低压化学气相淀积生长N型多晶硅。通过光刻和刻蚀步骤制作MOS的栅极(10)和浮空多晶硅场板(10’)；
(10)进行P-WELL注入(11)，并高温推结，激活杂质并使PWELL达到需要的深度和横向扩散；
(11)进行N+注入，形成MOS的源极(12)，注入剂量为1e12atom/cm2～5e15atom/cm2；
(12)进行多晶硅栅氧化，氧化厚度约为60A～1000A；
(13)进行P+注入(13)，注入剂量为1e12atom/cm2～5e15atom/cm2；
(14)淀积TEOS作为层间介质；
(15)溅镀或者蒸发沉积铝，制作金属接触孔、电极(14)和浮空金属场板(14’)。
本发明的有益效果在于：
本发明通过版图的特殊设计改变超结器件的拐角结构布局设计，达到完美P型N型杂质电荷匹配比例的区域，达到接近完美的比例，从而提高耐压。
附图说明
图1是本发明所述超结器件元胞与拐角过渡区域示意图；
图2是本发明设计的拐角部分图案；
图3是本发明所述拐角部份区域设计步骤结构示意图一；
图4是本发明所述拐角部份区域设计步骤结构示意图二；
图5是本发明所述拐角部份区域设计步骤结构示意图三；
图6是本发明所述拐角部份图案之二；
图7是本发明所述超结器件结构衬底示意图；
图8是本发明所述超结器件结构示意图。
具体实施方式
下面结合附图对本发明作进一步说明：
如图1和图2所示，本发明所述超结器件的拐角结构，在拐角区域，元胞的重复单元的边界由直线(a边界)变成了曲线(b边界)，第二导电类型的掺杂图案(阴影部分)会根据a边界和b边界的垂直方向的距离进行优化调整，使在B’区域内的第一导电类型掺杂与第二导电类型掺杂的面积比例与普通元胞区域(图1的A区域)内的比例几乎相同，从而使该超结器件在拐角处也能达到与普通元胞区几乎相同的耐压值。
如图3-图5所示，本发明所述超结器件的拐角结构布局设计，已经优化过的区域为B’(辅助线a、b、c围起来的区域)，辅助线c右边的区域为普通元胞的重复单元，是理想的N型掺杂与P型掺杂比例M，也是B’区域内的P型掺杂(阴影部分)与N型掺杂所期望达到的比例。
具体而言，拐角部位的布局设计步骤如下：
如图3所示，将B’区域内的a边界沿水平方向分成n个分段(n越大，分段连接起来越接近弧线，优化后的图案越接近理想，但绘制工作量越大；n越小，绘制简单，但精确度越低)分别作垂直辅助线c1、c2、c3、c4、c5、c6(这里以6点举例说明，并不是实际做法。实际需要采用本发明的方法做优化的技术人员，应该根据自身的器件特性的精度要求与对应工作量之间作权衡，来确定实际的分段数量n)。测量c、c1～c6与a和b的交点间的距离L0、L1、L2、L3、L4、L5、L6，理想的N型P型比例为M固定值，M＝d/(L-d)，所以d(n)＝L(n)*M/(1+M)。
如图4所示：确定c1～c6的中心点，以中心点分别垂直向下偏移d(n)/2确定C(n)’点，垂直向上偏移d(n)/2确定C(n)”点。将端点C’、C1’、C2’、C3’、C4’、C5’、C6'及a与b的交点连接起来，将端点C”、C1”、C2”、C3”、C4”、C5”、C6”及a与b的交点连接起来，就构成了B’区域的掺杂优化图案，可使第一导电类型杂质掺杂(如N型)与第二导电杂质类型掺杂(如P型)的比例一直都近似于理想值M(由于是线段构成的曲线，无法100％达到理想比例)。
进一步的，经过上述步骤得到的优化图案虽然是接近理想的P、N型掺杂比例，但由于优化图案的尖角部分的尺寸会小于实际制造设备的最小线宽，导致尖角部分的形状会发生形变，所以需要进一步的对尖角部分进行优化改善，以满足实际的制造要求，改善方法和步骤如下：
如图5所示：找到尖角处小于最小线宽的图形(虚线部分为改善前的图形，可以近似为一个等腰三角形，D点为顶角，E、F为底，等腰三角形的底边EF的长度应该大于或等于机台限制的最小宽度)；然后向这个等腰三角形的底边EF作中垂线DG；然后以等腰三角形的底边EF为宽，中垂线DG的一半距离为长度，作长方形E'F'FE，用此长方形的形状替换等腰三角形。根据面积公式可知，此长方形E'F'FE与三角形DEF的面积相等，故可以认为该局部区域内的P型掺杂(阴影部分)与N型掺杂(空白部分)在优化前后的比例不变，也是近似于设计理想值M的。既能达到耐压特性不变的要求，又能满足实际制造的要求。
经过上一步优化的拐角图案如图6所示。
本发明所述超结器件终的制造工艺包括以下步骤：
(1)准备重掺杂衬底，N型掺杂，电阻率为0.0001～0.1欧姆·厘米；
(2)生长一层N型轻掺杂外延层，电阻率为1～100欧姆·厘米，外延厚度为T微米(T约为1～10微米)；
(3)使用本发明所述图案的光刻板进行光刻步骤，再进行P型掺杂注入，注入杂质为硼元素B11，注入剂量约为1E12atom/cm2～1E15atom/cm2；
(4)重复1-2和1-3步骤n次，使N型轻掺杂外延层的总厚度Ttotal为T*n微米，Ttotal的厚度是根据超结器件所需要的耐压值决定的；
(5)通过高温推结，炉管温度为850℃～1200℃，持续时间为30分钟～300分钟，激活P型杂质，使每层轻掺杂外延层中的P型杂质扩散后，与上下外延层中的P型杂质连通(需调整每层外延厚度T，使P型杂质能上下层连通)；此时超结器件的衬底就制备完成，1～6为6次N型轻掺杂外延层，7为P型杂质；至此就完成了超级结器件的衬底制造步骤，如图7所示；
下面再进行超级结MOS的后续工艺步骤，如下：
(6)通过LOCOS工艺生长局部场氧化层(8)；
(7)进行N型杂质注入，注入剂量为1e12atom/cm2～1e15atom/cm2；
(8)生长栅氧化层(9)，厚度为100A～1200A，此厚度是通过一般MOS的击穿电压和阈值电压要求而决定；
(9)生长完栅氧后，通过低压化学气相淀积生长N型多晶硅。通过光刻和刻蚀步骤制作MOS的栅极(10)和浮空多晶硅场板(10’)；
(10)进行P-WELL注入(11)，并高温推结，激活杂质并使PWELL达到需要的深度和横向扩散；
(11)进行N+注入，形成MOS的源极(12)，注入剂量为1e12atom/cm2～5e15atom/cm2；
(12)进行多晶硅栅氧化，氧化厚度约为60A～1000A；
(13)进行P+注入(13)，注入剂量为1e12atom/cm2～5e15atom/cm2；
(14)然后淀积TEOS作为层间介质(inter-leveldielectric)(15)；
(15)溅镀或者蒸发沉积铝，制作金属接触孔、电极(14)和浮空金属场板(14’)。至此就形成了本发明所述的超级结器件的制造步骤，剖面图如图8所示。
上述实施例只是本发明的较佳实施例，并不是对本发明技术方案的限制，只要是不经过创造性劳动即可在上述实施例的基础上实现的技术方案，均应视为落入本发明专利的权利保护范围内。
Claims (4)
1.一种超级结器件的拐角结构，其特征在于：所述元胞形状为长方形，在拐角处采用多个线段构成的弧形代替长方形，优化拐角的末端结构，使拐角的末端的第一导电类型掺杂浓度与第二导电类型的掺杂浓度比例达到设计的理想值M。
2.一种如权利要求1所述的超结器件拐角结构，其特征在于：对于1所述的弧形构成的尖角部分，采用长方形代替尖角图形，并保持局部区域面积内的第一导电类型掺杂浓度与第二导电类型的掺杂浓度比例达到设计的理想值M。
3.一种如权利要求1、2所述的超级结器件的拐角结构的布局设计方法，其特征在于，该方法为：包括以下步骤：
(1)将图3所示的B’区域内沿水平方向分成n个分段，分别作垂直辅助线c1、c2、c3、c4、c5、c6；
(2)测量c、c1～c6与a和b的交点间的距离L0、L1、L2、L3、L4、L5、L6，理想的N型P型比例为M固定值，M＝d/(L-d)，所以d(n)＝L(n)*M/(1+M)；
(3)确定c1～c6的中心点，以中心点分别垂直向下偏移d(n)/2确定C(n)’点，垂直向上偏移d(n)/2确定C(n)”点；
(4)将端点C’、C1’、C2’、C3’、C4’、C5’、C6’及a与b的交点连接起来，将端点C”、C1”、C2”、C3”、C4”、C5”、C6”及a与b的交点连接起来，构成封闭的图形；
(5)对于上述(4)构成的封闭图形的尖角部分进行改进，找到尖角处等于实际工艺能达到的最小线宽的线段EF；
(6)从尖角顶点D向这个等腰三角形的底边EF作中垂线DG；
(7)以等腰三角形的底边EF为宽，中垂线DG的一半距离为长度，作长方形。以此长方形E’F’EF代替三角形DEF。
4.一种如权利1、2、3所述的超结器件的制造方法，其特征在于，包括以下步骤：
(1)准备重掺杂衬底，N型掺杂，电阻率为0.0001～0.1欧姆·厘米；
(2)生长一层N型轻掺杂外延层，电阻率为1～100欧姆·厘米，外延厚度为T微米；
(3)旋涂光刻胶，并使用光掩膜板进行曝光、显影。光掩膜版特征为：带有使用权利3所述的方法改进过的拐角图案。再进行P型掺杂注入，注入杂质为硼元素B11，注入剂量约为1E12atom/cm＾2～1E15atom/cm＾2；
(4)重复1-2和1-3步骤n次，使N型轻掺杂外延层的总厚度Ttotal为T*n微米；
(5)通过高温推结，炉管温度为850℃～1200℃，持续时间为30分钟～300分钟，激活P型杂质，使每层轻掺杂外延层中的P型杂质扩散后，与上下外延层中的P型杂质连通；
(6)通过LOCOS工艺生长局部场氧化层(8)；
(7)进行N型杂质注入，注入剂量为1e12atom/cm2～1e15atom/cm2；
(8)生长栅氧化层(9)，厚度为100A～1200A；
(9)通过低压化学气相淀积生长N型多晶硅。通过光刻和刻蚀步骤制作超结MOS的栅极(10)和浮空多晶硅场板(10’)；
(10)进行P-WELL注入(11)，并高温推结，激活杂质并使PWELL达到需要的深度和横向扩散；
(11)进行N+注入，形成超结MOS的源极(12)，注入剂量为1e12atom/cm2～5e15atom/cm2；
(12)进行多晶硅栅再氧化，氧化厚度约为60A～1000A；
(13)进行P+注入(13)，注入剂量为1e12atom/cm2～5e15atom/cm2；
(14)淀积TEOS作为层间介质；
(15)溅镀或者蒸发沉积铝，制作金属接触孔、电极(14)和浮空金属场板(14’)。
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Cited By (2)
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|---|---|---|---|---|
| CN113471291A (zh) * | 2021-06-21 | 2021-10-01 | 安建科技(深圳)有限公司 | 一种超结器件及其制造方法 |
| WO2024001779A1 (zh) * | 2022-06-30 | 2024-01-04 | 苏州华太电子技术股份有限公司 | 超级结功率器件 |
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2014
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| WO2024001779A1 (zh) * | 2022-06-30 | 2024-01-04 | 苏州华太电子技术股份有限公司 | 超级结功率器件 |
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Application publication date: 20160608 |
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