CN103151379B - 一种半导体器件的终止结构 - Google Patents

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Abstract

一种超级结器件以及超级结器件的布局设计和制备方法，可以配置有源单元立柱结构的布局，使第一导电类型掺杂物的电荷，与有源单元区的掺杂层中的第二导电类型掺杂物的电荷相互平衡。设计终止立柱结构附近的有源单元立柱结构末端的布局，使末端里的第一导电类型掺杂物的电荷以及终止立柱结构中第一导电类型掺杂物的电荷，与掺杂层在终止立柱结构与末端之间的那部分中的第二导电类型掺杂物的电荷相互平衡。

Description

一种半导体器件的终止结构
技术领域
本发明主要是关于金属氧化物半导体场效应晶体管（MOSFET），更确切地说，是关于一种用于超级结型MOSFET器件的终止结构。
背景技术
功率MOSFET典型应用于需要功率转换和功率放大的器件中。对于功率转换器件来说，市场上可买到的代表性的器件就是双扩散MOSFET（DMOSFET）。在一个典型的晶体管中，大部分的击穿电压BV都由漂移区承载，为了提供较高的击穿电压BV，漂移区要轻掺杂。然而，轻掺杂的漂移区会产生高导通电阻Rdson。对于一个典型的晶体管而言，Rdson与BV2.5成正比。因此，对于传统的晶体管，随着击穿电压BV的增加，Rdson也急剧增大。
超级结是一种众所周知的半导体器件。超级结晶体管提出了一种可以在维持很高的断开状态击穿电压（BV）的同时，获得很低的导通电阻（Rdson）的方法。超级结器件含有形成在漂移区中的交替的P－型和N－型掺杂立柱。在MOSFET的断开状态时，在相对很低的电压下，立柱就完全耗尽，从而能够维持很高的击穿电压（立柱横向耗尽，因此整个p和n立柱耗尽）。对于超级结，导通电阻Rdson的增加与击穿电压BV成正比，比传统的半导体结构增加地更加缓慢。因此，对于相同的高击穿电压（BV），超级结器件比传统的MOSFET器件具有更低的Rdson（或者，相反地，对于特定的Rdson，超级结器件比传统的MOSFET具有更高的BV）。
例如Onishi，Y；lwamoto，S；Sato，T；Nagaoka，T；Ueno，K；Fujihira，T于2002年，在《第14届功率半导体器件和集成电路研讨会公报》241－244页的《24mΩcm2680V硅超级结MOSFET》中提出了超级结器件，特此引用其全文，以作参考。图1表示一种传统超级结器件100的一部分有源单元部分的剖面图。在本例中，器件100的有源单元部分包括一个形成在适当掺杂的（例如N＋）衬底102上的垂直FET结构（例如N－通道），衬底102作为带有漏极接头105的漏极区。适当掺杂的（例如N－外延或N－漂移）层104位于衬底102的上方。在本例中，器件100还包括一个P－本体区106、一个N＋源极区108以及一个N＋多晶硅栅极区112。器件100还包括一个栅极接头（图中没有表示出）和一个源极金属114。如图1所示，超级结结构可以含有交替电荷平衡的P－型立柱120和N－型立柱122。在低压下，这些立柱在水平方向上完全耗尽，从而在垂直方向上可以承受很高的击穿电压。N－型立柱122可以由部分N－型外延层104构成，N－型外延层104位于P－型立柱120附近。
这种器件的终止结构通常由较远的P立柱构成，P立柱的排列图案朝着晶片的边缘或间隔处延伸。为了简便，器件100的有源单元部分P－立柱120，在此简称为有源单元P－立柱，形成在终止区中的P－立柱简称为终止P－立柱。
在一个超级结器件中，包括拐角和终止区在内的各处电荷都需要平衡。在有源区的中心部分中，P立柱可以处于均匀的水平行列，这样很容易达到电荷平衡。然而，在边缘和拐角处，却很难获得电荷平衡，从而使这些区域中的BV较低，而且器件的耐用性较差。因此，必须优化超级结器件的有源单元拐角区和终止区的设计，以便在终止区中保持电场分布均匀以及BV均匀。在拐角区中，使用弯曲的终止区设计，可以降低电场，从而提高BV。典型方案是使用半径约为150－200mm左右的拐角。但是，要以电荷平衡的方式，将P立柱布局与拐角区匹配起来却很困难。
带有曲型角布局和直端延伸到P－立柱的超级结MOSFET器件，由于其拐角区域处的电荷不平衡，因此经常具有很低的击穿电压。之前有人曾尝试过，通过保留未连接到主P立柱条纹中的小孔或P立柱岛，来平衡拐角区域处的电荷。但遗憾的是，这种方法会引起非箝位感应开关（UIS），或者并不足以改善击穿电压。而且，有些平衡拐角区域处电荷的方法还需要三维模型软件。使用这些软件不仅价格昂贵、操作复杂，还耗费时间。
正是在这一前提下，提出了本发明的各种实施例。
发明内容
本发明提供一种用于设计超级结器件布局的方法，该方法包括：
步骤a：确定形成在超级结器件的掺杂层中，有源单元区的有源单元立柱结构中每单位面积上，以及形成在掺杂层中有源单元区周围的终止区的终止立柱结构中的每单位面积上，第一类型掺杂物的植入剂量Qimp，其中所述的掺杂层具有厚度t以及与第一导电类型掺杂物的电荷类型相反的第二导电类型的掺杂物的掺杂密度M；
步骤b：设计有源单元立柱结构的布局，使第一导电类型掺杂物的电荷，与有源单元区的掺杂层中的第二导电类型掺杂物的电荷相互平衡；并且
步骤c：设计终止立柱结构附近的有源单元立柱结构末端的布局，使末端里的第一导电类型掺杂物的电荷以及终止立柱结构中第一导电类型掺杂物的电荷，与超级结器件的拐角区域中的第二导电类型掺杂物的电荷相互平衡。
上述的方法，设计立柱结构末端的布局，包括考虑到拐角的曲率，对有源单元立柱结构的拐角附近的有源单元立柱结构的末端布局进行调整。
上述的方法，包括调整布局的形状，将拐角附近的一部分掺杂层分成面积为A的一个或多个区域，并设计有源单元立柱结构的末端，使任意一个或多个区域都含有一个面积为A1的第一导电类型掺杂物的终止立柱和/或有源单元立柱结构，以至于对于任意一个或多个区域而言，A1/A都是一个常数。
上述的方法，常数A1/A等于M·t/Qimp。
上述的方法，拐角附近的一个或多个有源单元立柱结构的末端的布局都含有一个钩状部分，其中设计末端的拐角布局包括设计钩状部分，以保持A1/A这个常数。
上述的方法，所述的钩状部分朝着最靠近晶片中心的一侧弯曲，超级结器件就形成在该晶片上。
上述的方法，从钩状部分对边上的末端，除去一个楔形。
上述的方法，设计末端部分包括调节一个或多个末端与邻近的终止立柱结构之间的距离。
上述的方法，末端的布局含有一个边缘环状部分，连接两个或多个相邻有源单元立柱结构的末端。
上述的方法，从与边缘环交叉的锐角边的末端，除去一个切口。
上述的方法，边缘环在与末端交叉的锐角边处较窄。
本发明还提供一种超级结器件，包括：
一个掺杂层；
一个有源单元区，具有多个形成在掺杂层中的有源单元立柱结构；以及
一个终止区，具有一个或多个终止立柱结构，形成在有源单元区周围的掺杂层中，其中所述有源单元立柱结构和终止立柱结构的特征在于，包括剂量为Qimp的第一导电类型掺杂物，其中所述掺杂层的特征在于，包括厚度为t以及与第一导电类型掺杂物的电荷类型相反的每单位体积上掺杂密度为M的第二导电类型的掺杂物；
其中设计有源单元结构立柱结构的布局，使第一导电类型掺杂物的电荷，与有源单元区的掺杂层中的第二导电类型掺杂物的电荷相互平衡；
其中设计终止立柱结构附近的有源单元立柱结构末端的拐角布局，使末端里的第一导电类型掺杂物的电荷以及终止立柱结构中第一导电类型掺杂物的电荷，与掺杂层的邻近部分中的第二导电类型掺杂物的电荷相互平衡。
上述的超级结器件，末端的布局含有一个边缘环状部分，连接两个或多个相邻有源单元立柱结构的末端。
上述的超级结器件，从与边缘环交叉的锐角边的末端，除去一个切口。
上述的超级结器件，边缘环在与末端交叉的锐角边处较窄。
上述的超级结器件，考虑到拐角的曲率，对终止立柱结构的拐角附近的立柱结构的末端布局进行配置。
上述的超级结器件，将拐角附近的一部分掺杂层分成面积为A的一个或多个区域，并设计有源单元立柱结构的末端，使任意所述的一个或多个区域都含有一个面积为A1的有源单元立柱结构，以至于对于任意所述的一个或多个区域而言，A1/A都是一个常数。
上述的超级结器件，常数A1/A等于M·t/Qimp。
上述的超级结器件，拐角附近的一个或多个有源单元立柱结构的末端的布局都含有一个钩状部分，其中设计钩状部分，以保持A1/A这个常数。
上述的超级结器件，所述的钩状部分朝着最靠近晶片中心的一侧弯曲，超级结器件就形成在该晶片上。
上述的超级结器件，从钩状部分对边上的末端，除去一个楔形。
上述的超级结器件，设计末端部分的特征在于，调节一个或多个末端与邻近的终止立柱结构之间的距离。
本发明还提供一个半导体器件的终止结构，包括：
一个通道停止场板，位于半导体材料的边缘附近的半导体材料的表面上，其中通道停止场板利用半导体材料构成一个肖特基型停止通道。
上述的半导体器件的终止结构，通道停止场板的金属部分连接到半导体材料的轻掺杂部分。
上述的半导体器件的终止结构，终止结构形成在一个含有半导体器件的晶片上，其中所述的半导体器件为一个MOSFET。
上述的半导体器件的终止结构，终止结构形成在一个含有半导体器件的晶片上，其中所述的半导体器件为一个超级结器件。
附图说明
阅读以下详细说明并参照以下附图之后，本发明的其他特征和优势将显而易见。
图1表示一种传统的超级结型MOSFET器件的剖面图。
图2A表示依据本发明的第一实施例，在超级结MOSFET器件的拐角处那部分的俯视图。
图2B表示图2A所示的拐角处的其中一部分的放大俯视图。
图2C－2E分别表示图2B中的三个分立区域n1/p1、n2/p2和n3/p3的俯视图。
图3A表示依据本发明的第二实施例，在超级结MOSFET器件的拐角处那部分的俯视图。
图3B表示图3A所示的拐角处的其中一部分的放大俯视图。
图4表示依据本发明的第三实施例，在超级结MOSFET器件的拐角处那部分的俯视图。
图5A－5C表示依据本发明的一个实施例，在超级结MOSFET器件中的终止区结构的剖面图。
具体实施方式
尽管为了解释说明，以下详细说明包含了许多具体细节，但是本领域的任何技术人员都应理解基于以下细节的多种变化和修正都属本发明的范围。因此，本发明的典型实施例的提出，对于请求保护的发明没有任何一般性的损失，而且不附加任何限制。
依据本发明的一个实施例，有源单元P－立柱布局的末端，可以根据拐角处的曲率进行调整，以达到最优化的电荷平衡。也可以考虑在终止区域设计中，实现电荷平衡。
要注意的是，与上述图1相比，可以通过互换N－型和P－型掺杂，来制备超级结器件。例如，可以在P－型外延层中制备N－立柱，以便在超级结器件有源单元中为终止结构提供电荷平衡。在超级结器件中所用的立柱结构中，为了统称这两种可能的类型，“第一导电类型”和“第二导电类型”通常指的是不同的掺杂类型（即P－型和N－型）。
在本发明的实施例中，可以利用一种简单的二维方法，设计有源单元立柱结构的布局，以确保在终止立柱结构的拐角处获得适当的电荷平衡。可以确定的是，形成在超级结器件的掺杂层（有时也称为外延层）中，有源单元区的有源单元立柱结构中每单位面积上，以及形成在掺杂层中有源单元区周围的终止区的终止立柱结构中的每单位面积上，第一类型掺杂物的植入剂量Qimp。掺杂层的特点在于，厚度t以及与第一导电类型掺杂物的电荷类型相反的第二导电类型的掺杂物的掺杂密度M。设计有源单元结构立柱结构的布局，使第一导电类型掺杂物的电荷，与有源单元区的掺杂层中的第二导电类型掺杂物的电荷相互平衡。设计终止立柱结构附近的有源单元立柱结构末端的布局，使末端里的第一导电类型掺杂物的电荷以及终止立柱结构中第一导电类型掺杂物的电荷，与拐角区域中相邻的掺杂层中的第二导电类型掺杂物的电荷相互平衡。
设计立柱结构末端的布局，包括考虑到拐角的曲率，对终止立柱结构的拐角附近的有源单元立柱结构的末端布局进行调整。
调整布局的形状，将拐角附近的一部分掺杂层分成面积A的一个或多个区域，并设计有源单元立柱结构的末端，使任意一个或多个区域都含有终止立柱和/或有源单元立柱结构的一个面积A1，以至于对于任意一个或多个区域而言，A1/A都是一个常数。接下来还要详细介绍，该常数应等于M·t/Qimp。
调整拐角附近的有源单元立柱结构末端的布局，还有许多不同的方法。例如，每个末端的布局都可以含有一个钩状部分。还可选择，调节一个或多个末端与邻近的终止立柱结构之间的距离，以便在拐角区域提供所需的电荷平衡。另外，在一些实施例中，末端的布局可以含有一个边缘环状部分，连接两个或多个相邻有源单元立柱结构的末端。
接下来将详细介绍本发明的各个实施例。
图2A表示在超级结MOSFET器件的一个拐角处的部分200的俯视图，该部分包括依据本发明的一个实施例设计的有源区251，以及周围的终止区252。图2B表示图2A所示的部分200的一个子部分202放大后的俯视图，其中为了简便，仅表示出有源区251中的两个相邻的有源单元P－立柱204和206。有源单元P－立柱204、206的特点是，其宽度为W，间距为H。有源单元P－立柱可以是如图1所示的超级结器件的一部分。有源单元P－立柱的末端210位于第一终止P－立柱208附近。第一终止立柱208也可以称为末端环，处于源极电势上。随后的终止P－立柱209可以作为浮动保护环，用于将电压传导至整个终止区。在本例中，可以通过在N－型层（例如N－外延层203）中植入合适的P－型掺杂物，来制备有源单元P－立柱204、206以及终止P－立柱208。有源单元P－立柱204、206以及终止P－立柱208和209中植入的P－型掺杂物的剂量Qimp（每单位面积上的掺杂物）应均匀一致，以便在同一植入过程中，利用同一掩膜，对有源单元立柱和终止立柱进行植入。
尽管在本例中，是在N－型层203中植入P－型掺杂物，来制备有源单元P－立柱204、206以及终止P－立柱208和209，但是本领域的技术人员应理解，也可选择在P-型外延层中植入N-型掺杂物，来制备有源单元和终止立柱结构。
如上所述，设计终止立柱结构附近的有源单元立柱结构的末端210的布局，使末端210和终止P-立柱208附近的P-型掺杂物的电荷，与N-型层203周围部分的N-型掺杂物的电荷相互平衡。
在如图2A－2B所示的典型示例中，末端为弯曲部分210，便于说明拐角区域中末端环P－立柱208的曲率半径。
弯曲末端210的形状和尺寸可以通过面积比来计算，以便平衡拐角区域中的电荷。更确切地说，P－型掺杂物的电荷CP应等于N－型掺杂物的电荷CN。器件布局应分为含有P－型掺杂区和非P－型掺杂区的部分。非P－型掺杂区其实就是N－型立柱。应注意的是，由于P－型掺杂物植入到N－型掺杂层203中，使每个部分都含有N－型掺杂物，N－型掺杂物最初就是N－型。然而，后来在该区域中植入足够多的P－型掺杂物，超过了最初的N－型掺杂物，使该区域成为P－型。对于每个区域来说，P－型和N－型掺杂物的电荷应平衡，也就是说：
CP=CN（1）
对于每个区域来说，P－型掺杂物的总电荷CP是由为了形成P－立柱204、206、208而植入到每单位面积（顶部区域）上的掺杂物的剂量Qimp，以及植入P－型掺杂物的那部分面积A1所决定的。
CP=Qimp·A1（2）
N型掺杂物的电荷CN是由N－型层203中每单位体积上的N－型掺杂物的掺杂密度M、N－型层（和P－型立柱）的厚度t以及该部分的总面积A所决定的。CN包括所有的N型电荷，也包括在P掺杂区域A1中的电荷。总面积A包括该部分的P－型区域A1以及非P－型掺杂区AN。因此，A=A1+AN而且
CN=M·t·A（3）
将（2）式和（3）式代入（1）式，可得：
Qimp·A1=M·t·A（4）
剂量Qimp、掺杂密度M以及厚度t由器件的其他方面所决定。假设这三个量是固定不变的，则（4）式可改写为：
A 1 A = M · t Q imp - - - ( 5 )
根据（5）式，只要P－型掺杂区的面积A1与总面积A的比值保持不变，那么P－型区和N－型区就会电荷平衡。因此，设计终止P－立柱208的拐角附近的末端210布局的难题，就可以简化为一个简单的二维问题。
例如，如图2B所示，末端210的布局，N-掺杂层附近以及终止立柱208的邻近部分，可以分成多个区域，包括将P-掺杂部分的区域指定为p1、p2和p3，相应的非P－型掺杂部分的区域指定为n1、n2和n3。区域n1和p1如图2C所示。虽然，区域p1和n1可以具有微小的曲率，但是此处为了简化，将它们表示为矩形。同样地，“三角形”n2和n3的斜边也可以相应地具有微小的曲率。区域n2和p2如图2D所示，区域n3和p3如图2E所示。
在图2A－2E所示的示例中，选取合适的区域形状，使末端210在终止立柱208的拐角附近呈钩状。
通过设置区域p1、n1、p2、n2、p3、n3的面积，可以平衡拐角区域处的电荷，使得
p 1 p 1 + n 1 = p 2 p 2 + n 2 = p 3 p 3 + n 3 = M · t Q imp - - - ( 6 )
可以灵活地选取区域p1、n1、p2、n2、p3和n3的形状。植入区域p1、p2和p3的尺寸、形状与位置可以利用（6）式的结果来确定。
应注意的是，204和206等有源单元P－型立柱的大多数部分都是笔直的，而且在整个晶片上相互平行。对于那些笔直而且平行的部分而言，通过调整P－型立柱的宽度W以及相邻的P－型立柱之间的间距H，可以轻松地获得电荷平衡。根据（5）式选取这些值，以便沿着这些笔直部分，每个P－型立柱的一半都与相邻的N－型区域电荷平衡：
W / 2 H / 2 = W H = M · t Q imp - - - ( 7 )
然而，在拐角区域中很难维持电荷平衡，正因如此，才有了本发明的各个实施例。
图2A至图2E表示在选取p2和p3区域形状的许多其他示例中，唯一可能的示例。p3和n3的形状含有一个钩到末端210的钩形。在钩形部分以及p2和n2的形状可以从钩形对边上的末端210上除去楔形之前，p1和n1区域的形状可以围绕着末端210——以便依据（6）式获得电荷平衡。钩形朝着最靠近晶片中心的边缘弯曲。例如，如图2A和2B所示——在所示的晶片拐角中——钩形沿顺时针方向弯曲。由图2E可知，p3区域可以作为p3a、p3b和p3c三个区域的组合来计算，这三个区域适合于在仅由临界尺寸（CD）限制的光刻（lithographical）工艺中植入。
适当地配置有源单元P－立柱的末端，拐角处的击穿电压（BV）可以与中心部分的BV相匹配，从而提高器件的耐用性和可靠性。
在另一个实施例中，为了平衡有源区的拐角处的电荷并提高BV电压，可以在有源单元P-立柱的末端形成一个P型边缘环304，连接两个或多个相邻的有源单元P-立柱的末端。图3A表示在超级结MOSFET器件的拐角处，布局300的一部分俯视图。如图3A所示，边缘环304可以形成在P－立柱310的末端，靠近含有终止P－立柱的末端环306。与末端环304和P－立柱310类似，末端环306处于源极电势。终止浮动保护环307可以位于末端环306的外面，以便向外传导电场。例如通过带图案的沉积金属（例如铝），可以在浮动保护环307的P－立柱上方的终止结构中，形成一个场板（图中没有表示出）。制备边缘环304、末端环306以及浮动保护环307可以作为制备有源单元P－立柱310的植入过程的一部分。
图3B表示300部分的子部分302的放大俯视图。利用上述图2A－2B所示的相同的方法，可以在边缘环304与末端环306之间的区域中，以及有源单元P－立柱310的末端与边缘环304之间的区域中获得电荷平衡。该拐角区域的BV可达600V，这仅作为示例，不作为局限。更确切地说，有源单元P－立柱310的末端、边缘环304部分以及N－掺杂层附近，可以分成多个含有P－掺杂部分以及相应的非P－型掺杂部分的区域。可以调整P－掺杂部分的结构，以满足（5）式或与（6）式类似的方程，从而获得电荷平衡。利用相似的工艺，可在边缘环304和末端环306之间的区域中获得电荷平衡。为了简化该过程，选取边缘环304和末端环306的曲率半径，使它们之间在拐角区域中的间距固定。如图2A－2E所示，末端区域可以分成多个较小的区域，其中p－型掺杂区p4（由p4a和p4b组成）和非p－型掺杂区n4电荷平衡，p－型掺杂区p5和非p－型掺杂区n5电荷平衡，p－型掺杂区p6和非p－型掺杂区n6电荷平衡。根据（5）式，合适的面积比为：
p 4 p 4 + n 4 = p 5 p 5 + n 5 = p 6 p 6 + n 6 = M · t Q imp - - - ( 8 )
有些特点有利于使这些区域获得电荷平衡所需的合适的面积比。例如，在末端环304和拐角区域中有源单元P－立柱310末端的交叉处的一侧构成一个锐角，另一侧构成一个斜角。在交叉处的一侧构成锐角的话，就会留给P立柱过多的空间。因此，在锐角的那侧，从有源单元P－立柱310的末端除去切口。边缘环304在锐角附近所形成的区域中，也比在斜角附近的区域中更窄。在区域n5、p5、n6和p6中也具有这些特点。
图4表示依据本发明的另一个实施例，在超级结MOSFET器件的拐角处，400部分的俯视图。如图4所示，可以调整有源单元P－立柱402和终止立柱404的距离d，以便在拐角区域中获得电荷平衡。在本例中，单元区域中有10个有源单元P－立柱402，因此为了获得电荷平衡，必须调整距离d。在有源单元区域的边缘，远离拐角处，终止立柱404的附近部分并不弯曲。因此，该处的距离d可以固定，例如，固定为两个相邻的P立柱402之间的间距H的一半。
依据本发明的实施例，有源单元立柱结构的布局（包括末端）可以转移到掺杂层（例如第二导电类型（例如n－型）的外延层）内的第一导电类型掺杂物（例如p－型）的植入模式。如图2A－2B、图3A－3B或图4中的任何一个所示的布局都可以用作通过传统方法制备的植入掩膜的基底，这仅作为示例，不作为局限。然后可以通过掩膜植入离子。还可选择，如图2A－2B、图3A－3B或图4中的任何一个所示的布局，都可以利用定向植入系统，作为无掩膜植入的基底。剩余的超级结器件制备过程，可以继续按照传统的方式进行。因此，本发明的实施例利用较低的成本、快速的周转时间，就可以轻松地改善现有的超级结器件制备方法及设备（只是该布局的拐角处需要修改）。
在本发明的实施例中，还可以使用多种其他可能的终止结构。超级结器件的三种可能的终止结构500、530和540如图5A－5C所示，这仅作为示例，不作为局限。
如图5A所示，终止结构500含有N＋衬底502，N＋衬底502作为带有漏极金属506的漏极区。N－外延层或N－漂移层504位于衬底502上方，场板510位于薄氧化物512上方。该场板可以由N＋多晶硅等适宜的导电材料制成。场板510的横截面的特点是具有两阶梯形状，包括如图5A所示的栅极氧化物部分512。终止结构500也含有一个金属短路518以及场氧化物508，以便电绝缘金属短路518和场板510。金属短路518将场板510连接到P＋本体接头514上，并且金属短路518可以含有铝等金属。场氧化物508可以通过低温热氧化，用磷硅酸盐玻璃（PSG）制成。由图5A可知，终止结构可以含有一个靠近单元区的内部P立柱520，例如图2B所示的末端环208或图3B所示的末端环306（可连接到源极电势上，例如地电势或零电势），以及五个浮动保护环P立柱522和N－型立柱，它们可以由位于P－型立柱520、522附近的N－型外延层504部分构成。P立柱520、522含有一个位于P－本体区516中的P＋接触区514。在晶片边缘附近，通道停止场板591通过肖特基型停止通道（Schottkystylechannelstop）592，连接到半导体衬底上。通道停止场板的金属部分593不需要N＋植入物或P本体植入物，就可以连接半导体衬底的N－漂移层504，从而在该处构成肖特基型停止通道592。无需任何额外的掩膜（例如闭锁本体植入或进行N＋植入），就可以制成一个功能性的停止通道（Functionalchannelstop）。
图5B所示的终止结构530的设计方法，除了P立柱522不含有P本体区516之外，其他都与终止结构500类似。而且，场板511也不像图5A所示的场板510那样，具有栅极氧化物部分512。
如图5C所示，终止结构540的设计方法，除了（P立柱522）不含P＋接触区514和P本体区516之外，其他都与终止结构500类似。
尽管本发明关于某些较佳的版本已经做了详细的叙述，但是仍可能存在其他版本。例如，尽管本发明所涉及的是MOSFET超级结器件，但是本发明也可应用于其他超级结器件。因此，本发明的范围不应由上述说明决定，与之相反，本发明的范围应参照所附的权利要求书及其全部等效内容。任何可选件（无论首选与否），都可与其他任何可选件（无论首选与否）组合。在以下权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非用“意思是”明确指出限定功能，否则所附的权利要求书并不应认为是意义和功能的局限。

Claims (3)

1.一个半导体器件的终止结构，其特征在于，包括：
一个通道停止场板，位于半导体材料的边缘附近的半导体材料的表面上，其中通道停止场板利用半导体材料构成一个肖特基型停止通道；
通道停止场板的金属部分连接到半导体材料的轻掺杂部分，终止结构所含的场氧化物用于电绝缘通道停止场板，从而使得通道停止场板通过该肖特基型停止通道连接到半导体材料上；
其中，衬底与轻掺杂部分为相同导电型。
2.如权利要求1所述的半导体器件的终止结构，其特征在于，终止结构形成在一个含有半导体器件的晶片上，其中所述的半导体器件为一个MOSFET。
3.如权利要求1所述的半导体器件的终止结构，其特征在于，终止结构形成在一个含有半导体器件的晶片上，其中所述的半导体器件为一个超级结器件。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8476698B2 (en) 2010-02-19 2013-07-02 Alpha And Omega Semiconductor Incorporated Corner layout for superjunction device
DE102015106693A1 (de) * 2015-04-29 2016-11-03 Infineon Technologies Austria Ag Superjunction-Halbleitervorrichtung mit Übergangsabschlusserstreckungsstruktur und Verfahren zur Herstellung
WO2011158647A1 (ja) * 2010-06-17 2011-12-22 富士電機株式会社 半導体装置およびその製造方法
JP5664142B2 (ja) * 2010-11-09 2015-02-04 富士電機株式会社 半導体装置
JP5999748B2 (ja) * 2011-08-12 2016-09-28 ルネサスエレクトロニクス株式会社 パワーｍｏｓｆｅｔ、ｉｇｂｔおよびパワーダイオード
US8680613B2 (en) 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
US9224852B2 (en) * 2011-08-25 2015-12-29 Alpha And Omega Semiconductor Incorporated Corner layout for high voltage semiconductor devices
US8785279B2 (en) 2012-07-30 2014-07-22 Alpha And Omega Semiconductor Incorporated High voltage field balance metal oxide field effect transistor (FBM)
JP2013149761A (ja) * 2012-01-18 2013-08-01 Fuji Electric Co Ltd 半導体装置
CN103515436B (zh) * 2012-06-27 2016-06-08 上海华虹宏力半导体制造有限公司 超级结功率器件及其制造方法
US8901639B2 (en) * 2012-07-26 2014-12-02 Cree, Inc. Monolithic bidirectional silicon carbide switching devices
US9184277B2 (en) 2012-10-31 2015-11-10 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
CN103840015A (zh) * 2012-11-23 2014-06-04 上海华虹宏力半导体制造有限公司 超级结肖特基二极管
JP6197294B2 (ja) * 2013-01-16 2017-09-20 富士電機株式会社 半導体素子
JP6139356B2 (ja) * 2013-09-24 2017-05-31 トヨタ自動車株式会社 半導体装置
JP6237064B2 (ja) * 2013-09-30 2017-11-29 サンケン電気株式会社 半導体装置
CN203659877U (zh) * 2013-10-30 2014-06-18 英飞凌科技奥地利有限公司 超结器件和包括所述超结器件的半导体结构
US9484404B2 (en) * 2014-01-29 2016-11-01 Stmicroelectronics S.R.L. Electronic device of vertical MOS type with termination trenches having variable depth
US9281392B2 (en) 2014-06-27 2016-03-08 Infineon Technologies Austria Ag Charge compensation structure and manufacturing therefor
US9484452B2 (en) 2014-12-10 2016-11-01 Alpha And Omega Semiconductor Incorporated Integrating enhancement mode depleted accumulation/inversion channel devices with MOSFETs
US9583482B2 (en) * 2015-02-11 2017-02-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices
JP6477174B2 (ja) * 2015-04-02 2019-03-06 富士電機株式会社 半導体装置および半導体装置の製造方法
TWI562378B (en) * 2015-06-24 2016-12-11 Episil Technologies Inc Semiconductor device
US9735237B2 (en) 2015-06-26 2017-08-15 General Electric Company Active area designs for silicon carbide super-junction power devices
CN108369963B (zh) 2015-12-15 2022-01-25 通用电气公司 碳化硅超结功率器件的边缘终端设计
US9583586B1 (en) 2015-12-22 2017-02-28 Alpha And Omega Semiconductor Incorporated Transient voltage suppressor (TVS) with reduced breakdown voltage
US10388781B2 (en) 2016-05-20 2019-08-20 Alpha And Omega Semiconductor Incorporated Device structure having inter-digitated back to back MOSFETs
US11222962B2 (en) * 2016-05-23 2022-01-11 HUNTECK SEMICONDUCTOR (SHANGHAI) CO. Ltd. Edge termination designs for super junction device
US10263070B2 (en) * 2017-06-12 2019-04-16 Alpha And Omega Semiconductor (Cayman) Ltd. Method of manufacturing LV/MV super junction trench power MOSFETs
US10818788B2 (en) 2017-12-15 2020-10-27 Alpha And Omega Semiconductor (Cayman) Ltd. Schottky diode integrated into superjunction power MOSFETs
US10644102B2 (en) 2017-12-28 2020-05-05 Alpha And Omega Semiconductor (Cayman) Ltd. SGT superjunction MOSFET structure
US10580868B2 (en) 2018-03-27 2020-03-03 Alpha And Omega Semiconductor (Cayman) Ltd. Super-junction corner and termination structure with improved breakdown and robustness
CN111092123A (zh) * 2019-12-10 2020-05-01 杰华特微电子（杭州）有限公司 横向双扩散晶体管及其制造方法
CN111969036B (zh) * 2020-07-14 2022-09-13 西安电子科技大学 一种提高uis耐性的vdmosfet器件及其制备方法
CN113782584B (zh) * 2021-08-05 2023-08-18 上海华虹宏力半导体制造有限公司 超结器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1455459A (zh) * 2002-03-22 2003-11-12 西利康尼克斯股份有限公司 沟槽形栅极的mis器件的结构和制造方法
CN101421836A (zh) * 2004-12-27 2009-04-29 三维半导体公司 用于高电压超结终端的工艺
CN101540343A (zh) * 2009-04-14 2009-09-23 西安电子科技大学 偏移场板结构的4H-SiC PiN/肖特基二极管及其制作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1078402B1 (de) * 1999-01-07 2006-08-30 Infineon Technologies AG Halbleiteranordnung mit gräben zur trennung von dotierten gebieten
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100994719B1 (ko) * 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
WO2005091988A2 (en) * 2004-03-19 2005-10-06 Fairchild Semiconductor Corporation Method and device with durable contact on silicon carbide
CN101405871A (zh) * 2004-11-24 2009-04-08 美高森美公司 用于宽禁带功率器件的结终端结构
US8084815B2 (en) * 2005-06-29 2011-12-27 Fairchild Korea Semiconductor Ltd. Superjunction semiconductor device
US7285807B2 (en) * 2005-08-25 2007-10-23 Coldwatt, Inc. Semiconductor device having substrate-driven field-effect transistor and Schottky diode and method of forming the same
US7560787B2 (en) * 2005-12-22 2009-07-14 Fairchild Semiconductor Corporation Trench field plate termination for power devices
US7659588B2 (en) * 2006-01-26 2010-02-09 Siliconix Technology C. V. Termination for a superjunction device
CN101060119B (zh) * 2006-04-20 2011-05-18 联华电子股份有限公司 集成电路结构及其制造方法
US7737469B2 (en) * 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
JP4189415B2 (ja) * 2006-06-30 2008-12-03 株式会社東芝 半導体装置
US7948033B2 (en) * 2007-02-06 2011-05-24 Semiconductor Components Industries, Llc Semiconductor device having trench edge termination structure
JP4621708B2 (ja) * 2007-05-24 2011-01-26 株式会社東芝 半導体装置及びその製造方法
JP4635067B2 (ja) * 2008-03-24 2011-02-16 株式会社東芝 半導体装置及びその製造方法
IT1397574B1 (it) * 2008-12-29 2013-01-16 St Microelectronics Rousset Dispositivo a semiconduttore di potenza di tipo multi-drain e relativa struttura di terminazione di bordo
US8476698B2 (en) 2010-02-19 2013-07-02 Alpha And Omega Semiconductor Incorporated Corner layout for superjunction device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1455459A (zh) * 2002-03-22 2003-11-12 西利康尼克斯股份有限公司 沟槽形栅极的mis器件的结构和制造方法
CN101421836A (zh) * 2004-12-27 2009-04-29 三维半导体公司 用于高电压超结终端的工艺
CN101540343A (zh) * 2009-04-14 2009-09-23 西安电子科技大学 偏移场板结构的4H-SiC PiN/肖特基二极管及其制作方法

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