TWI534987B - 用於高壓半導體器件的拐角佈局及其製備方法 - Google Patents

用於高壓半導體器件的拐角佈局及其製備方法 Download PDF

Info

Publication number
TWI534987B
TWI534987B TW102126795A TW102126795A TWI534987B TW I534987 B TWI534987 B TW I534987B TW 102126795 A TW102126795 A TW 102126795A TW 102126795 A TW102126795 A TW 102126795A TW I534987 B TWI534987 B TW I534987B
Authority
TW
Taiwan
Prior art keywords
stripe
subset
region
cell
termination
Prior art date
Application number
TW102126795A
Other languages
English (en)
Other versions
TW201405772A (zh
Inventor
管靈鵬
安荷 叭剌
Original Assignee
萬國半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 萬國半導體股份有限公司 filed Critical 萬國半導體股份有限公司
Publication of TW201405772A publication Critical patent/TW201405772A/zh
Application granted granted Critical
Publication of TWI534987B publication Critical patent/TWI534987B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

用於高壓半導體器件的拐角佈局及其製備方法
本發明特別係有關於一種半導體功率器件。更確切地說，本發明係涉及用於帶有溝槽的半導體電晶體器件的端接結構，或用於電荷平衡的半導體電晶體器件的新型結構與製備方法。
配置和製備高壓半導體功率器件的傳統技術出於各種權衡考慮，在進一步提升性能方面，仍然面臨許多困難與局限。在垂直半導體功率器件中，作為性能屬性的漏源電阻(即導通狀態電阻，通常用RdsA表示(即漏源電阻×主動區))，與功率器件可承受的擊穿電壓之間存在一種取捨關係。通常認可的擊穿電壓(BV)和RdsA之間的關係表示為：RdsA與BV2.5成正比。為了降低RdsA，製備的外延層摻雜濃度較高。然而，重摻雜外延層也會降低半導體功率器件可承受的擊穿電壓。
原有技術提出了許多提高功率MOSFET器件BV的方法。示例器件包括超級結MOSFET等電荷平衡器件，以及場平衡MOSFET(FBM)等帶有溝槽的表面平衡器件。
超級結是一種眾所周知的半導體器件。超級結晶體管提供了一種獲得低RdsA，同時保持很高的斷開狀態BV的方式。超級結器件含有交替的P-型和N-型摻雜立柱，形成在漂流區中。在MOSFET的斷 開狀態下，立柱在很低的電壓下完全耗盡，從而可以承受很高的擊穿電壓(立柱橫向耗盡，使整個p和n立柱耗盡)。對於超級結器件來說，RdsA與BV成正比地增大。因此，對於同樣的高BV而言，超級結器件比傳統的MOSFET器件的RdsA低得多(或者換言之，對於指定的RdsA，超級結器件的BV比傳統的MOSFET器件高得多)。
所述的超級結器件，例如在“24mΩcm2 680V矽超級結MOSFET”中，Onishi,Y.；Iwamoto,S.；Sato,T.；Nagaoka,T.；Ueno,K.；Fujihira,T.,第14屆功率半導體器件及積體電路國際專題研討會會刊2002，241-244頁，特此引用其全文，以作參考。第1A圖表示一種傳統的超級結結構的主動晶胞部分的剖面圖。在本實施例中，器件100的主動晶胞部分包括一個垂直FET結構(例如N-通道)，形成在一個適當摻雜的(例如N+)襯底102上，作為汲極接頭105的汲極區。適當摻雜的(例如N-外延或N-漂流)層104位於襯底102上方。在本實施例中，器件100也包括一個P-本體區106、一個N+源極區108以及一個N+多晶矽閘極區112。器件100還包括一個閘極接頭(圖中沒有表示出)以及一個源極金屬114。如第1A圖所示，超級結結構包括交替電荷平衡的P-型立柱130和n-型立柱132。在很低的電壓下，這些立柱橫向完全耗盡，因此可以在垂直方向上，承受很高的擊穿電壓。N-型立柱132由位於p-型立柱130附近的那部分n-型外延層104構成。
正是在這一前提下，為了使半導體器件的擊穿電壓達到最大，提出了本發明所述一種用於高壓半導體器件的拐角佈局及其製備方法的實施例。
本發明的一個技術方案是提供一種半導體器件，包括：一個摻雜層；一個具有多個主動晶胞結構的主動晶胞區，具有第一末端和第二末端，形成在摻雜層中，並組態在條紋晶胞陣列中；以及一個具有多個端接器件結構的端接區，形成在包圍著主動晶胞區的摻雜層中，其中配置條紋晶胞的第一子集，透過使第一子集中每個條紋晶胞的末端都與最近的端接器件結構保持一段統一的距離，使半導體器件的擊穿電壓達到最大；並且其中配置主動晶胞區的拐角區域附近的條紋晶胞的第二子集，透過使第二子集中每個條紋晶胞的末端都距離最近的端接器件結構不一樣遠，使擊穿電壓達到最大。
一種優選的實施例中，條紋晶胞的第二子集包括拱形末端部分。
一種較佳的實施例中，拱形末端部分的形狀為同心1/4圓。
一種優選的實施例中，第二子集中每個條紋晶胞末端都與第一子集中最近的條紋晶胞保持一段統一的距離。
一種優選的實施例中，第二子集最外面條紋晶胞的末端與最近的端接器件結構的距離，比第一子集中條紋晶胞末端的距離更遠。
一種優選的實施例中，拐角區域附近的端接器件結構包括拱形部分，拱形部分與條紋晶胞第二子集的拱形末端部分同心。
一種優選的實施例中，端接器件結構的排列呈同心環陣列。
一種優選的實施例中，端接器件結構最裏面的環陣列具有 多個接桿，朝著主動晶胞區向內延伸，其中配置第二子集中每個接桿和附近的條紋晶胞之間的距離，使器件的擊穿電壓達到最大。
本發明的另一個技術方案是提供一種製備半導體器件的方法，其包括：製備一個摻雜層；製備一個具有多個主動晶胞結構的主動晶胞區，具有第一末端和第二末端，形成在摻雜層中，並組態在條紋晶胞陣列中；並且製備一個具有多個端接器件結構的端接區，形成在包圍著主動晶胞區的摻雜層中，其中配置條紋晶胞的第一子集，透過使第一子集中每個條紋晶胞的末端都與最近的端接器件結構保持一段統一的距離，使半導體器件的擊穿電壓達到最大；並且其中配置主動晶胞區的拐角區域附近的條紋晶胞的第二子集，透過使第二子集中每個條紋晶胞的末端都距離最近的端接器件結構不一樣遠，使擊穿電壓達到最大。
一種優選的實施例中，第二子集的條紋晶胞包括拱形末端部分。
一種優選的實施例中，拱形末端部分配置成同心1/4圓。
一種優選的實施例中，第二子集中每個條紋晶胞末端都與第一子集中最近的條紋晶胞陣列保持一段統一的距離。
一種優選的實施例中，第一子集最外面的條紋晶胞陣列末端與最近的端接器件結構的距離，比第一子集中其他條紋晶胞陣列末端的距離更遠。
一種優選的實施例中，其中拐角區域附近的所述端接器件結構包括拱形部分，拱形部分與第二子集條紋晶胞的拱形末端部分同心。
一種優選的實施例中，端接器件結構的排列呈同心環陣列。
一種優選的實施例中，端接器件結構最裏面的環陣列具有多個接桿，朝著主動晶胞區向內延伸，其中配置第二子集中每個接桿與附近的條紋晶胞之間的距離，使器件的擊穿電壓達到最大。
本發明用於高壓半導體器件的拐角佈局及其製備方法，其優點在於：本發明的一個實施例中提供一種拐角佈局，其中優化每個條紋晶胞陣列的末端都遠離端接區中的第一端接器件結構。或者，在另一個實施例中使用主動區中傳統的條紋晶胞陣列，但與計算每個條紋晶胞陣列末端和端接區之間的間距不同，透過製備端接區中的器件，以促使它們調節這兩個區域之間的間距。這兩種方案中，透過利用適當地設計假設，能夠將每個條紋晶胞陣列之間的距離的組態數量減至100種左右，然後可以製備在一個單獨的晶圓上則對於每一種組態都可以測試，利用這種技術，可以獲得的BV(擊穿電壓)達到理想BV的90%。
本發明還可以利用主動晶胞區中兩種類型的條紋晶胞陣列，製備主動器件結構。第一種類型的條紋晶胞陣列是傳統的條紋晶胞陣列。傳統的條紋晶胞陣列是由連續排列的主動器件結構組成。每一排都從主動器件區的一個邊緣開始，穿過主動區，直到觸及對邊上的邊緣為止。雖然這些排都在與端接區交叉之前結束，但是它們是定向的，垂直於端接區。第一類型的條紋晶胞陣列包括相對較直的晶胞，方向相互平行。第二類型的條紋晶胞陣列結構由傳統的條紋晶胞陣列組成，每個陣列末端都帶有拱形部分。第二類型的條紋晶胞陣列用在拐角區附近的區域中。拱形部分的形狀通常與拐角端接區附近的拱形部分相同，以便 在第二類型的條紋晶胞和附近的拐角端接區之間保持恆定的間距。例如，如果端接區的拐角區形狀為1/4圓，那麼附近的第二類型條紋晶胞的拱形部分可以是同心1/4圓。關於端接區，最外面的拱形部分保持恆定的間距。憑藉這種結構，可以大幅減少最佳間距的計算量，十分有可能實現BV100%接近理論BV值。
100‧‧‧器件
101‧‧‧FBM器件
102‧‧‧襯底
103‧‧‧電壓閉鎖區
104‧‧‧表面遮罩區
104‧‧‧摻雜層
105‧‧‧汲極接頭
106‧‧‧P-本體區
107‧‧‧氧化物
108‧‧‧N+源極區
109‧‧‧掩埋P-區
111‧‧‧遮罩電極
112‧‧‧N+多晶矽閘極區
114‧‧‧源極金屬
130‧‧‧P-型立柱
132‧‧‧n-型立柱
200‧‧‧器件晶片
220‧‧‧主動區
221‧‧‧端接區
228‧‧‧邊緣
229‧‧‧拐角
300‧‧‧器件晶片
301‧‧‧高壓MOSFET器件
302‧‧‧拐角部分
303‧‧‧器件晶片
305‧‧‧條紋晶胞陣列
305’‧‧‧中間條紋晶胞陣列
306‧‧‧拱形部分
307‧‧‧端接環陣列
308‧‧‧接桿
閱讀以下詳細說明並參照附圖之後，本發明的其他特點和優勢將顯而易見，其中：第1A圖表示一種原有技術的超級結器件的示意圖。
第1B圖表示一種FBM器件的示意圖。
第2圖表示依據本發明的一個實施例，主動區和端接區的器件晶片的俯視圖。
第3A圖表示本發明的第一實施例，一種拐角佈局的俯視圖。
第3B圖表示本發明的第二實施例，一種拐角佈局的俯視圖。
第3C圖表示本發明的第二實施例，拐角結構的放大視圖。
第3D圖表示本發明的第三實施例，一種拐角佈局的俯視圖。
儘管為了解釋說明，以下詳細說明包含了許多具體細節，但是本領域的技術人員應明確以下細節的各種變化和修正都屬於本發明的範圍。因此，提出以下本發明的典型實施例，並沒有使所聲明的方面 損失任何普遍性，也沒有提出任何局限。
在以下詳細說明中，參照附圖，表示本發明可以實施的典型實施例。就這一點而言，根據圖中所示方向，使用“頂部”、“底部”、“正面”、“背面”、“向前”、“向後”等方向術語。由於本發明實施例的零部件，可以位於各種不同方向上，因此所用的方向術語僅用於解釋說明，不用於局限。應明確，無需偏離本發明的範圍，就能實現其他實施例，做出結構或邏輯上的變化。因此，以下詳細說明不用於局限，本發明的範圍應由所附的申請專利範圍限定。
引言
場平衡金屬氧化物場效應電晶體(FBM)的獨特設計，可以大幅提高器件的BV，同時最小限度地增大RdsA。第1B圖表示FBM器件101的基本結構。在FBM器件中，BV在表面遮罩區104和電壓閉鎖區103之間分開。作為實施例，但不作為局限，所設計的FBM器件的660V的BV可以使表面遮罩區104承受140V，使電壓閉鎖區103承受520V。電壓閉鎖區103作為傳統的外延層，遵循下述關係式：RdsA BV2.5。因此，由於電壓閉鎖區103所承受的電壓從660V降至520V，導致RdsA成比例地降低(660/520)2.5=1.81。例如，如果器件的RdsA一開始是82mΩ‧cm2，那麼外延層必須承受整體的660V，電壓閉鎖區103只需承受520V，僅僅需要降低45.2mΩ‧cm2的RdsA。
配置表面遮罩區104，承受剩餘的電壓，增大的電阻可忽略不計。為了達到上述目標，使RdsA最小，要重摻雜表面遮罩區104。然而，摻雜濃度增大後，外延層本身無法承受足夠的電壓。因此，必須對表面遮罩區104進行電荷補償。電荷補償由兩個單獨的部分進行：(1)由氧化物107製成的MOS電容器，包圍著遮罩電極111；以及(2)掩 埋P-區109。兩種部件均可配置以便各自承受期望的電壓量。作為實施例，但不作為局限，表面遮罩區104所承受的電壓，由掩埋P-區109承擔一半，另一半由氧化物107承擔。
在指定的RdsA下，使用FBM器件比傳統的MOSFET器件承受的擊穿電壓BV更高，但是FBM結構本身不能降低指定位置的BV。確切地說，器件晶片邊緣處的BV通常遠遠低於漂流層可承受的BV。為了使器件邊緣處的峰值電場最小，需使用端接結構，以削弱局域擊穿效果。
局域擊穿的效果可以參見第2圖，第2圖表示局域主動區220和端接區221的器件晶片200的俯視圖。電荷平衡和表面增強器件可以提高主動區220中的器件BV，但是僅靠這個結構並不能避免有局限地降低BV。這些受限位置通常出現在器件晶片200的拐角229和邊緣228處。關於超級結類型器件，由於很難平衡交替立柱產生的電荷，因此拐角229表示局域擊穿的區域。電荷不平衡的區域防止立柱完全耗盡，從而不能承受整體的理論BV。關於FBM類型器件，由於器件的結構與端接區有關，致使電場與器件剩餘部分的電場相比變化很大，因此拐角229表示局域擊穿區域。對於指定的高功率MOSFET來說，無論理論BV值多高，器件真實的BV總會受到這些局域區域處低BV的限制。
本發明的實施例透過將器件佈局設計在易受局域擊穿影響的區域中，提出了與局域擊穿有關的問題。
本發明的第一實施例涉及一種拐角佈局，其中優化每個條紋晶胞陣列的末端都遠離端接區中的第一端接器件結構。分析確定每個條紋晶胞陣列之間的最佳距離，將是非常複雜繁瑣、不切實際的。然而，透過利用適當地設計假設，有可能將距離的排布數量減至100種左右， 然後可以製備在一個單獨的晶圓上。一旦製成，每一種組態都可以測試，而且利用這種技術，可以獲得的BV達到理想BV的90%。
本發明的第二實施例，利用主動晶胞區中兩種類型的條紋晶胞陣列，製備主動器件結構。第一種類型的條紋晶胞陣列是傳統的條紋晶胞陣列。傳統的條紋晶胞陣列是由連續排列的主動器件結構組成。每一排都從主動器件區的一個邊緣開始，穿過主動區，直到觸及對邊上的邊緣為止。雖然這些排都在與端接區交叉之前結束，但是它們是定向的，垂直於端接區。第一類型的條紋晶胞陣列包括相對較直的晶胞，方向相互平行。第二類型的條紋晶胞陣列結構由傳統的條紋晶胞陣列組成，每個陣列末端都帶有拱形部分。第二類型的條紋晶胞陣列用在拐角區附近的區域中。拱形部分的形狀通常與拐角端接區附近的拱形部分相同，以便在第二類型的條紋晶胞和附近的拐角端接區之間保持恆定的間距。例如，如果端接區的拐角區形狀為1/4圓，那麼附近的第二類型條紋晶胞的拱形部分可以是同心1/4圓。關於端接區，最外面的拱形部分保持恆定的間距。憑藉這種結構，可以大幅減少最佳間距的計算量，十分有可能實現BV100%接近理論BV值。
本發明的第三實施例使用主動區中傳統的條紋晶胞陣列。然而，與計算每個條紋晶胞陣列末端和端接區之間的間距不同，製備端接區中的器件，以促使它們調節這兩個區域之間的間距。分析確定每個條紋晶胞陣列之間的最佳距離，將是非常複雜繁瑣、不切實際的。然而，透過利用適當地設計假設，有可能將距離的組態數量減至100種左右，然後可以製備在一個單獨的晶圓上。一旦製成，每一種組態都可以測試，而且利用這種技術，可以獲得的BV達到理想BV的90%。
典型實施例
本發明的第一實施例涉及一種高壓MOSFET器件的拐角佈局，使用形成在條紋晶胞陣列中的主動器件結構。第3A圖表示器件晶片300的主動區220的拐角區229。主動器件結構形成在條紋晶胞陣列305中。作為實施例，但不作為局限，條紋晶胞陣列305可以和超級結器件等電荷平衡結構一起使用，或者和FBM器件等基於溝槽的結構一起使用。關於超級結結構，黑色條紋表示用第二導電類型摻雜物(即P-型)摻雜的立柱，白色條紋表示用第一導電類型摻雜物(即N-型)摻雜的立柱。關於基於溝槽的結構，黑色條紋表示器件的垂直溝槽部分。為了簡便，附圖中省去器件結構的剩餘部分。
在端接區221中，端接器件結構形成在同心端接環陣列307中，同心端接環陣列307包圍著主動區220的週邊。同心端接環陣列307繼續向外，直到觸及器件晶片的邊緣為止。如第3A圖所示，每個條紋晶胞陣列305的末端和第一端接環陣列307之間的間距用距離Si表示。為了優化器件的BV，對於每個在拐角區域周圍的條紋晶胞陣列305來說，必須單獨計算Si的真實距離。每個與端接環陣列307呈直角的條紋晶胞陣列305的Si值是恆定的。
要計算每個條紋晶胞陣列305和第一端接環陣列307之間的最佳間距Si，將是十分繁瑣複雜的。然而，為了簡化設計問題的複雜程度，可以進行適當地工藝假設。但是利用工藝假設，省去Si可能的間距，對於本領域的技術人員來說，並不是可行的解決方案。
例如，對於基於溝槽的結構設計來說，如果間距Si過大，那麼器件就不能完全耗盡，從而無法承受器件的理論BV。因此，對於存在Si的器件的設計方式，如果器件不能完全耗盡，那麼就要刪除這種設計方式。另外，如果Si過小，器件會耗盡得過快。這將會使電壓閉鎖層 被迫承載過多的BV，而且器件將受損。因此，如果器件的Si大於或小於閉鎖所需電壓的間距，可以去掉這樣的器件。
一旦減少了必須的計算量，就可以製備器件測試晶圓了。透過上述刪除過程，設計工程師可以將每個條紋陣列305和端接環陣列307之間的間距變化數量減至100種可能性左右。這些可能的解決方案可以製備在一個測試晶圓上，每種方案都要測試，以便確定能使BV最大的方案。儘管這種方法也許並不能製備出可以承受理論上最大BV的理想佈局，但是卻可以提供承受大約90%的理論BV的方法。第一輪測試後，透過額外的迭代法，進一步提高BV。
第3B圖表示本發明的第二實施例，高壓MOSFET器件301的一種拐角佈局，利用形成在筆直的條紋晶胞陣列305中以及帶有拱形部份306末端的條紋晶胞陣列中。利用主動區中兩種不同的陣列結構，可以減少優化BV所需的計算量。
在本實施例中，在不靠近拐角229的那部分主動區220中，使用筆直的條紋晶胞陣列305。每個筆直的條紋晶胞陣列都從主動區220的一個邊緣附近開始，然後穿過主動區220，直到觸及對邊上的邊緣為止。條紋晶胞陣列305的末端距離第一端接環陣列307的距離為SA(如第3C圖所示)。筆直的條紋晶胞陣列305相互平行，與筆直的條紋晶胞陣列305末端附近的那部分端接環陣列307垂直。
第3C圖表示第3B圖所示的拐角部分302。如第3B圖-第3C圖所示，拐角部分229附近的條紋晶胞陣列在它們的長度部分上方是筆直的，還包括在它們末端附近的拱形部分306，它們的末端與拐角區229中的端接環曲率是同心的。拱形部分306是同心的，其中最外面的拱形部分306最靠近端接環陣列307，最裏面的拱形部分306離端接 環陣列307最遠。作為實施例，但不作為局限，拱形部分306的形狀為1/4圓。本實施例中的端接環陣列307與拱形部分306的曲率一致。使最外面的條紋晶胞陣列305和最裏面的端接環陣列307之間的間距SB是恆定的。對於主動陣列來說，SB等於晶胞間距。
定位拱形部分306的每個末端，使其攔截最外面不變的條紋晶胞305呈90°角。為了明確表示，應注意主動區220中沒有一個條紋晶胞陣列是真實交叉的。最外面不變的條紋晶胞陣列305的拱形部分306末端之間的間距定義為SC。
依據本發明的部分實施例，可以使用一種中間條紋晶胞陣列305’，進一步優化器件的BV。中間條紋陣列305’從一個拐角的拱形部分306開始延伸，穿過主動區，直到觸及對面拐角上的拱形部分306為止。間距SD限定了中間條紋晶胞陣列305’和帶有拱形部分306的最裏面的條紋晶胞陣列305之間的距離。
本實施例僅需要四個單獨的間距測定SA、SB、SC和SD。有限數量的可能性，使計算不再複雜，透過有限數量的過程和器件(例如TCAD)模擬，就可以優化設計方案。因此，本實施例可以獲得理論上最大的BV。
第3C圖表示本發明的第三實施例，有關於一種高壓MOSFET器件的拐角佈局，MOSFET器件使用的是形成在條紋晶胞陣列中的主動器件結構。第3C圖表示器件晶片303的主動區220的拐角區229。條紋晶胞陣列305的佈局方式與第一實施例中條紋晶胞陣列的佈局方式類似。在端接區221中，端接器件結構形成在包圍著主動區220週邊的同心端接環陣列307中，延續到器件晶片的邊緣。另外，最裏面的端接環陣列307具有很小的接桿308，朝著主動區220突起。對於基於 溝槽的器件來說，接桿308為溝槽，對於超級結型器件來說，接桿308為適當摻雜的立柱，使區域中的電荷平衡。
如第3D圖所示，每個接桿308末端和最近的條紋晶胞陣列305之間的距離用Si表示。為了優化器件的BV，對於拐角區域附近的每個接桿308來說，Si的真實距離必須單獨計算。要注意的是，每個條紋晶胞陣列附近的接桿308的數量可以不同。
確定接桿308的最佳數量，以及每個接桿308和最近的條紋晶胞陣列305最近的最佳距離Si，需要許多繁瑣的計算過程。為了簡化該設計問題的複雜程度，可以進行適當的工藝假設。但是本領域的技術人員應明確，省去可能的距離Si的假設並不可行。
例如，對於基於溝槽類型的器件設計，如果間距Si過大，那麼器件將無法完全耗盡，從而不能承受器件的理論BV。因此，對於存在Si的器件的設計方式，如果器件不能完全耗盡，那麼就要刪除這種設計方式。另外，如果Si過小，器件會耗盡得過快。這將會使電壓閉鎖層被迫承載過多的BV，而且器件將受損。因此，如果器件的Si大於或小於閉鎖所需電壓的間距，可以去掉這樣的器件。
一旦減少了必須的計算量，就可以製備器件測試晶圓了。透過上述刪除過程，設計工程師可以將每個接桿308和條紋晶胞陣列305之間的間距變化數量減至100種可能性左右。這些可能的解決方案可以製備在一個測試晶圓上，每種方案都要測試，以便確定能使BV最大的方案。儘管這種方法也許並不能製備出可以承受理論上最大BV的理想佈局，但是卻可以提供承受大約90%的理論BV的方法。第一輪測試後，透過額外的迭代法，進一步提高BV。
儘管以上是本發明的較佳實施例的完整說明，但是也有可 能使用各種可選、修正和等效方案。因此，本發明的申請專利範圍不應局限於以上說明，而應由所附的申請專利範圍及其全部等效內容決定。本方法中所述步驟的順序並不用於局限進行相關步驟的特定順序的要求。任何可選件(無論首選與否)，都可與其他任何可選件(無論首選與否)組合。
301‧‧‧高壓MOSFET器件
302‧‧‧拐角部分
305‧‧‧條紋晶胞陣列
306‧‧‧拱形部分
307‧‧‧端接環陣列

Claims (12)

  1. 一種半導體器件，其特徵在於，包括：一摻雜層；一具有多個主動晶胞結構的主動晶胞區，具有一第一末端和一第二末端，形成在該摻雜層中，並組態在一條紋晶胞陣列中；以及一個具有多個端接器件結構的端接區，形成在包圍著該主動晶胞區的該摻雜層中，其中配置該條紋晶胞的一第一子集，該第一子集中每個該條紋晶胞的一末端都與最近的該端接器件結構保持一段統一的距離；並且其中配置該主動晶胞區的一拐角區域附近的該條紋晶胞的一第二子集，該第二子集中每個該條紋晶胞包括一拱形末端部分，該些拱形末端部分的形狀為同心1/4圓。
  2. 如申請專利範圍第1項所述的半導體器件，其中該第二子集中每個該條紋晶胞之該末端都與該第一子集中最近的該條紋晶胞保持一段統一的距離。
  3. 如申請專利範圍第1項所述的半導體器件，其中該第二子集最外面該條紋晶胞的該末端與最近的該端接器件結構的距離，比該第一子集中該條紋晶胞之該末端的距離更遠。
  4. 如申請專利範圍第1項所述的半導體器件，其中該拐角區域附近的該端接器件結構包括一拱形部分，該拱形部分與該條紋晶胞之該第二子集的該拱形末端部分同心。
  5. 如申請專利範圍第1項所述的半導體器件，其中該端接器件結構的排列呈一同心之環陣列。
  6. 如申請專利範圍第5項所述的半導體器件，其中該端接器件結構最裏面的該環陣列具有多個接桿，朝著該主動晶胞區向內延伸，其中配置該第二子集中每個該接桿和附近的該條紋晶胞之間的距離，使該端接器件的擊穿電壓達到最大。
  7. 一種製備半導體器件的方法，其特徵在於，包括：製備一摻雜層；製備一具有多個主動晶胞結構的主動晶胞區，具有一第一末端和一第二末端，形成在該摻雜層中，並組態在該條紋晶胞陣列中；並且製備一個具有多個端接器件結構的端接區，形成在包圍著該主動晶胞區的該摻雜層中，其中配置該條紋晶胞的一第一子集，該第一子集中每個該條紋晶胞的一末端都與最近的該端接器件結構保持一段統一的距離；並且其中配置該主動晶胞區的一拐角區域附近的該條紋晶胞的該第二子集；該第二子集中每個該條紋晶胞包括一拱形末端部分，該些拱形末端部分的形狀為同心1/4圓。
  8. 如申請專利範圍第7項所述的方法，其中該第二子集中每個該條紋晶胞末端都與該第一子集中最近的該條紋晶胞陣列保持一段統一的距離。
  9. 如申請專利範圍第7項所述的方法，其中該第一子集最外面的該條紋晶胞陣列之該末端與最近的該端接器件結構的距離，比該第一子集中其他該條紋晶胞陣列之該末端的距離更遠。
  10. 如申請專利範圍第7項所述的方法，其特徵在於，其中該拐角區域附近的該端接器件結構包括該拱形部分，該拱形部分與該第二子集之該條紋晶胞的該拱形末端部分同心。
  11. 如申請專利範圍第7項所述的方法，其中該端接器件結構的排列呈一同心之環陣列。
  12. 如申請專利範圍第11項所述的方法，其中該端接器件結構最裏面的該環陣列具有多個接桿，朝著該主動晶胞區向內延伸，其中配置該第二子集中每個該接桿與附近的該條紋晶胞之間的距離，使該端接器件的該擊穿電壓達到最大。
TW102126795A 2012-07-30 2013-07-26 用於高壓半導體器件的拐角佈局及其製備方法 TWI534987B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/561,500 US9224852B2 (en) 2011-08-25 2012-07-30 Corner layout for high voltage semiconductor devices

Publications (2)

Publication Number Publication Date
TW201405772A TW201405772A (zh) 2014-02-01
TWI534987B true TWI534987B (zh) 2016-05-21

Family

ID=49994050

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102126795A TWI534987B (zh) 2012-07-30 2013-07-26 用於高壓半導體器件的拐角佈局及其製備方法

Country Status (3)

Country Link
US (2) US9224852B2 (zh)
CN (1) CN103579301B (zh)
TW (1) TWI534987B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224852B2 (en) 2011-08-25 2015-12-29 Alpha And Omega Semiconductor Incorporated Corner layout for high voltage semiconductor devices
US8680613B2 (en) 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
US8785279B2 (en) 2012-07-30 2014-07-22 Alpha And Omega Semiconductor Incorporated High voltage field balance metal oxide field effect transistor (FBM)
US8575685B2 (en) * 2011-08-25 2013-11-05 Alpha And Omega Semiconductor Incorporated Buried field ring field effect transistor (BUF-FET) integrated with cells implanted with hole supply path
JP6168961B2 (ja) * 2013-10-10 2017-07-26 三菱電機株式会社 半導体装置
US9806186B2 (en) 2015-10-02 2017-10-31 D3 Semiconductor LLC Termination region architecture for vertical power transistors
US9583586B1 (en) 2015-12-22 2017-02-28 Alpha And Omega Semiconductor Incorporated Transient voltage suppressor (TVS) with reduced breakdown voltage
JPWO2017187856A1 (ja) * 2016-04-27 2018-05-10 三菱電機株式会社 半導体装置
JP2019046991A (ja) * 2017-09-04 2019-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10580868B2 (en) 2018-03-27 2020-03-03 Alpha And Omega Semiconductor (Cayman) Ltd. Super-junction corner and termination structure with improved breakdown and robustness
EP4113623A1 (en) * 2021-07-01 2023-01-04 Infineon Technologies Austria AG Transistor device

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3391287A (en) 1965-07-30 1968-07-02 Westinghouse Electric Corp Guard junctions for p-nu junction semiconductor devices
US4158206A (en) 1977-02-07 1979-06-12 Rca Corporation Semiconductor device
GB2131603B (en) 1982-12-03 1985-12-18 Philips Electronic Associated Semiconductor devices
US4648174A (en) 1985-02-05 1987-03-10 General Electric Company Method of making high breakdown voltage semiconductor device
US4941026A (en) 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
US5637898A (en) 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
DE19611045C1 (de) 1996-03-20 1997-05-22 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
US5998833A (en) 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6545316B1 (en) 2000-06-23 2003-04-08 Silicon Wireless Corporation MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same
US6452230B1 (en) 1998-12-23 2002-09-17 International Rectifier Corporation High voltage mosgated device with trenches to reduce on-resistance
US6252288B1 (en) 1999-01-19 2001-06-26 Rockwell Science Center, Llc High power trench-based rectifier with improved reverse breakdown characteristic
JP4774580B2 (ja) 1999-08-23 2011-09-14 富士電機株式会社 超接合半導体素子
DE19943143B4 (de) 1999-09-09 2008-04-24 Infineon Technologies Ag Halbleiterbauelement für hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand und Verfahren zu dessen Herstellung
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US7221011B2 (en) 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
JP3908572B2 (ja) 2002-03-18 2007-04-25 株式会社東芝 半導体素子
TW583748B (en) 2003-03-28 2004-04-11 Mosel Vitelic Inc The termination structure of DMOS device
JP4414863B2 (ja) 2004-10-29 2010-02-10 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4860929B2 (ja) 2005-01-11 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7659570B2 (en) 2005-05-09 2010-02-09 Alpha & Omega Semiconductor Ltd. Power MOSFET device structure for high frequency applications
WO2006135746A2 (en) 2005-06-10 2006-12-21 Fairchild Semiconductor Corporation Charge balance field effect transistor
US7629631B2 (en) 2005-06-21 2009-12-08 Hamza Yilmaz High voltage semiconductor devices with JFET regions containing dielectrically isolated junctions
US8084815B2 (en) 2005-06-29 2011-12-27 Fairchild Korea Semiconductor Ltd. Superjunction semiconductor device
JP2007012858A (ja) 2005-06-30 2007-01-18 Toshiba Corp 半導体素子及びその製造方法
US20070181927A1 (en) 2006-02-03 2007-08-09 Yedinak Joseph A Charge balance insulated gate bipolar transistor
US8193580B2 (en) 2009-08-14 2012-06-05 Alpha And Omega Semiconductor, Inc. Shielded gate trench MOSFET device and fabrication
JP4980663B2 (ja) 2006-07-03 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置および製造方法
US7825431B2 (en) * 2007-12-31 2010-11-02 Alpha & Omega Semicondictor, Ltd. Reduced mask configuration for power MOSFETs with electrostatic discharge (ESD) circuit protection
US20090242973A1 (en) 2008-03-31 2009-10-01 Alpha & Omega Semiconductor, Ltd. Source and body contact structure for trench-dmos devices using polysilicon
US7960783B2 (en) * 2008-08-25 2011-06-14 Maxpower Semiconductor Inc. Devices containing permanent charge
US8299494B2 (en) 2009-06-12 2012-10-30 Alpha & Omega Semiconductor, Inc. Nanotube semiconductor devices
US8586414B2 (en) 2010-12-14 2013-11-19 Alpha & Omega Semiconductor, Inc. Top exposed package and assembly method
US8466510B2 (en) 2009-10-30 2013-06-18 Alpha And Omega Semiconductor Incorporated Staggered column superjunction
US8519476B2 (en) 2009-12-21 2013-08-27 Alpha And Omega Semiconductor Incorporated Method of forming a self-aligned charge balanced power DMOS
US8476698B2 (en) * 2010-02-19 2013-07-02 Alpha And Omega Semiconductor Incorporated Corner layout for superjunction device
US8581376B2 (en) 2010-03-18 2013-11-12 Alpha & Omega Semiconductor Incorporated Stacked dual chip package and method of fabrication
JP5901003B2 (ja) 2010-05-12 2016-04-06 ルネサスエレクトロニクス株式会社 パワー系半導体装置
US9214417B2 (en) 2010-06-18 2015-12-15 Alpha And Omega Semiconductor Incorporated Combined packaged power semiconductor device
CN102479800B (zh) * 2010-11-23 2013-10-23 上海华虹Nec电子有限公司 超级结器件的终端保护结构
US8829640B2 (en) 2011-03-29 2014-09-09 Alpha And Omega Semiconductor Incorporated Configuration and method to generate saddle junction electric field in edge termination
US8680613B2 (en) 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
US8575685B2 (en) 2011-08-25 2013-11-05 Alpha And Omega Semiconductor Incorporated Buried field ring field effect transistor (BUF-FET) integrated with cells implanted with hole supply path
US8785279B2 (en) 2012-07-30 2014-07-22 Alpha And Omega Semiconductor Incorporated High voltage field balance metal oxide field effect transistor (FBM)
US9224852B2 (en) 2011-08-25 2015-12-29 Alpha And Omega Semiconductor Incorporated Corner layout for high voltage semiconductor devices
US8610235B2 (en) 2011-09-22 2013-12-17 Alpha And Omega Semiconductor Incorporated Trench MOSFET with integrated Schottky barrier diode
US8569780B2 (en) * 2011-09-27 2013-10-29 Force Mos Technology Co., Ltd. Semiconductor power device with embedded diodes and resistors using reduced mask processes
US8466514B2 (en) * 2011-10-17 2013-06-18 Force Mos Technology Co., Ltd. Semiconductor power device integrated with improved gate source ESD clamp diodes
CN202839620U (zh) 2012-02-29 2013-03-27 比亚迪股份有限公司 一种超级结mosfet元器件
US8753935B1 (en) 2012-12-21 2014-06-17 Alpha And Omega Semiconductor Incorporated High frequency switching MOSFETs with low output capacitance using a depletable P-shield
US9196534B2 (en) 2013-02-24 2015-11-24 Alpha And Omega Semiconductor Incorporated Method for preparing semiconductor devices applied in flip chip technology
US9105494B2 (en) 2013-02-25 2015-08-11 Alpha and Omega Semiconductors, Incorporated Termination trench for power MOSFET applications
US9082790B2 (en) 2013-07-18 2015-07-14 Alpha And Omega Semiconductor Incorporated Normally on high voltage switch
US9214419B2 (en) 2014-02-28 2015-12-15 Alpha And Omega Semiconductor Incorporated Power semiconductor device and preparation method thereof
US9595587B2 (en) 2014-04-23 2017-03-14 Alpha And Omega Semiconductor Incorporated Split poly connection via through-poly-contact (TPC) in split-gate based power MOSFETs
US9318587B2 (en) 2014-05-30 2016-04-19 Alpha And Omega Semiconductor Incorporated Injection control in semiconductor power devices

Also Published As

Publication number Publication date
US20140027819A1 (en) 2014-01-30
US9224852B2 (en) 2015-12-29
US20160118459A1 (en) 2016-04-28
CN103579301B (zh) 2016-12-07
CN103579301A (zh) 2014-02-12
US9543413B2 (en) 2017-01-10
TW201405772A (zh) 2014-02-01

Similar Documents

Publication Publication Date Title
TWI534987B (zh) 用於高壓半導體器件的拐角佈局及其製備方法
TWI495085B (zh) 用於超級接面裝置的拐角佈局
US7595542B2 (en) Periphery design for charge balance power devices
US8957502B2 (en) Semiconductor device
JP5741567B2 (ja) 半導体装置
TWI455307B (zh) 用於功率元件之電荷平衡技術
JP5718627B2 (ja) 半導体装置
TWI769357B (zh) 新型超級結mosfet結構
TWI599045B (zh) 超級接面半導體裝置
CN110212018B (zh) 超结结构及超结器件
CN104617133B (zh) 沟槽型超级结器件的版图结构及其制造方法
KR20190106781A (ko) 반도체 장치
TW201946272A (zh) 半導體晶粒結構及場板功率n通道場效電晶體晶粒
JP6954449B2 (ja) 半導体装置
US20240186265A1 (en) Shielded gate trench mosfets with hexagonal deep trench layouts and multiple epitaxial layers
CN105304687B (zh) 用于纳米管mosfet的端接设计
US11296218B2 (en) Semiconductor device
US9312331B2 (en) Semiconductor device
KR101721181B1 (ko) 전력 반도체 소자
US20240186385A1 (en) Semiconductor Device with Pillar- Shaped Shielded gate structures
US20230101553A1 (en) Transistor device and method for producing a transistor device
JP7272421B2 (ja) 半導体装置
CN115706145A (zh) 半导体器件
CN118431257A (zh) 半导体装置和在沟槽中加工电绝缘结构的方法