CN101060119B - 集成电路结构及其制造方法 - Google Patents

Abstract

一种集成电路结构，此结构包括基底、接触窗与肖特基接触金属层。基底上已形成有重掺杂区与轻掺杂区。接触窗设置于重掺杂区上，而肖特基接触金属层则设置于轻掺杂区上，与基底构成肖特基二极管。其中，接触窗的材料与肖特基接触金属层的材料不同。

Description

集成电路结构及其制造方法

技术领域

本发明涉及一种集成电路结构及其制造方法，尤其涉及一种包含有肖特基二极管的集成电路结构及其制造方法。

背景技术

肖特基二极管(Schottky diode)是一种整流元件(rectifying device)，由一层轻掺杂半导体层与其上的金属层所组成。肖特基二极管作为功率整流元件，已经广泛地应用在电源供应器的开关、马达控制驱动、电信开关、工厂自动化、电子自动化等等许多高速电力开关。

然而，随着元件线宽的缩小，在集成电路的后段工艺中必须以填沟能力较好的钨金属来制作接触窗。肖特基二极管无法与此种钨金属接触窗的工艺相整合，而往往必须于另一片芯片上制作此肖特基二极管。这样一来，必须再进行设计、组装的步骤，才能将此肖特基二极管与具有内连线的集成电路相整合。这种作法不但会提高设计及组装的成本，对于元件的集成度(integrity)也会造成很大的影响。

此外，由于肖特基二极管是利用轻掺杂半导体层、其上的金属层，两者之间的功函数差来达到整流的目的，因此金属层必须采用电阻低的金属，否则将会导致肖特基二极管的效率下降，进而影响产品的整体电性。

发明内容

有鉴于此，本发明的目的是提供一种集成电路结构及其制造方法，可以于同一个芯片上形成肖特基二极管与有源元件。

本发明的另一目的是提供一种集成电路结构及其制造方法，不但能够节省设计及组装的成本，还可以提高元件的集成度与产品的电性表现。

本发明提出一种集成电路结构，包括基底、接触窗与肖特基接触金属层。基底上已形成有重掺杂区与轻掺杂区。接触窗设置于重掺杂区上。肖特基接触金属层设置于轻掺杂区上，与基底构成肖特基二极管，其中，接触窗的材料与肖特基接触金属层的材料不同。

依照本发明的实施例所述的集成电路结构，上述集成电路结构还包括设置于接触窗上的导线，导线与接触窗电连接，且导线与肖特基接触金属层是以相同材料同时形成的。

依照本发明的实施例所述的集成电路结构，上述肖特基接触金属的材料包括铝、铜、钼、金、铂及其合金。

依照本发明的实施例所述的集成电路结构，上述接触窗的材料包括钨、铜、钼、金、铂及其合金。

依照本发明的实施例所述的集成电路结构，上述集成电路结构肖特基接触金属的侧壁，还包括设置有间隙壁，间隙壁与接触窗是以相同材料同时形成的。

依照本发明的实施例所述的集成电路结构，上述肖特基接触金属与基底之间还包括一层阻障层。

依照本发明的实施例所述的集成电路结构，上述阻障层的材料包括钛、氮化钛、钽及氮化钽。

本发明提出一种集成电路结构的制造方法，其例如是先提供基底，基底中已形成有重掺杂区与轻掺杂区。之后，于基底上形成一层介电层，并且于介电层中同时形成暴露出重掺杂区的接触孔，以及暴露出轻掺杂区的开口。继而，于介电层上依序形成阻障层与第一金属层。然后，移除重掺杂区上的介电层上的第一金属层，以及开口表面的部分第一金属层。接着，于基底上形成第二金属层，然后再图案化第二金属层，隔开重掺杂区与轻掺杂区上的第二金属层。

依照本发明的实施例所述的集成电路结构的制造方法，上述第二金属层与第一金属层的材料不同。

依照本发明的实施例所述的集成电路结构的制造方法，上述第二金属层的材料包括铝、铜、钼、金、铂及其合金。

依照本发明的实施例所述的集成电路结构的制造方法，上述第一金属层的材料包括钨、铜、钼、金、铂及其合金。

依照本发明的实施例所述的集成电路结构的制造方法，上述于移除部分第一金属层之后、形成第二金属层之前，还包括移除开口表面的部分阻障层。

依照本发明的实施例所述的集成电路结构的制造方法，上述阻障层的材料包括钛、氮化钛、钽及氮化钽。

依照本发明的实施例所述的集成电路结构的制造方法，上述于移除部分第一金属层之后、形成第二金属层之前，还包括形成一层缓冲层。

本发明提出另一种集成电路结构的制造方法，其例如是先提供基底，基底中已形成有重掺杂区与轻掺杂区。之后，于基底上形成一层介电层。然后在介电层中形成接触窗，此接触窗位于重掺杂区上。接着，于介电层中形成开口，暴露出部分轻掺杂区于基底上形成一层金属层，之后再图案化金属层，隔开重掺杂区与轻掺杂区上的金属层。

依照本发明的实施例所述的集成电路结构的制造方法，上述金属层的材料与接触窗的材料不同。

依照本发明的实施例所述的集成电路结构的制造方法，上述接触窗的材料包括钨、铜、钼、金、铂及其合金。

依照本发明的实施例所述的集成电路结构的制造方法，上述金属层的材料包括铝、铜、钼、金、铂及其合金。

依照本发明的实施例所述的集成电路结构的制造方法，上述制造方法于形成开口之后、形成金属层之前，还包括形成一阻障层。

依照本发明的实施例所述的集成电路结构的制造方法，上述阻障层的材料包括钛、氮化钛、钽及氮化钽。

本发明提出的集成电路结构及其制造方法，可以将肖特基二极管与接触窗整合在同一片芯片上，不但能够节省设计及组装成本，亦得以提高元件的集成度。此外，接触窗选用填沟能力佳的金属，肖特基二极管的肖特基接触金属选用电阻低的金属，更可以提高元件的电性，获得质量更好的集成电路结构。

为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。

附图说明

图1为本发明的实施例的集成电路结构的剖面示意图；

图2A至图2C为本发明一实施例的集成电路结构的制造流程剖面图；

图3A至图3C为本发明另一实施例的集成电路结构的制造流程剖面图。

简单符号说明

100、200、300：基底

101、201、301：隔离结构

103、203、303：重掺杂区

105、205、305：轻掺杂区

110、210、310：介电层

113、213：接触孔

115、215、327：开口

120、320：接触窗

123、133、219、319、331：阻障层

130：肖特基接触金属层

135：间隙壁

140：导线

143、223、323：缓冲层

220：第一金属层

230：第二金属层

325：图案化光致抗蚀剂层

335：金属层

具体实施方式

图1为本发明的实施例的集成电路结构的剖面示意图。请参照图1，集成电路结构包括基底100、重掺杂区103、轻掺杂区105、接触窗120与肖特基接触金属层130。其中，重掺杂区103与轻掺杂区105设置于基底100中，其例如是通过隔离结构101而分隔开来的。重掺杂区103例如是掺杂有P型或N型掺杂物的掺杂区，重掺杂区103例如是一般逻辑元件如MOS元件或存储器元件中的源极、漏极，且重掺杂区103可以是设置于井区(未绘示)中。轻掺杂区103例如是配合基底100的导电型而有异，若基底100为P型基底，轻掺杂区103即为N型的轻掺杂区；若基底100为N型基底，轻掺杂区103则为P型的轻掺杂区。隔离结构101可以是场氧化层或是浅沟槽隔离结构。

基底100上可以设置有一层介电层110，介电层110的材料例如是氧化硅。介电层110中例如是设置有接触孔113与开口115，其中，接触孔113设置于重掺杂区103上；开口115设置于轻掺杂区105上，暴露出部分轻掺杂区105。接触孔113例如是暴露出重掺杂区103，或者也可以是暴露出重掺杂区103上的栅极(未绘示)，而非直接暴露出重掺杂区103。

接触窗120位于接触孔113中，接触窗120的材料例如是钨、铜、钼、金、铂及其合金。接触窗120与介电层110、重掺杂区103之间例如是设置有一层阻障层123，阻障层123的材料例如是钛、氮化钛、钽、氮化钽、氮化钨、氮化钛钨、镍、锌、氮化锌、铬或氮化铬等。阻障层123的设置可以提升接触窗120与介电层110、重掺杂区103之间的附着能力。

肖特基接触金属层130设置于轻掺杂区105上的开口115上，肖特基接触金属层130与下方的基底100形成一个肖特基二极管(Schottky Diode)。肖特基接触金属层130的材料与接触窗120的材料不同，其例如是铝、铜、钼、金、铂及其合金。在一实施例中，接触窗120的材料例如是钨，肖特基接触金属层130的材料例如是铝。

肖特基接触金属层130与介电层110、轻掺杂区105之间，亦即开口115内壁例如是设置有一层阻障层133。阻障层133的材料例如是钛、氮化钛、钽、氮化钽、氮化钨、氮化钛钨、镍、锌、氮化锌、铬或氮化铬等。阻障层133与阻障层123例如是以相同材料于同时形成的。

肖特基接触金属层130与介电层110侧壁之间还可以设置有间隙壁135。间隙壁135的材料例如是钨、铜、钼、金、铂及其合金，间隙壁135与接触窗120例如是以相同材料于同时形成的。

接触窗120上例如是设置有一条导线140，导线140与接触窗120电连接。导线140的材料例如是铝、铜、钼、金、铂及其合金，导线140与肖特基接触金属130例如是以相同材料于同时形成的。

导线140与介电层110之间，以及肖特基接触金属层130与介电层110、间隙壁135之间例如是设置有一层缓冲层143，用来避免接触窗120与导线140、肖特基接触金属层130之间产生交叉污染的问题。缓冲层143的材料例如是钛、氮化钛、钽、氮化钽、氮化钨、氮化钛钨、镍、锌、氮化锌、铬或氮化铬等。

上述集成电路结构的肖特基二极管与接触窗(及其下方的逻辑元件)是设置于同一片芯片上，可以大幅度地提高元件的集成度。此外，接触窗采用填沟能力佳的金属，肖特基接触金属层采用电阻低的金属，使得本发明的集成电路结构可以获得更好的电性表现。

以下即说明本发明的集成电路结构的制造方法。图2A至图2C为本发明一实施例的集成电路结构的制造流程剖面图。

请参照图2A，此集成电路结构的制造方法例如是先提供基底200，基底200中已形成有重掺杂区203与轻掺杂区205，两掺杂区例如是通过隔离结构201而分隔开来的。其中，重掺杂区203例如是掺杂有P型或N型掺杂物的掺杂区，且重掺杂区203可以是设置于井区(未绘示)中。重掺杂区203例如是一般逻辑元件如MOS元件或存储器元件的源极或漏极，重掺杂区203上例如是设置有逻辑元件的其它构件(如栅介电层、栅极等)。轻掺杂区205例如是配合基底200的导电型而有异，若基底200为P型基底，轻掺杂区205即为N型的轻掺杂区；若基底200为N型基底，轻掺杂区205则为P型的轻掺杂区。

之后，请继续参照图2A，于基底200上形成一层共形的介电层210，覆盖住重掺杂区203与轻掺杂区205。介电层210的材料例如是氧化硅，其形成方法例如是化学气相沉积法。接着，图案化介电层210，于重掺杂区203上形成接触孔213，于轻掺杂区205上形成开口215。图案化介电层210的方法例如是先于介电层210上形成图案化光致抗蚀剂层(未绘示)，暴露出重掺杂区203上及轻掺杂区205上的部分介电层210，继而以图案化光致抗蚀剂层为掩模，移除暴露出的介电层210，而形成接触孔213与开口215。其中，移除暴露出的介电层210的方法例如是干式蚀刻法或湿式蚀刻法。

然后，请参照图2B，于介电层210上形成阻障层219，填入接触孔213与开口215。阻障层219的材料例如是钛、氮化钛、钽、氮化钽、氮化钨、氮化钛钨、镍、锌、氮化锌、铬或氮化铬等，其形成方法例如是化学气相沉积法。

接下来，在阻障层219上形成第一金属层220，第一金属层220填满接触窗开口213。第一金属层220的材料例如是钨、铜、钼、金、铂及其合金，其形成方法例如是化学气相沉积法。为了避免于接触孔213中填入第一金属层220时，会产生孔洞的问题，而影响元件的电性，第一金属层220优选的材料为填沟能力较好的金属，如钨。    

然后，请继续参照图2B，移除介电层210上以及开口215中的部分第一金属层220与部分阻障层219。移除的方法例如是回蚀刻法，或者是先进行化学机械抛光法，再进行回蚀刻法。移除部分第一金属层220与部分阻障层219后，于接触孔213中留下的第一金属层220便是接触窗，接触窗例如是电连接重掺杂区203，或是重掺杂区203上的栅极(未绘示)。至于在开口215的侧壁则会留下呈间隙壁形状的第一金属层220。需注意的是，开口215中的部分阻障层219可以经蚀刻而移除，或者也可以保留开口215中的阻障层219，其端视元件的需求而定。

继之，请参照图2C，于介电层210上形成缓冲层223。缓冲层223的材料例如是钛、氮化钛、钽、氮化钽、氮化钨、氮化钛钨、镍、锌、氮化锌、铬或氮化铬等，缓冲层223的形成方法例如是化学气相沉积法。缓冲层223的设置可以覆盖住第一金属层220，进而避免第一金属层220与后续填入的金属(第二金属层230)产生交叉污染的问题。当然，缓冲层223可以视元件需求而选择性地设置。

之后，于缓冲层223上形成第二金属层230。第二金属层230的材料例如是铝、铜、钼、金、铂及其合金，或是铝硅合金，第二金属层230的形成方法例如是物理气相沉积法或是化学气相沉积法。由于开口215的两侧壁形成有间隙壁形状的第一金属层220，因此，在形成第二金属层230时，更有利于开口215中填入第二金属层230。

接着，请继续参照图2C，图案化第二金属层230，将重掺杂区203与轻掺杂区205上的第二金属层230分隔开来。图案化第二金属层230的方法例如是先于第二金属层230上形成一层图案化光致抗蚀剂层(未绘示)，之后再以图案化光致抗蚀剂层为掩模，移除部分第二金属层230。其中，位于重掺杂区203上的第二金属层230是作为导线之用，而位于轻掺杂区205上的第二金属层230则与其下方的基底200构成肖特基二极管。

上述集成电路结构的制造方法，可以将肖特基二极管与接触窗的工艺相整合，使肖特基二极管得以与一般逻辑元件形成于同一片芯片上。如此一来，便无须如现有一般，需要将肖特基二极管制作于另一片芯片上，不但可以节省设计及组装的成本，同时也能够大幅地提升元件的集成度。

以下说明本发明提出的集成电路结构的另一种制造方法。图3A至图3C为本发明另一实施例的集成电路结构的制造流程剖面图。    

请参照图3A，此制造方法例如是先提供基底300，基底300中已形成有重掺杂区303与轻掺杂区305，两掺杂区例如是通过隔离结构301而分隔开来的。其中，重掺杂区303例如是掺杂有P型或N型掺杂物的掺杂区，且重掺杂区303可以是设置于井区(未绘示)中。重掺杂区303例如是一般逻辑元件如MOS元件或存储器元件的源极或漏极，重掺杂区303上例如是设置有逻辑元件的其它构件(如栅介电层、栅极等)。轻掺杂区305例如是配合基底300的导电型而有异，若基底300为P型基底，轻掺杂区305即为N型的轻掺杂区；若基底300为N型基底，轻掺杂区305为P型的轻掺杂区。

请继续参照图3A，于基底300上形成一层共形的介电层310，覆盖住重掺杂区303与轻掺杂区305。介电层310的材料例如是氧化硅，其形成方法例如是化学气相沉积法。

接着，同样请参照图3A，于介电层310中形成接触窗320，接触窗320电连接重掺杂区303或是重掺杂区303上的栅极(未绘示)。接触窗320的材料例如是钨、铜、钼、金、铂及其合金。一般而言，为了避免于接触窗320的形成过程中产生孔洞的问题，而影响元件的电性，接触窗320优选的材料为填沟能力较好的金属，如钨。至于接触窗320的形成方法应为本领域技术人员所周知，于此不再赘述。接触窗320与介电层310、重掺杂区303之间例如是设置有一层阻障层319，阻障层319的材料例如是钛、氮化钛、钽、氮化钽、氮化钨、氮化钛钨、镍、锌、氮化锌、铬或氮化铬等，其形成方法例如是化学气相沉积法。

继而，请参照图3B，于介电层310上形成缓冲层323，缓冲层323的材料例如是钛、氮化钛、钽、氮化钽、氮化钨、氮化钛钨、镍、锌、氮化锌、铬或氮化铬等，其形成方法例如是化学气相沉积法。缓冲层323的设置可以覆盖住接触窗320，进而避免接触窗320与后续填入的金属(金属层335)产生交叉污染的问题。当然，缓冲层323可以视元件需求而选择性地设置。

然后，请继续参照图3B，于缓冲层323上形成一层图案化光致抗蚀剂层325，暴露出轻掺杂区305上的部分介电层310。图案化光致抗蚀剂层325的形成方法例如是先以旋转涂布的方式于缓冲层323上形成一层正光致抗蚀剂，之后经过曝光显影的步骤而形成之。接着，以图案化光致抗蚀剂层325为掩模，移除暴露出的介电层310，形成开口327。移除部分介电层310的方法例如是干式蚀刻法或是湿式蚀刻法。

之后，请参照图3C，于开口327的底部形成一层阻障层331，阻障层331的材料例如是钛、氮化钛、钽、氮化钽、氮化钨、氮化钛钨、镍、锌、氮化锌、铬或氮化铬等，阻障层331的形成方法例如是化学气相沉积法。其后，移除图案化光致抗蚀剂层325，移除的方法例如是干式去光致抗蚀剂或湿式去光致抗蚀剂。

接下来，请继续参照图3C，于基底300上形成一层金属层335。金属层335的材料与接触窗320的材料不同，其例如是铝、铜、钼、金、铂及其合金，或是铝硅合金，金属层335的形成方法例如是物理气相沉积法或是化学气相沉积法。继而，图案化这一层金属层335，将重掺杂区303与轻掺杂区305上的金属层335分隔开来。图案化金属层335的方法例如是先于金属层335上形成一层图案化光致抗蚀剂层(未绘示)，之后再以图案化光致抗蚀剂层为掩模，移除部分金属层335。其中，位于重掺杂区303上的金属层335是作为导线之用，而位于轻掺杂区305上的金属层335则是作为肖特基接触金属，与其下方的阻障层331、基底300构成肖特基二极管。

上述集成电路结构的制造方法先形成接触窗320，再形成开口327(后续形成金属层335，亦即肖特基接触金属容易掌握开口327的地方)，对于金属层335与轻掺杂区305之间的结可以获得更好的保护，避免于接触窗320的形成过程中，造成此结的破坏。如此一来，也能够形成质量更好的肖特基二极管。

综上所述，本发明提出的集成电路结构及其制造方法，可以将肖特基二极管与接触窗的工艺整合在同一片芯片上，不但能够节省设计及组装成本，亦得以提高元件的集成度。此外，接触窗选用填沟能力佳的金属，肖特基二极管的肖特基接触金属选用电阻低的金属，更可以提高元件的电性，获得质量更好的集成电路结构。

虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下，可作些许的更动与润饰，因此本发明的保护范围应当以所附权利要求所界定者为准。

Claims (7)

1.一种集成电路结构的制造方法，包括：

提供基底，该基底中已形成有重掺杂区与轻掺杂区；

于该基底上形成介电层；

于该介电层中同时形成暴露出该重掺杂区的接触孔，以及暴露出该轻掺杂区的开口；

于该介电层上形成阻障层；

于该阻障层上形成第一金属层；

移除该重掺杂区上的该介电层上的该第一金属层，以及该开口表面的部分该第一金属层；

于该基底上形成第二金属层；

图案化该第二金属层，隔开该重掺杂区与该轻掺杂区上的该第二金属层。

2.如权利要求1所述的集成电路结构的制造方法，其中该第二金属层与该第一金属层的材料不同。

3.如权利要求1所述的集成电路结构的制造方法，其中该第二金属层的材料包括铝、铜、钼、金、铂及其合金。

4.如权利要求1所述的集成电路结构的制造方法，其中该第一金属层的材料包括钨、铜、钼、金、铂及其合金。

5.如权利要求1所述的集成电路结构的制造方法，其中于移除部分该第一金属层之后、形成该第二金属层之前，还包括移除该开口表面的部分该阻障层。

6.如权利要求1所述的集成电路结构的制造方法，其中该阻障层的材料包括钛、氮化钛、钽及氮化钽。

7.如权利要求1所述的集成电路结构的制造方法，其中于移除部分该第一金属层之后、形成该第二金属层之前，还包括形成缓冲层。

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