TW201731097A - 用於垂直功率電晶體之終端區域架構 - Google Patents

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約翰Ｖ 斯邦海姆爾
志軍 屈
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Abstract

本發明揭示一種垂直功率切換裝置，諸如一垂直超級接面金屬氧化物半導體場效電晶體(MOSFET)，其中積體電路之隅角中的終端結構經拉伸以有效地塑形橫向電場。該裝置中的終端結構包含諸如摻雜區域、場板、絕緣體薄膜及高電壓導電區域及處於經施加基板電壓之元件的特性。此等終端結構之邊緣係根據一二階平滑非圓形解析函數來塑形及佈置，以便與一恆定距離路徑相比自該裝置之核心區域更深入延伸至晶粒隅角中。本發明亦揭示該終端區域中之電浮動護環，以抑制寄生p-n-p-n結構之觸發。

Description

用於垂直功率電晶體之終端區域架構
本發明在半導體功率裝置之領域中。所揭示實施例係關於用於垂直功率電晶體之終端區域，其等包含金屬氧化物半導體超級接面電晶體。 如在此項技術中已知，半導體功率切換裝置理想地能夠在「斷開」狀態時使用最小電流傳導阻斷大正向電壓及反向電壓而在「導通」狀態時使用最小壓降傳導大電流，其具有最小切換時間及最小切換功率消耗。亦尋求製造良率之改良及製造成本之減少。朝向此等理想屬性之進展已主要地透過裝置架構中之創新在現代功率電晶體中進行，而非透過裝置構件大小之縮小(如在諸如數位邏輯及記憶體裝置之低功率半導體裝置之情況中)。 在此方面，垂直功率裝置現在廣泛用於諸多功率應用中。此等裝置在電流經垂直傳導穿過裝置表面與其基板之間的一漂移區域之意義上係垂直的。此漂移區域之長度可在斷態中吸收一大空乏區域且因此建立一高反向崩潰電壓，其實現高電壓操作。垂直功率裝置之熟知類型包含垂直漂移金屬氧化物半導體(VDMOS)場效電晶體、絕緣閘雙極電晶體(IGBT)及垂直功率二極體，其等之所有皆包含足以支援所要高崩潰電壓之一漂移區域。VDMOS裝置已由於其等之快切換速度變得特別受矚目，且同樣特別適合於實施至切換模式功率供應器中。圖1a在橫截面中圖解說明呈一n通道MOS電晶體之形式之一習知VDMOS電晶體之構造之一實例。圖1a之VDMOS 2使其汲極終端在n+基板4處，且藉由n型磊晶層6提供一漂移區域，其上覆於基板4且延伸至裝置之表面，如展示。在n型磊晶層6之表面處之p型主體區域8充當VDMOS主體區域，其內之一或多個n+區域10充當VDMOS 2之源極。閘極介電質11及閘極電極12上覆於源極區域10與n型磊晶層6處之汲極之間的p型主體區域8之一部分。藉由接觸n+源極區域10與p型主體區域8 (通常在形成於p型主體區域8內之p+接觸區域處，未展示)之金屬導體14施加偏壓至VDMOS 2，使得VDMOS 2之主體區域經偏壓於源極電位。其他導體(未展示)接觸閘極電極12及基板4以分別提供閘極偏壓及汲極偏壓。如在任何n通道MOS電晶體中，藉由閘極電極12處之一電壓將垂直功率VDMOS 2偏壓至通態中，該電壓超過充足汲極至源極偏壓下之電晶體臨限值電壓，其在典型功率應用中將為十分高(例如，高達幾百伏特)。如在圖1a中展示，通態源極汲極電流Ids自源極區域10橫向沿著p型主體區域8之主體區域中之一反轉層且垂直穿過磊晶層6傳導至電晶體汲極處之基板4中。VDMOS 2之導通電阻包含p型主體區域8中之通道電阻Rch ，但通常藉由n型磊晶層6之電阻Repi 控制，此係由於該層之厚度及相對輕摻雜濃度。雖然磊晶層6之摻雜濃度之一增大將減小電阻Repi 且因此減小VDMOS 2之整體導通電阻，但典型VDMOS裝置必須在斷態中經受高汲極至源極電壓(例如，約幾百伏特)。由於VDMOS 2之崩潰電壓直接關於其n型磊晶層6之厚度(即，VDMOS「漂移」長度)且反向關於更輕摻雜磊晶層6之摻雜濃度，故此結構呈現導通電阻與斷態崩潰電壓之間的一折衷。 亦如在此項技術中已知，「超級接面」VDMOS電晶體處理此折衷。圖1b圖解說明亦用於一n通道裝置之情況之此一習知超級接面VDMOS 2’之一實例。就關注表面結構(p型主體區域8、n+源極區域10、閘極電極12等等)而言，超級接面VDMOS 2’經類似建構為圖1a之非超級接面VDMOS 2。然而，與圖1a之非超級接面VDMOS 2相比，超級接面VDMOS 2’之磊晶區域填充有經形成至磊晶層6’中之p型摻雜「柱」9。此等p型柱9可係藉由離子植入在磊晶層6’矽之形成期間建構，例如，在一多步驟磊晶程序中，其中在層6’之一部分之磊晶之後執行一p型柱植入物，使得各柱9形成為數個垂直對準片段。p型主體區域8及n+源極區域10通常與閘極電極12自對準，其中p型主體區域8通常係在n+源極植入物之前植入且接受一專用驅入退火，以便與其對應n+源極區域10相比在閘極電極12下方延伸更遠，其中p型主體區域8通常稍微延伸至n型磊晶區域之表面區域中。p型主體區域8之摻雜濃度係針對所要MOSFET特性(諸如臨限值電壓及衝穿)最佳化，而p型柱9之摻雜濃度係針對斷態中之電荷平衡最佳化，且與主體區域8相比通常將經更輕之摻雜。在通態中，VDMOS 2’以在上文針對非超級接面VDMOS 2描述之相同方式來傳導源極汲極電流Ids，在此情況中，電流傳導通過藉由n型磊晶層6’在p型柱9之間的部分呈現的n型漂移區域。然而，在斷態中，p型柱9及磊晶層6’之n型漂移區域將在典型高汲極至源極電壓下本質上完全空乏，此係因為由柱9深入結構所呈現之額外p型材料，一對應電荷量亦將自n型磊晶層6’空乏以獲得電荷平衡。由根據此超級接面構造之柱9所引起之斷態中的此額外電荷相消，使磊晶層6’能夠具有一更高的摻雜濃度及因此一更低通態電阻Repi ，而未不利地影響斷態中之崩潰電壓。 圖1c圖解說明一習知溝槽閘極超級接面VDMOS裝置之構造。在此實例中，VDMOS電晶體2’’之閘極電極12’經安置於經蝕刻至裝置表面中之一溝槽內，藉由閘極介電質11’而與周圍半導體絕緣。VDMOS 2’’在主體區域8中之通道區域因此經垂直定向，鄰近於閘極介電質11’及閘極電極12’。柱9在主體區域8’下方延伸，以在斷態中提供用於VDMOS 2’’之電荷相消，如在上文描述。 亦如在此項技術中已知，為支援預期應用所需之高電流，VDMOS電晶體通常經建構為多個並聯連接的源極及主體區域及對應閘極電極，其等通常係配置為「條」或裝置之「核心」或主動區域內之一單元陣列(即，積體電路晶粒在通態中通過源極汲極電流之該區域)。在斷態中，核心區域之頂表面將處於或接近閘極電壓及源極電壓、處於接地電位，而基板將處於或接近經施加汲極電壓。此核心區域中之一電場將自完全空乏核心區域垂直定向至基板，且必須保持低於在突崩開始之用於半導體的臨界電場(對於矽通常約為3x107 V/m)。 然而，在此構造中，積體電路裝置之頂外邊緣亦將處於或接近經施加至基板(即，汲極終端)之電壓。在斷態中，平行於裝置表面之一橫向電場將因此亦存在於裝置之核心區域與周邊之間。為避免此橫向方向上之接面崩潰，習知VDMOS裝置通常包含一終端區域，其圍繞核心區域以橫向地承受斷態汲極至源極電壓。功能地，此終端區域旨在將電場平滑地自垂直(在核心處)扭轉至水平(在晶粒之外邊緣處)，同時防止峰值電場達到臨界電場。 習知地，終端區域之寬度將被製成足夠大小(寬度)以簡單地藉由增大電壓梯度延伸所跨越之距離來降低電場，因此藉由將電場量值維持在低於臨界電場來避免終端區域內之崩潰。藉由確保終端區域崩潰電壓足夠高，將藉由裝置之更大核心區域來控制裝置崩潰效能，從而允許能量消散於一更大面積上方且防止可導致裝置損壞之局部加熱。然而，終端區域並不增加通態驅動電流，且因此從每單位晶片面積所遞送之電流的角度而言，提供終端區域所消耗之晶片面積本質上係「負擔」。因此可期望終端區域面積之最小化，同時仍提供極好崩潰特性(包含高崩潰電壓及低斷態電流兩者)。 藉由進一步背景，已知使用場板設定表面電位以控制如垂直功率二極體及功率電晶體之此等結構中之空乏區域邊界。如在此項技術中已知，場板係指在提供核心區域外側之等位面之功率裝置之表面處或附近之導體或半導體結構；此等場板可經偏壓至一所要電位或可保持電浮動。這些等位面更改下伏半導體中之空乏層之形狀，此重新引導電場線且增大空乏層邊界之曲率半徑，因此增大裝置之崩潰電壓。在半導體中呈相對導電類型之摻雜區域之形式之護環亦在此項技術中已知為用於類似地控制空乏層邊界之曲率半徑。在呈現一寄生閘流體(即，一p-n-p-n結構)之可能性之結構中，此等護環束縛於一適當偏壓電壓以防止該閘流體之觸發及裝置之鎖定。
所揭示實施例提供一種具有改良崩潰特性之垂直功率電晶體結構。 所揭示實施例提供可經建構有減小終端區域晶片面積之此一結構。 所揭示實施例提供可容易地實施至現有製造程序流程中之此一結構。 所揭示實施例提供可在VDMOS、IGBT及垂直功率二極體裝置中實現之此一結構。 所揭示實施例提供可應用至超級接面及非超級接面裝置類型兩者之此一結構。 參考以下說明書連同其圖式之一般技術者將明白所揭示實施例之其他目標及優勢。 本發明之實施例可實施為一垂直半導體功率電晶體結構，諸如一垂直漂移金屬氧化物半導體場效電晶體(VDMOS)，其經建構以包含形成於一第二導電類型之主體區域內之一第一導電類型之多個源極區域之一核心區域，兩者皆處於該第一導電類型之一半導體層之表面處。一或多個終端結構(諸如摻雜區域、導體及絕緣體)圍繞該核心區域。在藉由個別積體電路裝置之矩形邊界界定之隅角區域內，根據一非圓形二階平滑非圓形曲線將該等終端結構之一或多者之周邊邊緣拉離該核心區域。因此，此等實施例將跨一更長距離上之該終端區域之壓降有效地拉伸至該等隅角中，從而降低局部電場且改良該功率裝置之該等崩潰特性。 本發明之其他實施例可實施為一垂直超級接面功率電晶體結構，諸如一垂直漂移金屬氧化物半導體場效電晶體(VDMOS)，其經建構以包含形成於一第二導電類型之主體區域內之一第一導電類型之多個源極區域之一核心區域，兩者皆處於該第一導電類型之一半導體層之表面處。在此等實施例中，來自該基板之相對導電類型之一連續電浮動摻雜區域之一或多個護環經安置於圍繞該裝置之該核心區域之該終端區域中。該護環可淺於該等超級接面柱之該深度或延伸遠達該等超級接面柱之該深度。
在此說明書中描述之一或多個實施例係實施為超級接面類型之垂直漂移金屬氧化物半導體(VDMOS)場效電晶體，因為預期此實施方案在該內容脈絡中尤其有利。然而，亦預期，本發明之概念可有益地被應用至其他應用，例如溝槽閘極VDMOS裝置、非超級接面VDMOS電晶體，及其他類型之垂直功率裝置，諸如絕緣閘極雙極電晶體(IGBT)、垂直功率二極體及類似物。因此，應理解，以下描述僅藉由實例來提供，且非旨在限制如主張之本發明之真實範疇。 如在上文本發明之先前技術中所提及，一垂直功率切換裝置(諸如一功率VDMOS裝置、IGBT、垂直功率二極體及類似物)之終端區域的設計在獲得所要斷態電流電壓特性(包含崩潰之前之一低洩漏電流及在一足夠高崩潰電壓下之一陡峭後崩潰I-V曲線)中係重要的。為達成此目標，終端區域必須阻斷支援通態中之電流傳導之裝置之主動核心區域之所有側上及所有隅角處的表面電壓。用於一給定裝置架構之終端區域的最佳化涉及諸如各種半導體摻雜區域之摻雜程度及幾何形狀、裝置表面處或上方之絕緣體及導體元件之幾何形狀及厚度等因素。在此說明書中描述之實施例將較大程度地關注終端區域中之此等元件的幾何設計及佈置，如將自以下描述明白。 圖2a以平面圖圖解說明根據本發明之一較佳實施例之超級接面VDMOS 20之構造中之各種構件的配置。此等實施例將針對一n通道VDMOS電晶體之實例來描述，且因而(參考在上文描述之圖1a及圖1b)將描述為經形成於一n型矽基板中，其中n型磊晶矽生長於該基板上；當然預期，在未過度實驗論點的情況下，參考此說明書之熟習此項技術者將能夠容易地將此等實施例調適至功率裝置之替代類型，諸如溝槽閘極VDMOS電晶體、非超級接面VDMOS裝置、p通道VDMOS電晶體、IGBT及垂直功率二極體。另外，將在一離散功率裝置之內容脈絡中描述此實施例，即，其中一積體電路晶粒實現一單一裝置，尤其諸如VDMOS 20之一功率裝置。在此意義上，對晶粒之邊緣的參考係指其中安置相關功率裝置(例如，VDMOS 20)之半導體主體的實體邊緣。當然，應理解，此實施例及其變更可替代性地被實施於更大規模積體電路中，包含一或多個額外主動或被動元件，諸如額外功率裝置、邏輯電路、類比電路等等。 圖2a之視圖圖解說明VDMOS 20中之p型柱24的位置，其呈跨形成VDMOS 20之晶粒之內部延伸之平行「條」的形式。在此超級接面情況中，p型柱24以在上文關於圖1b描述之方式經形成至一n型磊晶層中且沿著n型磊晶層，且因而磊晶層之n型矽將存在於圖2a之視圖中的p型柱24之間。 作為p型柱24成為如在圖2a中展示之條之形式的替代，p型柱24及VDMOS 20之其他對應元件可經配置為一「單元」陣列。2015年8月25日發佈之美國專利第9,117,899號(同此共同受讓且以引用的方式併入本文中)描述用於一溝槽閘極VDMOS電晶體之情況之此一單元類型幾何形狀之一實例。 根據此實施例之此實例，且如對於平面閘極VDMOS裝置係典型的，p型主體區域將形成於該等柱24內，通常延伸至閘極下方之n型磊晶區域中，且n+源極區域將隨後形成於此等p型主體區域內，如在上文相對於圖1b描述。此等p型主體區域及n+源極區域將形成於晶粒之一中心區域(在此描述中將被稱為「核心」區域22)內。更特定言之，此實施例中之核心區域22係VDMOS 20之表面之一「功能性主動」區域，其係不存在一相對厚絕緣體層(諸如場氧化物)之該表面之一部分；實情係，諸如一閘極介電層之一薄氧化物將大體上上覆於核心區域22。圖2a中之核心區域22之邊界圖解說明厚絕緣體之邊緣之位置，使得p型主體區域、n+源極區域及至該等主體區域及源極區域之接觸件可在該邊界內(即，核心區域22內)製成。相反地，厚絕緣體防止p型主體區域及n+源極區域在核心區域22外側形成。圖2b圖解說明p型主體區域26之配置，如在上文描述，其等形成於p型柱24 (為清晰起見，在圖2b中未展示)內且通常在p型柱24外側延伸。如在圖2b中展示且如在上文提及，p型主體區域26僅存在於核心區域22內，n+源極區域及接觸條(為清晰起見，在圖2b中未展示)不改變。 如在上文提及，本發明之此實施例可替代性地在一非超級接面VDMOS電晶體中實施，在此情況中，核心區域22內或外側皆不存在柱24。在該非超級接面實施方案中，p型主體區域26 (及當然n+源極區域及至各者之接觸件)以在圖2b中展示之方式僅存在於核心區域22內。 如在圖2a及圖2b中展示，終端區域25對應於核心區域22外側之VDMOS 20之部分，在此實例中延伸至積體電路晶粒之邊緣。在一些實施例中，如將在下文描述，一「過渡」區域可被視為僅存在於核心區域22之邊緣內側。在任何情況中，如在上文提及，p型柱24之一些例項或部分可與核心區域22一起存在或在核心區域22外側延伸且在終端區域25內，但此等例項將缺乏主體區域26。因而，核心區域22將實質上支援VDMOS 20之垂直通態源極/汲極電流，而較少或無通態源極/汲極電流將藉由終端區域25支援或另外進入或通過終端區域25。實情係，終端區域25經提供於VDMOS 20中以支援晶粒邊緣(經施加汲極電壓將在此處出現)與核心區域22 (將處於斷態中之VDMOS 20之主體區域及源極區域(及閘極電極)之接地位準)之間的橫向電場。 通常在習知功率半導體裝置中，裝置終端區域及定位於該等終端區域中之結構(即，終端結構)以一幾何類似方式沿著裝置之所有側結構化。出於此描述之目的，術語「終端結構」係指在終端區域內之裝置之基板及磊晶半導體主體中之摻雜區域之該等部分及在半導體主體之表面處或附近之絕緣體及導體。在習知垂直功率裝置中，自一個側至一相鄰垂直側之一矩形幾何形狀之一隅角位置(例如，核心區域之外邊緣或終端區域之內邊緣)處之過渡遵循一圓形曲線路徑，本質上在圍繞一任意點之一固定半徑處旋轉邊緣以維持自核心區域之距離在隅角中與沿著核心區域之筆直側相同。在此項技術中熟知，小半徑圓形過渡可將電場集中於三個維度上，使得此等隅角位置傾向於控制裝置之崩潰行為。因而，使用圓形隅角之習知終端區域設計必須確保終端區域足夠寬以確保此等最壞情況隅角處之崩潰效能滿足裝置要求。 已觀察到，根據本發明，裝置核心區域及終端區域結構之大體上矩形配置(皆具有圓形彎曲隅角)通常在裝置之核心區域與矩形隅角之間導致終端區域之隅角中之一大未使用區域。圖2b將隅角位置25C識別為對應於終端區域25自核心區域22之側開始自平行於積體電路晶粒之筆直邊緣偏離之位置延伸之該部分。根據一些實施例，一或多個終端結構(諸如場板、摻雜區域、絕緣體薄膜及導體)在終端區域25之此等其他未使用隅角位置25C內之邊緣經設計塑形及佈置，以便相對於在上文描述之習知圓形彎曲邊緣改良此等隅角處之崩潰特性(即，升高崩潰電壓)。更特定言之，針對此等終端結構選擇二階平滑非圓形路徑(即，不同局部曲率半徑之路徑)以便使此等邊緣「拉伸」更接近於晶粒之隅角(與沿著核心區域22之筆直側相比更遠離於隅角位置中之核心區域22)能夠使經施加汲極電壓跨一更長距離下降，從而降低終端區域25中之整體電場以低於突崩崩潰發生之臨界場。 現在參考圖3a至圖3c，現在將參考其中實現VDMOS 20之積體電路晶粒之隅角位置25C之一者詳細描述根據此超級接面實施例之VDMOS 20之構造。應理解，晶粒之其他三個隅角將經類似建構。 圖3a圖解說明在圖2a及圖2b中展示之積體電路晶粒之上右手隅角位置25C處之各種構件之佈局，且圖3b係一對應橫截面。在圖3a中，一些構件之部分經展示為下伏於其他構件，不過該等部分將未必在實際實體裝置中可見。在此實施例中且如在上文相對於圖2a及圖2b描述，核心區域22包含VDMOS 20之部分，主體區域及源極區域存在於其中且在接觸條21處連接至彼此，且因此源極/汲極電流將在VDMOS 20在通態中時流動通過該等區域。出於此描述之目的，核心區域22將被視為以一相對厚絕緣體層(諸如如在圖3b中展示之場氧化物33)之邊緣為邊界。在此實施例中，p型柱24經配置為核心區域22內之條，其中接觸件21製成至n+源極區域(未展示)及p型主體區域26，如在上文描述；如在此項技術中已知，至主體區域26之接觸件21通常將製成至經植入p+區域(未展示)以提供至主體區域26之良好歐姆接觸。圖3b展示缺乏p型主體及n+區域且因此不支援通態源極/汲極電流之柱24’、24’’。缺乏p型主體及n+區域(兩者皆要求支援通態源極/汲極電流)之柱或柱之部分在下文中稱為非主動柱。在此實例中，非主動柱24’並不下伏於場氧化物33且位於核心區域22之邊緣處之「過渡」區域23內；在此實例中，界定p型主體區域26之位置(或替代性地，閘極電極多晶矽開口之位置)之經遮蔽植入物排除此等過渡柱24’。非主動柱24’’下伏於場氧化物33且因而在終端區域25內。在圖3b之實例中，柱24’’自核心區域22之邊界僅部分延伸至終端區域25中。 在此實施例中，多晶矽場板32經提供於核心區域22之邊緣處。多晶矽場板32以與VDMOS 20之閘極電極27相同之多晶矽位準建構於核心區域22內(如在圖3b中展示)。在一些實施方案中，多晶矽場板32可為連續的且因此電連接至閘極電極27；替代性地，多晶矽場板32可與界定閘極電極27之多晶矽元件實體地分離。在核心區域22 (包含過渡區域23)中，多晶矽場板32及閘極電極27上覆於閘極介電質31，而在終端區域25中，多晶矽場板32上覆於場氧化物33。多晶矽場板32在圍繞核心區域22之周邊之所有側上且圍繞所有隅角連續延伸。 亦在此實施例中，金屬場板34經提供於終端區域25中，在圍繞核心區域22之所有側上且圍繞所有隅角連續延伸。在此實例中，金屬場板34在VDMOS 20中之金屬導體之一第一位準中形成，以便在n型磊晶層42之表面附近；替代性地，金屬場板34可在一更高金屬位準中形成，只要獲得對終端區域25中之斷態電場之所要斷態效應即可。如在圖3a及圖3b中展示，金屬場板34上覆於多晶矽場板32直至內邊緣34Ei ，且延伸超過多晶矽場板32之外邊緣32Eo 至終端區域25中。在此實例中，金屬場板34藉由層間介電質41以尋常方式與多晶矽場板32分離，接觸件35形成穿過層間介電質41以將金屬場板34連接至多晶矽場板32。 在此實施例中，金屬場板34及因此多晶矽場板32在斷態中接收相對於汲極電壓之一低電壓。若多晶矽場板32係連續的或另外連接至核心區域22中之閘極電極27，則閘極電壓G可經施加至金屬場板34以在核心區域22中藉由VDMOS 20控制傳導。替代性地，若多晶矽場板32未連接至閘極電極27，則源極電壓S (即，接地電位)可經施加至金屬場板34。 終端區域25在場板32、34外側延伸至其中實現VDMOS 20之積體電路晶粒之邊緣20E。上覆於基板40之n型磊晶層42存在於終端區域25之外部中之場氧化物33下方之表面處，自核心區域22超過非主動p型柱24’’之位置。磊晶層42之表面之主動區域38在晶粒邊緣20E附近曝露。在此實施例中，高電壓金屬導體36在圍繞核心區域22之所有側上且圍繞所有隅角及終端區域25之大部分(在晶粒之外周邊附近)連續延伸。金屬導體36在接觸件39處接觸主動區域38，且自晶粒周邊向內延伸至終端區域25中，從而上覆於場氧化物33之外部。 如在上文論述，當VDMOS 20在斷態中時，核心區域22將完全空乏且處於裝置源極區域及主體區域及閘極電極之低電壓(接地)電位，而高電壓主動區域38 (及基板40)將處於經施加汲極電壓，其可高達幾百伏特。此等電位在高電壓主動區域38與空乏核心區域22之間橫向地建立一電場。VDMOS 20在斷態中之情況下，多晶矽場板32及金屬場板34充當主動核心區域22外側之終端區域25內之低電壓等位面及結構，而高電壓金屬導體36提供自晶粒邊緣20E延伸至終端區域25中之一高電壓等位面。這些等位面之佈局、形狀及性質將用於在VDMOS 20斷開時控制終端區域25中之電場。更特定言之，場板32、34之邊緣、高電壓導體36及終端區域25之隅角位置25C處之主動區域38之形狀及佈置利用該等隅角之額外面積以改良VDMOS 20之崩潰效能。此改良藉由針對此等邊緣及因此對應終端結構選擇二階平滑非圓形路徑而獲得以跨與習知設計相比之一更長距離相對於核心區域22處之接地電位降低汲極電壓，同時維持電場強度以低於用於半導體之臨界場。 在圖3a中展示之實施例中，邊緣33E係場氧化物33之內邊緣，出於此描述之目的，其建立核心區域22之外邊緣(在終端結構之此描述中，諸如「內」、「外」、「內側」及「外側」之方向術語係相對於核心區域22)。多晶矽場板32之外邊緣32Eo 定位於場氧化物邊緣33E外側，而金屬場板34之內邊緣34Ei 定位於場氧化物邊緣33E外側且多晶矽場板32之外邊緣32Eo 內側。金屬場板34之外邊緣34Eo 定位於多晶矽場板32之外邊緣32Eo 外側。高電壓導體36具有定位於金屬場板34之外邊緣34Eo 外側之一內邊緣36E，且主動區域38具有定位於高電壓導體36之內邊緣36E外側之一內邊緣38E。高電壓導體36及主動區域38之外邊緣之位置對於控制此實施例中之斷態電場並不特別重要。 圖3c圖解說明VDMOS 20之終端區域25之一替代配置，其中厚氧化物37經形成於終端區域25中，其中金屬場板34之外部(包含其之外邊緣34Eo )在該厚氧化物37上方延伸。此配置中之其他構件與在上文相對於圖3b描述相同。根據此實施例，厚氧化物37亦被視為一終端結構，其中其之位置影響金屬場板34、36之高度及因此終端區域25中之電場之形狀。因此，在此實施方案中，厚氧化物37之內邊緣37Ei 及外邊緣37Eo 之形狀及佈置可經設計以利用晶粒之隅角中之額外面積，以便改良根據此實施例之VDMOS 20之崩潰效能。 考量到終端區域25內之導體及介電質之幾何配置，終端區域25內之終端結構邊緣之理想最佳化設計將遵循如應用至建立終端區域25C之內邊緣(場氧化物邊緣33E)及外邊緣(主動區域邊緣38E)處之斷態電位之該等裝置導體及區域之幾何佈置之邊界條件之帕桑方程式(Poisson’s equation)(用於靜電學)之一解。如在此項技術中已知，物理原則及對應數學推導要求對帕桑方程式之解在數學意義上為解析的且二階平滑。根據此等實施例，塑形及界定終端區域25內之電位及電場之終端結構邊緣具有至少相當準確的近似解析及具有不同局部曲率半徑之二階平滑曲線之形狀。此等性質確保不存在「扭結」或突變，其等可將斷態電場局部地集中於用於半導體之臨界場上方，從而導致突崩崩潰之開始。 自數學原則熟知，通常可藉由採取一已知簡單幾何解且藉由一保形映射「拉伸」解以擬合一新區域而達成對複雜幾何區域內之帕桑方程式之解。根據一項實施例，以此方式應用一保形映射以使場板32、34、高電壓導體36、主動區域38之幾何邊緣及諸如場氧化物33及厚氧化物37之絕緣層之邊緣更深入「拉伸」至終端區域25之隅角位置25C中(與習知恆定半徑或「圓形」隅角幾何形狀相比)，以使VDMOS 20內之斷態等位線對應地進一步拉伸至晶粒之隅角中，從而因此降低隅角位置25C內之電場。此保形映射方法提供終端區域25中之電場之理想最佳化塑形，且因此可針對一給定汲極電壓位準最佳化藉由終端區域25消耗之晶片面積。 亦已觀察到，根據此等實施例，終端區域中之結構之理想最佳化邊緣未必精確，以便達成崩潰效能之顯著改良。實情係，已發現藉由使用一數學函數以拉伸終端區域25之隅角位置25C中之終端結構邊緣以免引入電場中之非所要局部扭結，可在實際意義上容易地導出一保形映射解之相當準確的近似值。根據一項實施例，用於此類拉伸之選定數學工具係一三階或更高階貝齊爾曲線，其按照定義為一二階平滑解析函數。 如應用至此實施例之一貝齊爾曲線之一個實例係一三階多項式(即，立方)貝齊爾曲線，其中對應控制點經選擇以近似所要最佳路徑。圖4a展示如映射至笛卡爾平面之象限1中之單位圓中之一簡單立方貝齊爾曲線，且其可應用至圖3a之隅角位置25C。在此實例中，選擇四個控制點P0 至P3 。控制點P0 及P3 在路徑之終點處，在根據此實施例之一終端結構之內容脈絡中，其等將為邊緣在進入隅角位置25C之後開始自其之筆直側偏離之點。如在此項技術中已知，對於貝齊爾曲線，四個控制點為： P0 : x0 , y0 = (0, 1)       //路徑之起點 P1 : x1 , y1 = (s, 1)       //P0 -P1 設定路徑離開P0 之角度 P2 : x2 , y2 = (s, 1)       //P2 -P3 設定路徑進入P3 之角度 P3 : x3 , y3 = (1, 0)       //路徑之終點 在圖4a之實例中，且如通常將應用至此等實施例，貝齊爾曲線將為「規則」的，在此意義上，其將圍繞穿過其中點之軸對稱。在選擇控制點P0 至P3 之後，曲線係t在0與1之間連續變化之一參數化：參數s可被視為一定標因數，在此意義上，其判定曲線在轉向點P2 之前自控制點P0 至P1 行進多遠(且類似地相對於控制點P2 及P3 )。定標參數s=定義至一圓形路徑之一「相當準確的」近似值。可藉由要求參數曲線通過一圓形而導出此特定值(即，針對t=½選擇x=y=，且求解s)。將定標參數s設定為小於此值將把路徑拉至一圓形內側，而具有一更大值之定標參數s將把對應路徑拉至一圓形外側。換言之，參數s變為用於設定路徑拉伸量之一變量。根據此實施例，定標參數s經選擇以大於此圓形值以將對應終端結構邊緣更遠地拉伸至隅角中，在將維持邊緣與核心區域之間的距離在隅角中與沿著核心區域之側相同之一圓形路徑外側。終端結構邊緣之此拉伸增大阻斷電壓在隅角位置25C中下降跨越之距離，因此減小隅角電場。 考量到終端結構邊緣無需在VDMOS 20之所有四個側上對稱(若期望塑形阻斷電場)，額外自由度可經併入至如應用至此等實施例之立方貝齊爾曲線中以過渡y軸上之高度a處之一結構以匹配x軸上之與原點相距b處之一結構。在此情況中，貝齊爾曲線公式將經修改以採用控制點P0 至P3 之一不同組(對於立方情況)： P0 : x0 , y0 = (0, a)    //路徑之起點 P1 : x1 , y1 = (s1, a)     //P1 -P2 設定路徑離開P1 之角度 P2 : x2 , y2 = (b, s2)    //P2 -P3 設定路徑進入P3 之角度 P3 : x3 , y3 = (b, 0)       //路徑之終點 在此情況中，兩個定標因數s1、s2將經選擇以具有自一圓形路徑向外不對稱地拉伸路徑形狀之值。藉由因數s1、s2 (其等在此方法中將不同於彼此)判定路徑改變曲率之速率。圖4b圖解說明根據此替代實施方案之一非對稱立方貝齊爾曲線之一實例。 在如應用至VDMOS 20之隅角位置25C內之終端結構之配置之此等實施方案之任一者中，根據此等實施例之一貝齊爾曲線之使用促進終端區域25中之不同區域之縫合，否則其等在不扭曲電場之情況下將難以連接。 根據在圖3a至圖3c中展示之實施例，根據一立方貝齊爾曲線實質上拉伸終端結構之若干邊緣。出於此描述之目的，參考以下一特定曲線，術語「實質上」係指一結構，其可不完美遵循對應於規定數學函數之一路徑但足夠準確以便表現得類似於完美遵循該函數之此一結構(在此等實施例之內容脈絡中)。特定言之，在此實施例中，根據圖3a及圖3b之實例中之各自立方貝齊爾曲線實質上拉伸多晶矽場板32之外邊緣32Eo 、金屬場板34之內邊緣34Ei 及外邊緣34Eo 、高電壓導體36之內邊緣36E及主動區域38之內邊緣38E之各者；在圖3c之實例中，亦可根據各自立方貝齊爾曲線實質上拉伸厚氧化物37之內邊緣37Ei 及外邊緣37Eo 。 比較根據此實施例之終端結構邊緣之形狀及佈置與習知圓形設計之形狀及佈置係有用的。在此方面，對於圖3a及圖3b之結構，圖3d展示恆定半徑RFP1 之一圓形路徑，其將界定根據一習知圓形佈置之多晶矽場板32之外邊緣。此半徑RFP1 對應於一圓形之半徑，該圓形維持多晶矽場板32之外邊緣與核心區域22之邊界(即，圖3a之場氧化物邊緣33E)之間的距離沿著核心區域22之筆直側及在隅角位置25C中兩者皆相同。根據此實施例，其中外邊緣32Eo 實質上遵循自點P0 及P3 之一立方貝齊爾曲線，該等點與沿著核心區域22之筆直側之核心區域22之邊界相距該距離，且具有大於圓形值之一定標因數s。因此，多晶矽場板32之外邊緣32Eo 與其沿著核心區域22之筆直側之距離(即，半徑RFP1 )相比更遠地拉伸離開隅角位置25C內之核心區域22。在此隅角位置25C中，外邊緣32Eo 自場氧化物邊緣33E之距離自點P0 及P3 處之一最小值增大至自核心區域22之筆直側至隅角位置25C中最遠之點(在此對稱情況中，其係點P0 與P3 之間的中點)處之一最大值。外邊緣32E與恆定半徑RFP1 之間的距離之最大增大值在圖3c中圖解說明為距離Δ32Emax 。 圖3d亦圖解說明對於金屬場板34之外邊緣34Eo 、高電壓導體36之內邊緣36E及主動區域38之內邊緣38E之類似比較，其等之各者實質上遵循具有大於圓形值之一定標因數s之一立方貝齊爾曲線。隅角位置25C中之此等邊緣34Eo 、36E、38E之形狀及佈置開始於其等自核心區域22之側之距離，但增大自遠離該等筆直側之核心區域22之距離。對應於此等邊緣34Eo 、36E、38E之佈置之恆定半徑路徑針對圖3c中之比較分別展示為恆定半徑RFP2 、RHV1 、RHV2 。在此對稱實例中，邊緣34Eo 、36E、38E之各者相對於沿著這些邊緣之自核心區域22之筆直側至隅角位置25C中最遠之點處之恆定半徑RFP2 、RHV1 、RHV2 達到其等各自最大增大距離Δ34Emax 、Δ36Emax 、Δ38Emax 。 可根據此實施例類似地塑形終端區域25中之其他終端結構。舉例而言，參考圖3c，亦可實質上沿著隅角位置25C中之一二階平滑非圓形路徑拉伸厚氧化物37之邊緣。考量到厚氧化物37係金屬場板34與磊晶層42之下伏半導體之間的距離中之一因素，此佈置將對終端區域25中之電場具有某效應。 圖3e圖解說明根據此實施例之具有拉伸至終端區域隅角位置25C中之一邊緣之另一類型之終端結構。在此實例中，隅角位置25C內之p型柱24、24’’之端部界定實質上根據一立方貝齊爾曲線(更特定言之，根據具有在上文相對於圖4b描述之不同定標因數s1、s2之一非對稱立方貝齊爾曲線)拉伸至隅角中之一路徑或「邊緣」24E。邊緣24E可被視為與隅角位置25C外側之核心區域22之側平行伸展，例如，藉由與沿著核心區域22之該等側之最外柱24’’或沿著延伸至沿著核心區域22之其他側之終端區域25中之柱24之端點平行伸展，如在圖3e中展示。其他終端結構(諸如場板、高電壓導體及區域、絕緣體薄膜及類似物)亦可具有拉伸至隅角位置25C內之終端區域25之隅角中之邊緣，但為清晰起見在圖3e中未展示。由終端區域25內之p型柱24、24’’構成之摻雜區域亦將影響核心區域22與朝向晶粒邊緣之高電壓元件之間的電場，且因此使藉由該等柱24、24’’之端點界定之「邊緣」24E拉伸至隅角中亦可控制該電場，以便改良此實施方案中之VDMOS 20之崩潰特性。 如在上文提及且如在此項技術中已知，對靜電帕桑方程式之解指示在相關導體之尖銳幾何隅角(即，更小局部曲率半徑)處增強一電場之強度。舉例而言，參考在圖3a及圖3d中展示之實施例，邊緣32Eo 、34Eo 、36E、38E之各者之局部曲率半徑在自核心區域22之筆直側至隅角位置25C中最遠之點處減小，且實際上將在此等邊緣分別相對於恆定半徑RFP2 、RHV1 、RHV2 達到其等各自最大增大距離Δ34Emax 、Δ36Emax 、Δ38Emax 之點處處於一最小值，且將具有分別與該等恆定半徑RFP2 、RHV1 、RHV2 之圓形路徑相比更高之曲率(即，一更小曲率半徑)。因而，在沿著該等邊緣之點處之電場將在最小局部曲率半徑之該等點處處於一最大值。但由於此等終端結構邊緣32Eo 、34Eo 、36E、38E朝向晶粒之隅角拉伸，故與其中終端結構邊緣遵循隅角中之一圓形路徑之習知佈局相比，晶粒邊緣與核心區域22之間的電位差跨終端區域25內之一更長總距離下降。因此，即使在最小局部曲率半徑之該等點處增強電場，電場之量值仍低於沿著隅角中之一圓形路徑之對應邊緣處。因此，隅角位置25C中之終端結構邊緣實質上沿著一二階平滑非圓形曲線(諸如一立方貝齊爾曲線)之拉伸促進終端區域25內之橫向斷態電場之形狀及量值之最佳化。 根據此實施例，終端結構邊緣之形狀及佈置之拉伸可因此顯著改良終端區域25橫向支援功率VDMOS 20之斷態汲極至源極電壓之能力。此改良及其中實現VDMOS 20之積體電路晶粒之隅角中之其他浪費晶片面積之使用自功率VDMOS 20之每單位面積所遞送之電流之角度而言可導致改良效率。 預期對此實施例之各種替代方案及變動。根據一個此替代方案，藉由終端結構邊緣朝向晶粒隅角之此拉伸提供之減小且受控電場可使終端區域25能夠經佈置以更接近於核心區域22之主動元件(例如，藉由將場氧化物33進一步移動朝向核心區域22之中心)，此減小或甚至可消除對過渡區域23及其非主動柱24’之需求。場氧化物邊緣33E之此佈置將另外延長電位在核心區域22與高電壓主動區域38之間下降跨越之距離，且因此降低終端區域25中之電場之強度。 根據另一替代方案，終端結構邊緣朝向晶粒隅角之拉伸可允許將核心區域22之邊界(即，圖3a至圖3c之實施例中之場氧化物邊緣33E)更遠地移動至晶粒隅角中。舉例而言，亦可實質上根據一二階平滑非圓形路徑塑形及佈置場氧化物邊緣33E，以便增大核心區域22之大小及因此裝置之驅動電流，同時使總積體電路裝置大小保持恆定。 其他替代方案及變更包含終端結構邊緣以此方式在功率裝置(諸如非超級接面類型之垂直MOSFET、IGBT、垂直功率二極體及類似物)中拉伸。可預期，參考此說明書之熟習此項技術者將明白之此等替代方案及變更在本發明之範疇內，如在下文中主張。 自超級接面功率MOSFET裝置之表面延伸之交替n型及p型摻雜行必要地呈現寄生閘流體或SCR裝置之可能性。在包含具有非主動p型柱之一終端區域之該等裝置中，諸如在上文相對於圖3b及圖3c描述，此等非主動柱浮動(其中其等硬接線至源極電位或另外實體連接至裝置之一正常偏壓節點)，或在柱之非主動部分之情況中，其等透過p型柱自身之主動部分弱電連接至源極電位；然而，柱之此等弱連接之非主動部分經受自柱之主動部分之電脫離，因為汲極電位增大以導致柱之弱連接部分變得不斷空乏自由載子。因此，此等非主動浮動或弱連接之摻雜區域易受來自相鄰柱(包含來自裝置主動核心區域)之局部偏壓之影響。此局部偏壓應變得足夠大以觸發寄生n-p-n-p SCR裝置結構，高洩漏電流及裝置崩潰將在十分低於另外基於超級接面深度及終端區域設計將預期之一電壓下發生。 根據另一實施例，一垂直超級接面半導體裝置之終端區域經建構以藉由定位於該裝置之終端區域之外邊緣附近且圍繞構成該類型之裝置中固有之寄生SCR結構之摻雜區域之一或多個電浮動摻雜區域來抑制寄生SCR結構之寄生洩漏及觸發。當自裝置之表面上方觀察時，此等浮動摻雜區域或護環將在兩個維度中出現為一或多個同心環，如現在將描述。 圖5a圖解說明VDMOS電晶體50，例如，形成於具有一上覆n型磊晶層之一n型矽基板中之一n通道VDMOS電晶體。當然，VDMOS 50可替代性地形成為一p通道VDMOS電晶體，在此情況中，其之各種元件之導電類型將與此描述之導電類型相反。以如在上文針對在圖2a中展示之實施例描述之類似方式，呈平行條之形式之p型柱54跨其中實現VDMOS 50之積體電路晶粒之內部延伸，延伸至n型磊晶層中(如在上文描述)，使得n型磊晶矽將存在於圖5a之視圖中之相鄰p型柱54之間。且如在上文描述，p型柱54及VDMOS 50之其他對應元件可替代性地配置為「單元」之一陣列。 在圖5a中區分之核心區域52指示積體電路晶粒之部分，在該處p型主體區域、n+源極區域及接觸件經形成於該等柱54內，且在此n通道實施方案中將偏壓至一接地電壓(Vss )。如先前，在圖5a中展示之核心區域52之邊界對應於一隔離介電薄膜(諸如圖3b及圖3c之實施例中之場氧化物33)之一內邊緣之位置。類似於在上文描述，在圖5a中展示之終端區域55係在核心區域52外側之晶粒部分。諸如在上文結合圖3a至圖3d描述之結構可經提供於此終端區域55內以在斷態中橫向地支援施加至VDMOS 50之汲極至源極電壓。在此方面，在核心區域52外側之柱54之該等部分以及完全在核心區域52外側之該等柱54將未在斷態中主動偏壓於源極電壓(如在上文提及)，但將影響終端區域55中之電場，如在上文論述。 在圖5a中展示之此實施例中，電浮動護環60經安置於終端區域55內且圍繞VDMOS 50之平行p型柱54。在此n通道垂直MOSFET實施方案中，護環60係形成至n型磊晶層中之一連續p型摻雜區域。如將在下文進一步詳細描述，護環60可與在n型矽之磊晶期間形成之p型柱54之最後片段之一或多者同時形成，在此情況中，護環60將具有與該等片段相同之深度、寬度及摻雜濃度且將形成摻雜材料(在此實例中為p型)之一三維壁。在一些實施方案中，護環60可延伸至p型柱54之全深度。替代性地，護環60之深度、形成及摻雜濃度可不同於p型柱54，例如，如藉由在形成場氧化物之前將經遮蔽離子植入至n型磊晶層中以具有最頂部超級接面柱片段之部分之一深度。舉例而言，護環60可針對根據當今技術之垂直超級接面MOSFET實施方案具有在自約10 μm至約100 μm之一範圍中之一典型深度。 圖5b圖解說明在終端區域55內形成場板之前的一製造階段將護環60佈置於VDMOS 50之一隅角位置55C之鄰近之一實例。護環60圍繞核心區域52及終端區域55中之非主動柱(及柱之非主動部分) 54’，且經佈置於晶粒邊緣處之主動區域58內側。若需要，護環60可下伏於與主動區域58接觸之一高電壓導體。在圖5b之視圖中，護環60之一垂直伸展部分與此等非主動柱54’平行，且與最外部非主動柱54’間隔與相鄰柱54、54’之間距相同之間距以維持微影術規則性。在核心區域52之其他側上，護環60之一水平伸展部分(在圖5b之視圖中)平行於非主動柱部分54’之端部(處於約相同間距)。替代性地，護環60與柱54’之間的間距可不同於柱54、54’自身之間的間距，諸如可用於控制終端區域55中之斷態電場。 圖6a及圖6b圖解說明護環60可延伸至VDMOS 50之n型磊晶層62中之深度之變動。在圖6a中展示之VDMOS 50a之剖視圖圖解說明類似於在上文結合圖3a至圖3c描述之特定終端結構。此等終端結構包含多晶矽場板64、金屬場板66、厚氧化物67及高電壓導體68。圖6a之VDMOS 50a係超級接面類型，且因而p型柱54、54’經形成至十分深入延伸至n型磊晶層62中之一深度，例如，如在形成層62之一多步驟磊晶程序之各步驟之後藉由多個植入物形成。在此實例中，p型護環60a具有類似於柱54、54’之一深度，且因而可在n型層62之磊晶期間以相同於柱54、54’之方式形成。在圖6a中展示之VDMOS 50a之實例中，護環60a與最外部非主動主體區域54’之間距與相鄰主體區域54、54’之間的間距相比更遠。 圖6b圖解說明超級接面VDMOS 50b之構造，其中p型護環60b具有十分淺於超級接面柱54、54’之一深度。在此實施方案中，在已完全形成n型磊晶層62之後且在將場氧化物沈積或熱生長於終端區域55中之前藉由一經遮蔽離子植入形成護環60b。替代性地，護環60b可部分延伸至磊晶層62中，例如，如連同超級接面柱54、54’之最頂部一或多個片段一起植入。 根據此實施例，護環60a、60b未主動偏壓於VDMOS 50之斷態中，但仍保持電浮動。此與用於垂直功率裝置之習知護環結構相反，其等通常經偏壓至接地(例如，源極電壓)。根據本發明，電浮動護環結構屏蔽終端區域中之交錯p型柱及n型磊晶矽之多層雙極結構以防止自結構邊緣處(諸如，自圖5b之視圖中之主動區域58，其處於與VDMOS 50之基板處之經施加汲極電壓相同之電位)之等位環或「等化」環注射雜散載子。該等雜散載子(缺乏此屏蔽)可觸發藉由交替p型及n型區域產生之寄生SCR，且因此導致諸如功率MOSFET之功率切換裝置中之顯著斷態洩漏及崩潰。 另外，此實施例之電浮動護環結構可在現代功率裝置中有效地實施。特定言之，將一或多個浮動摻雜護環實施至終端區域中未必需要添加額外寬度至終端區域以容納該等區域。此係因為考量到可在終端區域之外邊緣附近(其中電場通常十分低於臨界場且因此交替n型及p型行區域在該處尚未在斷態開始時空乏電荷)添加護環，未預期添加此等浮動護環以干擾終端區域中之電場分佈。如在上文相對於VDMOS 50描述，護環60可在與VDMOS 50之主體區域54相同之程序中形成，且因而添加根據此實施例之浮動護環將不添加額外微影術步驟至製造程序，且因此將不增大晶圓處理成本。 在上文結合圖5a、圖5b及圖6a及圖6b描述之實施例中，VDMOS 50經建構有具有遵循隅角位置55C中之圓形路徑之邊緣之終端結構(例如，主動區域58；場板64、66；高電壓導體68)。替代性地，根據此實施例之電浮動護環亦可被視為終端結構，其中邊緣實質上沿著非圓形二階平滑路徑拉伸至隅角位置55C中，如現在將參考圖5c及圖5d描述。 圖5c圖解說明其中實施一n通道功率MOSFET之一晶粒之一隅角位置，如藉由該晶粒沿著圖5c之視圖之兩個側之邊緣70E指示。在圖5c中展示之構造類似於在上文相對於圖3a描述之構造。核心區域72包含功率MOSFET之部分，通態源極/汲極電流將流動通過該部分且因此主體區域及源極區域在該處形成且在接觸位置76處連接至彼此。如先前，核心區域72延伸至一相對厚絕緣體層(諸如場氧化物)之內邊緣83E；終端區域75因此係指核心區域72外側之晶粒部分(開始於該內場氧化物邊緣83E)。多晶矽場板82在核心區域72之所有側上且圍繞所有隅角連續伸展，其中其之內部延伸至核心區域72中且其之外邊緣82Eo 在終端區域75內。終端區域75中之金屬場板84亦在核心區域72之所有側上且圍繞所有隅角連續延伸，其中其之內邊緣84Ei 上覆於多晶矽場板82且其之外邊緣84Eo 上覆於終端區域75內之厚氧化物，如在上文論述。主動區域88在上覆於基板之n型磊晶層之表面處且在接觸件89處藉由高電壓金屬導體86接觸，如展示。高電壓金屬導體86在圍繞核心區域72之所有側上且圍繞所有隅角及終端區域75之大部分(在晶粒之外周邊附近)連續延伸且具有一內邊緣86E，如展示。 在此實施例中，如在上文相對於圖3a至圖3d描述，根據一保形映射解之至少一近似值將終端區域75中之終端結構之各種邊緣塑形及佈置於隅角位置75C中，以便避免將非所要扭結引入晶粒邊緣70E附近之主動區域88 (其針對一功率MOSFET之情況處於經施加汲極電壓)與核心區域76 (其處於源極電壓且在裝置之斷態中完全空乏)之間的橫向電場中。如在上文描述，在一理想實施方案中，可根據將終端結構邊緣拉伸或彎曲至終端區域75之隅角位置75C中之一保形映射解塑形及佈置此等終端結構邊緣。替代性地，可實質上根據一二階平滑非圓形解析函數(諸如一三階或更高階貝齊爾曲線)將此等終端結構之邊緣拉伸至隅角位置75C中。在圖5c及圖5d中展示之實施方案中，邊緣82Eo 、84Ei 、84Eo 、86E及88E實質上遵循具有大於圓形值之一定標因數s (例如，s＞)之一立方貝齊爾曲線。 根據此實施例，如在圖5c中展示，提供一單一電浮動p型摻雜護環90。如在上文相對於圖5a及圖5b描述，護環90使用其之p型柱以及在核心區域72外側位於終端區域75中之非主動p型柱環繞核心區域72。在此超級接面實施方案中，護環90可延伸至核心區域72及終端區域75內之柱之全深度，或僅延伸至相對於該等主體區域之一部分深度，如在上文描述。為微影術規則性，護環90可與最近非主動柱間隔相同於相鄰柱之間距，或替代性地間隔一更寬間距(若需要)以控制電場。在圖5c之實例中，護環90經安置以相鄰於高電壓主動區域88及下伏高電壓導體86。在隅角位置75C內，電隔離護環90實質上遵循具有大於圓形值之一定標因數s (例如，s＞)之一立方貝奇爾曲線，且因此以類似於該結構之其他終端結構邊緣之一方式朝向晶粒隅角拉伸。當然，護環90亦將具有平行於且沿著核心區域72之筆直側伸展之筆直側。 圖5d相對於一n通道VDMOS電晶體之隅角位置75C’圖解說明此實施例之另一實施方案。在此實施方案中，終端區域75內之隅角位置75C’及各種終端結構之配置對應於在上文相對於圖5c描述之配置。然而，在圖5d之實施方案中，提供兩個電隔離p型護環90a、90b，其等各環繞核心區域72以及位於核心區域72外側之任何非主動p型柱區域(未展示)。為微影術規則性，護環90a、90b之間的間距可對應於核心區域72及終端區域75內之相鄰p型柱區域之間的間距，或替代性地可不同於該間距以便控制斷態電場。如在圖5c之實施方案中，圖5d之電隔離護環90a、90b實質上各遵循具有大於圓形值之一定標因數s之一立方貝奇爾曲線，使得各者朝向晶粒隅角拉伸。各護環90a、90b亦將具有平行於核心區域72之筆直側伸展之筆直側。 在上文相對於圖5c及圖5d描述之實施例因此獲得以下優勢：藉由終端結構之拉伸隅角提供之改良崩潰效能及晶片面積之更高效使用以及對觸發寄生p-n-p-n結構之減小易損性及因此藉由所得結構中之電隔離護環提供之改良崩潰效能，其中無需額外晶片面積且無額外複雜性添加至製造程序流程。 如在上文提及，雖然結合n通道VDMOS裝置描述此等實施例，但可藉由在其他類型之功率切換裝置(包含(無限制)超級接面及非超級接面溝槽閘極VDMOS電晶體、各種類型之p通道VDMOS裝置、IGBT及垂直功率二極體)中實施此等實施例而獲得類似優勢。在未過度實驗之情況下，參考此說明書之熟習此項技術者將能夠容易地將此等實施例調適至功率切換之該等替代類型。 參考此說明書及其圖式之一般技術者將明白，雖然已在此說明書中描述一或多個實施例，但當然預期對此等實施例之修改及替代方案，此等修改及替代方案能夠獲得本發明之一或多個優勢及益處。可預期，此等修改及替代方案在本發明之範疇內，如隨後在本文中主張。
2‧‧‧垂直漂移金屬氧化物半導體(VDMOS)
2’‧‧‧超級接面VDMOS
2’’‧‧‧VDMOS電晶體
4‧‧‧n+基板
6‧‧‧n型磊晶層
6’‧‧‧n型磊晶層
8‧‧‧p型主體區域
9‧‧‧p型摻雜柱
10‧‧‧n+區域
11‧‧‧閘極介電質
11’‧‧‧閘極介電質
12‧‧‧閘極電極
12’‧‧‧閘極電極
14‧‧‧金屬導體
20‧‧‧超級接面VDMOS
20E‧‧‧邊緣
21‧‧‧接觸條/接觸件
22‧‧‧核心區域
23‧‧‧過渡區域
24‧‧‧p型柱/非主動柱
24’‧‧‧p型柱/非主動柱
24’’‧‧‧p型柱/非主動柱
24E‧‧‧邊緣
25‧‧‧終端區域
25C‧‧‧隅角位置
26‧‧‧p型主體區域
27‧‧‧閘極電極
31‧‧‧閘極介電質
32‧‧‧多晶矽場板
32Eo‧‧‧外邊緣
33‧‧‧場氧化物
33E‧‧‧邊緣
34‧‧‧金屬場板
34Ei‧‧‧ 內邊緣
34Eo‧‧‧ 外邊緣
35‧‧‧接觸件
36‧‧‧高電壓金屬導體
36E‧‧‧內邊緣
37‧‧‧厚氧化物
37Ei‧‧‧內邊緣
37Eo‧‧‧外邊緣
38‧‧‧主動區域
38E‧‧‧內邊緣
39‧‧‧接觸件
40‧‧‧基板
41‧‧‧層間介電質
42‧‧‧n型磊晶層
50‧‧‧VDMOS電晶體
50a‧‧‧VDMOS
50b‧‧‧超級接面VDMOS
52‧‧‧核心區域
54‧‧‧p型柱/超級接面柱
54’‧‧‧非主動柱/超級接面柱
55‧‧‧終端區域
55C‧‧‧隅角位置
58‧‧‧主動區域
60‧‧‧電浮動護環
60a‧‧‧p型護環
60b‧‧‧p型護環
62‧‧‧n型磊晶層
64‧‧‧多晶矽場板
66‧‧‧金屬場板
67‧‧‧厚氧化物
68‧‧‧高電壓導體
70E‧‧‧邊緣
72‧‧‧核心區域
75‧‧‧終端區域
75C‧‧‧隅角位置
75C’‧‧‧隅角位置
76‧‧‧核心區域/接觸位置
82‧‧‧多晶矽場板
82Eo‧‧‧邊緣
83E‧‧‧內邊緣
84‧‧‧金屬場板
84Ei‧‧‧內邊緣
84Eo‧‧‧外邊緣
86‧‧‧高電壓金屬導體
86E‧‧‧內邊緣
88‧‧‧主動區域
88E‧‧‧邊緣
89‧‧‧接觸件
90‧‧‧電浮動p型摻雜護環
90a‧‧‧電隔離p型護環
90b‧‧‧電隔離p型護環
P0‧‧‧點
P1‧‧‧點
P2‧‧‧點
P3‧‧‧點
Rch‧‧‧通道電阻
Repi‧‧‧電阻
RFP1‧‧‧半徑
RFP2‧‧‧半徑
RHV1‧‧‧半徑
RHV2‧‧‧半徑
Δ32Emax‧‧‧距離
Δ34Emax‧‧‧距離
Δ36Emax‧‧‧距離
Δ38Emax‧‧‧距離
圖1a、圖1b及圖1c分別為習知非超級接面及超級接面VDMOS電晶體之橫截面視圖。 圖2a及圖2b係可實施之實施例之一VDMOS電晶體之佈局之平面圖。 圖3a係根據一實施例建構之包含一VDMOS電晶體之一積體電路之一隅角部分之一平面圖。 圖3b及圖3c係根據該實施例之圖3a之積體電路部分之不同實施方案之橫截面視圖。 圖3d係圖解說明與習知構造之一比較之在圖3a中展示之隅角部分之一平面圖。 圖3e係根據一實施例建構之包含一VDMOS電晶體之一積體電路之一隅角部分之一平面圖。 圖4a及圖4b係如結合此實施例使用之立方貝齊爾曲線(cubic Bézier curve)之圖。 圖5a至圖5d係根據特定實施例建構之一VDMOS電晶體之佈局之平面圖。 圖6a及圖6b係根據圖5a及圖5b之實施例建構之一積體電路之一部分之剖視圖。
20E‧‧‧邊緣
21‧‧‧接觸條/接觸件
22‧‧‧核心區域
25‧‧‧終端區域
32‧‧‧多晶矽場板
32Eo‧‧‧外邊緣
33E‧‧‧邊緣
34‧‧‧金屬場板
34Ei‧‧‧內邊緣
34Eo‧‧‧外邊緣
36‧‧‧高電壓金屬導體
36E‧‧‧內邊緣
38‧‧‧主動區域
38E‧‧‧內邊緣
39‧‧‧接觸件

Claims (32)

  1. 一種積體電路，其包括： 一第一導電類型之一半導體基板； 該第一導電類型之一磊晶層，其上覆於該基板，該磊晶層具有比該基板還輕度之一摻雜濃度； 一核心區域，其經安置至該磊晶層之一表面中，該核心區域包含具有經並聯電連接之終端節點之垂直電晶體結構之一陣列，該基板充當該等垂直電晶體結構之該等終端節點之一者，該核心區域具有與該積體電路之邊緣平行對準之複數個側； 一終端區域，其圍繞該核心區域；及 一第一終端結構，其具有上覆於該終端區域之一部分且經安置於該終端區域之一表面處或附近之一部分； 其中該第一終端結構之一第一邊緣具有平行於該核心區域之一側之至少一個實質上線性部分及實質上遵循具有不同局部曲率半徑之一二階平滑曲線之至少一個彎曲隅角部分。
  2. 如請求項1之積體電路，其中該第一終端結構包括： 一第一場板，其具有上覆於該終端區域之一部分且經安置於該終端區域之該表面處或附近之一部分，該第一場板包括圍繞該核心區域之一連續導電元件； 且其中該第一終端結構之該第一邊緣對應於該第一場板之一外邊緣。
  3. 如請求項2之積體電路，其中該第一場板具有一內邊緣，該內邊緣具有平行於該核心區域之一側之至少一個實質上線性部分之及實質上遵循具有不同局部曲率半徑之一二階平滑曲線之至少一個彎曲隅角部分。
  4. 如請求項2之積體電路，進一步包括： 一第二場板，其具有上覆於該第一場板之一部分之一部分，且包括圍繞該核心區域之一連續導電元件； 其中該第二場板之一外邊緣具有平行於該核心區域之一側之至少一個實質上線性部分及實質上遵循具有不同局部曲率半徑之一二階平滑曲線之至少一個彎曲隅角部分。
  5. 如請求項4之積體電路，其中該第一場板係由多晶矽組成，且該第二場板係由一金屬組成。
  6. 如請求項4之積體電路，其中該第二場板之該外邊緣經安置以與該第一場板之該外邊緣相比更遠離於該核心區域。
  7. 如請求項1之積體電路，其中該第一終端結構之該第一邊緣之該至少一個彎曲隅角部分實質上遵循一三階或更高階貝齊爾曲線。
  8. 如請求項1之積體電路，其中該磊晶層之一周邊主動區域延伸至該積體電路之該等邊緣附近之該表面以圍繞該核心區域； 且其中該第一終端結構之該第一邊緣之該至少一個彎曲隅角部分實質上遵循該周邊主動區域與該核心區域之間之電場之一保形映射解。
  9. 如請求項1之積體電路，其中該磊晶層之一周邊主動區域延伸至該積體電路之該等邊緣附近之該表面以圍繞該核心區域，該周邊主動區域具有一內邊緣； 且進一步包括： 一周邊導體元件，其經安置於與該周邊主動區域電接觸之該表面附近，且具有上覆於該周邊主動區域之至少一部分之一部分，該周邊導體元件具有圍繞該核心區域之一內邊緣； 其中該周邊導體元件之該內邊緣具有實質上遵循具有不同局部曲率半徑之一二階平滑曲線之至少一個彎曲隅角部分。
  10. 如請求項9之積體電路，進一步包括： 一厚氧化物層，其經安置於該表面附近且具有下伏於該周邊導體元件之一部分； 且其中該第一終端結構之該第一邊緣對應於該厚氧化物層之一邊緣。
  11. 如請求項1之積體電路，其中該等垂直電晶體結構係垂直金屬氧化物半導體場效電晶體，其等各包括經形成於該磊晶層之該表面處之一第二導電類型之一主體區域、經安置於該主體區域之該表面處之該第一導電類型之一源極區域、該磊晶層中之一汲極區域，及經安置於該源極區域與該汲極區域之間之該主體區域之一部分附近之一閘極電極； 其中該等垂直電晶體結構之該等源極區域係共同連接； 其中該等垂直電晶體結構之該等閘極電極係共同連接； 且其中該基板充當該等垂直電晶體結構之一共同汲極。
  12. 如請求項11之積體電路，其中該等垂直電晶體結構之各者包括： 該第二導電類型之一摻雜柱，其係在下伏於該主體區域且與該主體區域接觸之一位置處形成至該磊晶層中。
  13. 如請求項12之積體電路，進一步包括： 該第二導電類型之非主動柱，其等經形成至該磊晶層中且係至少部分安置於該終端區域中； 其中該等摻雜柱及非主動柱沿著該表面在平行於彼此之條中延伸； 其中該第一終端結構包括該終端區域內之該等摻雜柱及非主動柱之部分； 且其中該第一終端結構之該第一邊緣對應於該終端區域內之該等摻雜柱及非主動柱之端點。
  14. 如請求項1之積體電路，其中該核心區域具有在其之相鄰側之間之其之隅角位置處實質上遵循具有不同局部曲率半徑之一二階平滑曲線之一外邊界。
  15. 如請求項1之積體電路，其中該第一邊緣之該至少一個彎曲隅角部分之一局部曲率半徑在最遠離於該核心區域之一點處處於一最小值。
  16. 如請求項1之積體電路，其中該磊晶層之一周邊主動區域延伸至該積體電路之該等邊緣附近之該表面以圍繞該核心區域； 且進一步包括： 一第一電浮動連續護環，其圍繞該終端區域之一部分且包括經形成至該核心區域與該周邊主動區域之間之該磊晶層之一表面中之該第二導電類型之一摻雜區域。
  17. 如請求項16之積體電路，其中該等垂直電晶體結構係垂直超級接面金屬氧化物半導體場效電晶體，其等各包括延伸至該磊晶層中達一深度之該第二導電類型之一柱區域、經形成於該磊晶層之該表面處之一第二導電類型之一主體區域、經安置於該主體區域之該表面處之該第一導電類型之一源極區域、該磊晶層中之一汲極區域，及經安置於該源極區域與該汲極區域之間之該主體區域之一部分附近之一閘極電極； 其中該等垂直電晶體結構之該等源極區域經共同連接； 其中該等垂直電晶體結構之該等閘極電極經共同連接； 其中該基板充當該等垂直電晶體結構之一共同汲極； 且其中該第一護環延伸至實質上該柱區域之該深度之一深度。
  18. 如請求項16之積體電路，其中該等垂直電晶體結構係垂直超級接面金屬氧化物半導體場效電晶體，其等各包括延伸至該磊晶層中達一深度之該第二導電類型之一柱區域、經形成於該磊晶層之該表面處之一第二導電類型之一主體區域、經安置於該主體區域之該表面處之該第一導電類型之一源極區域、該磊晶層中之一汲極區域，及經安置於該源極區域與該汲極區域之間的該主體區域之一部分附近之一閘極電極； 其中該等垂直電晶體結構之該等源極區域經共同連接； 其中該等垂直電晶體結構之該等閘極電極經共同連接； 其中該基板充當該等垂直電晶體結構之一共同汲極； 且其中該第一護環延伸至小於該柱區域之該深度之一深度。
  19. 如請求項16之積體電路，進一步包括： 一第二電浮動連續護環，其圍繞該終端區域之一部分且包括經形成至該第一護環與該周邊主動區域之間之該磊晶層之一表面中之該第二導電類型之一摻雜區域。
  20. 如請求項19之積體電路，其中該等垂直電晶體結構係垂直超級接面金屬氧化物半導體場效電晶體，其等各包括延伸至該磊晶層中達一深度之該第二導電類型之一柱區域、經形成於該磊晶層之該表面處之一第二導電類型之一主體區域、經安置於該主體區域之該表面處之該第一導電類型之一源極區域、該磊晶層中之一汲極區域，及經安置於該源極區域與該汲極區域之間的該主體區域之一部分附近之一閘極電極； 其中該等垂直電晶體結構之該等源極區域經共同連接； 其中該等垂直電晶體結構之該等閘極電極經共同連接； 其中該基板充當該等垂直電晶體結構之一共同汲極； 且其中該第一護環及該第二護環之至少一者延伸至實質上該柱區域之該深度之一深度。
  21. 如請求項19之積體電路，其中該等垂直電晶體結構係垂直超級接面金屬氧化物半導體場效電晶體，其等各包括延伸至該磊晶層中達一深度之該第二導電類型之一柱區域、經形成於該磊晶層之該表面處之一第二導電類型之一主體區域、經安置於該主體區域之該表面處之該第一導電類型之一源極區域、該磊晶層中之一汲極區域，及經安置於該源極區域與該汲極區域之間的該主體區域之一部分附近之一閘極電極； 其中該等垂直電晶體結構之該等源極區域經共同連接； 其中該等垂直電晶體結構之該等閘極電極經共同連接； 其中該基板充當該等垂直電晶體結構之一共同汲極； 且其中該第一護環及該第二護環之至少一者延伸至小於該柱區域之該深度之一深度。
  22. 一種積體電路，其包括： 一第一導電類型之一半導體基板； 該第一導電類型之一磊晶層，其上覆於該基板，該磊晶層具有比該基板還輕度之一摻雜濃度； 一核心區域，其經安置至該磊晶層之一表面中，該核心區域包含具有經並聯電連接之終端節點之垂直超級接面電晶體結構之一陣列，該基板充當該等垂直電晶體結構之該等終端節點之一者，該核心區域具有與該積體電路之一邊緣平行對準之至少一個側； 一終端區域，其圍繞該核心區域且包含延伸至該磊晶層中達一深度之一第二導電類型之一或多個非主動柱； 該磊晶層之一周邊主動區域，其延伸至該積體電路之該等邊緣附近之該表面以圍繞該核心區域；及 一第一電浮動連續護環，其圍繞該終端區域中之該一或多個非主動柱且包括經形成至該等非主動柱與該周邊主動區域之間之該磊晶層之一表面中之該第二導電類型之一摻雜區域。
  23. 如請求項22之積體電路，進一步包括： 一第二電浮動連續護環，其圍繞該終端區域中之該一或多個非主動柱且包括經形成至該第一護環與該周邊主動區域之間之該磊晶層之一表面中之該第二導電類型之一摻雜區域。
  24. 如請求項23之積體電路，其中該第一護環及該第二護環之至少一者延伸至小於該等非主動柱之該深度之一深度。
  25. 如請求項23之積體電路，其中該第一護環及該第二護環之各者延伸至實質上該等非主動柱之該深度。
  26. 如請求項22之積體電路，其中該第一護環延伸至小於該等非主動柱之該深度之一深度。
  27. 如請求項22之積體電路，其中該第一護環延伸至實質上該等非主動柱之該深度。
  28. 一種積體電路，其包括： 一第一導電類型之一半導體基板； 一核心區域，其經安置至該基板之一表面中，該核心區域包含具有經並聯電連接之終端節點之垂直功率裝置結構之一陣列，該基板之背側充當該等垂直功率裝置結構之該等終端節點之一者，該核心區域具有與該積體電路之邊緣平行對準之複數個側； 一終端區域，其圍繞該核心區域；及 一第一終端結構，其具有上覆於該終端區域之一部分且經安置於該終端區域之該表面處或附近之一部分； 其中該第一終端結構之一第一邊緣具有平行於該核心區域之一側之至少一個實質上線性部分及實質上遵循具有不同局部曲率半徑之一二階平滑曲線之至少一個彎曲隅角部分。
  29. 如請求項28之積體電路，其中該第一終端結構包括： 一第一場板，其具有上覆於該終端區域之一部分且經安置於該終端區域之該表面處或附近之一部分，該第一場板包括圍繞該核心區域之一連續導電元件； 且其中該第一終端結構之該第一邊緣對應於該第一場板之一外邊緣。
  30. 如請求項29之積體電路，進一步包括： 一第二場板，其具有上覆於該第一場板之一部分之一部分，且包括圍繞該核心區域之一連續導電元件； 其中該第二場板之該外邊緣具有平行於該核心區域之一側之至少一個實質上線性部分及實質上遵循具有不同局部曲率半徑之一二階平滑曲線之至少一個彎曲隅角部分。
  31. 如請求項28之積體電路，其中該基板之該背側經摻雜有一第二導電類型之一摻雜劑。
  32. 如請求項28之積體電路，其中該基板之該背側經進一步摻雜有一第一導電類型之一摻雜劑。
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