TW201810656A - 超接面半導體元件 - Google Patents

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Abstract

一種超接面半導體元件，其包括基板、設置於基板上的漂移層、輕摻雜區、絕緣層及主環形場板。漂移層具有多個n型摻雜區及多個p型摻雜區，多個n型摻雜區與多個p型摻雜區交替地排列形成超接面結構。漂移層定義一元件區及圍繞元件區的一終端區。輕摻雜區位於漂移層內部並連接表面，且輕摻雜區具有一靠近元件區的第一末端部及一遠離元件區的第二末端部。絕緣層設置於表面上，並至少覆蓋終端區。主環形場板設置於絕緣層上，其中主環形場板覆蓋第二末端部。

Description

超接面半導體元件
本發明是關於一種半導體元件，且特別是關於一種具有超接面結構的金氧半場效電晶體(MOSFET)元件。
在超接面電晶體元件中，導通電阻(Rds-on)的增加與崩潰電壓(BV)的增加成正比，比傳統的半導體結構增加地更加緩慢。因此，超接面電晶體元件可以在維持很高的關斷狀態(off state)崩潰電壓(breakdown voltage,BV)的同時，具有低的導通電阻(R ds-on)。
超接面電晶體元件通常會具有主動區以及位於主動區周圍的終止區。當超接面元件在關斷狀態時，在終止區的垂直方向與水平方向皆會有電場分布。
在習知的超接面電晶體元件中，終端區內的p型摻雜區的俯視形狀為環形。然而，在通過磊晶製程來形成p型摻雜區時，在轉角處需要形成特殊的晶格面，才能使p型摻雜區在轉角處具有較佳的晶格排列。如此，將提高製程難度。另外，在轉角處的雜質摻雜濃度較不易控制，也有可能因此而降低超接面電晶體元件在終止區的耐壓。
本發明提供一種超接面半導體元件，超接面半導體元件的多個p型摻雜區由元件區朝元件區的兩相反側延伸到終端區內，並配合環形場板的設計，可使超接面半導體元件在關斷狀態(OFF-state)時的崩潰電壓符合要求。
本發明其中一實施例提供一種超接面半導體元件，其包括基板、漂移層、輕摻雜區、絕緣層以及主環形場板。漂移層設置於基板上，並具有相反於基板的一表面，其中漂移層內形成多個n型摻雜區及多個p型摻雜區，且多個n型摻雜區與多個p型摻雜區由表面朝基板的方向延伸，並交替地排列，以形成一超接面結構。漂移層定義一元件區及一圍繞元件區的終端區。輕摻雜區位於漂移層內部並連接表面，且輕摻雜區具有一靠近元件區的第一末端部及一遠離元件區的第二末端部。絕緣層設置於表面上覆蓋終端區。主環形場板設置於絕緣層上，使主環形場板覆蓋第二末端部。
綜上所述，本發明所提供的超接面半導體元件，通過使主環形場板覆蓋輕摻雜區的第二末端部，可降低在第二末端部的電場強度，從而提高超接面半導體元件整體的崩潰電壓。另外，本發明實施例的超接面半導體元件中，多個p型摻雜區是由元件區朝元件區的兩相反側延伸到終端區內。相較於習知的超接面電晶體元件而言，利用磊晶製程形成這些p型摻雜區時，由於p型摻雜區不具有轉角，因而可提高磊晶均勻性，並降低製程複雜度。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
1、1’、3‧‧‧超接面半導體元件
10‧‧‧基板
10a‧‧‧上表面
10b‧‧‧背面
11‧‧‧漂移層
11a‧‧‧表面
12‧‧‧絕緣層
13、13’、23‧‧‧主環形場板
13a、13’a、23a‧‧‧第一直線段
13b、13’b、23b‧‧‧第二直線段
13c、13’c、23c‧‧‧轉折部
131、131'‧‧‧第一端面
132、132'‧‧‧第二端面
L、L1‧‧‧長度
15‧‧‧電晶體結構
A1‧‧‧元件區
A2‧‧‧終端區
112、113‧‧‧n型摻雜區
W2‧‧‧第二寬度
110、111‧‧‧p型摻雜區
110a、111a‧‧‧端部
W1‧‧‧第一寬度
114‧‧‧輕摻雜區
114a‧‧‧第一末端部
114b‧‧‧第二末端部
D1‧‧‧第一方向
D2‧‧‧第二方向
h1‧‧‧接觸窗
150‧‧‧基體區
151‧‧‧源極區
152‧‧‧閘極絕緣層
153‧‧‧閘極
154‧‧‧介電層
155‧‧‧源極層
155e‧‧‧端面
d‧‧‧預定距離
16、26、36‧‧‧密封環
14、24、34a、34b‧‧‧輔助環形場板
14a、24a‧‧‧第一直線部
14b、24b‧‧‧第二直線部
14c、24c‧‧‧轉折部分
w‧‧‧寬度
圖1繪示本發明一實施例的超接面半導體元件的俯視示意圖。
圖2繪示圖1中沿線II-II的剖面示意圖。
圖3A繪示本發明另一實施例的超接面半導體元件的俯視示意圖。
圖3B繪示圖3A中在區域A的放大圖。
圖4繪示圖3A中沿線IV-IV的剖面示意圖。
圖5繪示本發明另一實施例的超接面半導體元件的局部俯視示意圖。
圖6繪示本發明另一實施例的超接面半導體元件的俯視示意圖。
請參照圖1與圖2，其中圖1繪示本發明實施例的超接面半導體元件的俯視示意圖，且圖2繪示圖1中沿線II-II的剖面示意圖。
本發明實施例的超接面半導體元件1包括基板10、漂移層11、輕摻雜區114、絕緣層12、主環形場板13以及至少一電晶體結構15。
在圖2中，基板10為半導體基板，並具有一上表面10a及與上表面10a相反另一側的一背面10b。基板10具有高濃度的第一導電型雜質。第一導電型雜質可分布於基板100的局部區域或是分布於整個基板10中，以用來作為汲極接觸層。在本實施例的第一導電型雜質是分布於整個基板10內，但僅用於舉例而非用以限制本發明。汲極接觸墊(未繪示)會形成於基板10的背面10b，以用來電性連接於外部的控制電路。
前述的第一導電型雜質可以是N型或P型導電性雜質。假設基板10為矽基材，N型導電性雜質為五價元素離子，例如磷離子或砷離子，而P型導電性雜質為三價元素離子，例如硼離子、鋁離子或鎵離子。
漂移層(drift layer)11位於基板10的上表面10a上，並具有低濃度的第一型導電性雜質。在本實施例中，基板10為高濃度的N型摻雜(N+)，而漂移層11則為低濃度的N型摻雜(N-)。漂移層11一側與基板10的上表面10a連接，並具有相反於基板10另一側的表面11a。
如圖1與圖2所示，在本實施例中，漂移層11被定義出一元件區A1以及一圍繞元件區A1的終端區(termination area)A2。如圖1所示，元件區A1是位於超接面半導體元件1的中央區域，終端區A2則環繞元件區A1且位於超接面半導體元件1的周邊區域。
請參照圖2，漂移層11內具有多個n型摻雜區112、113以及多個p型摻雜區110、111。這些n型摻雜區112、113以及p型摻雜區110、111交替式地並列，以形成超接面結構。另外，這些n型摻雜區112、113以及p型摻雜區110、111沿著電流流通方向延伸，也就是由漂移層11的表面11a朝基板10的方向延伸。
請參照圖1，在本實施例中，其中一部分p型摻雜區110會由元件區A1內朝元件區A1的兩側向外延伸至終端區A2內。也就是說，每一個p型摻雜區110的中間部分是位於元件區A1內，而前端部分與後端部分則是位於終端區A2內。
另外，在圖2的實施例中，這些p型摻雜區110、111係呈柱狀(pylon)，而n型摻雜區112、113則是分別交錯且環繞這些柱狀之p型摻雜區110、111。進一步而言，是先在漂移層11內形成多個並列的溝槽，之後填入p型磊晶材料於這些溝槽內，以形成這些p型摻雜區110、111。
在超接面半導體元件1處於開啟狀態(On state)時，這些n型摻雜區112、113以及p型摻雜區110、111可提供電荷，而當超接面半導體元件1處於關斷狀態(Off state)，會這些n型摻雜區112、113以及p型摻雜區110、111會在水平方向被空乏(或耗盡)，以在漂移層11內達到電荷平衡。因此，超接面半導體元件1可在相對較低的導通電阻下，具有較高的崩潰電壓。
若是p型摻雜區110、111內的雜質摻雜濃度不均勻，極可能會無法耗盡漂移層11內的電荷，而導致超接面半導體元件1的崩潰電壓降低。因此，在本發明實施例中，p型摻雜區110、111皆相互平行並列於漂移層11內，且每一p型摻雜區110、111並未具有轉折段。在形成p型摻雜區110、111時，可使p型摻雜區110、111具有較均勻的雜質摻雜濃度，從而可避免超接面半導體元件1的耐壓因p型雜質摻雜濃度不均勻而降低。
由於p型摻雜區110、111皆相互平行並列於漂移層11內， 且每一p型摻雜區110、111並未具有轉折段。因此，在填入p型磊晶材料以形成這些p型摻雜區110、111時，不需要考慮晶格面是否匹配的間題，可降低製程難度及提升p型摻雜區110、111的磊晶品質。
在本發明實施例中，每一個p型摻雜區110、111具有一第一寬度W1及第一濃度為p1，每一個n型摻雜區具有一第二寬度W2且其濃度為n1。進一步而言，兩相鄰的p型摻雜區110、111之間彼此隔開一預定距離，而前述預定距離即為n型摻雜區112、113的第二寬度W2。在一實施例中，第一寬度W1、第二寬度W2、第一濃度p1與第二濃度n1之間，符合下列關係式：p1*W1≒n1*W2。
需說明的是，終端區A2的面積也會影響超接面半導體元件1的崩潰電壓。通常崩潰電壓會隨著終端區A2的面積增加而增加。在圖2所示的實施例中，終端區A2內至少具有六組p型摻雜區111與n型摻雜區113，以延伸電場的分布範圍，從而提升超接面半導體元件1整體的崩潰電壓。
請參照圖2，在本實施例中，漂移層11在終端區A2內更具有一鄰近漂移層11表面11a的輕摻雜區114，且輕摻雜區114連接於p型摻雜區111與11表面之間。進一步而言，輕摻雜區114是位於p型摻雜區111靠近漂移層11表面11a的一側，並連接於表面11a。此外，輕摻雜區114的導電型和漂移層11的導電型相反。在本實施例中，輕摻雜區114由元件區A1延伸至終端區A2，並具有一位於元件區A1內的第一末端部114a，以及位於終端區A2的第二末端部114b。
絕緣層12設置於漂移層11的表面11a上覆蓋終端區A2。在一實施例中，絕緣層12為氧化層或氮化層。請參照圖1與圖2，主環形場板13環繞地設置於絕緣層12上，以延展漂移層11內電場範圍，提高超接面半導體元件1在終端區A2的耐壓。如圖1 所示，主環形場板13是位於超接面半導體元件1的周圍區域，並環繞超接面半導體元件1的中央區域。
請參照圖2，在本發明實施例中，主環形場板13覆蓋輕摻雜區114的第二末端部114b，而使第二末端部114b位於主環形場板13的下方。詳細而言，主環形場板13具有靠近元件區A1的一第一端面131以及遠離元件區A1的一第二端面132，其中第一端面131與第二端面132相對不同側。在本實施例中，主環形場板13的位置會和輕摻雜區114至少部分重疊，且主環形場板13超出第二末端部114b一長度L，即主環形場板13的第二端面132與輕摻雜區114的第二末端部114b之間的距離。
須說明的是，經模擬測試，結果顯示主環形場板13設置的位置以及延伸超出第二末端部114b的長度L，皆會影響超接面半導體元件1的崩潰電壓。在本實施例中，主環形場板13延伸超出第二末端部114b的部分至少覆蓋兩個p型摻雜區111及一n型摻雜區。也就是說，長度L、第一寬度W1以及第二寬度W2滿足下列關係式：a*(W1+W2)>L>(a*(W1+W2)-W2)，其中a為正整數。，主環形場板13覆蓋輕摻雜區114的第二末端部114b，有助於舒緩原本集中第二末端部114b的電場強度。這是應用場板原理，來擴展輕摻雜區114往外延伸的空乏區，以降低在第一末端部114a和第二末端部114b的PN接面的界面電場強度，從而使超接面半導體元件1的崩潰電壓符合需求。
請再參照圖1，這些p型摻雜區110、111在表面11a上沿著一第一方向D1延伸。主環形場板13的俯視形狀具有第一直線段13a、第二直線段13b以及轉折部13c。第一直線段13a和第一方向D1平行，而第二直線段13b則大致和第二方向D2平行，其中第一方向D1與第二方向D2垂直。也就是說，第二直線段13b與第一直線段13a大致垂直。
轉折部13c連接於第一直線段13a與第二直線段13b之間， 且對應於元件區A1的一角落設置。在本發明實施例中，轉折部13c可以是弧形轉折部或直角轉折部，本發明並不加以限制。
多個電晶體結構15位於元件區A1內，並包括基體區150、源極區151、閘極絕緣層152、閘極153、介電層154以及源極層155。
基體區150具有和基板10以及漂移層11相反的導電型，而和輕摻雜區114具有相同的導電型。舉例而言，基板10和漂移層11為n型摻雜，則基體區150與輕摻雜區114皆為p型摻雜，在一實施例中基體區150與輕摻雜區114可設計同時摻雜。並且，每一個基體區150是連接位於元件區A1內的每一個p型摻雜區110。詳細而言，基體區150連接於p型摻雜區110靠近漂移層11表面11a的一端。
至少一源極區151形成於每一個基體區150內，且源極區151具有和基體區150相反的導電型，而和漂移層11與基板10具有相同的導電型。在圖2所繪示的實施例中，每一個基體區150內設有兩個相互分離的源極區151。每一個源極區151通過基體區150和元件區A1內的n型摻雜區112相互隔離。
閘極絕緣層152與閘極153皆設置於漂移層11的表面11a上，且閘極153通過閘極絕緣層152和漂移層11電性絕緣。進一步而言，在本實施例中，閘極153是對應於元件區內的n型摻雜區112的位置設置在閘極絕緣層152上。另外，閘極153和位於基體區150內的源極區151部分重疊。
介電層154覆蓋於閘極153上，並具有多個接觸窗h1(圖2中繪示2個)。多個接觸窗h1是分別對應於基體區150的位置。也就是說，在尚未形成源極層155之前，部分源極區151與部分基體區150會通過接觸窗h1被暴露於漂移層11的表面11a上。
源極層155覆蓋於介電層154上。源極層155是通過接觸窗h1和每一個源極區151電性連接。另外，源極層155並和位於終 端區A2內的輕摻雜區114電性連接。
須說明的是，源極層155和主環形場板13相互分離，如圖2所示。詳細而言，源極層155的一端面155e和主環形場板13的第一端面131相對並相隔一預定距離d，且前述的預定距離d至少大於其中一個p型摻雜區111的第一寬度W1，或者大於其中一個n型摻雜區113的第二寬度W2。在一實施例中，源極層155可選自由鈦、鉑、鎢、鎳、鉻、鉬、錫及其金屬矽化物所組成的群組其中之一種。
另外，本實施例的超接面半導體元件1更包括一封閉的密封環16(closed seal ring)，以圍繞終端區A2與元件區A1。密封環16可防止切割時產生的應力損壞超接面半導體元件1。另外，密封環16的材質通常為導電材料(如：金屬)且可電性接地，以避免在切割過程中產生的靜電集中在密封環16，產生靜電放電(electrostatic discharge,ESD)而損壞超接面半導體元件1。
請參照圖3A、圖3B以及圖4，其中圖3A顯示本發明另一實施例的超接面半導體元件的俯視示意圖，圖3B繪示圖3A中在區域A的放大圖，圖4繪示圖3A中沿線IV-IV的剖面示意圖。本實施例超接面半導體元件1’和前一實施例的超接面半導體元件1中，相同的元件具有相同的標號，且相同的部分不再贅述。本實施例的超接面半導體元件1’除了主環形場板13’之外，還包括至少一個輔助環形場板14(圖3A中繪示多個)。
請先參照圖4，本實施例的主環形場板13’同樣會覆蓋輕摻雜區114的第二末端部114b，以降低第二末端部114b的電場強度。在本實施例中，主環形場板13’凸出於第二末端部114b的長度L1，也就是主環形場板13’的第二端面131’至第二末端部114b的最短距離，和p型摻雜區110、111的第一寬度W1之間，滿足下列關係式：(a*(W1+W2)>L1>(a*(W1+W2)-W2))，其中L1為所述長度，W1為所述第一寬度，W2為所述第二寬度，a為正整數。
本發明實施例中，主環形場板13’的寬度會大於任一個輔助環形場板14的寬度，在一實施例中，輔助環形場板14可設計相同寬度w，如圖4所示。另外，構成主環形場板13’與輔助環形場板14的材料為導電材料，例如是金屬或者是重摻雜的多晶矽。另外，在本發明實施例中，主環形場板13’是浮接。
請參照圖3A，輔助環形場板14位於主環形場板13’的外側，並圍繞主環型場板13’。每一個輔助環形場板14具有一和第一方向D1大致平行的第一直線部14a，和第二方向D2大致平行的第二直線部14b，以及連接於第一直線部14a與第二直線部14b之間的轉折部分14c。
如圖3B與圖4所示，第一直線部14a會覆蓋兩相鄰的n型摻雜區113與p型摻雜區111之間的一交界。也就是說，輔助環形場板14跨於n型摻雜區113與p型摻雜區111交錯。並且，輔助環形場板14較靠近元件區A1的一端為p型摻雜區111，相反另一端為n型摻雜區113。換言之，每一輔助環形場板14的內邊緣是位於p型摻雜區111上，而輔助環形場板14的外邊緣是位於n型摻雜區113上。
在一實施例中，輔助環形場板14的寬度w(也就是第一直線部14a的寬度)，p型摻雜區111的寬度W1，以及n型摻雜區113的寬度W2滿足下列關係式：w≧0.5(W1+W2)。
須說明的是，在靠近表面11a以及n型摻雜區113與p型摻雜區111的交界處，會具有較大的電場強度。因此，輔助環形場板14覆蓋在n型摻雜區113與p型摻雜區111的交界上，有助於改善在n型摻雜區113與p型摻雜區111交界處的電場集中的現象，及優化表面電場分佈，以提高超接面半導體元件1’的崩潰電壓。進一步而言，應用場板原理，可擴展輕摻雜區往外延伸的空乏區，以降低在n型摻雜區113和p型摻雜區111的PN接面的電場強度。
請參照圖3B，輔助環形場板14的轉折部分14c與主環形場板13的轉折部13c皆為弧形。在本實施例中，位於最外側的輔助環形場板14的寬度較其他輔助環型場板14的寬度大，且轉折部分14c會覆蓋每一個p型摻雜區111的端部111a。如圖3B所示，每一個p型摻雜區111的端部111a之間所形成的連線為一弧形線，且位於最外側的輔助環形場板14的轉折部分14c與前述的弧形線重合。
另外，請參照圖3A與圖3B，和圖1的實施例相似，一部分p型摻雜區110會由元件區A1內朝元件區A1的兩相反側向外延伸至終端區A2內。但在本實施例中，每一個p型摻雜區110兩相反端部110a是位於最外側的輔助環形場板內部14下方。也就是說，位於終端區A2最外側的輔助環形場板14會覆蓋p型摻雜區110的兩相反端部。另外，由圖3B也可以看出，位於最外側的輔助環形場板14也會覆蓋另一部分p型摻雜區111的兩相反端部111a。
請繼續參照圖5。圖5繪示本發明另一實施例的超接面半導體元件的局部俯視示意圖。本實施例中，主環形場板23具有呈直角的轉折部23c。相似地，輔助環形場板24也具有呈直角的轉折部分24c。另外，和圖3B的實施例相似，位於最外側的輔助環形場板24會覆蓋每一個p型摻雜區110、111的端部110a、111a。如此，可擴展輕摻雜區11往外延伸的空乏區，以降低在p型摻雜區110、111的端部110a、111a的PN接面的電場強度。
在其他實施例中，位於最外側的輔助環形場板並不一定要覆蓋p型摻雜區110、111的端部110a、111a。請參照圖6，其顯示本發明另一實施例的超接面半導體元件的俯視示意圖。在本實施例中，多個輔助環形場板34a、34b由內而外依序設置於終端區A2上。
多個p型摻雜區由元件區A1延伸至終端區A2最外側的輔 助環形場板34b的外部。也就是說，p型摻雜區111、110的一部分會延伸超出輔助環形場板34b所圍設的範圍。由俯視圖觀之，每一個p型摻雜區110、111的端部110a、111a是位於密封環36與最外側的輔助環形場板34b之間。
綜上所述，在本發明實施例的超接面半導體元件中，多個p型摻雜區橫跨元件區以及終端區。相較於習知的超接面電晶體元件而言，利用磊晶製程形成這些p型摻雜區時，由於p型摻雜區不具有圓弧轉角，不需要考慮晶格面是否匹配的問題，可降低製程難度及提升磊晶品質。其次，在形成p型摻雜區時，也可使p型摻雜區具有較均勻的雜質摻雜濃度，從而可避免超接面半導體元件的耐壓因p型雜質摻雜濃度不均勻而降低。
另外，本發明所提供的超接面半導體元件，配合主環形場板與輔助環形場板，可改善漂移層內的電場分布，從而使超接面半導體元件整體的崩潰電壓符合要求。詳細而言，主環形場板覆蓋輕摻雜區的第二末端部，可降低在第二末端部的電場強度，從而提高超接面半導體元件整體的崩潰電壓。
雖然本發明之實施例已揭露如上，然本發明並不受限於上述實施例，任何所屬技術領域中具有通常知識者，在不脫離本發明所揭露之範圍內，當可作些許之更動與調整，因此本發明之保護 範圍應當以後附之申請專利範圍所界定者為準。

Claims (12)

  1. 一種超接面半導體元件，包括：一基板；一漂移層，設置於所述基板上，並具有相反於所述基板的一表面，其中所述漂移層內部具有多個n型摻雜區及多個p型摻雜區，多個所述n型摻雜區與多個所述p型摻雜區由所述表面朝所述基板的方向延伸並交替地排列，以形成一超接面結構，其中所述漂移層定義一元件區及圍繞所述元件區的一終端區；一輕摻雜區，位於所述漂移層內部並連接所述表面，且所述輕摻雜區具有一靠近所述元件區的第一末端部及一遠離所述元件區的第二末端部；一絕緣層，設置於所述表面上覆蓋所述終端區；以及一主環形場板，設置於所述絕緣層上，使所述主環形場板覆蓋所述第二末端部。
  2. 如請求項1所述的超接面半導體元件，其中每一所述p型摻雜區具有一第一寬度W1與一第一濃度p1，每一所述n型摻雜區具有一第二寬度W2與一第二濃度n1，且滿足下列關係式：p1*W1≒n1*W2。
  3. 如請求項1所述的超接面半導體元件，其中該終端區具有至少具有六組p型摻雜區與n型摻雜區交替排列。
  4. 如請求項1所述的超接面半導體元件，其中所述主環形場板凸出於所述第二末端部一長度L，每一所述p型摻雜區具有一第一寬度W1，每一所述n型摻雜區具有一第二寬度W2，且滿足下列關係式：a*(W1+W2)>L>(a*(W1+W2)-W2)，其中a為正整數。
  5. 如請求項4所述的超接面半導體元件，還進一步包括：至少一輔助環形場板位於所述終端區並圍繞所述主環形場板，其中所述主環形場板的寬度大於任一所述輔助環形場板的寬度。
  6. 如請求項5所述的超接面半導體元件，其中所述輔助環形場板的寬度皆相同為w，滿足下列關係式：w≧0.5(W1+W2)。
  7. 如請求項5所述的超接面半導體元件，其中所述輔助環形場板跨於所述p型摻雜區與所述n型摻雜區交錯，其中所述輔助環形場板較靠近元件區一端為p型摻雜區，相反另一端為n型摻雜區。
  8. 如請求項5所述的超接面半導體元件，其中多個所述p型摻雜區由所述元件區延伸至所述終端區的最外側的所述輔助環形場板內部。
  9. 如請求項5所述的超接面半導體元件，其中所述p型摻雜區由所述元件區延伸至所述終端區的最外側的所述輔助環形場板之外部。
  10. 如請求項1所述的超接面半導體元件，還進一步包括：至少一位於所述元件區內的電晶體結構，所述電晶體結構包括一源極層，其中所述主環形場板具有靠近所述元件區的一端面，所述端面與所述源極層的一端面相對且相隔一預定距離，且所述預定距離至少大於所述p型摻雜區的一第一寬度。
  11. 如請求項1所述的超接面半導體元件，其中，多個所述p型摻雜區在所述表面上具有大致相同的一延伸方向，所述主環形場板具有和所述延伸方向平行的一第一直線段、和所述延伸方向垂直的一第二直線段以及連接於所述第一直線段與所 述第二直線段之間的一轉折部，其中所述轉折部為一弧形轉折部或一直角轉折部。
  12. 如請求項1所述的超接面半導體元件，更包括一密封環，圍繞於所述終端區外圍，用以避免靜電放電產生。
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