JP2014063799A - 電力用半導体装置 - Google Patents

Abstract

【課題】耐圧特性を安定化させ、耐圧を向上させることができる電力用半導体装置を提供すること。
【解決手段】実施形態に係る電力用半導体装置１０は、ｎ−型の半導体基板１４に、複数の電力用半導体素子を有するメインセル部１２、およびメインセル部１２を囲う終端部１３が設けられたものである。終端部１３は、ｐ型の複数のガードリング層２５、絶縁膜２４、および電界緩和層３７、を具備する。複数のガードリング層２５は、半導体基板１４の上面に互いに離間するように配置される。さらに複数のガードリング層２５はそれぞれ、メインセル部１２を囲うリング状である。絶縁膜２４は、半導体基板１４上のうち、ガードリング層２５間、およびメインセル部１２に設けられたベース層１９とガードリング層２５との間、にそれぞれ形成される。電界緩和層３７はｐ型の不純物を含んでおり、それぞれの絶縁膜２４上に配置されている。
【選択図】図１

Description

本発明の実施形態は、電力用半導体装置に関する。

パワーＭＯＳやＩＧＢＴ等の電力用半導体装置は、電力変換や電力制御などに用いられる主に電力機器向けの半導体装置であり、通常の半導体装置に比べて高耐圧化され、大電流を流すことができるようになっている。電力用半導体装置において、逆方向電圧印加時には、電流を遮断して高い電圧を保持する必要がある。

一般に、電力用半導体装置において、電流を流すメインセル部（ＩＧＢＴ等の半導体素子）を取り囲む終端部（外周接合領域）には、半導体装置の高耐圧化を実現するために、ＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）部等が形成されている。例えばメインセル部にＩＧＢＴが形成され、終端部にＦＬＲ部が形成された半導体装置において、コレクタ―エミッタ間に電圧が印加されると、ＦＬＲ部によって終端部に空乏層が形成されるため、エミッタ領域のｐｎ接合、すなわち、エミッタ層とこの層と反対の導電型であるベース層との間に形成される空乏層が終端部まで伸ばされ、エミッタ領域のｐｎ接合にかかる電界強度が緩和される。これにより、コレクタ―エミッタ間電圧(ＶＣＥＳ)、コレクタ―エミッタ間電流(ＩＣＥＳ)が安定し、装置の耐圧が向上する。

このような電力用半導体装置において、エミッタ電極およびゲートパッド部を除く装置上面はパッシベーション膜で覆われるが、このパッシベーション膜に熱や電界などが加わると、パッシベーション膜中に含まれる不純物イオンのうち、プラスイオンがグランド側（エミッタ側）へ集まり、マイナスイオンが高電位側（コレクタ側）へ集まり、パッシベーション内部において分極が生ずる。分極が生ずると、終端部における電界分布の変化によって装置の耐圧特性が変化し、装置の耐圧を低下させる。

同様の現象は、終端部に堆積された絶縁膜(シリコン酸化膜、層間絶縁膜)内、若しくは、電力用半導体装置をパッケージ化するために、シリコンゲル等の封止材によって電力用半導体装置が封止される場合、この封止材内においても生じ、装置の耐圧特性が変化し、装置の耐圧を低下させる。

特開２０１１−１９９２２３号公報

実施形態は、耐圧特性を安定させ、耐圧を向上させることができる電力用半導体装置を提供することを目的とする。

実施形態に係る電力用半導体装置は、第１導電型の半導体基板、第２導電型の第１の不純物層、ゲート電極、第１導電型の第２の不純物層、第１の電極、第２の電極、複数の第３の不純物層、絶縁膜、およびフローティング電極、を具備する。前記第１の不純物層は、前記半導体基板の上面の一部に形成される。前記ゲート電極は、前記第１の不純物層にゲート絶縁膜を介して接するように形成される。前記第２の不純物層は、前記第１の不純物層の上面の一部に形成される。前記第１の電極は、前記半導体基板の下面に形成される。前記第２の電極は、前記半導体基板の前記上面上に、少なくとも前記第２の不純物層に接するように形成される。前記複数の第３の不純物層は、前記半導体基板の上面に互いに離間するように配置される。さらに前記複数の第３の不純物層はそれぞれ、前記第１の不純物層を囲うリング状である。前記絶縁膜は、前記半導体基板上のうち、前記第３の不純物層間、および前記第１の不純物層と前記第３の不純物層との間、にそれぞれ形成される。前記複数のフローティング電極は、それぞれ第２導電型の不純物を含んでおり、それぞれの前記絶縁膜上に配置されている。

第１の実施形態に係る電力用半導体装置を示す断面図である。 図１の領域Ｘの拡大図である。 第１の実施形態に係る電力用半導体装置の製造方法を説明するための、装置断面図である。 第１の実施形態に係る電力用半導体装置の製造方法を説明するための、装置断面図である。 第１の実施形態に係る電力用半導体装置の製造方法を説明するための、装置断面図である。 第１の実施形態に係る電力用半導体装置の製造方法を説明するための、装置断面図である。 第１の実施形態に係る電力用半導体装置の製造方法を説明するための、装置断面図である。 第１の実施形態に係る電力用半導体装置の製造方法を説明するための、装置断面図である。 従来の電力用半導体装置、および第１の実施形態に係る電力用半導体装置の内部に形成される等電位線を示す図である。 第２の実施形態に係る電力用半導体装置を示す断面図である。 図１０の領域Ｙの拡大図である。

以下に、実施形態に係る電力用半導体装置について説明する。

（第１の実施形態）
図１は、第１の実施形態に係る電力用半導体装置を示す断面図である。図１に示す電力用半導体装置１０は、ｎチャネル型のＩＧＢＴである。すなわち、図１に示すように、電力用半導体装置１０は、複数個のＩＧＢＴ１１が並列に形成されたメインセル部１２、および終端部１３からなるものである。

この電力用半導体装置１０において、ｎ−型の半導体基板１４は、例えばシリコンからなり、所望の耐圧が得られるように設定された不純物濃度を有する。この半導体基板１４の主表面（以下、この面を上面と称する）に対向する下面全面には、ｎ＋型のバッファ層１５が形成されている。また、バッファ層１５の下面全面には、ｐ＋型のコレクタ層１６が形成されている。なお、半導体基板１４において、バッファ層１５上の領域は、ＩＧＢＴ１１のドリフト層１７となる。

半導体基板１４の下面上の全面には、第１の電極として、コレクタ電極１８が、コレクタ層１６に接するように形成されている。

半導体基板１４の上面の一部、すなわちメインセル部１２の半導体基板１４の上面には、第１の不純物層として、ｐ型のベース層１９が形成されている。

また、半導体基板１４には、少なくともベース層１９を貫通する複数本のトレンチ２０が、互いに平行に形成されている。各トレンチ２０の内側面にはそれぞれゲート絶縁膜２１が形成されており、ゲート絶縁膜２１を含む各トレンチ２０の内部には、ゲート電極２２が形成されている。ゲート電極２２は、ベース層１９を貫通するトレンチ２０の内部に形成されることによって、ベース層１９にゲート絶縁膜２１を介して接している。

ベース層１９の上面の一部、すなわち、ベース層１９の上面のうち、各ゲート電極２２の両側には、第２の不純物層として、各ゲート電極２２に沿った、ベース層１９より浅いｎ型の不純物層であるエミッタ層２３が形成されている。

また、半導体基板１４の上面には、例えば酸化膜および層間絶縁膜からなる絶縁膜２４が形成されている。メインセル部１２において、この絶縁膜２４は、少なくともエミッタ層２３が露出するように形成されている。なお、この絶縁膜２３は、後述する終端部１３において、ガードリング層２５の一部、およびチャネルストッパー層２６の一部が露出するように形成されている。

メインセル部１２において、この絶縁膜２４上には、第２の電極として、互いに平行な複数のエミッタ電極２７が形成されている。複数のエミッタ電極２７は、例えば２本のゲート電極２２を一対として、一対のゲート電極２２毎に、絶縁膜２４から露出するエミッタ層２３に接するように形成されている。

また、エミッタ電極２７間の一つの絶縁膜２４上には、ゲート電極２２に接続されるゲート配線２８が形成されている。そして、ゲート配線２８を含む絶縁膜２４上には、ゲート配線２８の一部が露出する絶縁膜２９が形成されている。このゲート配線２８上の絶得膜２９上には、ゲート配線２８に接続されるようにゲートパッド部３０が形成されている。すなわち、ゲートパッド部３０は、ゲート配線２８を介してゲート電極２２に接続されている。

このような複数個のＩＧＢＴ１１からなるメインセル部１２の周囲には、終端部１３が設けられている。終端部１３には、耐圧を向上させるために、ＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）部３１が設けられている。さらに終端部１３には、リーク電流を抑制するために、ＥＱＰＲ（Ｅｑｕｉｖａｌｅｎｔ Ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）部３２が設けられている。

ＦＬＲ部３１は、複数の第３の不純物層として、複数のｐ型のＦＬＲ層２５（以下、各ＦＬＲ層２５をそれぞれガードリング層２５と称する）、およびこれらの各層２５にそれぞれ接するように設けられた複数の第１のプレート電極３３、によって構成される。

各カードリング層２５は、終端部１３の半導体基板１４の上面において、メインセル部１２を囲うリング状に形成されている。このような複数のガードリング層２５は、所定の間隔を有して互いに離間するように形成されている。

複数の第１のプレート電極３３はそれぞれ、終端部１４の半導体基板１４上において、対応するガードリング層２５の一部に接するように、リング状に形成されている。すなわち、終端部１３の半導体基板１４上において、各ガードリング層２５上の一部を含む各ガードリング層２５の間、最外のガードリング層２５および後述するＥＱＰＲ層２６（チャネルストッパー層２６）上の一部を含むこれらの層間には、それぞれガードリング層２５の一部が露出するように、リング状の絶縁膜２４が形成されている。各第１のプレート電極３３は、これらの絶縁膜２４上に、ガードリング層２５に接するように設けられている。

ガードリング層２５および第１のプレート電極３３によって、メインセル部１２のエミッタ層２３とベース層１９との間に形成される空乏層を、終端部１３の所望の位置まで伸ばすことができる。従って、半導体基板１４の上面における電界集中を緩和することができ、装置の耐圧を向上させることができる。

また、ＥＱＰＥ部３２は、半導体基板１４より高濃度のｎ＋型のＥＱＰＲ層２６（以下、ＥＱＰＲ層２６をチャネルストッパー層２６と称する）、およびこの層２６に接するように設けられた第２のプレート電極３４、によって構成される。

第４の不純物層であるチャネルストッパー層２６は、終端部１３の半導体基板１４の上面において、最外のガードリング層２５を囲み、かつ最外のガードリング層２５と離間するように、リング状に形成されている。

第２のプレート電極３４は、終端部１３の半導体基板１４上において、チャネルストッパー層２６の一部に接するように、リング状に形成されている。すなわち、上述したように、終端部１３の半導体基板１４上において、最外のガードリング層２５およびチャネルストッパー層２６上の一部を含むこれらの層間には、チャネルストッパー層２６の一部が露出するように、リング状の絶縁膜２４が形成されている。第２のプレート電極３４は、この絶縁膜２４上に、チャネルストッパー層２６に接するように設けられている。

チャネルストッパー層２６および第２のプレート電極３４によって、空乏層が装置断面に達することを抑制することができ、空乏層が装置断面に達することにより発生するリーク電流を抑制することができる。

以下、図２を参照して、さらに終端部１３の構造について説明する。図２は、図１の点線Ｘで囲まれた領域を拡大して示す断面図である。図２に示すように、終端部１３における半導体基板１４上のうち、所定の位置には、酸化膜３５および層間絶縁膜３６からなる絶縁膜２４が設けられている。すなわち、メインセル部１２のベース層１９（図１）と最内のガードリング層２５との間、各ガードリング層２５の間、および最外のガードリング層２５とチャネルストッパー層２６との間、には、それぞれ酸化膜３５および層間絶縁膜３６からなる絶縁膜２４が設けられている。

また、これらの絶縁膜２４の内部には、絶縁膜２４の形状に対応したリング状の電界緩和層３７が含まれている。すなわち、絶縁膜２４に含まれる層間絶縁膜３６は、層間絶縁膜３６−１および層間絶縁膜３６−２からなり、半導体基板１４上の所定の位置には、層間絶縁膜３６−１および酸化膜３５がこの順に積層されている。この酸化膜３５上に、電界緩和層３７が形成されており、電界緩和層３７は、これを含む酸化膜３５上に設けられた層間絶縁膜３６−２で覆われている。

各電界緩和層３７は、フローティング電極であり、例えば高純度のポリシリコンに、ｎ型の半導体基板１４と逆導電型の不純物、すなわちｐ型の不純物が高濃度にドープされたものである。従って、各電界緩和層３７は、正に帯電された状態となっている。なお、電界緩和層３７を正に帯電させる理由については後述する。

このような終端部１３、および上述のメインセル部１２からなる電力用半導体装置１０において、半導体基板１４上のうち、エミッタ電極２３およびゲートパッド部３０を除く全面は、パッシベーション膜３８で覆われている（図１）。

次に、図３乃至図８を参照して、第１の実施形態に係る電力用半導体装置１０の製造方法を説明する。図３乃至図８はそれぞれ、第１の実施形態に係る電力用半導体装置１０の製造工程を示す断面図である。なお、本実施形態は終端部１３に特徴を有するものであり、メインセル部１２は一般的な構成であるため、以下に、第１の実施形態に係る電力用半導体装置１０の製造方法として、終端部１３の製造方法を説明する。

まず、ｎ−型の半導体基板１４の上面のうち、所定の位置に、複数のガードリング層２５を形成する。すなわち、ｎ−型の半導体基板１４の上面全面に層間絶縁膜３６−１を形成し（図３（ａ））、層間絶縁膜３６−１上に、ガードリング層２５が形成される箇所にリング状の開口部３９を有する第１のレジスト膜４０を形成する（図３（ｂ））。続いて、第１のレジスト膜４０の開口部３９から露出する層間絶縁膜３６−１をエッチングにより除去し（図３（ｃ））、第１のレジスト膜４０を除去した後に、層間絶縁膜３６−１を含む半導体基板１４の上面全面に、酸化膜３５を形成する（図３（ｄ））。次に、ガードリング層２５が形成される箇所に開口部４１を有する第２のレジスト膜４２を形成した後、第２のレジスト膜４２の開口部４１から、酸化膜３５を介して半導体基板１４に、ｐ型のイオンとして例えばボロン（Ｂ）を注入し（図３（ｅ））、熱拡散させることによってガードリング層２５を形成する（図３（ｆ））。

次に、半導体基板１４の上面のうち、所定の位置に、チャネルストッパー層２６を形成する。すなわち、チャネルストッパー層２６が形成される箇所に開口部４３を有する第３のレジスト膜４４を形成した後（図４（ａ））、第３のレジスト膜４４の開口部４３から露出する酸化膜３５、およびこの下層の層間絶縁膜３６−１をエッチングによって除去し（図４（ｂ））、酸化膜３５および層間絶縁膜３６−１が除去されることによって露出した半導体基板１４の上面に、ｎ型のイオンとして例えばヒ素（Ａｓ）を注入し（図４（ｃ））、熱拡散させることによってチャネルストッパー層２６を形成する（図４（ｄ））。

次に、酸化膜３５上に電界緩和層３７を形成する。すなわち、ガードリング層２５およびチャネルストッパー層２６が形成された半導体基板１４の上面全面に、電界緩和層３７の材料として、例えばポリシリコン４５を形成し（図５（ａ））、酸化膜３５上の一部領域にポリシリコン４５が残されるように、他の領域に開口部４６を有する第４のレジスト膜４７を、ポリシリコン４５上に形成し（図５（ｂ））、第４のレジスト膜４７の開口部４６から露出するポリシリコン４５をエッチングにより除去する（図５（ｃ））。これにより、酸化膜３５上に、ポリシリコン４５からなる電界緩和層３７が形成される。

次に、電界緩和層３７を正に帯電させる。すなわち、電界緩和層３７間に第５のレジスト膜４８を形成し（図６（ａ））、電界緩和層３７にｐ型のイオンとして、例えばボロン（Ｂ）を注入する（図６（ｂ））。これにより、電界緩和層３７は、ｐ型の不純物を含むため、正に帯電した状態となる。この後、第５のレジスト膜４８を除去する（図６（ｃ））。

次に、電界緩和層３７を層間絶縁膜３６−２で覆い、第１、第２のプレート電極３３、３４を形成する。すなわち、正に帯電した電界緩和層３７、酸化膜３５を含む半導体基板１４の上面全面に、層間絶縁膜３６−２を形成し（図７（ａ））、電界緩和層３７間の一部領域の層間絶縁膜３６−２および酸化膜３５を除去するために、所望の位置に開口部４９を有する第６のレジスト膜５０を形成し（図７（ｂ））、第６のレジスト膜５０の開口部４９から露出する層間絶縁膜３６−２および酸化膜３５を、エッチングにより除去する（図７（ｃ））。

第６のレジスト膜５０を除去した後、第１、第２のプレート電極３３、３４となる金属膜５１、例えばアルミニウム膜を全面に形成し（図８（ａ））、第１、第２のプレート電極３３、３４が形成される箇所に金属膜５１が残されるように、他の領域に開口部５２を有する第７のレジスト膜５３を、金属膜５１上に形成する（図８（ｂ））。この後、第７のレジスト膜５３の開口部５２から露出する金属膜５１をエッチングにより除去することによって、第１、第２のプレート電極３３、３４を形成する（図８（ｃ））。最後に、第７のレジスト膜５３を除去し、装置全面にパッシベーション膜３８を形成して（図８（ｄ））、図１、図２に示す電力用半導体装置１０が製造される。

なお、本実施形態に係る電力用半導体装置１０において、メインセル部１２は、上記各工程において適宜形成することが、製造工程数の抑制の面において好ましいが、終端部１３の製造前後に形成してもよい。

ここで、本実施形態に係る電力用半導体装置１０において、終端部１３の絶縁膜２４内に、正に帯電した電界緩和層３７を設ける理由について説明する。そこで、パッシベーション膜３８が負に帯電している場合を考える。

図９は、従来の電力用半導体装置、および第１の実施形態に係る電力用半導体装置１０の内部に形成される等電位線を示す図であって、同図（ａ）は、第１の実施形態に係る電力用半導体装置１０の終端部１３の内部に形成される等電位線を模式的に示す図であり、同図（ｂ）は、従来の電力用半導体装置の終端部の内部に形成される等電位線を模式的に示す図である。

図９（ａ）に示すように、絶縁膜２４内に正に帯電した電界緩和層３７を有する場合において、パッシベーション膜３８が負に帯電した場合、電界緩和層３７が正に帯電しているため、パッシベーション膜３８に絶縁膜２４を介して接する半導体基板１４の上面に正に帯電した領域は形成されず、負に帯電した領域５５（半導体基板１４よりも不純物濃度が上昇した領域５５）が形成される。従って、複数のガードリング層２５およびベース層１９（図１）が相互に電位的に接続されることが抑制される。この結果、図９（ａ）に点線で示すように、半導体基板１４中の等電位線はほぼ設計通りとなり、電力用半導体装置１０は、ほぼ設計通りの耐圧を得ることができる。

なお、ガードリング層２５上には第１のプレート電極３３が形成されているため、パッシベーション膜３８が負に帯電していても、ガードリング層２５の上面の帯電状態が変化することはない。

反対に、図９（ｂ）に示すように、絶縁膜２４内に正に帯電した電界緩和層が設けられていない場合において、パッシベーション膜３８が負に帯電した場合、このパッシベーション膜３８に絶縁膜２４を介して接する半導体基板１４の上面、すなわち、最内のガードリング層２５とメインセル部１２のベース層１９（図１）との間、ガードリング層２５間、および最外のガードリング層２５とチャネルストッパー層２６との間、の半導体基板１４の上面に、反転層５４（正に帯電した領域５４）が形成される。これらの反転層５４は、ベース層１９および複数のガードリング層２５を電位的に接続する。従って、ガードリング層２５の効果は失われ、メインセル部１２のエミッタ層２３とベース層１９との間に形成される空乏層を、例えばチャネルストッパー層２６の近傍まで伸ばす。この結果、図９（ｂ）に点線で示すように、パッシベーション膜３８内における負の帯電の分布に応じて、半導体基板１４中の等電位線は設計された配置（図９（ａ）に示す等電位線の配置）から変化し、装置の耐圧を低下させる。

以上に説明した第１の実施形態に係る電力用半導体装置１０によれば、終端部１３の絶縁膜２４内に、パッシベーション膜３８と逆導電型に帯電した電界緩和層３７が設けられている。従って、パッシベーション膜３８が帯電することによる耐圧特性の変化を抑制し、装置の耐圧を向上させることができる。

（第２の実施形態）
図１０は、第２の実施形態に係る電力用半導体装置６０を示す断面図である。図２に示す電力用半導体装置６０は、ｐチャネル型のＭＯＳトランジスタである。すなわち、図１０に示すように、電力用半導体装置６０は、複数個のＭＯＳトランジスタ６１が並列に形成されたメインセル部６２、および終端部６３からなるものである。

この電力用半導体装置６０は、第１の実施形態に係る電力用半導体装置１０と比較して、各不純物領域の導電型が反対の導電型であり、かつ第１の実施形態に係る電力用半導体装置１０の半導体基板１４の下面からバッファ層１５およびコレクタ層１６を廃した構成である点が異なるが、他の構成は、第１の実施形態に係る電力用半導体装置１０と同様である。従って、以下の電力用半導体装置６０の説明は、適宜簡略化する。

メインセル部６２においてドリフト層６７となる半導体基板６４はｐ−型であり、この下面全面には、第１の電極としてドレイン電極６８が形成されている。

メインセル部６２の半導体基板６４の上面には、第１の不純物層として、ｎ型のベース層６９が形成されている。また、半導体基板６４には複数本のトレンチ７０が形成されており、これらのトレンチ７０の内部にはそれぞれ、ゲート絶縁膜７１を介してゲート電極７２が形成されている。

ベース層６９の上面において、各ゲート電極７２の両側には、第２の不純物層として、ｐ型の不純物層であるソース層７３がベース層６９より浅く形成されている。

また、半導体基板６４の上面には、絶縁膜７４が形成されている。メインセル部６２において、この絶縁膜７４は、少なくともソース層７３が露出するように形成されている。なお、この絶縁膜７４は、終端部６３において、ガードリング層７５の一部、およびチャネルストッパー層７６の一部が露出するように形成されている。

メインセル部６２において、この絶縁膜７４上には、第２の電極であるソース電極７７が、互いに平行に複数本形成されている。

また、ソース電極７７間の一つの絶縁膜７４上には、ゲート電極７２に接続されるゲート配線７８が形成されている。そして、ゲート配線７８を含む絶縁膜７４上には、ゲート配線７８の一部が露出する絶縁膜７９が形成されている。このゲート配線７８上の絶得膜７９上には、ゲート配線７８に接続されるようにゲートパッド部８０が形成されている。すなわち、ゲートパッド部８０は、ゲート配線７８を介してゲート電極７２に接続されている。

このようなメインセル部６２の周囲には、ＦＬＲ部８１およびＥＱＰＲ部８２を有する終端部６３が設けられている。

ＦＬＲ部８１は、複数の第３の不純物層としての複数のｎ型のガードリング層７５、およびこれらの各層７５にそれぞれ接するように設けられた複数の第１のプレート電極８３、によって構成される。

また、ＥＱＰＥ部８２は、第４の不純物層としての、半導体基板６４より高濃度のｐ＋型のチャネルストッパー層７６、およびこの層７６に接するように設けられた第２のプレート電極８４、によって構成される。

以下、図１１を参照して、さらに終端部６３の構造について説明する。図１１は、図１０の点線Ｙで囲まれた領域を拡大して示す断面図である。図１１に示すように、終端部６３における半導体基板６４の上面のうち、所定の位置には、酸化膜８５および層間絶縁膜８６−１、８６−２からなる絶縁膜７４が設けられている。すなわち、メインセル部６２のベース層６９（図１０）と最内のガードリング層７５との間、各ガードリング層７５の間、および最外のガードリング層７５とチャネルストッパー層７６との間、には、それぞれ絶縁膜７４が設けられている。

また、これらの絶縁膜７４の内部には、絶縁膜７４の形状に対応したリング状の電界緩和層８７が含まれている。すなわち、半導体基板７４上の所定の位置には、層間絶縁膜８６−１および酸化膜８５がこの順に積層されている。この酸化膜８５上に電界緩和層８７が形成されており、電界緩和層８７は、これを含む酸化膜８５上に設けられた層間絶縁膜８６−２で覆われている。

各電界緩和層８７は、フローティング電極であり、例えば高純度のポリシリコンに、ｐ型の半導体基板６４と逆導電型の不純物、すなわちｎ型の不純物（例えばヒ素（Ａｓ））が高濃度にドープされたものである。従って、各電界緩和層８７は、負に帯電された状態となっている。なお、電界緩和層８７を負に帯電させる理由は、第１の実施形態において電界緩和層３７を正に帯電させる理由と同様であるため、ここではその説明を省略する。

このような終端部６３、および上述のメインセル部６２からなる電力用半導体装置６０において、半導体基板６４上のうち、ソース電極７７およびゲートパッド部８０を除く全面は、パッシベーション膜８８で覆われている（図１０）。

なお、このような電力用半導体装置６０は、第１の実施形態に係る電力用半導体装置１０と同様に製造することができる。従って、第２の実施形態に係る電力用半導体装置６０の製造方法の説明は省略する。

以上に説明した第２の実施形態に係る電力用半導体装置６０においても、終端部６３の絶縁膜７４内に、パッシベーション膜８８と逆導電型に帯電した電界緩和層８７が設けられている。従って、パッシベーション膜８８が帯電することによる耐圧特性の変化を抑制し、装置の耐圧を向上させることができる。

以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、上記各実施形態は、パッシベーション膜３８、８８以外に、例えば終端部１３、６３に設けられた絶縁膜２４、７４が帯電している場合にも有効であり、絶縁膜２４、７４が帯電することによる耐圧特性の変化を抑制し、装置の耐圧を向上させることができる。

さらに、上記各実施形態は、電力用半導体装置１０、６０がパッケージ化のために封止材によって封止された場合において、封止材が帯電している場合にも有効であり、封止材が帯電することによる耐圧特性の変化を抑制し、装置の耐圧を向上させることができる。

また、本実施形態では、メインセル部１２、６２にトレンチゲート型のＩＧＢＴ１１またはＭＯＳトランジスタ６１が設けられているが、メインセル部１２、６２に設けられるＩＧＢＴおよびＭＯＳトランジスタは、それぞれプレーナゲート型であってもよい。

１０、６０・・・電力用半導体装置
１１・・・ＩＧＢＴ
１２、６２・・・メインセル部
１３、６３・・・終端部
１４、６４・・・半導体基板
１５・・・バッファ層
１６・・・コレクタ層
１７、６７・・・ドリフト層
１８・・・コレクタ電極
１９、６９・・・ベース層
２０、７０・・・トレンチ
２１、７１・・・ゲート絶縁膜
２２、７２・・・ゲート電極
２３・・・エミッタ層
２４、７４・・・絶縁膜
２５、７５・・・ガードリング層（ＦＬＲ層）
２６、７６・・・チャネルストッパー層（ＥＱＰＲ層）
２７・・・エミッタ電極
２８、７８・・・ゲート配線
２９、７９・・・絶縁膜
３０、８０・・・ゲートパッド部
３１、８１・・・ＦＬＲ部
３２、８２・・・ＥＱＰＲ部
３３、８３・・・第１のプレート電極
３４、８４・・・第２のプレート電極
３５、８５・・・酸化膜
３６、３６−１、３６−２、８６−１、８６−２・・・層間絶縁膜
３７、８７・・・電界緩和層
３８、８８・・・パッシベーション膜
３９・・・開口部
４０・・・第１のレジスト膜
４１・・・開口部
４２・・・第２のレジスト膜
４３・・・開口部
４４・・・第３のレジスト膜
４５・・・ポリシリコン
４６・・・開口部
４７・・・第４のレジスト膜
４８・・・第５のレジスト膜
４９・・・開口部
５０・・・第６のレジスト膜
５１・・・金属膜
５２・・・開口部
５３・・・第７のレジスト膜
５４・・・反転層（正に帯電した領域）
５５・・・不純物濃度が上昇した領域（負に帯電した領域）
６１・・・ＭＯＳトランジスタ
６８・・・ドレイン電極
７３・・・ソース層
７７・・・ソース電極

Claims (6)

1. 第１導電型の半導体基板と、
   前記半導体基板の上面の一部に形成された第２導電型の第１の不純物層と、
   前記ベース層の上面の一部に形成された第１導電型の第２の不純物層と、
   前記ベース層にゲート絶縁膜を介して接するように形成されたゲート電極と、
   前記半導体基板の下面に形成された第１の電極と、
   前記半導体基板の上面上に、少なくとも前記第２の不純物層に接するように形成された第２の電極と、
   前記半導体基板の上面に互いに離間するように配置され、それぞれが前記第１の不純物層を囲うリング状の第２導電型の複数の第３の不純物層と、
   それぞれの前記第３の不純物層上に形成された第１のプレート電極と、
   前記半導体基板の上面に前記第３の不純物層と離間するように配置され、前記第３の不純物層を囲うリング状の第１導電型の第４の不純物層と、
   前記第４の不純物層上に形成された第２のプレート電極と、
   前記半導体基板上のうち、前記第３の不純物層間、前記第１の不純物層と前記第３の不純物層との間、および前記第３の不純物層と前記第４の不純物層との間、にそれぞれ形成された絶縁膜と、
   それぞれの前記絶縁膜の内部に配置された、第２導電型の不純物を含むポリシリコンからなるフローティング電極と、
   前記半導体基板上に形成されたパッシベーション膜と、
   を具備することを特徴とする電力用半導体装置。
2. 第１導電型の半導体基板と、
   前記半導体基板の上面の一部に形成された第２導電型の第１の不純物層と、
   前記第１の不純物層にゲート絶縁膜を介して接するように形成されたゲート電極と、
   前記第１の不純物層の上面の一部に形成された第１導電型の第２の不純物層と、
   前記半導体基板の下面に形成された第１の電極と、
   前記半導体基板の前記上面上に、少なくとも前記第２の不純物層に接するように形成された第２の電極と、
   前記半導体基板の上面に互いに離間するように配置され、それぞれが前記第１の不純物層を囲うリング状の第２導電型の複数の第３の不純物層と、
   前記半導体基板上のうち、前記第３の不純物層間、および前記第１の不純物層と前記第３の不純物層との間、にそれぞれ形成された絶縁膜と、
   それぞれの前記絶縁膜の内部に配置された、第２導電型の不純物を含むフローティング電極と、
   を具備することを特徴とする電力用半導体装置。
3. 前記半導体基板の上面に前記第３の不純物層と離間するように配置され、前記第３の不純物層を囲うリング状の第１導電型の第４の不純物層、をさらに具備し、
   前記絶縁膜は、前記半導体基板の上面のうち、前記第３の不純物層と前記第４の不純物層との間にも形成され、
   前記フローティング電極は、前記第３の不純物層と前記第４の不純物層との間に形成された前記絶縁膜の内部に、さらに形成されることを特徴とする請求項２に記載の電力用半導体装置。
4. それぞれの前記第３の不純物層上に形成された第１のプレート電極と、
   前記第４の不純物層上に形成された第２のプレート電極と、
   をさらに具備することを特徴とする請求項３に記載の電力用半導体装置。
5. 前記フローティング電極は、ポリシリコンからなることを特徴とする請求項２乃至４のいずれかに記載の電力用半導体装置。
6. 前記半導体基板上に、さらにパッシベーション膜を有することを特徴とする請求項２乃至５のいずれかに記載の電力用半導体装置。

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