CN114068528A - 半导体器件的接触件及其形成方法 - Google Patents

半导体器件的接触件及其形成方法 Download PDF

Info

Publication number
CN114068528A
CN114068528A CN202110377051.6A CN202110377051A CN114068528A CN 114068528 A CN114068528 A CN 114068528A CN 202110377051 A CN202110377051 A CN 202110377051A CN 114068528 A CN114068528 A CN 114068528A
Authority
CN
China
Prior art keywords
source
gate
width
contact
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110377051.6A
Other languages
English (en)
Inventor
林孟汉
杨世海
徐志安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114068528A publication Critical patent/CN114068528A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66606—Lateral single gate silicon transistors with final source and drain contacts formation strictly before final or dummy gate formation, e.g. contact first technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

本公开涉及半导体器件的接触件及其形成方法。公开了用于在低压器件和高压器件中形成到源极/漏极区域和栅极电极的接触件的方法以及由该方法形成的器件。在实施例中，一种器件包括：第一沟道区域，在衬底中与第一源极/漏极区域相邻；第一栅极，在第一沟道区域之上；第二沟道区域，在衬底中与第二源极/漏极区域相邻，第二沟道区域的顶表面低于第一沟道区域的顶表面；第二栅极，在第二沟道区域之上；ILD，在第一栅极和第二栅极之上；第一接触件，其延伸穿过ILD并且耦合到第一源极/漏极区域；以及第二接触件，其延伸穿过ILD、耦合到第二源极/漏极区域、并且具有大于第一接触件的宽度的宽度和大于第一接触件的高度的高度。

Description

半导体器件的接触件及其形成方法
技术领域
本公开一般地涉及半导体器件的接触件及其形成方法。
背景技术
半导体器件用于各种电子应用中，例如，个人计算机、手机、数码相机及其他电子设备。通常通过以下方式制造半导体器件：依次在半导体衬底之上沉积绝缘或电介质材料层、导电材料层和半导体材料层，并使用光刻图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定面积。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：第一沟道区域，所述第一沟道区域在半导体衬底中与第一源极/漏极区域相邻；第一栅极堆叠，所述第一栅极堆叠在所述第一沟道区域之上；第二沟道区域，所述第二沟道区域在所述半导体衬底中与第二源极/漏极区域相邻，其中，所述第二沟道区域的顶表面被设置为低于所述第一沟道区域的顶表面；第二栅极堆叠，所述第二栅极堆叠在所述第二沟道区域之上；层间电介质(ILD)，所述ILD在所述第一栅极堆叠、所述第二栅极堆叠、所述第一源极/漏极区域和所述第二源极/漏极区域之上；第一源极/漏极接触件，所述第一源极/漏极接触件延伸穿过所述ILD并且电耦合到所述第一源极/漏极区域，所述第一源极/漏极接触件具有第一宽度和第一高度；以及第二源极/漏极接触件，所述第二源极/漏极接触件延伸穿过所述ILD并且电耦合到所述第二源极/漏极区域，所述第二源极/漏极接触件具有大于所述第一宽度的第二宽度和大于所述第一高度的第二高度。
根据本公开的另一实施例，提供了一种半导体器件，包括：第一晶体管，所述第一晶体管包括：第一栅极堆叠，所述第一栅极堆叠在半导体衬底之上，所述第一栅极堆叠具有第一高度；第一源极/漏极区域，所述第一源极/漏极区域与所述第一栅极堆叠相邻；第一栅极接触件，所述第一栅极接触件电耦合到所述第一栅极堆叠，所述第一栅极接触件的顶表面具有第一宽度；以及第一源极/漏极接触件，所述第一源极/漏极接触件电耦合到所述第一源极/漏极区域，所述第一源极/漏极接触件的顶表面具有大于所述第一宽度的第二宽度；以及第二晶体管，所述第二晶体管包括：第二栅极堆叠，所述第二栅极堆叠在半导体衬底之上，所述第二栅极堆叠具有小于所述第一高度的第二高度；第二源极/漏极区域，所述第二源极/漏极区域与所述第二栅极堆叠相邻；以及第二源极/漏极接触件，所述第二源极/漏极接触件电耦合到所述第二源极/漏极区域，所述第二源极/漏极接触件的顶表面具有小于所述第二宽度的第三宽度。
根据本公开的又一实施例，提供了一种形成半导体器件的方法，包括：在半导体衬底之上形成第一晶体管和第二晶体管，所述第一晶体管包括第一栅极堆叠和与所述第一栅极堆叠相邻的第一源极/漏极区域，所述第二晶体管包括第二栅极堆叠和与所述第二栅极堆叠相邻的第二源极/漏极区域；在所述第一晶体管和所述第二晶体管之上形成层间电介质(ILD)；在所述ILD之上沉积光致抗蚀剂；图案化所述光致抗蚀剂以形成图案化的光致抗蚀剂，所述图案化的光致抗蚀剂包括在所述第一源极/漏极区域正上方的第一开口、在所述第二源极/漏极区域正上方的第二开口、和在所述第一栅极堆叠正上方的第三开口，所述第一开口具有第一宽度，所述第二开口具有第二宽度，所述第三开口具有第三宽度，其中，所述第一宽度大于所述第二宽度和所述第三宽度中的每一者；使用所述图案化的光致抗蚀剂作为掩模来蚀刻所述ILD；以及形成电耦合到所述第一源极/漏极区域的第一接触件、电耦合到所述第二源极/漏极区域的第二接触件、和电耦合到所述第一栅极堆叠的第三接触件，所述第一接触件具有第一高度，所述第一高度大于所述第二接触件的第二高度和所述第三接触件的第三高度中的每一者。
附图说明
在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19A、图19B、图19C、图19D、图19E、图20A、图20B、图20C、图21A、图21B和图21C是根据一些实施例的场效应晶体管(FET)的制造的中间阶段的截面图和俯视图。
图21D示出了根据一些实施例的接触件的材料特性的图示。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
各种实施例提供了用于形成用于低压半导体器件和高压半导体器件的接触件的方法以及由该方法形成的半导体器件。该方法包括：在衬底的第一区域中形成低压半导体器件并且在衬底的第二区域中形成高压半导体区域。衬底的第二区域被凹陷为低于衬底的第一区域。在第一区域和第二区域中形成栅极，其中第二区域中的栅极的高度大于第一区域中的栅极的高度。在第一区域和第二区域之上形成一个或多个层间电介质。图案化的光致抗蚀剂形成在层间电介质之上并且用于形成开口，该开口暴露第一区域中的第一源极/漏极区域、第二区域中的第二源极/漏极区域以及第一区域和第二区域中的栅极。
光致抗蚀剂被图案化为包括在第一源极/漏极区域之上的第一开口、在第二源极/漏极区域之上的第二开口以及在栅极之上的第三开口。第二开口可以具有大于第一开口和第三开口的宽度，并且第一开口可以具有等于或大于第三开口的宽度。随着开口的宽度增加，下面的层间电介质的蚀刻速率可以增加。作为结果，可以使用不同宽度的开口来暴露位于不同高度的第一源极/漏极区域、第二源极/漏极区域和栅极，而不会过度蚀刻第一源极/漏极区域、第二个源极/漏极区域或栅极。这样可以减少器件缺陷并提高器件性能。而且，可以省去掩膜步骤，从而降低成本。
本文讨论的一些实施例是在使用后栅极工艺形成的平面FET的背景下讨论的。在其他实施例中，可以使用先栅极工艺。而且，一些实施例考虑了在鳍式场效应晶体管(FinFET)、纳米结构(例如，纳米片、纳米线、栅极全环绕等)、场效应晶体管(NSFET)等中使用的方面。
在图1中，提供了衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或不掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层位于通常为硅或玻璃衬底的衬底上。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化砷化镓铟的合金半导体；或其组合。
衬底50具有低压(LV)器件区域100和高压(HV)器件区域200。LV器件区域100是要在其中形成低压器件(例如，低压金属氧化物半导体(MOS)器件)的区域。HV器件区域是要在其中形成高压器件(例如，高压MOS器件)的区域。LV器件被配置为以低于HV器件的相应操作电压和电源电压的操作电压和电源电压进行操作。应当理解，HV和LV的概念是彼此相对的。LV器件在不损坏的情况下可以承受的最大电压低于HV器件在不损坏的情况下可以承受的最大电压。在一些实施例中，HV器件的操作电压和电源电压在约2.5V和约15V之间，并且LV器件的操作电压和电源电压在约0.5V和约1V之间。LV器件区域100与HV器件区域200可以是实体分开的(如分隔物51所示)，并且任意数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)可以被设置在LV器件区域100和HV器件区域200之间。
进一步在图1中，在衬底50上形成衬垫层52和掩模层54。衬垫层52可以包括氧化硅等的薄膜，其可以使用热氧化工艺等形成。在一些实施例中，衬垫层52可以包括氮化硅、氮氧化硅、它们的组合或它们的多个层等。衬垫层52可以充当衬底50和掩模层54之间的粘附层。衬垫层52还可以充当用于蚀刻掩模层54的蚀刻停止层。在一些实施例中，掩模层54由氮化硅等材料形成。在一些实施例中，掩模层54可以包括氮氧化硅、多晶硅、它们的组合或它们的多个层等。可以通过化学气相沉积(CVD)，原子层沉积(ALD)等形成掩模层54。掩模层54可以在随后的光刻工艺期间用作硬掩模。
在图2中，蚀刻掩模层54、衬垫层52和衬底50以形成沟槽56。可以在掩模层54之上形成第一图案化的掩模(未单独示出)，例如，图案化的光致抗蚀剂。可以通过使用旋涂等在掩模层54之上沉积第一光敏层来形成第一图案化的掩模。然后可以通过将第一光敏层暴露于图案化的能量源(例如，图案化的光源)并使第一光敏层显影以去除第一光敏层的暴露或未暴露的部分，来图案化第一光敏层，从而形成图案化的掩模。可以通过适当的蚀刻工艺(例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合)来蚀刻掩模层54、衬垫层52和衬底50，以便将第一图案化的掩模的图案转移到掩模层54、衬垫层52和衬底50，从而形成沟槽56。在一些实施例中，蚀刻工艺可以是各向异性的。然后可以通过任何可接受的工艺(例如灰化工艺、剥离工艺等或它们的组合)来去除第一图案化的掩模。
在图3中，在邻近掩模层54、衬垫层52和衬底50的沟槽56中形成浅沟槽隔离(STI)区域58。STI区域58可以通过下列方式来形成：形成填充沟槽56并沿着衬底50的顶表面和侧表面、衬垫层52的侧表面以及掩膜层54的顶表面和侧表面延伸的绝缘材料(未单独示出)。绝缘材料可以是氧化物，例如二氧化硅、氮化物等或其组合，并且可以由高密度等离子体化学气相沉积(HDP-CVD)、流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积，利用后固化将沉积的材料转化为另一种材料(例如氧化物))等或其组合形成。可以使用由任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一些实施例中，绝缘材料被形成为使得多余的绝缘材料覆盖掩模层54。绝缘材料可以包括单个层或可以利用多个层。例如，在一些实施例中，可以首先沿着衬底50、衬垫层52和掩模层54的表面形成衬里(未单独示出)。此后，可以在衬里之上形成诸如上文所述的填充材料。
然后对绝缘材料施加去除工艺以去除掩模层54之上的多余的绝缘材料。在一些实施例中，可以利用平坦化工艺，例如，化学机械抛光(CMP)、回蚀刻工艺、其组合等等。去除工艺可以平坦化绝缘材料和掩模层54，从而形成STI区域58。去除工艺暴露掩模层54，使得在平坦化工艺完成之后，掩模层54和STI区域58的顶表面是水平的。
在图4中，在LV器件区域100和STI区域58之上形成第二图案化的掩模60，掩模层54、衬垫层52和衬底50在HV器件区域200中被蚀刻。第二图案化的掩模60可以是图案化的光致抗蚀剂。可以通过使用旋涂等在掩模层54和STI区域58之上沉积第二光敏层来形成第二图案化的掩模60。然后可以通过将第二光敏层暴露于图案化的能量源(例如，图案化的光源)并使第二光敏层显影以去除第二光敏层的暴露或未暴露的部分，来图案化第二光敏层，从而形成覆盖LV器件区域100并暴露HV器件区域200的第二图案化的掩模60。然后可以通过适当的蚀刻工艺来蚀刻HV器件区域200中的掩模层54、衬垫层52、衬底50和STI区域58。蚀刻工艺可以是湿法蚀刻工艺、干法蚀刻工艺等。在一些实施例中，蚀刻工艺可以是反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。在一些实施例中，蚀刻工艺可以是各向异性的。在一些实施例中，掩模层54、衬垫层52和衬底50可以与STI区域58分开蚀刻。掩模层54、衬垫层52和衬底50可以在蚀刻STI区域58之前或之后被蚀刻。
如图4所示，在垂直于衬底50的主表面的方向上，LV器件区域100中的掩模层54和STI区域58的顶表面可以被设置为高于HV器件区域200中的衬底50和STI区域58的顶表面。LV器件区域100中的掩模层54和STI区域58的顶表面可以被设置为比HV器件区域200中的衬底50和STI区域58的顶表面高约50nm至约350nm的高度H1。随后在HV器件区域200中形成的栅极结构的高度可以比随后在LV器件区域100中形成的栅极结构的高度高。使HV器件区域200中的衬底50和STI区域58凹陷允许随后在LV器件区域100和HV器件区域200中形成的栅极结构被同时形成。
在图5中，从LV器件区域100中去除了第二图案化的掩模60、掩模层54和衬垫层52。可以通过任何可接受的工艺(例如灰化工艺、剥离工艺等或其组合)去除第二图案化的掩模60。在掩模层54包括氮化硅并且衬垫层52包括氧化硅的实施例中，可以通过使用磷酸(H3PO4)等的湿法清洁工艺来去除掩模层54，并且可以以使用稀氢氟酸(dHF)等的湿法蚀刻工艺来去除衬垫层52。STI区域58也可以被凹陷，以使得STI区域58的顶表面与衬底50的顶表面基本共面。在一些实施例中，可以执行平坦化工艺，例如CMP工艺，以使LV器件区域100中的STI区域58的顶表面与衬底50的顶表面平齐。在一些实施例中，当在LV器件区域100上执行平坦化工艺时，可以掩蔽HV器件区域200。
在图6中，第一阱62形成在LV器件区域100中的衬底50中，并且第二阱64形成在HV器件区域200中的衬底50中。第一阱62和第二阱64可以掺杂有相同或不同的掺杂剂，并且第一阱62和第二阱64可以掺杂成相同或不同的掺杂剂浓度。此外，第一阱62和第二阱64中的任一者可以被注入n型或p型掺杂剂。在具有不同掺杂剂或掺杂剂浓度的实施例中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现用于LV器件区域100和HV器件区域200的不同注入步骤。例如，可以在LV器件区域100中的衬底50和STI区域58之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的HV器件区域200。可以通过使用旋涂技术形成光致抗蚀剂，并且可以使用可接受的光刻技术将光致抗蚀剂图案化。一旦图案化了光致抗蚀剂，就在HV器件区域200中执行杂质注入，并且光致抗蚀剂可以用作掩模以防止杂质被注入到LV器件区域100中。杂质可以是注入该区域的磷、砷、锑、硼、氟化硼、铟等，其浓度等于或小于1×1018原子/立方厘米，例如介于约1×1016原子/立方厘米和约1×1018原子/立方厘米之间。注入之后，例如通过可接受的灰化工艺去除光致抗蚀剂。
在注入HV器件区域200之后，在HV器件区域200中的衬底50和STI区域58之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的LV器件区域100。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来将光致抗蚀剂图案化。一旦图案化了光致抗蚀剂，就可以在LV器件区域100中进行杂质注入，并且光致抗蚀剂可以用作掩模以防止杂质被注入HV器件区域200中。p型杂质可以是注入到该区域中的磷、砷、锑、硼、氟化硼、铟等，其浓度等于或小于1x1018原子/立方厘米，例如介于约1x1016原子/立方厘米和约1x1018原子/立方厘米之间。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。在LV器件区域100和HV器件区域200的注入之后，可以执行退火以修复注入损伤并激活注入的杂质。第一阱62和第二阱64的底表面被示出为低于STI区域58的底表面并且在STI区域58下方延伸。在一些实施例中，第一阱62和第二阱64不在STI区域58下方延伸。在一些实施例中，STI区域58的底表面低于第一阱62和/或第二阱64的底表面。
在图7中，在STI区域58、第一阱62和第二阱64之上形成第一栅极电介质层66。第一栅极电介质层66可以是电介质材料，其可以包括：氧化物，例如氧化硅；氮化物，例如氮化硅；复合结构，例如氧化物/氮化物/氧化物；它们的组合或多个层；等等。可以通过诸如CVD、ALD等的沉积工艺来形成第一栅极电介质层66。在一些实施例中，第一栅极电介质层66形成用于随后形成的高压晶体管的栅极氧化物。第一栅极电介质层66可以具有介于约10nm到约100nm之间的厚度。
在图8中，从LV器件区域100中去除了第一栅极电介质层66。可以通过可接受的光刻和蚀刻工艺来去除第一栅极电介质层66。如图8所示，HV器件区域200中的第一栅极电介质层66的顶表面可以与LV器件区域100中的第一阱62和STI区域58的顶表面共面。在从LV器件区域100中去除第一栅极电介质层66之后，可以暴露第一阱62和STI区域58的顶表面。在一些实施例中，HV器件区域200中的第一栅极电介质层66的顶表面可以高于或低于LV器件区域100中的第一阱62和STI区域58的顶表面。
在图9中，在STI区域58、第一阱62和第一栅极电介质层66之上形成第二栅极电介质层70。第二栅极电介质层70可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术被沉积或热生长。在第二栅极电介质层70之上形成栅极层72，并且在栅极层72之上形成掩模层74。栅极层72可以被沉积在第二栅极电介质层70之上，然后例如通过CMP进行平坦化。掩模层74可以沉积在栅极层72之上。栅极层72可以是导电或不导电材料，并且可以选自包括非晶硅、多晶硅(polysilicon)、多晶硅硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组中。可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其他技术来沉积栅极层72。栅极层72可以由对隔离区域(例如STI区域58、第一栅极电介质层66和/或第二栅极电介质层70)的蚀刻具有高蚀刻选择性的其他材料制成。掩模层74可以包括一层或多层的例如氮化硅、氮氧化硅等。在图9所示的实施例中，跨过LV器件区域100和HV器件区域200形成单个栅极层72和单个掩模层74。注意，为了说明的目的，第二栅极电介质层70被示出为覆盖第一阱62和STI区域58。在一些实施例中，第二栅极电介质层70可以被沉积为使得第二栅极电介质层70仅覆盖第一阱62和第一栅极电介质层66。
在图10中，可以使用可接受的光刻和蚀刻技术来将掩模层74(参见图7)图案化以形成掩模86。然后可以将掩模86的图案转移到栅极层72以形成栅极84。在一些实施例中，掩模86的图案也可以被转移到LV器件区域100和HV器件区域200中的第二栅极电介质层70以形成第二栅极电介质82，并且可以被转移至HV器件区域200中的第一栅极电介质层66以形成第一栅极电介质80。可以通过可接受的蚀刻技术来转移掩模86的图案。栅极84覆盖第一阱62和第二阱64的相应沟道区域87。掩模86的图案将每个栅极84与相邻的栅极实体分开。
在将掩模层74、栅极层72、第二栅极电介质层70和第一栅极电介质层66图案化以形成掩模86、栅极84、第二栅极电介质82和第一栅极电介质80之后，可以执行针对轻掺杂源极/漏极(LDD)区域(未单独示出)的注入。在LV器件区域100和HV器件区域200具有不同器件类型的实施例中，类似于上文在图6中讨论的注入，可以在HV器件区域200之上形成掩模，例如光致抗蚀剂，同时暴露LV器件区域100，并且可以将适当类型(例如n型或p型)的杂质注入到LV器件区域100中的暴露的第一阱62中。然后可以去除掩模。随后，可以在LV器件区域100之上形成掩模，例如光致抗蚀剂，同时暴露HV器件区域200，并且可以将适当类型(例如n型或p型)的杂质注入到HV器件区域200中的暴露的第二阱64中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有约1015原子/立方厘米至约1019原子/立方厘米的杂质浓度。退火可用于修复注入损伤并激活注入的杂质。
注意，以上公开内容总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以利用更少或更多的间隔件。在一些实施例中，可以沿着掩模86、栅极84、第二栅极电介质82和第一栅极电介质80的侧壁形成栅极密封间隔件(未单独示出)，并且可以在形成栅极密封间隔件之后形成LDD区域。此外，可以使用不同的结构和步骤来形成n型和p型器件。例如，用于n型器件的LDD区域可以在形成栅极密封间隔件之前形成，而用于p型器件的LDD区域可以在形成栅极密封间隔件之后形成。
在图11中，栅极间隔件88沿着掩模86、栅极84、第二栅极电介质82和第一栅极电介质80的侧壁形成。栅极间隔件88可以通过保形地沉积绝缘材料并且随后各向异性地蚀刻绝缘材料来形成。栅极间隔件88的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、碳氮化硅、其组合等。
在图12中，分别在第一阱62和第二阱64中形成源极/漏极区域90A和90B。源极/漏极区域90A和90B可以通过注入工艺、蚀刻工艺、后续的外延生长工艺等形成。在第一阱62中形成源极/漏极区域90A，使得LV器件区域100中的栅极84位于相应的邻近成对的源极/漏极区域90A之间。类似地，在第二阱64中形成源极/漏极区域90B，使得HV器件区域200中的栅极84位于相应的邻近成对的源极/漏极区域90B之间。在一些实施例中，栅极间隔件88用于将源极/漏极区域90A和90B与栅极84分开适当的横向距离，以使得源极/漏极区域90A和90B不会使所得FET的随后形成的栅极短路。
在通过外延生长工艺形成源极/漏极区域90A和90B的实施例中，LV器件区域100中的源极/漏极区域90A可以通过下列方式来形成：掩蔽HV器件区域200并蚀刻LV器件区域100中的第一阱62的源极/漏极区域，以在第一阱62中形成凹陷。然后，LV器件区域100中的源极/漏极区域90A在凹陷中外延生长。源极/漏极区域90A可以包括任何可接受的材料，例如硅、碳化硅、磷掺杂的碳化硅、磷化硅、硅锗、硼掺杂的硅锗、锗、锗锡等。可以选择源极/漏极区域90A的材料以在相应沟道区域87中施加应力，从而改善性能。在一些实施例中，LV器件区域100中的源极/漏极区域90A可以具有从第一阱62的相应表面升高的表面并且可以具有小平面。
HV器件区域200中的源极/漏极区域90B可以通过下列方式来形成：掩蔽LV器件区域100并蚀刻HV器件区域200中的第二阱64的源极/漏极区域，以在第二阱64中形成凹陷。然后，HV器件区域200中的源极/漏极区域90B在凹陷中外延生长。源极/漏极区域90B可以包括任何可接受的材料，例如硅、碳化硅、磷掺杂的碳化硅、磷化硅、硅锗、硼掺杂的硅锗、锗、锗锡等。可以选择源极/漏极区域90B的材料以在相应沟道区域87中施加应力，从而提高性能。在一些实施例中，HV器件区域200中的源极/漏极区域90B可以具有从第二阱64的相应表面升高的表面并且可以具有小平面。
在通过注入或通过外延生长形成源极/漏极区域90A和90B的实施例中，可以向源极/漏极区域90A和90B、第一阱62和/或第二阱64注入掺杂剂以形成源极/漏极区域，类似于先前针对形成轻掺杂源极/漏极区域所讨论的工艺，然后进行退火。源极/漏极区域90A和90B可以具有约1019原子/立方厘米至约1021原子/立方厘米的杂质浓度。源极/漏极区域90A和90B的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，源极/漏极区域90A和90B可以在生长期间被原位掺杂。
进一步在图12中，在LV器件区域100和HV器件区域200的源极/漏极区域90A和90B之上分别形成了硅化物区域92A和92B。可以通过如下项来形成硅化物区域92A和92B：在源极/漏极区域90A和90B之上形成金属层(未单独示出)、执行退火以形成硅化物区域92A和92B、以及去除金属层的未反应部分。
在图13中，去除了掩模86并且蚀刻了栅极间隔件88。在一些实施例中，可以执行诸如CMP之类的平坦化工艺以使栅极84的顶表面与栅极间隔件88的顶表面齐平。在一些实施例中，可以去除掩模86并且可以通过一种或多种合适的蚀刻工艺对栅极间隔件88进行蚀刻，该蚀刻工艺可以是各向同性或各向异性的。在一些实施例中，可以通过干法蚀刻工艺来蚀刻掩模86和栅极间隔件88，该干法蚀刻工艺具有对掩模86和栅极间隔件88的材料的高蚀刻选择性(相对于栅极84、STI区域58和硅化物区域92A和92B的材料)。栅极间隔件88的顶表面可以高于或低于栅极84的顶表面。蚀刻掩模86和栅极间隔件88可以减小相邻的栅极堆叠之间的开口的纵横比(例如，高宽比)，这有助于随后沉积层间电介质(例如下文将参照图14讨论的第一层间电介质96)。这样可以减少器件缺陷并提高器件性能。
在图14中，第一层间电介质(ILD)96沉积在图13所示的结构之上。第一ILD 96可以由电介质材料形成，并且可以通过任何合适的方法沉积，例如CVD、等离子增强CVD(PECVD)或FCVD。电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94位于第一ILD 96与硅化物区域92A和92B、STI区域58、栅极间隔件88和栅极84之间。CESL 94可以包括其蚀刻速率低于上覆的第一ILD96的材料的蚀刻速率的电介质材料，诸如氮化硅、氧化硅、氮氧化硅等。
在图15中，执行诸如CMP之类的平坦化工艺以使第一ILD 96的顶表面与栅极84的顶表面齐平。在平坦化工艺之后，栅极84、栅极间隔件88、第一ILD 96和CESL 94的顶表面是齐平的。因此，栅极84的顶表面穿过第一ILD 96和CESL 94暴露。
在图16中，通过适当的蚀刻工艺去除栅极84以形成凹陷102。第二栅极电介质82在凹陷102中的部分也可以被去除。在一些实施例中，仅去除栅极84，而第二栅极电介质82保留并且通过凹陷102暴露。HV器件区域200中的第一栅极电介质80可以保持相对未被蚀刻。在一些实施例中，通过各向异性的干法蚀刻工艺来去除栅极84。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该反应气体选择性地蚀刻栅极84，很少或不蚀刻第一ILD 96、栅极间隔件88或CESL 94。LV器件区域100中的凹陷102暴露和/或上覆于第一阱62的沟道区域87。HV器件区域200的凹陷102暴露和/或上覆于第一栅极电介质80。在去除期间，第二栅极电介质82可以在蚀刻栅极84时用作蚀刻停止层。然后在去除栅极84之后可以可选地去除第二栅极电介质82。
在图17中，形成栅极电介质层104和栅极电极106以用于替换栅极。栅极电介质层104可以包括沉积在凹陷102中的一个或多个层，例如在第一阱62的顶表面上、第一栅极电介质80的顶表面上以及栅极间隔件88的侧壁上。还可以形成沿着第一ILD 96、CESL 94和栅极间隔件88的顶表面延伸的栅极电介质层104。在一些实施例中，栅极电介质层104包括一个或多个电介质层，例如一层或多层的氧化硅、氮化硅、金属氧化物、金属硅酸盐等。例如，在一些实施例中，栅极电介质层104包括通过热或化学氧化形成的氧化硅的界面层和上覆的高k电介质材料，例如金属氧化物、或碲、铝、锆、镧、锰、钡、钛、铅及其组合的硅酸盐。栅极电介质层104可以包括具有大于约7.0的k值的电介质层。栅极电介质层104的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在第二栅极电介质82的一部分保留在凹陷102中的实施例中，栅极电介质层104可以包括第二栅极电介质82的材料(例如，SiO2)。
栅极电极106沉积在栅极电介质层104之上并填充凹陷102的其余部分。栅极电极106可以包括含金属的材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或多个层。尽管在图17中示出了单层栅极电极106，但是栅极电极106可以包括任意数量的衬里层、任意数量的功函数调整层和填充材料。在填充凹陷102之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质层104和栅极电极106的在第一ILD 96的顶表面之上的多余部分。栅极电极106和栅极电介质层104的其余部分形成所得FET的替换栅极。LV器件区域100中的栅极电极106和栅极电介质层104以及HV器件区域200中的栅极电极106、栅极电介质层104和第一栅极电介质80可以统称为“栅极堆叠”。栅极堆叠可以沿着第一阱62和第二阱64的沟道区域87的顶表面延伸。
LV器件区域100和HV器件区域200中的栅极电介质层104的形成可以同时发生以使得每个区域中的栅极电介质层104由相同的材料形成，并且栅极电极106的形成可以同时发生以使得每个区域中的栅极电极106由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层104可以通过不同的工艺形成以使得栅极电介质层104可以是不同的材料，和/或每个区域中的栅极电极106可以通过不同的工艺形成以使得栅极电极106可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图18中，在栅极堆叠之上形成栅极掩模110。栅极掩模110可以位于栅极间隔件88的相对部分之间。在一些实施例中，形成栅极掩模110包括使栅极堆叠的栅极电介质层104和栅极电极106凹陷，以使得在栅极堆叠的其余部分正上方和栅极间隔件88的相对部分之间形成凹陷。然后在凹陷中填充包括一层或多层电介质材料(例如氮化硅、氮氧化硅等)的栅极掩模110，接下来通过平坦化工艺去除在第一ILD 96之上延伸的电介质材料的多余部分。
进一步在图18中，第二ILD 108沉积在第一ILD 96上。在一些实施例中，第二ILD108是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 108由诸如PSG、BSG、BPSG、USG等的电介质材料形成，并且可以通过诸如CVD、PECVD等的任何适当方法来沉积。随后形成的栅极接触件(例如，下面关于图21A至21C讨论的栅极接触件130)可以穿透第二ILD108和栅极掩模110以接触凹陷的栅极电极106的顶表面。
在图19A至图19C中，包括开口114、116和118的图案化的光致抗蚀剂112在第二ILD108之上形成。图19C示出了俯视图，并且进一步示出了图19A和图19B中使用的参考横截面。横截面A-A’在垂直于栅极堆叠的纵轴的方向上延伸穿过开口114和116，并且沿着横截面A-A’示出了图1至图19A、图20A和图21A所示的截面图。横截面B-B’与横截面A-A’平行，并延伸穿过开口118，并且沿着横截面B-B’示出了图19B、图20B和图21B所示的截面图。如图19B所示，栅极堆叠可以在STI区域58之上延伸超过第一阱62和第二阱64的侧表面。
可以通过使用旋涂等方法在第二ILD 108上沉积光敏层来形成图案化的光致抗蚀剂112。然后可以通过将光敏层暴露于图案化的能量源(例如，图案化的光源)并使光敏层显影以去除光敏层的暴露或未暴露的部分来图案化光敏层，从而形成图案化的光致抗蚀剂112。暴露第二ILD 108的开口114、116和118被形成为延伸穿过图案化的光致抗蚀剂112。图案化的光致抗蚀剂112的图案对应于要在第二ILD 108、第一ILD 96、CESL 94、栅极掩模110中形成的接触件，如下面将关于图21A至图21C所讨论的。
图19D和图19E示出了蚀刻加载效果，随后可以将其用于使用图案化的光致抗蚀剂112作为掩模来蚀刻第二ILD 108、第一ILD 96、CESL 94和栅极掩模110，而不会过度蚀刻并损坏硅化物区域92A、源极/漏极区域90A和栅极电极106。在图19D中，提供了衬底202，并且在衬底202之上形成了包括开口206的图案化的光致抗蚀剂204。衬底202的材料可以与第二ILD 108、第一ILD 96和/或栅极掩模110的材料相同或相似。在一些实施例中，衬底202可以由诸如氧化硅等的氧化物形成。图案化的光致抗蚀剂204可以由与图案化的光致抗蚀剂112相同或类似的材料或工艺形成。在图19E中，使用图案化的光致抗蚀剂204作为掩模，同时开口206延伸到衬底202中。如图19E所示，随着图案化的光致抗蚀剂204中的开口206的宽度增加，开口206延伸到衬底202中的深度增加。例如，每个开口206的宽度与开口206的相应深度的比可以为约0.02至约1。对于开口114、116和118，可以选择开口114、116和118的宽度，以便控制通过开口114、116和118图案化的开口(例如下面关于图20A至图20C讨论的开口120、122和124)的深度，从而防止对硅化物区域92A、源极/漏极区域90A和栅极电极106的过度蚀刻。
返回图19A至图19C，开口114可以形成为具有宽度W1，开口116可以形成为具有宽度W2，开口118可以形成为具有宽度W3。宽度W2可以大于宽度W1和宽度W3两者。在一些实施例中，宽度W2与宽度W1之比可以在约1.5至约50的范围内或约1.5至约15的范围内，并且宽度W2与宽度W3之比可以在约1.5至约50的范围内或在约1.5到约15的范围内。在一些实施例中，宽度W1可以等于或大于宽度W3。在一些实施例中，宽度W1可以在约10nm至约100nm的范围内，宽度W2可以在约15nm至约500nm的范围内，并且宽度W3可以在约10nm至约100nm的范围内。如将在下面关于图20A至图20C更详细地讨论的，图案化的光致抗蚀剂112可以用作掩模来延伸开口114、116和118以分别暴露硅化物区域92A、硅化物区域92B和栅极电极106。提供具有规定宽度和关系的开口114、116和118可以用于控制开口114、116和118延伸到的深度，从而防止对硅化物区域92A、源极/漏极区域90A和栅极电极106的过度蚀刻，同时允许暴露硅化物区域92B。提供具有大于规定值的宽度W2的开口116会产生不希望的面积损失，从而需要形成更大的源极/漏极区域90B和硅化物区域92B，这会降低器件密度。提供具有小于规定值的宽度W2的开口116可能不足以防止对硅化物区域92A、源极/漏极区域90A和栅极电极106的过度蚀刻，并且可能导致器件性能降低。
在图20A至图20C中，图案化的光致抗蚀剂112用作掩模以蚀刻第二ILD 108、第一ILD 96、CESL 94和栅极掩模110，从而延伸开口114、116和118以分别形成开口120、122和124。开口120可以穿过LV器件区域100中的第二ILD 108、第一ILD 96和CESL 94进行蚀刻，并暴露硅化物区域92A。开口122可以穿过HV器件区域200中的第二ILD 108、第一ILD 96和CESL 94进行蚀刻，并暴露硅化物区域92B。开口124可以穿过LV器件区域100和HV器件区域200中的第二ILD 108和栅极掩模110进行蚀刻，并且暴露出LV器件区域100和HV器件区域200两者中的栅极电极106。可以使用任何可接受的蚀刻工艺来蚀刻ILD 108、第一ILD 96、CESL 94和栅极掩模110，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合。蚀刻工艺可以是各向异性的。
开口120、122和124可以同时被蚀刻。因为开口114、116和118在图案化的光致抗蚀剂112中分别形成为具有规定的宽度W1、W2和W3，所以开口120、122和124可以同时被蚀刻并且可以延伸到不同的深度。这允许暴露硅化物区域92A、硅化物区域92B和栅极电极106中的每一者，而不会过度蚀刻硅化物区域92A和栅极电极106。这改善了器件性能并减少了器件缺陷。此外，不需要额外的掩蔽工艺来形成具有不同高度的开口120、122和124。这降低了成本。
开口120可以具有与第二ILD 108的顶表面齐平的顶宽度W1，其等于图案化的光致抗蚀剂112中的开口114的宽度W1。开口120可以具有在约50nm至约1000nm的范围内的高度H2，以及在约10nm至约100nm的范围内的与CESL 94的底表面齐平的底宽度W1’。开口122可以具有与第二ILD 108的顶表面齐平的顶宽度W2，其等于图案化的光致抗蚀剂112中的开口116的宽度W2。开口122可以具有在约100nm至约1,500nm范围内的高度H3，以及在约15nm至约500nm的范围内的与CESL 94的底表面齐平的底宽度W2’。开口124可以具有与第二ILD 108的顶表面齐平的顶宽度W3，其等于图案化的光致抗蚀剂112中的开口118的宽度W3。开口124可以具有在约50nm至约1000范围内的高度H4，以及在约10nm至约100nm的范围内的与栅极掩模110的底表面齐平的底宽度W3’。高度H3可以大于高度H2，并且高度H2可以大于高度H4。在一些实施例中，高度H3与高度H2之比(H3/H2)可以在约1.5至约50的范围内，并且高度H3与高度H4之比(H3/H4)可以在约1.5至约50的范围内。在一些实施例中，宽度W2’可以等于或大于宽度W1’。形成具有大于宽度W1’的宽度W2’的开口122可以减小随后在开口122中形成的接触件的接触电阻，这可以改善器件性能。
在图21A至图21C中，去除了图案化的光致抗蚀剂112，并分别在开口120、122和124中形成了LV接触件126、HV接触件128和栅极接触件130。图21C示出了俯视图，其中第二ILD108和第一ILD 96已被去除以示出底层结构。图案化的光致抗蚀剂112可以通过可接受的灰化或剥离工艺来去除，例如使用氧等离子体等。LV接触件126、HV接触件128和栅极接触件130是通过在开口120、122和124中沉积诸如扩散阻挡层、粘附层等的衬里(未单独示出)并且在衬里上沉积导电材料并填充开口120、122和124而形成的。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 108的表面去除多余的材料。剩余的衬里和导电材料形成LV接触件126、HV接触件128和栅极接触件130。LV接触件126通过硅化物区域92A被实体和电气地耦合到源极/漏极区域90A。HV接触件128通过硅化物区域92B被实体和电气地耦合到源极/漏极区域90B。栅极接触件130被实体和电气地耦合到栅极电极106。LV接触件126、HV接触件128和栅极接触件130可以以不同的工艺形成，或者可以以相同的工艺形成。
LV接触件126、HV接触件128和栅极接触件130可以分别具有与开口120、122和124相同的尺寸。例如，LV接触件126可以具有宽度W1、宽度W1’和高度H2；HV接触件128可以具有宽度W2、宽度W2’和高度H3；栅极接触件130可以具有宽度W3、宽度W3’和高度H4。栅极接触件130的宽度W3和高度H4在LV器件区域100和HV器件区域200中可以相同。宽度W1与高度H2之比可以在约0.01至约0.2的范围内；宽度W2与高度H3之比可以在约0.01至约0.2的范围内；并且宽度W3与高度H4之比可以在约0.01至约0.2的范围内。
图21D示出了作为HV接触件128和硅化物区域92B之间的接触电阻(Rc)的函数的累积概率。线条300示出了HV接触件128被形成为具有比LV接触件126更大的宽度的实施例。线条302示出了HV接触件128形成为具有与LV接触件126的宽度相等的宽度的实施例。如图21D所示，提供具有更大宽度的HV接触件128减小了HV接触件128的接触电阻并且减小了HV接触件128的接触电阻的变化。具体地，线条300所示的实施例的接触电阻比线条302所示的实施例的接触电阻小15％或小更多。这改善了器件性能并减少了器件缺陷。
实施例可以实现各种优点。例如，在图案化的光致抗蚀剂112中形成具有不同宽度的开口114、116和118允许在不过度蚀刻硅化物区域92A、源极/漏极区域90A和位于硅化物区域92B上方的栅极电极106的情况下同时形成开口120、122和124。这防止了器件缺陷，提高了器件性能，并减少了图案化开口120、122和124所需的掩模数量，从而降低了成本。此外，HV接触件128可以形成为具有更大的宽度，这减小了接触电阻并且进一步提高了器件性能。
所公开的平面FET实施例还可以应用于鳍式器件，例如鳍式场效应晶体管(FinFET)；纳米结构器件，例如纳米结构(例如，纳米片、纳米线、栅极全环绕等)、场效应晶体管(NSFET)等。在NSFET实施例中，鳍被纳米结构代替，该纳米结构通过对沟道层和牺牲层的交替层的堆叠进行图案化而形成。虚设栅极堆叠和源极/漏极区域以与上述实施例类似的方式形成。在去除虚设栅极堆叠之后，可以在沟道区域中部分地或完全地去除牺牲层。替换栅极结构以与上述实施例类似的方式形成，替换栅极结构可以部分地或完全地填充通过去除牺牲层而留下的开口，并且替换栅极结构可以部分地或完全地围绕NSFET器件的沟道区域中的沟道层。针对替换栅极结构和源极/漏极区域的接触件和ILD可以以与上述实施例类似的方式来形成。可以如美国专利申请公开号2016/0365414中所公开的那样形成一种纳米结构器件，该专利通过引用整体结合于此。
根据实施例，一种半导体器件包括：第一沟道区域，该第一沟道区域在半导体衬底中与第一源极/漏极区域相邻；第一栅极堆叠，该第一栅极堆叠在第一沟道区域之上；第二沟道区域，该第二沟道区域在半导体衬底中与第二源极/漏极区域相邻，第二沟道区域的顶表面被设置为低于第一沟道区域的顶表面；第二栅极堆叠，该第二栅极堆叠在第二沟道区域之上；层间电介质(ILD)，ILD在第一栅极堆叠、第二栅极堆叠、第一源极/漏极区域和第二源极/漏极区域之上；第一源极/漏极接触件，该第一源极/漏极接触件延伸穿过ILD并且电耦合到第一源极/漏极区域，第一源极/漏极接触件具有第一宽度和第一高度；以及第二源极/漏极接触件，该第二源极/漏极接触件延伸穿过ILD并且电耦合到第二源极/漏极区域，第二源极/漏极接触件具有大于第一宽度的第二宽度和大于第一高度的第二高度。在实施例中，半导体器件还包括：第一栅极接触件，该第一栅极接触件电耦合到第一栅极堆叠；以及第二栅极接触件，该第一栅极接触件电耦合到第二栅极堆叠，第一栅极接触件具有第三宽度和第三高度，第二栅极接触件具有等于第三宽度的第四宽度和等于第三高度的第四高度。在实施例中，第二宽度大于第三宽度和第四宽度中的每一者，并且第二高度大于第三高度和第四高度中的每一者。在实施例中，第一源极/漏极接触件、第二源极/漏极接触件、第一栅极接触件和第二栅极接触件的顶表面彼此齐平，第二源极/漏极接触件的底表面被设置为低于第一源极/漏极接触件的底表面，并且第一源极/漏极接触件的底表面被设置为低于第一栅极接触件和第二栅极接触件的底表面。第一源极/漏极接触件的底表面和第一源极/漏极接触件的底表面位于第一栅极接触件和第二栅极接触件的底表面下方。在实施例中，第一宽度等于第三宽度和第四宽度中的每一者。在实施例中，第一高度大于第三高度和第四高度中的每一者。在实施例中，第二宽度与第一宽度的比率为1.5至50。
根据另一实施例，一种半导体器件包括：第一晶体管，该第一晶体管包括：第一栅极堆叠，该第一栅极堆叠在半导体衬底之上，第一栅极堆叠具有第一高度；第一源极/漏极区域，该第一源极/漏极区域与第一栅极堆叠相邻；第一栅极接触件，该第一栅极接触件电耦合到第一栅极堆叠，第一栅极接触件的顶表面具有第一宽度；以及第一源极/漏极接触件，该第一源极/漏极接触件电耦合到第一源极/漏极区域，第一源极/漏极接触件的顶表面具有大于第一宽度的第二宽度；以及第二晶体管，该第二晶体管包括：第二栅极堆叠，该第二栅极堆叠在半导体衬底之上，第二栅极堆叠具有小于第一高度的第二高度；第二源极/漏极区域，该第二源极/漏极区域与第二栅极堆叠相邻；以及第二源极/漏极接触件，该第二源极/漏极接触件电耦合到第二源极/漏极区域，第二源极/漏极接触件的顶表面具有小于第二宽度的第三宽度。在实施例中，第二宽度与第一宽度的比率为1.5至50，并且第二宽度与第三宽度的比率为1.5至50。在实施例中，第二晶体管还包括第一沟道区域，第二栅极堆叠包括与第一沟道区域接触的第一电介质材料，第一晶体管还包括第二沟道区域，并且第一栅极堆叠包括通过栅极氧化物层与第二沟道区域分开的第一电介质材料。在实施例中，第一沟道区域的顶表面被设置为在垂直于半导体衬底的主表面的方向上比第二沟道区域的顶表面高第一距离，并且栅极氧化物层的厚度等于第一距离。在实施例中，第一栅极堆叠的顶表面与第二栅极堆叠的顶表面齐平。在实施例中，第一源极/漏极接触件的底表面具有第四宽度，第四宽度大于第二源极/漏极接触件的底表面的第五宽度。在实施例中，第一源极/漏极接触件的顶表面、第二源极/漏极接触件的顶表面和第一栅极接触件的顶表面彼此齐平，第一源极/漏极接触件具有大于第二源极/漏极接触件的第二高度的第一高度，并且第二高度大于第一栅极接触件的第三高度。
根据另一实施例，一种方法包括在半导体衬底之上形成第一晶体管和第二晶体管，第一晶体管包括第一栅极堆叠和与第一栅极堆叠相邻的第一源极/漏极区域，第二晶体管包括第二栅极堆叠和与第二栅极堆叠相邻的第二源极/漏极区域；在第一晶体管和第二晶体管之上形成层间电介质(ILD)；在ILD之上沉积光致抗蚀剂；图案化光致抗蚀剂以形成图案化的光致抗蚀剂，图案化的光致抗蚀剂包括在第一源极/漏极区域正上方的第一开口、在第二源极/漏极区域正上方的第二开口、和在第一栅极堆叠正上方的第三开口，第一开口具有第一宽度，第二开口具有第二宽度，第三开口具有第三宽度，第一宽度大于第二宽度和第三宽度中的每一者；使用图案化的光致抗蚀剂作为掩模来蚀刻ILD；以及形成电耦合到第一源极/漏极区域的第一接触件、电耦合到第二源极/漏极区域的第二接触件、和电耦合到第一栅极堆叠的第三接触件，第一接触件具有第一高度，第一高度大于第二接触件的第二高度和第三接触件的第三高度中的每一者。在实施例中，形成第一晶体管和第二晶体管包括：相对于半导体衬底的第二区域使半导体衬底的第一区域凹陷，第一晶体管在第一区域中形成并且第二晶体管在第二区域中形成。在实施例中，第一晶体管和第二晶体管还包括：在第一区域和第二区域之上形成栅极氧化物层；以及从第二区域去除栅极氧化物层，第一栅极堆叠包括栅极氧化物层的剩余部分。在实施例中，该方法还包括平坦化第一栅极堆叠、第二栅极堆叠和ILD的顶表面。在实施例中，形成第一接触件、第二接触件和第三接触件还包括：平坦化第一接触件、第二接触件、第三接触件和ILD的顶表面。在实施例中，第三宽度等于第二宽度。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种半导体器件，包括：第一沟道区域，所述第一沟道区域在半导体衬底中与第一源极/漏极区域相邻；第一栅极堆叠，所述第一栅极堆叠在所述第一沟道区域之上；第二沟道区域，所述第二沟道区域在所述半导体衬底中与第二源极/漏极区域相邻，其中，所述第二沟道区域的顶表面被设置为低于所述第一沟道区域的顶表面；第二栅极堆叠，所述第二栅极堆叠在所述第二沟道区域之上；层间电介质(ILD)，所述ILD在所述第一栅极堆叠、所述第二栅极堆叠、所述第一源极/漏极区域和所述第二源极/漏极区域之上；第一源极/漏极接触件，所述第一源极/漏极接触件延伸穿过所述ILD并且电耦合到所述第一源极/漏极区域，所述第一源极/漏极接触件具有第一宽度和第一高度；以及第二源极/漏极接触件，所述第二源极/漏极接触件延伸穿过所述ILD并且电耦合到所述第二源极/漏极区域，所述第二源极/漏极接触件具有大于所述第一宽度的第二宽度和大于所述第一高度的第二高度。
示例2是示例1所述的半导体器件，还包括：第一栅极接触件，所述第一栅极接触件电耦合到所述第一栅极堆叠；以及第二栅极接触件，所述第一栅极接触件电耦合到所述第二栅极堆叠，所述第一栅极接触件具有第三宽度和第三高度，所述第二栅极接触件具有等于所述第三宽度的第四宽度和等于所述第三高度的第四高度。
示例3是示例2所述的半导体器件，其中，所述第二宽度大于所述第三宽度和所述第四宽度中的每一者，并且其中，所述第二高度大于所述第三高度和所述第四高度中的每一者。
示例4是示例2所述的半导体器件，其中，所述第一源极/漏极接触件、所述第二源极/漏极接触件、所述第一栅极接触件和所述第二栅极接触件的顶表面彼此齐平，其中，所述第二源极/漏极接触件的底表面被设置为低于所述第一源极/漏极接触件的底表面，并且其中，所述第一源极/漏极接触件的底表面被设置为低于所述第一栅极接触件和所述第二栅极接触件的底表面。
示例5是示例2所述的半导体器件，其中，所述第一宽度等于所述第三宽度和所述第四宽度中的每一者。
示例6是示例5所述的半导体器件，其中，所述第一高度大于所述第三高度和所述第四高度中的每一者。
示例7是示例1所述的半导体器件，其中，所述第二宽度与所述第一宽度的比率为1.5至50。
示例8是一种半导体器件，包括：第一晶体管，所述第一晶体管包括：第一栅极堆叠，所述第一栅极堆叠在半导体衬底之上，所述第一栅极堆叠具有第一高度；第一源极/漏极区域，所述第一源极/漏极区域与所述第一栅极堆叠相邻；第一栅极接触件，所述第一栅极接触件电耦合到所述第一栅极堆叠，所述第一栅极接触件的顶表面具有第一宽度；以及第一源极/漏极接触件，所述第一源极/漏极接触件电耦合到所述第一源极/漏极区域，所述第一源极/漏极接触件的顶表面具有大于所述第一宽度的第二宽度；以及第二晶体管，所述第二晶体管包括：第二栅极堆叠，所述第二栅极堆叠在半导体衬底之上，所述第二栅极堆叠具有小于所述第一高度的第二高度；第二源极/漏极区域，所述第二源极/漏极区域与所述第二栅极堆叠相邻；以及第二源极/漏极接触件，所述第二源极/漏极接触件电耦合到所述第二源极/漏极区域，所述第二源极/漏极接触件的顶表面具有小于所述第二宽度的第三宽度。
示例9是示例8所述的半导体器件，其中，所述第二宽度与所述第一宽度的比率为1.5至50，并且所述第二宽度与所述第三宽度的比率为1.5至50。
示例10是示例8所述的半导体器件，其中，所述第二晶体管还包括第一沟道区域，其中，所述第二栅极堆叠包括与所述第一沟道区域接触的第一电介质材料，其中，所述第一晶体管还包括第二沟道区域，并且其中，所述第一栅极堆叠包括通过栅极氧化物层与所述第二沟道区域分开的所述第一电介质材料。
示例11是示例10所述的半导体器件，其中，所述第一沟道区域的顶表面被设置为在垂直于所述半导体衬底的主表面的方向上比所述第二沟道区域的顶表面高第一距离，并且其中，所述栅极氧化物层的厚度等于所述第一距离。
示例12是示例8所述的半导体器件，其中，所述第一栅极堆叠的顶表面与所述第二栅极堆叠的顶表面齐平。
示例13是示例8所述的半导体器件，其中，所述第一源极/漏极接触件的底表面具有第四宽度，所述第四宽度大于所述第二源极/漏极接触件的底表面的第五宽度。
示例14是示例8所述的半导体器件，其中，所述第一源极/漏极接触件的顶表面、所述第二源极/漏极接触件的顶表面和所述第一栅极接触件的顶表面彼此齐平，其中，所述第一源极/漏极接触件具有大于所述第二源极/漏极接触件的第二高度的第一高度，并且其中，所述第二高度大于所述第一栅极接触件的第三高度。
示例15是一种形成半导体器件的方法，包括：在半导体衬底之上形成第一晶体管和第二晶体管，所述第一晶体管包括第一栅极堆叠和与所述第一栅极堆叠相邻的第一源极/漏极区域，所述第二晶体管包括第二栅极堆叠和与所述第二栅极堆叠相邻的第二源极/漏极区域；在所述第一晶体管和所述第二晶体管之上形成层间电介质(ILD)；在所述ILD之上沉积光致抗蚀剂；图案化所述光致抗蚀剂以形成图案化的光致抗蚀剂，所述图案化的光致抗蚀剂包括在所述第一源极/漏极区域正上方的第一开口、在所述第二源极/漏极区域正上方的第二开口、和在所述第一栅极堆叠正上方的第三开口，所述第一开口具有第一宽度，所述第二开口具有第二宽度，所述第三开口具有第三宽度，其中，所述第一宽度大于所述第二宽度和所述第三宽度中的每一者；使用所述图案化的光致抗蚀剂作为掩模来蚀刻所述ILD；以及形成电耦合到所述第一源极/漏极区域的第一接触件、电耦合到所述第二源极/漏极区域的第二接触件、和电耦合到所述第一栅极堆叠的第三接触件，所述第一接触件具有第一高度，所述第一高度大于所述第二接触件的第二高度和所述第三接触件的第三高度中的每一者。
示例16是示例15所述的方法，其中，形成所述第一晶体管和所述第二晶体管包括：相对于所述半导体衬底的第二区域使所述半导体衬底的第一区域凹陷，其中，所述第一晶体管在所述第一区域中形成，并且所述第二晶体管在所述第二区域中形成。
示例17是示例16所述的方法，其中，形成所述第一晶体管和所述第二晶体管还包括：在所述第一区域和所述第二区域之上形成栅极氧化物层；以及从所述第二区域去除所述栅极氧化物层，其中，所述第一栅极堆叠包括所述栅极氧化物层的剩余部分。
示例18是示例17所述的方法，还包括：平坦化所述第一栅极堆叠、所述第二栅极堆叠和所述ILD的顶表面。
示例19是示例15所述的方法，其中，形成所述第一接触件、所述第二接触件和所述第三接触件还包括：平坦化所述第一接触件、所述第二接触件、所述第三接触件和所述ILD的顶表面。
示例20是示例15所述的方法，其中，所述第三宽度等于所述第二宽度。

Claims (10)

1.一种半导体器件，包括：
第一沟道区域，所述第一沟道区域在半导体衬底中与第一源极/漏极区域相邻；
第一栅极堆叠，所述第一栅极堆叠在所述第一沟道区域之上；
第二沟道区域，所述第二沟道区域在所述半导体衬底中与第二源极/漏极区域相邻，其中，所述第二沟道区域的顶表面被设置为低于所述第一沟道区域的顶表面；
第二栅极堆叠，所述第二栅极堆叠在所述第二沟道区域之上；
层间电介质ILD，所述ILD在所述第一栅极堆叠、所述第二栅极堆叠、所述第一源极/漏极区域和所述第二源极/漏极区域之上；
第一源极/漏极接触件，所述第一源极/漏极接触件延伸穿过所述ILD并且电耦合到所述第一源极/漏极区域，所述第一源极/漏极接触件具有第一宽度和第一高度；以及
第二源极/漏极接触件，所述第二源极/漏极接触件延伸穿过所述ILD并且电耦合到所述第二源极/漏极区域，所述第二源极/漏极接触件具有大于所述第一宽度的第二宽度和大于所述第一高度的第二高度。
2.根据权利要求1所述的半导体器件，还包括：
第一栅极接触件，所述第一栅极接触件电耦合到所述第一栅极堆叠；以及
第二栅极接触件，所述第一栅极接触件电耦合到所述第二栅极堆叠，所述第一栅极接触件具有第三宽度和第三高度，所述第二栅极接触件具有等于所述第三宽度的第四宽度和等于所述第三高度的第四高度。
3.根据权利要求2所述的半导体器件，其中，所述第二宽度大于所述第三宽度和所述第四宽度中的每一者，并且其中，所述第二高度大于所述第三高度和所述第四高度中的每一者。
4.根据权利要求2所述的半导体器件，其中，所述第一源极/漏极接触件、所述第二源极/漏极接触件、所述第一栅极接触件和所述第二栅极接触件的顶表面彼此齐平，其中，所述第二源极/漏极接触件的底表面被设置为低于所述第一源极/漏极接触件的底表面，并且其中，所述第一源极/漏极接触件的底表面被设置为低于所述第一栅极接触件和所述第二栅极接触件的底表面。
5.根据权利要求2所述的半导体器件，其中，所述第一宽度等于所述第三宽度和所述第四宽度中的每一者。
6.根据权利要求5所述的半导体器件，其中，所述第一高度大于所述第三高度和所述第四高度中的每一者。
7.根据权利要求1所述的半导体器件，其中，所述第二宽度与所述第一宽度的比率为1.5至50。
8.一种半导体器件，包括：
第一晶体管，所述第一晶体管包括：
第一栅极堆叠，所述第一栅极堆叠在半导体衬底之上，所述第一栅极堆叠具有第一高度；
第一源极/漏极区域，所述第一源极/漏极区域与所述第一栅极堆叠相邻；
第一栅极接触件，所述第一栅极接触件电耦合到所述第一栅极堆叠，所述第一栅极接触件的顶表面具有第一宽度；以及
第一源极/漏极接触件，所述第一源极/漏极接触件电耦合到所述第一源极/漏极区域，所述第一源极/漏极接触件的顶表面具有大于所述第一宽度的第二宽度；以及
第二晶体管，所述第二晶体管包括：
第二栅极堆叠，所述第二栅极堆叠在所述半导体衬底之上，所述第二栅极堆叠具有小于所述第一高度的第二高度；
第二源极/漏极区域，所述第二源极/漏极区域与所述第二栅极堆叠相邻；以及
第二源极/漏极接触件，所述第二源极/漏极接触件电耦合到所述第二源极/漏极区域，所述第二源极/漏极接触件的顶表面具有小于所述第二宽度的第三宽度。
9.根据权利要求8所述的半导体器件，其中，所述第二宽度与所述第一宽度的比率为1.5至50，并且所述第二宽度与所述第三宽度的比率为1.5至50。
10.一种形成半导体器件的方法，包括：
在半导体衬底之上形成第一晶体管和第二晶体管，所述第一晶体管包括第一栅极堆叠和与所述第一栅极堆叠相邻的第一源极/漏极区域，所述第二晶体管包括第二栅极堆叠和与所述第二栅极堆叠相邻的第二源极/漏极区域；
在所述第一晶体管和所述第二晶体管之上形成层间电介质ILD；
在所述ILD之上沉积光致抗蚀剂；
图案化所述光致抗蚀剂以形成图案化的光致抗蚀剂，所述图案化的光致抗蚀剂包括在所述第一源极/漏极区域正上方的第一开口、在所述第二源极/漏极区域正上方的第二开口、和在所述第一栅极堆叠正上方的第三开口，所述第一开口具有第一宽度，所述第二开口具有第二宽度，所述第三开口具有第三宽度，其中，所述第一宽度大于所述第二宽度和所述第三宽度中的每一者；
使用所述图案化的光致抗蚀剂作为掩模来蚀刻所述ILD；以及
形成电耦合到所述第一源极/漏极区域的第一接触件、电耦合到所述第二源极/漏极区域的第二接触件、和电耦合到所述第一栅极堆叠的第三接触件，所述第一接触件具有第一高度，所述第一高度大于所述第二接触件的第二高度和所述第三接触件的第三高度中的每一者。
CN202110377051.6A 2020-10-13 2021-04-08 半导体器件的接触件及其形成方法 Pending CN114068528A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063090799P 2020-10-13 2020-10-13
US63/090,799 2020-10-13
US17/146,205 US11417739B2 (en) 2020-10-13 2021-01-11 Contacts for semiconductor devices and methods of forming the same
US17/146,205 2021-01-11

Publications (1)

Publication Number Publication Date
CN114068528A true CN114068528A (zh) 2022-02-18

Family

ID=80233301

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110377051.6A Pending CN114068528A (zh) 2020-10-13 2021-04-08 半导体器件的接触件及其形成方法

Country Status (5)

Country Link
US (3) US11417739B2 (zh)
KR (1) KR102494312B1 (zh)
CN (1) CN114068528A (zh)
DE (1) DE102021100720A1 (zh)
TW (1) TWI786600B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114446879A (zh) * 2020-11-02 2022-05-06 上海华力集成电路制造有限公司 整合不同厚度的栅介质层的制造方法
US11652171B2 (en) * 2021-02-22 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Contact for semiconductor device and method of forming thereof
CN116266556A (zh) * 2021-12-17 2023-06-20 联华电子股份有限公司 半导体元件及其制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205630B2 (en) * 2004-07-12 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device having low and high voltage transistors
IT1394906B1 (it) 2009-07-21 2012-07-20 St Microelectronics Rousset Dispositivo integrato incorporante componenti di bassa tensione e componenti di potenza e procedimento di fabbricazione di tale dispositivo
CN106910737B (zh) * 2015-12-23 2021-01-15 联华电子股份有限公司 半导体元件及其形成方法
US10916542B2 (en) * 2015-12-30 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed STI as the gate dielectric of HV device
US11158644B2 (en) 2018-07-31 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with field effect transistors of differing gate dielectric thickness on the same substrate and method of manufacturing the same
KR20200111857A (ko) 2019-03-19 2020-10-05 삼성전자주식회사 반도체 소자
US10964792B1 (en) * 2019-11-22 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Dual metal capped via contact structures for semiconductor devices
US11404410B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having different voltage regions

Also Published As

Publication number Publication date
KR20220048909A (ko) 2022-04-20
US20220359680A1 (en) 2022-11-10
US20240088244A1 (en) 2024-03-14
TWI786600B (zh) 2022-12-11
US20220115508A1 (en) 2022-04-14
US11417739B2 (en) 2022-08-16
KR102494312B1 (ko) 2023-02-06
TW202215493A (zh) 2022-04-16
US11855162B2 (en) 2023-12-26
DE102021100720A1 (de) 2022-04-14

Similar Documents

Publication Publication Date Title
KR102494312B1 (ko) 반도체 디바이스를 위한 콘택트 및 그 형성 방법
CN113270404A (zh) 半导体器件及方法
CN113314609A (zh) 半导体器件及方法
CN114078846A (zh) 半导体器件的接触插塞结构及其形成方法
CN114649268A (zh) 半导体器件及方法
US20220328319A1 (en) Transistor Gate Structure and Method of Forming
US20220238681A1 (en) Transistor Gates and Methods of Forming
US11842933B2 (en) Semiconductor device and method
US11594610B2 (en) Semiconductor device and method
CN114975277A (zh) 半导体装置及其制造方法
TW202230528A (zh) 半導體元件及其製造方法
CN113299751A (zh) 半导体器件和方法
CN112864095A (zh) 半导体器件和方法
TWI821698B (zh) 半導體元件及其製造方法
TWI795774B (zh) 填充結構及其製造方法
US20220392998A1 (en) Semiconductor gates and methods of forming the same
TW202329326A (zh) 半導體裝置之接觸特徵及其形成方法
TW202410163A (zh) 奈米結構場效電晶體及其製造方法
TW202320228A (zh) 半導體裝置及其製造方法
CN116779545A (zh) 外延下隔离结构
CN115274657A (zh) 半导体器件及其形成方法
CN113540098A (zh) 包括铁电存储器的半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination