KR100237276B1 - Coms 구조의 반도체 장치 제조 방법 - Google Patents

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히또시 아비꼬
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가네꼬 히사시
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Abstract

본 발명은 소스/드레인 영역에서 저저항 실리사이드층을 갖는 CMOS 구조의 반도체 장치의 제조 방법에 관한 것이다. n형 소스/드레인 영역(112)의 저항 감소를 위한 실리사이드 형성을 실현시키기 위하여 고융점 금속 실리사이드층(117)을 형성하기 전에 불순물 없는 실리콘층(113)을 형성한다. n형 소스/드레인 영역에서는 실리콘층을 통하여 이온 주입을 행한다. 따라서, 이온 주입 에너지를 감소시키지 않고서 p형 소스/드레인 영역(115)의 접합 깊이를 얕게 하고, 이온 주입 시간의 증가를 방지하며, 신속하게 제조할 수 있다.

Description

CMOS 구조의 반도체 장치 제조 방법
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 CMOS 구조를 갖고 소스/드레인 영역 내의 저저항 실리사이드층을 갖는 것으로, 소형화된 MOS 트랜지스터 구조를 실현할 수 있는 반도체 장치를 제조하는 방법에 관한 것이다.
최근 반도체 장치의 소형화 추세에 따라서, 소스/드레인 영역이 감소하고, 이 영역에 접속되는 상호접속 전기 저항이 증가하고 있다. 동작 속도의 증가를 위하여, 소스/드레인 영역에 저저항 고융점 금속 실리사이드층을 갖는 MOS 트랜지스터들을 구비한 반도체 장치가 제안되어 왔다. 반도체 장치가 p채널 MOS 트랜지스터 및 n채널 MOS 트랜지스터를 갖는 CMOS 구조의 반도체 장치에 적용할 경우, 제1(a)도 및 제1(b)도에 도시된 공정이 채택되었다.
제1(a)도에 도시된 바와 같이, n형 웰(102)이 p형 실리콘 기판(101) 내에 형성되고, 소자 분리 절연막(103), 게이트 절연막(104) 및 게이트 전극(105)이 기판(101)의 표면에 형성된다. 그리고, n형 웰(102)내로 p형 불순물을 주입하여 p형 LDD(109) 및 소스/드레인 영역(115)이 형성된다. 마찬가지로, p형 실리콘 기판(101) 내로 n형 불순물을 주입하여 n형 LDD(107) 및 n형 소스/드레인 영역(112)이 형성된다. 그리고 나서, 티타늄이나 코발트와 같은 고융점 금속(116)을 전체 표면 상에 피착한 다음, 고융점 금속(116) 및 실리콘 사이에 반응을 일으키도록 구조물을 열처리하고, 반응하지 않은 고융점 금속을 에칭 제거한다. 제1(b)도에 도시된 바와 같이, 이 공정의 결과로서 저저항성 실리사이드층(117)이 소스/드레인 영역(112 및 115)에 선택적으로 형성된다.
그러나, 상기 제조 방법에 있어서, n형 소스/드레인 영역에 형성된 실리사이드층(117)의 저항이 패턴 폭의 감소에 따라 증가하는 것이 밝혀졌다. 이는 실리콘 표면상에 고농도로 n형 소스/드레인 영역(112)을 형성하는 비소 및 인과 같은 불순물의 존재가 고융점 금속 및 실리콘 간의 반응을 방해하여 저저항 특성을 열화시킨다는 사실에 기인한다.
CMOS 구조를 갖는 종래의 반도체 장치에서의 다른 문제점은 p형 MOS 트랜지스터 구조물을 보다 미세하게 형성하는 것이 어렵다는 것이다. p형 MOS 트랜지스터 소스/드레인 영역(115)을 형성하기 위해서는, 붕소 또는 BF2와 같은 p형 불순물을 1x1015~1x1016cm-2의 농도로 n형 웰(102)에 이온 주입하여 n형 웰(102)을 활성화시키는 것이 필요하다. 이는 p형 MOS 트랜지스터 구조물을 소형화를 위해서는 이온 주입에너지를 감소시켜서 불순물 층의 접합 깊이를 감소시킬 필요가 있음을 의미한다. 현재의 이온 주입 기법에 따르면, 이온 주입 에너지의 최저 한계는 약 10keV이다. 게다가, 30keV 이하의 이온 주입 에너지에서는, 이온 주입 전류의 감소가 불가피하여 이온 주입 시간의 큰 증가를 초래하며, 이는 반도체 장치의 제조 시간과 비용을 증가시킨다.
이러한 문제, 특히 n형 소스/드레인 영역(112)내의 실리사이드층(117)의 저항 증가 문제에 대한 하나의 해결책이 예를 들면, 1994 IEDM Technical Digest, pp687-690에 제안되어 있다. 제2도에 도시된 바와 같이, 제안된 이 방법에서는, n형 소스/드레인 영역(112)의 형성 후에, 실리콘의 에피택셜 성장을 통해 n형 소스/드레인 영역(112)상에 형성된 불순물 없는 실리콘층(113)의 전면(entire surface)상에 고융점 금속을 피착한 다음, 고융점 금속 및 불순물 없는 실리콘층 사이의 반응을 일으키도록 구조물을 열처리하여, 실리사이드층을 형성하게 된다. 이 방법에 따르면, n형 소스/드레인 영역에서의 실리사이드층의 저항 증가를 억제하는 것은 가능하지만, 얕은 접합의 p형 소스/드레인 영역을 신속하게 형성하고자 하는 요구를 만족시키기는 어렵다.
본 발명의 목적은 종래의 기술에 존재하는 문제점들을 극복하여, n형 소스/드레인 영역에서의 실리사이드층의 저항 감소를 가능케 하고, 또한 얕은 접합의 p형 소스/드레인 영역을 신속히 형성하는 것을 가능케 하여, 구조를 소형화하고 동작 속도를 증가시킬 수 있는, CMOS 구조를 갖는 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 한 양상에 따르면, p형 MOS 트랜지스터 및 n형 MOS 트랜지스터를 갖고 또한 각각의 MOS 트랜지스터의 적어도 소스/드레인 영역에 형성된 고융점 실리사이드층을 갖는 반도체 장치의 제조 방법에 있어서, 실리콘 기판 상에 각각의 MOS 트랜지스터의 게이트 절연막 및 게이트 전극을 형성한 후 불순물 도입을 통하여 n형 MOS 트랜지스터의 소스/드레인 영역을 형성하는 단계; n형 및 p형 MOS 트랜지스터의 각각의 소스/드레인 영역 상에 실리콘층을 형성하는 단계; 상기 실리콘층을 통하여 p형 트랜지스터의 소스/드레인 영역을 형성하는 단계; 및 전면에 걸쳐 고융점 금속을 피착하고 이 고융점 금속과 상기 실리콘층이 반응하도록 하여 고융점 금속 실리사이드층을 형성하는 단계를 포함한다.
본 발명에 따른 반도체 장치의 n형 MOS 트랜지스터에서는, 소스/드레인 영역상에 불순물 없는 실리콘층을 형성한 후 고융점 금속의 실리사이드층을 형성한다. 따라서, n형 소스/드레인 영역의 저항을 감소시키는 것이 가능하다. 또한, 고융점 금속의 실리사이드층은 p형 MOS 트랜지스터의 소스/드레인 영역에도 형성될 수 있다. 따라서, 이온 주입 에너지를 감소시킬 필요가 없으며, 얕은 p형 트랜지스터 소스/드레인 영역을 형성할 수 있고, 이온 주입 시간 증가를 억제할 수 있고, 저비용으로 신속하게 제조할 수 있게 된다.
제1(a)도 및 제1(b)도는 종래의 반도체 장치를 제조하는 방법의 단계들을 설명하는 데 사용되는 종래의 반도체 장치에 대한 단면도.
제2도는 또 다른 종래의 반도체 장치를 제조하는 방법의 단계들을 설명하는데 사용되는 종래의 반도체 장치에 대한 단면도.
제3(a)도 내지 제3(j)도는 본 발명에 따른 제1실시예의 제조 방법을 설명하는 데 사용되는 반도체 장치의 단면도.
제4(a)도 내지 제4(e)도는 본 발명에 따른 제2실시예의 제조 방법을 설명하는 데 사용되는 반도체 장치의 단면도.
제5(a)도 및 제5(b)도는 본 발명에 따른 제3실시예의 제조 방법을 설명하는 데 사용되는 반도체 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 실리콘 기판 103 : 소자 분리 절연막
104,105 : 게이트 전극 107 : n형 LDD
109 : p형 LDD 110 : 측벽
112 : n형 소스/드레인 영역 113 : 에피택셜 실리콘층
115 : p형 소스/드레인 영역 116 : 티타늄
117 : 티타늄 실리사이드층 118 : 질화 티타늄
119 : 층간 절연막 120 : 금속 배선
본 발명의 양호한 실시예에 대하여 도면을 참고로 설명하고자 한다.
제3(a)도 내지 제3(j)도는 본 발명의 제1실시예에 관한 반도체 장치를 제조하기 위한 방법의 순차적인 단계들을 도시한 단면도이다.
제3(a)도에 도시된 바와 같이, p형 실리콘 기판(101)에 n형 웰(102)을 형성한 후, 소자 분리 절연막(103), 게이트 절연막(104) 및 게이트 전극(105)을 p형 실리콘 기판(101)이 표면상에 차례로 형성한다. 이 실시예에서는, 게이트 전극(105)은 폴리 실리콘의 단층이지만, 실리사이드/폴리실리콘의 적층구조일 수도 있다. 제3(b)도에 도시된 바와 같이, 계속해서 p형 MOS 트랜지스터 영역이 포토 레지스트(106)로 피복되고, 30keV 에너지에서 2x1013cm-2의 농도로 n형 불순물을 이온 주입하여 n형 MOS 트랜지스터 영역에 낮은 불순물 농도의 소스/드레인 영역, 즉, n형 LDD 영역(107)이 형성된다. 그 후, 제3(c)도에 도시된 바와 같이, n형 MOS 트랜지스터 영역이 포토 레지스트(108)로 피복되며, 10keV 에너지에서 2x1013cm-2의 농도로 p형 불순물을 이온 주입하여 p형 MOS 트랜지스터 영역에 p형 LDD 영역(109)이 형성된다. 그 후, LDD 영역(107,109)은 1,000℃에서 10초 동안 열처리되어 활성화된다.
산화실리콘막이 전면상에 피착되고 이방성 에칭되어, 제3(d)도에 도시된 바와 같이 게이트 전극(105)의 측면에 측벽(110)을 형성하게 된다. 그 후, 제3(e)도에 도시된 바와 같이, p형 MOS 트랜지스터 영역이 포토 레지스트(111)로 피복되고, n형 MOS 트랜지스터의 소스/드레인 영역에 비소 등의 n형 불순물을 30keV에서 3x1015cm-2의 농도로 이온 주입한 다음 1,000℃에서 10초동안 열처리로 활성화하여, 고농도 불순물의 n형 소스/드레인 영역(112)을 형성한다.
제3(f)도에 도시된 바와 같이, 10-3Pa(파스칼) 및 600 내지 700℃ 조건하의 Si2H6의 분위기 중에서, 실리콘이 노출되어 있는 영역에서 에피택셜 실리콘층(113)이 에피택셜 성장한다. 선택적인 에피택셜 성장 공정에 대해서는, 1995 Symposium on VLSI Technology Digest of Technical Papers, pp. 21-22에 개시된 기술을 참조하기 바란다. 제3(g)도에 도시된 바와 같이, n형 MOS 트랜지스터 영역을 포토 레지스터로 피복하고, p형 MOS 트랜지스터 영역에 BF2등의 p형 불순물을 30keV에서 3x1015cm-2의 농도로 이온 주입하고 1,000℃에서 10초동안의 열처리로 활성화하여, p형 소스/드레인 영역(115)을 형성한다. 이렇게 형성된 소스/드레인 영역(115)은 에피택셜 성장하지 않고 이온 주입하는 경우에 비해 에피택셜 성장 전의 기판(101)의 표면 아래에 에피택셜 실리콘층(113)의 두께만큼 더 낮은 접합 깊이를 갖는다. 예를 들어, 실리콘층(113)의 두께가 30nm일 때, 채널 길이는 에피택셜 성장하지 않은 이온 주입의 경우에 비해 약 0.1㎛ 감소된다.
제3(h)도에 도시된 바와 같이, 예를 들면, 티타늄(116)을 30nm 두께로 전면에 피착시키고, 질소 분위기 중에서 640℃, 20초 동안 열처리하여 n형 MOS 트랜지스터내의 불순물 없는 에피택셜 실리콘층(113)과 티타늄(116) 간 및 p형 MOS 트랜지스터의 BF2를 함유한 에피택셜 실리콘층(113)과 티타늄(116) 간의 실리사이드 반응을 일으키게 된다. 제3(i)도에 도시된 바와 같이, 실리콘층(113)의 표면에 약 30nm 두께의 티타늄 실리사이드층(117)이 형성되고, 티타늄 실리사이드층(117) 상에는 질화 티타늄(118)이 형성된다. 측벽(110)에는 티타늄 실리사이드층(117)이 형성되지 않으므로, 측벽은 질화 티타늄 만으로 구성된다. 이렇게 형성된 티타늄 실리사이드층(117)은 “C49 구조”로 불리우는 고저항 티타늄 실리사이드로 구성된다.
다음으로, 질화 티타늄(118)은 암모니아 및 과산화수소를 함유한 혼합액에서 선택적으로 제거되어 소스/드레인 영역(112,115) 및 게이트 전극(105) 상에 티타늄 실리사이드층이 선택적으로 남아 있게 된다. 그리고 나서, 질소 분위기 중에서 850℃에서, 10초 동안 열처리됨에 따라, 고저항 C49 구조의 티타늄 실리사이드층이 저저항 C56 구조로 페이즈 변환되어, 티타늄 실리사이드층(117)은 약 7Ω/? 정도의 저항을 갖게 된다. 제3(j)도에 도시된 바와 같이, 공지된 방법으로 층간 절연막(119) 및 금속 배선(120)을 형성하여, CMOS 구조의 반도체 장치를 완성한다.
이 실시예에서는, 고융점 금속의 실리사이드층(117)의 형성 이전에 n형 MOS 트랜지스터의 소스/드레인 영역(112) 상에 불순물 없는 에피택셜 실리콘층(113)이 형성되므로, n형 소스/드레인 영역(112)의 저저항화를 실현할 수 있게 된다. 또한, p형 MOS 트랜지스터의 소스/드레인 영역(115)은 에피택셜적으로 성장된 에피택셜 실리콘층(113)을 통하여 이온 주입하여 형성되며, 이렇게 형성된 소스/드레인 영역(115)은 얕은 접합 깊이를 가질 수 있다. 따라서, 이온 주입 에너지를 저하시킬 필요가 없으며, 따라서 이온 주입 시간의 증가를 방지하여 저비용으로 신속하게 제조할 수 있다.
제4(a)도 내지 제4(e)도는 본 발명의 제2실시예를 도시하고 있다. 제1실시예에서는, p형 MOS 트랜지스터의 p형 LDD(109)를 형성하였지만, 측벽(110)의 폭이 좁은 곳에서는 LDD를 형성할 필요가 없다. 제4(a)도에 도시된 바와 같이, n형 MOS 트랜지스터의 n형 LDD(107)를 형성하고, 제4(b)도에 도시된 바와 같이, p형 MOS 트랜지스터의 p형 LDD를 형성하지 않고서 측벽(110)을 형성한다. 그리고 나서, 제4(c)도에서와 같이, n형 MOS 트랜지스터의 n형 소스/드레인 영역(112)을 형성하고, 제4(d)도에서와 같이, 실리콘층(113)을 선택적 에피택셜 성장으로 형성한다. 제4(e)도에 도시한 바와 같이, p형 MOS 트랜지스터의 p형 소스/드레인 영역(115)을 형성한다. 측벽(110)의 폭이 약 50nm일 때, p형 소스/드레인 영역(115)의 접합이 게이트 전극 단부에 도달하므로 LDD는 필요없게 된다. 그 다음 단계는 제3(h)도 이하의 단계에서와 같다.
제5(a)도 및 제5(b)도는 본 발명의 제3실시예를 도시한다. 제1실시예에서는 게이트 전극(105) 상에도 실리콘의 선택적 에피택셜 성장으로 실리콘층을 형성한다. 하지만, p형 MOS 트랜지스터의 소스/드레인 영역(115)의 불순물 이온 주입은 선택적 에피택셜 성장에 의한 실리콘층(113)의 형성 후에 행해진다. 이는 게이트 전극(105)상에 실리콘층을 형성할 필요가 없음을 의미한다. 제5(a)도에 도시된 바와 같이, 예로, 게이트 전극(105)을 형성할 때, 게이트 전극(105)상에 산화 실리콘의 절연막(121)을 약 100nm 정도의 두께로 형성한다. 제5(b)도에 도시된 바와 같이, 제1실시예에서와 같은 형태로, n형 MOS 트랜지스터의 n형 LDD(107) 및 p형 MOS 트랜지스터의 p형 LDD(109)를 형성한 다음에 측벽(110)을 형성한다. 따라서, 소스/드레인 영역에만 실리콘 기판(101)이 노출된다. 그 다음 단계들은 제3(e)도 이하의 단계에서와 같다.
이상에서는 고융점 금속으로서 티타늄을 사용한 예와 관련하여 설명하고 있으나, 본 발명에 따르면, 코발트, 몰리브덴등과 같은 다른 고융점 금속을 사용하는 것도 가능하다.
이제까지 본 발명을 특정 실시예와 관련하여 설명하였으나, 특허 청구의 범위에서 한정된 발명의 범위를 벗어나지 않고 첨부한 특허 청구의 범위내에서 여러가지 변경 및 응용이 가능한 것이 이해될 것이다.

Claims (15)

  1. p형 MOS 트랜지스터 및 n형 MOS 트랜지스터를 갖고, 적어도 각각의 MOS 트랜지스터의 소스/드레인 영역(112,115)에 고융점 금속 실리사이드층(117)이 형성되는 반도체 장치의 제조 방법에 있어서, 실리콘 기판(101) 상에 상기 각각의 MOS 트랜지스터의 게이트 절연막(104) 및 게이트 전극(105)을 형성한 다음, 불순물 도입을 통하여 상기 n형 MOS 트랜지스터의 소스/드레인 영역(112)을 형성하는 단계; 상기 n형 및 p형 MOS 트랜지스터의 각각의 소스/드레인 영역(112,115) 상에 선택적 에피택셜 성장 공정에 의해 실리콘층(113)을 형성하는 단계; 상기 실리콘층을 통하여 불순물을 주입하여 상기 p형 트랜지스터의 소스/드레인 영역(115)을 형성하는 단계; 및 전면에 고융점 금속(116)을 피착하여 상기 고융점 금속과 상기 실리콘층과의 반응을 일으켜서 상기 고융점 금속 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. p형 MOS 트랜지스터 및 n형 MOS 트랜지스터를 갖고, 적어도 각각의 MOS 트랜지스터의 소스/드레인 영역(112,115)에 고융점 금속 실리사이드층(117)이 형성되는 반도체 장치의 제조 방법에 있어서, 실리콘 기판(101) 상에 상기 각각의 MOS 트랜지스터의 게이트 절연막(104) 및 게이트 전극(105)을 형성한 다음, 불순물 도입을 통하여 상기 p형 MOS 트랜지스터 및 상기 n형 MOS 트랜지스터의 적어도 하나의 소스/드레인 영역(112,115)을 저농도 불순물 영역(107,109)으로서 형성하는 단계; 상기 각각의 MOS 트랜지스터의 상기 게이트 전극의 측면들에 측벽(110)을 형성하는 단계; 불순물 이온 주입에 의해 상기 n형 MOS 트랜지스터의 소스/드레인 영역(112)을 고농도 불순물 영역으로서 형성하는 단계; n형 및 p형 MOS 트랜지스터의 각각의 소스/드레인 영역(112,115) 상에 선택적인 에피택셜 성장 공정에 의해 실리콘층을 형성하는 단계; 상기 실리콘층을 통하여 p형 불순물을 이온 주입하여 상기 p형 트랜지스터의 소스/드레인 영역(115)을 고농도 불순물 영역으로서 형성하는 단계; 전면에 고융점 금속(116)을 피착하여 상기 고융점 금속과 상기 실리콘층과의 반응을 일으켜서 고융점 금속 실리사이드층(117)을 형성하는 단계; 및 실리사이드화되지 않은 고융점 금속을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 n형 MOS 트랜지스터의 소스/드레인 영역(115)에만 저농도 불순물 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 소스/드레인 영역(112,115)상에 형성된 상기 실리콘층은 불순물을 함유하지 않은 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제2항에 있어서, 소스/드레인 영역(112,115)상에 형성된 상기 실리콘층은 불순물을 함유하지 않은 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제3항에 있어서, 소스/드레인 영역(112,115)상에 형성된 상기 실리콘층은 불순물을 함유하지 않은 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 고융점 금속은 티타늄, 코발트 및 몰리브덴으로 이루어진 그룹으로부터 선택되며, 상기 고융점 금속 실리사이드층은 티타늄 실리사이드층, 코발트 실리사이드층 및 몰리브덴 실리사이드층으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제2항에 있어서, 상기 고융점 금속은 티타늄, 코발트 및 몰리브덴으로 이루어진 그룹으로부터 선택되며, 상기 고융점 금속 실리사이드층은 티타늄 실리사이드층, 코발트 실리사이드층 및 몰리브덴 실리사이드층으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제3항에 있어서, 상기 고융점 금속은 티타늄, 코발트 및 몰리브덴으로 이루어진 그룹으로부터 선택되며, 상기 고융점 금속 실리사이드층은 티타늄 실리사이드층, 코발트 실리사이드층 및 몰리브덴 실리사이드층으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 소스/드레인 영역(112,115) 상에 형성되는 상기 실리콘층의 두께는 적어도 30nm인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제2항에 있어서, 상기 소스/드레인 영역(112,115) 상에 형성되는 상기 실리콘층의 두께는 적어도 30nm인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제3항에 있어서, 상기 소스/드레인 영역(112,115) 상에 형성되는 상기 실리콘층의 두께는 적어도 30nm인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제4항에 있어서, 상기 소스/드레인 영역(112,115) 상에 형성되는 상기 실리콘층의 두께는 적어도 30nm인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제5항에 있어서, 상기 소스/드레인 영역(112,115) 상에 형성되는 상기 실리콘층의 두께는 적어도 30nm인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제6항에 있어서, 상기 소스/드레인 영역(112,115) 상에 형성되는 상기 실리콘층의 두께는 적어도 30nm인 것을 특징으로 하는 반도체 장치의 제조 방법.
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