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Description
A7 313697 f B7 £ _ 五、發明説明（1 ) 發明背景 發明镅Μ 本發明像有關一種製造半導體元件的方法，特別是製 造具CMOS(互補型金屬氧化物半導體）結構之半導體元件 的方法，且源極/泄極B域上有低阻抗矽化物層膜以助 實現M0S(金屬氣化物半導體）鬣晶體結構之微型化。 相關枝術説明 在新近半導體元件撤型化趨勢下，源極/泄極區域面 積是減小了而連接於此區域之聯繫線路的電性阻抗卻增 加。為提高作業速度而提出一種具低阻抗且其源極/泄 極區域上高融點矽化金屬層膜之M0S電晶體的半導體元 件。採用如第1A和1B圖所示程序之半導體元件，應用於 具有P-型通路M0S電晶體和η-型通路M 0S電晶體之CMOS結 構的半導體元件。 如第1 A画所示，η-型位阱1Q2是形成在p -型矽基Η 1〇1 之表面區域上，而零件隔離絶緣層膜103、閘極絶緣層 膜104、及閘極電極105則形成在基片101上之表面部分 上。然後於η-型位阱1D2加進ρ -型雜質而藉以將ρ -型LDD 區域’109及源極/泄極區域115形成於其上。同樣地，於 Ρ -型矽基片101加進η -型雜質而藉以將η -型LDD區域1Q7及 η -型源極/泄極區域112形成於其上。於整锢表面都澱積 了像鈦或钻之類的高融點金靥116後，將該結構作熱處理 使高融點金屬116與矽；4間發生反應並將未反應的高融點 [ 金屬蝕刻掉。如第1Β圓_示，選擇性地將低阻抗矽化物 層膜117形成於源極/泄極區域112和115内而完成此一程 —3 - & 本紙張尺度適用中國國家榡準（CNS ) Α4規毒（210 X 297公釐） (請先閱讀背面之注意事項再^為本頁) 裝· 訂一 經濟部中央標準局員工消費合作社印製
經濟部中央梯準局員工消費合作社印製 五、發明説明（2) 然而於上述製造方法中發現，形成於η -型源極/泄極 區域112内的矽化物層膜117阻抗因其寬度減小而增加了 〇此歸因於形成η-型源極/泄極區域112之像砷和磷之 類雜質在矽表面出現高濃度的事賁，妨礙了高融點金靥 舆矽之間的反應而使其低阻.抗性質劣化。 具有CMOS結構之習用半導體元件還有一 fi問題，亦即 製造更精密的P -型M0S結構會有困難β為形成p -型K0S« 晶體之源極/泄極區域115,必需以離子植入法將1X1 0夂 到IX 10% cm·2像硼或二氟化硼之類的P-型雜質植人η-型 位阱10 2内使之活化。意卽ρ-型H0S電晶體之徹型化需降 低離子植入的能童使得摻雜層膜接面深度變小以目前 的離子植入技術離子植入能量的低限值是大約lGkeV。此 外用20keV或更低的離子植入能量，則毫無疑問地會降低 離子植入電流而導致離子植入所需時間大為增加，這會 增加半導體元件製造的時間和成本。 這些問題，特別是於η -型源極/泄極區域112内矽化 物層膜117阻抗的增加有一個解決方法，例如1994年 之ΙΕΜ技術文摘PP.687-69Q所提出的方法。第2圖所示 即為此種方法，在形成η-型源極/泄極區域112之後， 透過η -型源極/泄極區域112上的一次矽磊晶成長將高 融點金屬蝕澱積於無雜質矽層膜113的整値表面，再將 該結構作熱處理使高融點金屬與無雜質矽層膜之間發生 反應而形成矽化物層膜*用這個方法確能抑制η-型源極 /泄極S域内矽化物層轉阻抗的增加，但難以符合快速 本紙張尺度適用中國國家橾隼（CNS ) Α4胡^ ( 210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 装-- 訂 313697 ··_ τ Ά7 B7 五、發明説明（3 成長具有淺薄接面之P-型源極/泄極區域的要求。 發明槪沭 本發明的一値基本目的是克服存在於習用製程的問題 ，並提供一 _具CMOS結構之半導體元件的製造方法許能 降低η -型源極/泄極區域内矽化物層膜的阻抗，且能快 速形成具有淺薄接面之Ρ-型源極/泄極區域，而能徹型 化該結構並使作業速度^提高。
傜根據本發明的一値概念，提供一種製造具.有Ρ-型M0S 電晶體和η -型M0S電晶體之半導體元件的方法，且至少 在每一 M0S電晶體上的源極/泄極區域也形成有高融點 矽化物層膜，這種方法包括的步驟有：在將每一 M0S電 晶體的閘極絶緣層膜及閛極電極形成於矽基片上後，藉 引進雜質而形成η -型M0S電晶體之源極/泄極Β域；在 毎一 η -型和Ρ -型M0S電晶體之源極/泄極區域上形成矽 * 層膜；透過矽層膜形成Ρ-型M0S電晶體的源極/泄極區 域；以及將高融點金屬澱積並覆蓋住整傾表面導致高融 點金屬與矽層膜之間發生反應而形成具高融點矽化金屬 層膜。 請 先 閲· S 背. 面 之- 注 意 事 項 hs % 本 頁 經濟部中央標準局員工消費合作社印製
中 體 晶 雪I 融 高 具 膜 層 * 金 矽 質 雜 無 上 Μ 域 型區 η-極 的泄 件 \ 元極 體源 導在 半是 明膜 發層 本颶 據金 根化 矽 阻 S 入避 的ΜΟ植， 域型子域 區Ρ-離區 極於低極 泄成降泄 \ 形必 \ 極能不極 源也因源 型膜此型 L層如Ρ-低屬。之 降金内面 能化域接 此矽區薄 因點極淺 。融泄有 的高 \ 具 成有極成 形具源形 後外之而 之此體量 成。晶能 形抗電的 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 經濟部中央標準局員工消費合：
I A7 { B7 . .____ a: | ^ · •艾五、發明説明（4 ) I 免離子植入所需時間的增加而有較低的製造時間和成本。 瞳忒簡秫 根據本發明上述及其他目的、特性.、及優點將依下列 較佳實施例並參照所附圖示加以說明。 第1A圖和第1B圖、僳用來説明習知半導體元件製造方 法之步驟的截面圖； 第2圖偽用來說明另一種習知半導體元件製造方法之 步驟的截面圖； 第3A圖到第3J圖，傜用來説明根據本發明實施例1半 導體元件之製造方法的截面圖； 第4A圖到第4E園，樣用來說明根據本發明實施例2半 導體元件之製造方法的截面圖；以及 第5A圖到第5B圖，傷用來説明根據本發明實施例3半 導體元件之製造方法的截面圖。 較佯奮施例説明 根據本發明的較佳實施例將參照所附匯示加以說明。 窗旃例1 ]； 第3A匾到第3J圖所示僳根據本發明實施例1半導體元 件製造方法之連續步驟的截面圖。如第3A圖所示，於P-型矽基片101内形成η-型位阱102後，便形成零件隔離絶 緣層膜103、閘極絶緣黡膜104、及閘極電極105,使它 們連鑛地形成在基Ml pi之表面部分上。此實施例中， 蘭極電極105是單層的g晶矽，但它也可以是矽化物多 晶砂層壓而成的層膜。j如第3B圖所示，依序覆蓋於P-型 6 - 適用中國國家標準（CNS ) Α4规格（210X297公釐〉 n In (請先閲讀背面之注意事項^彳舄本頁) -裝-- 訂- "tmmwn. nn —HI— · -線 f > —^ϋ Tm mu —^ϋ A7 B7 313697 五、發明説明（5 ) (請先"-讀背_面之注意事項再广"本頁) MOS電晶體區域上的是光阻體106、及具低雜質濃度之源 極/泄極區域亦即以離子植入法在30 keV能量下將η-型 且濃度達2 X 1 (Τ13 c nr2之雜質加到η -型M0S電晶體區域内 而形成的η -型LDDB域如第3C圖所示，於η -型MOS 電晶體區域上覆蓋光阻體1 0 8、及以離子植人法在1 D k e V 能量下將P -型且濃度達2X lO^cer2之雜質加到P -型MOS 電晶體區域内而形成的P-型LDD區域109。再於ΙΟΟΟΌ下 作1 Q秒鐘的熱處理以活化L D D區域1 0 7和1 0 9。 將二氧化矽澱積覆蓋住整個表面並作非各向異性的蝕 刻，如此形成如第3D圖所示閛極電極1G5各邊的側壁。 如第3Ε圖所示，ρ-型M0S電晶體區域上則覆蓋有光阻體 111、及以離子植入法在3QkeV能量下將像砷之類ρ -型且濃 度逹3 X 1 cir2之雜質加入而長在η -型H0S電晶體之源 極/泄極Β域成長區域内的具高雜質濃度之η-型源極/ 泄極區域112,再於1Q0(TC下作10秒鐘的熱處理使之活 化。 f 經濟部中央揉準局貝工消費合作社印裂 如第3F圖所示，在以磊晶法將矽磊晶層膜113澱積於一 區域上，其中矽層膜暴露於1(Γ3巴（Pascal)及6QG到7Q0-C 條件下的Si2F6氣體中。因選擇性地磊晶成長程序，是 參照1995年技術論文之E VLSI技術文摘pp. 21-22所示的技 術。如第3G圖所示，η -型M0S電晶體區域上則覆蓋有光 阻體114、及以離子植入法在3QkeV能量下將像BF2之類ρ-型且濃度達3 X 1 QM cef之雜質加入而長於ρ -型M0S電晶 體區域内而形成P -型M|S電晶體具高雜質濃度之ρ -型源 本紙張尺度適用中國國家標準（CNS ) A4規k ( 210X297公釐） f A7 I B7 __^ 五、發明説明（6 ) 極/泄極區域115,再於ιοοου下作ίο秒鐘昀熱處理使 之活化。如此形成的源極/泄極區域115與無磊晶成長之 離子植入法所形成的例子作比較，在基Η1 01表面之下 且在磊晶成長到矽磊晶層膜Π3之厚度之前有較小的接 面深度度。例如當矽_晶層膜113的厚度是30n a時，其 通路長度會比無磊晶成長之離子植入法所形成的例子減 小大約0 . 1 n ra。 如第3 Η圖所示，例如使澱積達30nm之鈦116覆蓋住整個 表面，再於6401氤氣下將該結構作20秒鐘的熱處理使 η-型M0S電晶體内的無雜質矽磊晶層膜113與鈦116之間 、及Ρ -型M0S電晶體内釣含BF2矽磊晶層膜113舆鈦116 之間産生矽化反應。如第31圖所示，澱積逹30ηιι之矽化 鈦層膜117形成於矽層膜113的表面部分内，而氮化钛118 則形成於矽化鈦層膜11 7之上。在剌壁11 0上則未長矽化 鈦層膜因此只由氮化鈦118组成。因此所形成之矽化鈦 層膜11 7由稱為” C 4 9結構”之高阻性矽化鈦組成。 之後，氮化钕118以含《及過氣化氫之混合溶液選擇性 地移去而於源極/泄極B域112和115及閘極電極105上 選擇性地留下矽化鈦層膜11 7。再於85〇υ氮氣下將該結 構作10秒鐘的熱處理，因而具高阻抗的C49結構之矽化 鈦層膜相轉換成低阻抗的C56結構，使矽化鈦層膜117的 阻抗大約為7Ω/ 口。_第3«!圖所示，内層絶緣薄膜119 1 及金腸聯繫線路120是_熟知的方法形成的，如此完成 | ^ 了具有CMOS結構之半$體元件的製造。 , -:8 -
I i (： 本紙張尺度適用中國國家標準（CNS )八4鋼^格（21 OX 297公釐）
(請先踌讀背·面之注意事項A •裝-- ，巧本頁) 訂*| —線 f 經濟部中央樣準局員工消費合作社印製 f A7 _ί B7__ - f ^ 五、發明説明（7 ) 此實施例中，無雜質矽磊晶層膜113是在形成高融點 矽化金屬層膜117之前形成於η -型MOS電晶體的源極/泄 極區域112之上的。因而能理解η-型源極/泄極區域112 阻抗的降低。另外Ρ -型MOS電晶體的源極/泄極區域115 是將離子植入以磊晶成長之矽磊晶層膜113而形成的。 如是形成的源極/泄極區域U5會有淺薄之接面深度。 如此因不必降低離子植入的能量而避免離子植入所需時 間的增加而能有較快且成本較低之製程。 宮施例2 第4Α圖到第4Ε圖所示#本發明實施例2。在實施例1中 ,形成有Ρ-型MOS電晶顰的Ρ-型LDD區域109,但是當側 壁11Q寬度很小時不需要長這樣的LDD。第4Α圖中長有η-型MOS電晶體的η-型LDD區域107 ,而如第4Β画所示側壁 110上並未形成Ρ-型M0S電晶體的Ρ-型LDI然後如第4C .圖所示形成有η -型M0S電晶體的η -型LDD區域112,而如 第4D圖所示選擇性地磊晶成長了矽磊晶層膜113。第4Ε 圖中則形成有Ρ -型M0S電晶體的ρ -型LDD區域115。當側 壁110寬度大約是50πβ時，ρ-型M0S電晶體的ρ-型LDDM 域115之接面會抵速闊筆電極端因而不需要任何LDD。接 下來的步驟就如第3Η画及其後步驟所示。 奮掄例. 第5Α画和第5Β圓所示|像本發明實施例3。在前述實施例 1中，矽層膜也可以選|擇性之矽磊晶成長法形成於閘形 電極1Q5之上〇不過是^以矽磊晶成長法選擇性地形成 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 請 先 閲· 讀， 背 面* 之-· 注 意 事 K 本 頁 裝 玎 經濟部中央標準局員工消費合作社印裝 313697 ^ A7 j B7 ^____I- 五、發明説明（e ) 矽層膜113之後，才將雜質以離子植入P-型MQS電晶體的 源極/泄極區域115内。這表示閛極電極10 5上並未形成 矽層膜。如第5A圖所示，例如二氧化.矽組成之絶緣薄膜 121於閛極電極105上形成到大約ΙΟΟηΒ的厚度。像實施 例1中如第5 B圆所示，：側壁11 0是在形成η -型Μ 0 S電晶體 的η-型極LDD區域107及Ρ-型M0S電晶體的Ρ-型LDD區域109 之後長成的。如此則基Η 101只有源極/泄極區域是暴露 於外的。·接下來的步驟就如第3Ε圖及其後步驟所示。 以上説明是有關鈦作為高融點金屬的例子。然而根據 本發明也可以使用像鈷及鉬等等的其他高融點金屬。 雖然本發明完金是以其較佳實施例作說明，應該了解 的是所#字句為說明之用卻不是本發明的極限，所附專 利申請範圍在不偏離本發明專利申請範圍所定義之精神 及架構下可加以改變。 e· 請先M-讀背釙之注意事項再《 .裝-- ,>,本頁) 線· 經濟部中央揉準局員工消費合作社印簟 準 標 國 國 中 用 適 尺 張 紙 本
釐 公 7 9 2
Claims (1)
- A8 B8 C8 痛 D8 六、申請專利範圍 1 1. 一種製造半導體元件的方法，其具有P -型Μ 0 S電晶體和 η -型MOS電晶體，且至少在毎一 MOS電晶體上的源極/ 泄極區域（112，115 X也形成有高融點矽化物層膜（117), 該方法包括的步驟有：在將毎一 MOS電晶證的閘極絶緣 薄膜（104)及閘極電極（1D5)形成於矽基片（101)上後 ，藉引進雜質而形成該η-型MOS電晶體之源極/泄極 區域（112);在毎一 in-型和Ρ-型MflS電晶體之源極/ 泄極p域（112，lid上形成矽層膜（113);透過矽層 膜形成該P -型M0S電舉體的源極/泄極區域（115);以 及將高融點金屬（111)澱積並覆蓋住整個表面導致該 高融點金屬舆該矽層膜之間發生反應而形成該高融點 矽化金屬層膜。 2. —種製造半導體元件的方法，其具有p-型M0S電晶體和 η-型M0S電晶體，且至少在毎一 M0S電晶體上的源極/ 泄極區域（112, 115)也形成有高融點矽化物層膜（117), 經濟部中央標準局員工消費合作社印— I;-I(f- (請先閱讀背面之注意事項再填寫本頁) 該方法包括的步驟有：在將毎一 M0S電晶體的閘極絶 緣薄膜（1Q4)及閘極f極（1D5)成長於矽基片（1D1)上 後，藉引進雜質而至少在每一該P -型Μ 0 S電晶體和該 η-型M0S電晶體形成齬極/泄極®域（112)而成低濃度 雜質S域（1D7, 109);在毎一 M0S電晶體的該閘極電極 的周邊上形成侧壁（ίΐ·ϋ);以雜質之離子植入在該η -型 MOS電晶體上形成源極/泄極區域（112)而成高濃度雑 質Β域；以選擇性磊晶程序將矽磊晶層膜（113)澱積於 毎一該Ρ -型MOS電晶^和該η -型MOS電晶體上形成源極 -μ- 本紙張尺度適用中國國家標準（CNS ) A4规格（,210X297公鼇） 六、申請專利範圍 i: /泄極區域（112, ll5)上；以離子植入法.將P -型雜質 引入該矽層膜成長嘴P-型M 0S電晶體之源極/泄棰區域 (115)而成高濃度雜質區域；將高融點金屬（116)澱積 於整個表面以形成高融點矽化金屬層膜（117)並使該高 融點金屬舆該矽層_之間發生反應；將未反應的高融 點金屬去除掉。 3. 如申請專利範圍第2項之半導體元件的製造方法，其 中低濃度雜質Β域R形成在該η-型MOS電晶體之源極/ 泄極區域（115)上。 4. 如申請專利範圍第1項之半導體元件的製造方法，其 中形成於源極/泄_區域（115)上的該矽層膜是無雜 Η矽構成的。 5. 如申請專利範圍第2項之半導體元件的製造方法，其 中形成於源極/泄極Β域（115)上的該矽層膜是無雜 質矽構成的。 6·如申請專利範圍第3項之半導體元仵的製造方法，其 '中形成於源搔/泄欞區域（115)上的該矽層膜是無雜 質矽構成的。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 7. 如申請專利範圍第1項之半導體元件的製造方法，其 中該高融點金屬是轉自鈦、鈷、及鉬等組成的一組金 屬，而該高融點矽彳I金屬層膜則選自矽化鈦層膜、矽 化鈷層膜、及矽化1層膜。 8. 如申請專利範圍第2!項之半導體元件的製造方法，其 中該高融點金屬是鏤自鈦、鈷、及鉬等组成的一組金 1 -Η 2 - 本紙張逍用中國國家標準（CNS ) Α4乳格（JlOX297公釐） | A8 B8 C8 D8 經濟部中央標準局員工消費合作社印袋 六、申請專利範圍 1 1 驅，而該高 融點矽化 金 屬 層膜則選自矽化鈦層膜、 矽 1 1 化鈷層膜、 及矽化鉬 層 膜 0 1 1 9 . 如申請專利 範圍第3 項 之 半導體元件的製造方法， 其 ^—v 請 1 I 中該高融點 金腸是選 白 鈦 、鈷、 及鉬等組成的一組 金 先 閱 讀 1 1 颶，而該高 融點矽化 金 鼷 層膜則選自矽化鈦層膜、 矽 背 1 1 之 1 s 化鈷層膜、 及矽化鉬 層 膜 〇 意 1 I 10 .如申請專利範圍第1 項之半導 體元件的製造方法， 其 事 項 1 1 中形成於源 極/泄極 區 域 (112， 11 5 )上的該矽層膜 之 再 禽 本 1 4- 厚度至少有 3 0 n E 〇 頁 S—·- 1 J 11 .如申諳專利範圍第2 項之半導 體元件的製造方法， 其 1 1 中形成於源 極/泄極 區 域 (112 , 11 5 )上的該矽層膜 之 1 I 厚度至少有 3 0 n a 〇 1 訂 12 .如申請專利範圍第3 項之半導 體元件的製造方法， 其 1 中形成於源 極/泄極 區 域 (112 , 115)上的該矽層膜 之 1 I 厚度至少有 3 0 n e 〇 1 1 13 .如申諳專利範圍第4 項之半導 體元件的製造方法， 其 1 1 中形成於源 極/泄極 區 域 (112 , 11 5 )上的該矽層膜 之 1 厚度至少有 3 0 n m 〇 1 1 14 .如申請專利範圍第5 項之半導 體元件的製造方法， 其 1 1 中形成於源 極/泄極 區 域 (112 , 11 5 )上的該矽層膜 之 丨 I 厚度至少有 3 0 η 1 〇 1 15 .如申請專利範圍第6 項之半導 體元件的製造方法， 其 1 I 中形成於源 極/泄極 區 域 (112 , 11 5 )上的該矽層膜 之 1 | 厚度至少有 3 0 n m 〇 1 1 -13- 1 1 1 1 本紙張尺度適用中國國家梯準（CNS ) A4規格（210 X 297公釐）
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