JPS62262468A - 凹入形ゲ−ト半導体デバイスを作製する方法 - Google Patents
凹入形ゲ−ト半導体デバイスを作製する方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体デバイスに関するものであり、特には
凹入形ゲート構造を有する半導体デバイスを作製する方
法と関係する。
凹入形ゲート構造を有する半導体デバイスを作製する方
法と関係する。
発明の背景
靜電詩導トランジスタは、比較的高い周波数及び電力に
おいて動作しうる電界効果半導体デバイスである。これ
らトランジスタは、 ％ＩＪ御自在にキャリヤを空乏化
されうる、短い、高抵抗半導体チャネル領域により特徴
づけられる。静電誘導トランジスタの電流−電圧特性は
真空管３極管のそれに一般に類似している。これらデノ
くイスは、米国特許第３．８２８．２５０ ； ４．１
９９．７７１ ；に記載されている。
おいて動作しうる電界効果半導体デバイスである。これ
らトランジスタは、 ％ＩＪ御自在にキャリヤを空乏化
されうる、短い、高抵抗半導体チャネル領域により特徴
づけられる。静電誘導トランジスタの電流−電圧特性は
真空管３極管のそれに一般に類似している。これらデノ
くイスは、米国特許第３．８２８．２５０ ； ４．１
９９．７７１ ；に記載されている。
静電誘導トランジスタは一般に、垂直配列模様をとり、
ソース及びドレイン電極がＰ、Ｎ一方導電型の薄い高抵
抗率層の両側に配される。反対の導電型のゲート領域が
ソースの両側の高抵抗率層中に配置される。動作中、逆
バイアスがゲート領域と高抵抗率層の残部との間に適用
されて、欠乏領域をソース下のチャネル領域中に延在せ
しめる。
ソース及びドレイン電極がＰ、Ｎ一方導電型の薄い高抵
抗率層の両側に配される。反対の導電型のゲート領域が
ソースの両側の高抵抗率層中に配置される。動作中、逆
バイアスがゲート領域と高抵抗率層の残部との間に適用
されて、欠乏領域をソース下のチャネル領域中に延在せ
しめる。
逆バイアスの大きさが変動されるにつれ、付設エネルギ
ー源から誘導されるソース−ドレイン電流及び電圧もま
た変化する。
ー源から誘導されるソース−ドレイン電流及び電圧もま
た変化する。
改善された特性を有する旧人形ゲート静電誘導トランジ
スタが、１９８０年１月３０日公開の英国特許出願第２
，０２６，２３７号及びインターナショナルエレクトロ
ンデバイス ミーティング（ＩＥＥＥ）の会臘録におい
て公開された論文「高性能マイクロ波静電誘導トランジ
スタ」論文９．５，２２１〜２２４頁に記載されている
。
スタが、１９８０年１月３０日公開の英国特許出願第２
，０２６，２３７号及びインターナショナルエレクトロ
ンデバイス ミーティング（ＩＥＥＥ）の会臘録におい
て公開された論文「高性能マイクロ波静電誘導トランジ
スタ」論文９．５，２２１〜２２４頁に記載されている
。
従来技術と問題点
四人形ゲートデバイスの作製において、ゲート領域はシ
リコン材料体における溝の底壁に形成される。電気的接
続を為すために溝の底壁におけるゲート領域には金属接
点が咬着される。代表的に、例えばアルミニウムのよう
な金ｉＡ層が付着されそして後選択的に除去されて金属
接点を所望のパターンとして残す。
リコン材料体における溝の底壁に形成される。電気的接
続を為すために溝の底壁におけるゲート領域には金属接
点が咬着される。代表的に、例えばアルミニウムのよう
な金ｉＡ層が付着されそして後選択的に除去されて金属
接点を所望のパターンとして残す。
しかしながら、溝の底壁におけるメタライゼーションを
満足しうる態様で行いそして溝の側壁に金属が残らない
ように、金、Ｎを被榎しそして後それを除去することは
困峨であった。
満足しうる態様で行いそして溝の側壁に金属が残らない
ように、金、Ｎを被榎しそして後それを除去することは
困峨であった。
発明の概要
本発明に従う、半導体デバイスを作製する為の改善方法
は、溝の側壁に所望されざるメタライジングを付着する
ことなく溝の底壁に接点を生成する。本方法に従えば、
比較的低抵抗率の、Ｐ形成いはＮ形のうちの一方の導電
型の第１シリコン層と、該第１シリコン層と連接しそし
て比較的低抵抗率の前記導′ＦＬ型の第２シリコン層と
、該第２シリコン層と連接しそして比較的低抵抗率の、
該導電型の第３シリコン層とを含むシリコン体が用意さ
れる。第１Ｍがシリコン体の上面を形成する。
は、溝の側壁に所望されざるメタライジングを付着する
ことなく溝の底壁に接点を生成する。本方法に従えば、
比較的低抵抗率の、Ｐ形成いはＮ形のうちの一方の導電
型の第１シリコン層と、該第１シリコン層と連接しそし
て比較的低抵抗率の前記導′ＦＬ型の第２シリコン層と
、該第２シリコン層と連接しそして比較的低抵抗率の、
該導電型の第３シリコン層とを含むシリコン体が用意さ
れる。第１Ｍがシリコン体の上面を形成する。
シリコン体には、複数の平行溝が形成され、以って複数
の隆起を溝間に与える。溝は、第１シリコン層を貫通し
て第２シリコン層内へと伸延する。
の隆起を溝間に与える。溝は、第１シリコン層を貫通し
て第２シリコン層内へと伸延する。
各溝は隣りの隆起により形成される側壁と底壁とを有し
ている。酸化シリコン層が溝の（！１１壁に形成されそ
して溝底壁における第２シリコン層及び隆起表面におけ
る第１シリコン層両方が露出される。
ている。酸化シリコン層が溝の（！１１壁に形成されそ
して溝底壁における第２シリコン層及び隆起表面におけ
る第１シリコン層両方が露出される。
シリサイド形成用金属が、溝側壁における酸化シリコン
上に、溝底壁におけるシリコン上にそして隆起表面にお
けるシリコン上に付着される。その後、加熱によって、
シリサイド形成用金属は下側のシリコンと反応せしめら
れて溝底壁及び隆起表面において金属シリサイドを形成
する。溝側壁においてはシリサイド形成用金属は下側の
酸化シリコン層とは反応し々い。側壁上の酸化シリコン
層を覆う未反応金属は、溝底壁及び隆起表面に？ける金
属シリサイドを残したまま除去される。
上に、溝底壁におけるシリコン上にそして隆起表面にお
けるシリコン上に付着される。その後、加熱によって、
シリサイド形成用金属は下側のシリコンと反応せしめら
れて溝底壁及び隆起表面において金属シリサイドを形成
する。溝側壁においてはシリサイド形成用金属は下側の
酸化シリコン層とは反応し々い。側壁上の酸化シリコン
層を覆う未反応金属は、溝底壁及び隆起表面に？ける金
属シリサイドを残したまま除去される。
発明の詳細な説明
以下、図面を参照して具体例について説明する。
具体例は明示のため一部誇張して図示しである。
図面に例示されるような本発明に従う静電誘導現の接合
電界効果トランジスタを作製するに当って、Ｐ、Ｎ一方
導電形の単結晶シリコンの基板は、比較的広い表面積を
有するスライス或いはウエノ１℃ある。その上に、多く
の同等デ・くイスが同時的に作製される。しかし、例示
目的のため、スライスの一部における単一の静＠銹導ト
ランジスタの一部のみの作製例が示される。
電界効果トランジスタを作製するに当って、Ｐ、Ｎ一方
導電形の単結晶シリコンの基板は、比較的広い表面積を
有するスライス或いはウエノ１℃ある。その上に、多く
の同等デ・くイスが同時的に作製される。しかし、例示
目的のため、スライスの一部における単一の静＠銹導ト
ランジスタの一部のみの作製例が示される。
平担な平面状の平行対向主面を有する一様々比較的低い
抵抗率のＮ形シリコンスライス或いはウェハの一部が笛
１図に１０として示される。これは、適宜のスライシン
グ及び浄化操作を含む既知の結晶作製技術の任意のもの
により製造される。
抵抗率のＮ形シリコンスライス或いはウェハの一部が笛
１図に１０として示される。これは、適宜のスライシン
グ及び浄化操作を含む既知の結晶作製技術の任意のもの
により製造される。
一様な比較的高い抵抗率のＮ形シリコンのエピタキシャ
ル層１１が蒸着技術による等して基板の表面上に成長せ
しめられる。こうして、厚さに関してまた抵抗率に関し
て厳密に制御されそして単結晶基板１０の結晶構造の延
長である層１１が基板辰面上に付着形成される。エピタ
キシャル層１１の上面は基板と該層との間の界面に平行
である。
ル層１１が蒸着技術による等して基板の表面上に成長せ
しめられる。こうして、厚さに関してまた抵抗率に関し
て厳密に制御されそして単結晶基板１０の結晶構造の延
長である層１１が基板辰面上に付着形成される。エピタ
キシャル層１１の上面は基板と該層との間の界面に平行
である。
ウェハの表面はチツ化ケイ素の密着保護ル５１４で禎覆
される。斯界で周知のように、二酸化ケイ素の薄い緩！
Ｆｊｊ（図示省略、１４の下隅部を拾成）が熱的な不整
合性を低減する為ウェハの表面上に形成される。その後
、第１νｊに例示されるように、酸化シリコンーチツ化
シリコン層１４の一部が良く知られたホトレジストマス
キング及びエツチング手法を使用することにより除去さ
れて、デバイス４夕造を作製する為に使用されるべき能
動デバイス領域である区画の外にある電界領域において
シリコン体部分１５を）１出せしめる。ウェハは酸素の
存在下で昇温下で処理されて露出シリコンを酸化シリコ
ンに変換せしめまたデバイスが作製されるべきチツ化シ
リコンにより保Ｈ）される区画の外側のウェハ区画１５
において電界領域酸化ｈ１６の保護層を成長せしめられ
る。
される。斯界で周知のように、二酸化ケイ素の薄い緩！
Ｆｊｊ（図示省略、１４の下隅部を拾成）が熱的な不整
合性を低減する為ウェハの表面上に形成される。その後
、第１νｊに例示されるように、酸化シリコンーチツ化
シリコン層１４の一部が良く知られたホトレジストマス
キング及びエツチング手法を使用することにより除去さ
れて、デバイス４夕造を作製する為に使用されるべき能
動デバイス領域である区画の外にある電界領域において
シリコン体部分１５を）１出せしめる。ウェハは酸素の
存在下で昇温下で処理されて露出シリコンを酸化シリコ
ンに変換せしめまたデバイスが作製されるべきチツ化シ
リコンにより保Ｈ）される区画の外側のウェハ区画１５
において電界領域酸化ｈ１６の保護層を成長せしめられ
る。
その後、層１４の上被チツ化シリコンが除去されて、下
側の酸化シリコンを残す。ウェハは、エピタキシャル層
１１の表面における層中にＮ形導電性付与物質（例えば
ヒ素）を注入する為従来技術に従って処理されて層１４
の薄い酸化シリコンの下側ＫＮ形導電性付与物質で高濃
度にドーグされた層１２を形成する。厚い酸化物１６が
下側シリコン区画１５を保護している。
側の酸化シリコンを残す。ウェハは、エピタキシャル層
１１の表面における層中にＮ形導電性付与物質（例えば
ヒ素）を注入する為従来技術に従って処理されて層１４
の薄い酸化シリコンの下側ＫＮ形導電性付与物質で高濃
度にドーグされた層１２を形成する。厚い酸化物１６が
下側シリコン区画１５を保護している。
次いで、酸化シリコン層２６がウニ八表面上に付着され
る。標準的ホトレジストマスキング及びエツチング技術
を使用することにより、能動デバイス領域における酸化
シリコン層２６の一部が除去されて平行列パターンな々
してシリコン表面を露出せしめる。露出シリコンはよく
知られた異方性エツチング技術を使用することにより除
去されて、複数の平行溝２０を形成し、溝間に介在する
シリコンの指状隆起２１を残す。溝２０の各々は２つの
隣りあう隆起２１により形成された対向側壁２３を有し
また底壁（端壁とも呼ばれる）２５をも有する。第２図
はこの段階のウェハを例示する。
る。標準的ホトレジストマスキング及びエツチング技術
を使用することにより、能動デバイス領域における酸化
シリコン層２６の一部が除去されて平行列パターンな々
してシリコン表面を露出せしめる。露出シリコンはよく
知られた異方性エツチング技術を使用することにより除
去されて、複数の平行溝２０を形成し、溝間に介在する
シリコンの指状隆起２１を残す。溝２０の各々は２つの
隣りあう隆起２１により形成された対向側壁２３を有し
また底壁（端壁とも呼ばれる）２５をも有する。第２図
はこの段階のウェハを例示する。
接合ゲート静電誘導トランジスタの作製において、ウェ
ハは昇温下で酸素に曝されてｙ出シリコン表面全体に酸
化シリコンを成長せしめる。従って、清２０の各々の側
壁２５及び底壁２５は密着した酸化シリコン層２７で被
扱されるようになる。
ハは昇温下で酸素に曝されてｙ出シリコン表面全体に酸
化シリコンを成長せしめる。従って、清２０の各々の側
壁２５及び底壁２５は密着した酸化シリコン層２７で被
扱されるようになる。
その後、Ｐ形溝電性付与物質（例えばホウ紫）が、従来
からのイオン打込み技術により底壁２５においてエピタ
キシャル！＠１１の比較的′Ｅ！：Ｊ抵抗率のシリコン
中に導入される。イオンは底壁２５を〜う薄い酸化シリ
コン７ｄ２７を通抜け、他方厚い酸化シリコン層２６は
シリコンウェハの残部を保護する。ウェハは加熱されて
打込み物質を底壁２５の領域からエピタキシャルＭ１１
中に拡散せしめる。
からのイオン打込み技術により底壁２５においてエピタ
キシャル！＠１１の比較的′Ｅ！：Ｊ抵抗率のシリコン
中に導入される。イオンは底壁２５を〜う薄い酸化シリ
コン７ｄ２７を通抜け、他方厚い酸化シリコン層２６は
シリコンウェハの残部を保護する。ウェハは加熱されて
打込み物質を底壁２５の領域からエピタキシャルＭ１１
中に拡散せしめる。
Ｐ形伝導性付与物質は、垂直方向だけで々く側方にも拡
散する。Ｐ形物質帯域３０がエピタキシャル層１１の高
抵抗Ｎ形物質中に突入した状態で生成される（第３図）
。
散する。Ｐ形物質帯域３０がエピタキシャル層１１の高
抵抗Ｎ形物質中に突入した状態で生成される（第３図）
。
その後、酸化シリコンを溶解する適当なエツチング溶液
中でエツチング処理が為される。隆起並びに溝の側壁及
び底壁を覆５Ｍ化シリコン層２６及び２７のすべてを除
去するに充分々時間処理が行われる。酸化物１６もまた
減厚されるが、認めうる量は除去されずに残る。デバイ
ス能動領域のシリコンが除去された後、ウェハは酸化性
雰囲気中で加熱することにより処理されて、隆起２１０
表面上にそして溝２０の側壁２３及び底畳２５上に酸化
シリコン層を成長せしめる（第４図）。
中でエツチング処理が為される。隆起並びに溝の側壁及
び底壁を覆５Ｍ化シリコン層２６及び２７のすべてを除
去するに充分々時間処理が行われる。酸化物１６もまた
減厚されるが、認めうる量は除去されずに残る。デバイ
ス能動領域のシリコンが除去された後、ウェハは酸化性
雰囲気中で加熱することにより処理されて、隆起２１０
表面上にそして溝２０の側壁２３及び底畳２５上に酸化
シリコン層を成長せしめる（第４図）。
その後、ウェハは従来から用いらルる反応性イオンエツ
チング載置にてエツチングを施される。
チング載置にてエツチングを施される。
良く知られるように、反応性イオンエツチング過程は、
垂直方向において実質等速度ですべての物質を除去する
が、横方向には物質を除去しないよう調節されうる。即
ち、酸化シリコン７０１６は比較的厚くそして（ｆｉｌ
ｌ上３３上の酸化シリコン層３３は垂直方向に延在する
から、隆起２１の水平配置表面上及び水平配置端壁２５
上の酸化シリコン層３３だけが除去される。溝２０の側
壁２３における密着酸化シリコン層３３は実質上そのま
ま残ってｂる。
垂直方向において実質等速度ですべての物質を除去する
が、横方向には物質を除去しないよう調節されうる。即
ち、酸化シリコン７０１６は比較的厚くそして（ｆｉｌ
ｌ上３３上の酸化シリコン層３３は垂直方向に延在する
から、隆起２１の水平配置表面上及び水平配置端壁２５
上の酸化シリコン層３３だけが除去される。溝２０の側
壁２３における密着酸化シリコン層３３は実質上そのま
ま残ってｂる。
次いで、化５図に例示されるように、シリサイド形成用
金属層３５がウニ／”１表面全体に付着される。シリサ
イド形成用金属は、シリコンと反応して電導性シリサイ
ドを形成するが酸化シリコンと反応しない金属である。
金属層３５がウニ／”１表面全体に付着される。シリサ
イド形成用金属は、シリコンと反応して電導性シリサイ
ドを形成するが酸化シリコンと反応しない金属である。
コバルトは本発明に従う方法において使用するに好まし
いシリサイド形成用金属であるゆれども、ニッケル、チ
タン、タンタル、タングステン及びモリブデンのよう々
電導性シリサイドを形成する他の金属も使用されうる。
いシリサイド形成用金属であるゆれども、ニッケル、チ
タン、タンタル、タングステン及びモリブデンのよう々
電導性シリサイドを形成する他の金属も使用されうる。
その後、ウェハは、急速熱アニーリング処理を施される
。即ち、ウェハは数秒のオーダの短時間高温に加熱され
る。熱は、レーザのような強エネルギー源から直接適用
される。この処理は、ウェハを炉内に納置し、炉内温度
を比較的ゆっくりと上昇しそしてこの温度を比較的長い
時間維持する炉ア＝−ＩＪング処理とは対照的である。
。即ち、ウェハは数秒のオーダの短時間高温に加熱され
る。熱は、レーザのような強エネルギー源から直接適用
される。この処理は、ウェハを炉内に納置し、炉内温度
を比較的ゆっくりと上昇しそしてこの温度を比較的長い
時間維持する炉ア＝−ＩＪング処理とは対照的である。
急速熱アニーＩＪングの特定温度及び時間は使用される
特定のシリサイド形成用金属により決定される。コバル
トに対しては、ウェハは約７００〜９００℃の温度に約
４〜４０秒間加熱される。より特定的には、約６０〜８
０ ｍｍ厚のコバルトの層３５に対しては、ウェハは約
８００℃の温度に約１５秒加熱されることが好ましい。
特定のシリサイド形成用金属により決定される。コバル
トに対しては、ウェハは約７００〜９００℃の温度に約
４〜４０秒間加熱される。より特定的には、約６０〜８
０ ｍｍ厚のコバルトの層３５に対しては、ウェハは約
８００℃の温度に約１５秒加熱されることが好ましい。
、ａ、速熱アニーリング処理中、金属−シリコン界面に
おける金属とシリコンとは反応してシリサイドを形成す
る。溝の側壁２３において酸化シリコンに密着する金属
層３３は酸化シリコンと反応せず、金属として残る。そ
の結果第６図に引１示する状態となる。第６図は、溝２
０の側壁２乙における酸化シリコン層３３上の未反応金
属３５と隆起２１の表面上及び溝２０の底壁２５上を上
被する金属シリサイド３５Ａを示している。
おける金属とシリコンとは反応してシリサイドを形成す
る。溝の側壁２３において酸化シリコンに密着する金属
層３３は酸化シリコンと反応せず、金属として残る。そ
の結果第６図に引１示する状態となる。第６図は、溝２
０の側壁２乙における酸化シリコン層３３上の未反応金
属３５と隆起２１の表面上及び溝２０の底壁２５上を上
被する金属シリサイド３５Ａを示している。
ウェハはその後、金属シリサイド３５Ａを除くことなく
未反応金属３５を除去するエツチング溶液に曝される。
未反応金属３５を除去するエツチング溶液に曝される。
コバルトに対しては、ウェハは約２５℃の温度にある塩
化水素酸／過酸化水素エツチング剤中に置かれる。こう
して、第７図に例示されるように、電導性金属シリサイ
ド接点３５Ａは隆起２１の表面においてＮ影領域１２と
オーム接触状態にありそして溝の底壁２５においてＰ形
帯域３０とオーム接触状態にある。もし作製されるデバ
イスがショットキーゲート静電誘導トランジスタなら、
Ｐ形帯域′５０は存在せずそして底壁２５におゆる電導
性金属シリサイド接点５５Ａが層１１のＮ形シリコンと
ショットキーバリヤを形成する。溝の側壁２３は電導性
物質を含まない酸化シリコンコーティング３３により保
護される。
化水素酸／過酸化水素エツチング剤中に置かれる。こう
して、第７図に例示されるように、電導性金属シリサイ
ド接点３５Ａは隆起２１の表面においてＮ影領域１２と
オーム接触状態にありそして溝の底壁２５においてＰ形
帯域３０とオーム接触状態にある。もし作製されるデバ
イスがショットキーゲート静電誘導トランジスタなら、
Ｐ形帯域′５０は存在せずそして底壁２５におゆる電導
性金属シリサイド接点５５Ａが層１１のＮ形シリコンと
ショットキーバリヤを形成する。溝の側壁２３は電導性
物質を含まない酸化シリコンコーティング３３により保
護される。
抵抗を低減された電導路を形成するために、例えば金或
いはニッケルのような適尚な金ｌＡ３７による電気めっ
きにより或いはタングステンのような電導性金属の選択
的化学蒸着による等して更にメタライジングされる。こ
うして、厚い、−４高電導性の接点部材が形成される。
いはニッケルのような適尚な金ｌＡ３７による電気めっ
きにより或いはタングステンのような電導性金属の選択
的化学蒸着による等して更にメタライジングされる。こ
うして、厚い、−４高電導性の接点部材が形成される。
加えて、斯界で周知されるように、基板１０の底面は、
基材１０の低抵抗Ｎ形シリコンにオーム接触を与えるよ
う金属層３９で適正にメタライジングされうる。
基材１０の低抵抗Ｎ形シリコンにオーム接触を与えるよ
う金属層３９で適正にメタライジングされうる。
生成する、第８図に例示されるような接合ゲート静電誘
導トランジスタは、隆起２１の各々において低抵抗Ｎ形
シリコンのソース領域１２と基材１０により提供される
低抵抗Ｎ形シリコンのドレイン領域とを含んでいる。各
ソース領域１２とドレイン領域（即ち１０）との間の高
抵抗Ｎ形シリコンのチャネル領域３１は、ゲート領域を
形成するＰ形帯域３０間にある。溝２０の底壁２５にお
けるＰ形ゲート領域に対するゲート接点３５Ａ−３７は
互い同志またポンディングパッド（図示なし）に従来態
様で接続される。隆起２１０表面におけるＮ形ソース領
域１２に対するソース接点３５Ａ−５７も同様に互い同
志またポンディングパッド（図示外し）に接続される。
導トランジスタは、隆起２１の各々において低抵抗Ｎ形
シリコンのソース領域１２と基材１０により提供される
低抵抗Ｎ形シリコンのドレイン領域とを含んでいる。各
ソース領域１２とドレイン領域（即ち１０）との間の高
抵抗Ｎ形シリコンのチャネル領域３１は、ゲート領域を
形成するＰ形帯域３０間にある。溝２０の底壁２５にお
けるＰ形ゲート領域に対するゲート接点３５Ａ−３７は
互い同志またポンディングパッド（図示なし）に従来態
様で接続される。隆起２１０表面におけるＮ形ソース領
域１２に対するソース接点３５Ａ−５７も同様に互い同
志またポンディングパッド（図示外し）に接続される。
実施例
本発明に従う接合ゲート静電誘導トランジスタ構造例の
作製において、基板１０は、α０１〜ＣＬＯ５Ω−儂の
一様な抵抗率を生成する為アンチモンでドープされた単
結晶Ｎ形シリコンのスライスでありうる。比較的高い抵
抗率のＮ形エピタキシャル層１１は付着中砒素でドープ
されて、約８〜１５Ω−αの一様な抵抗率を与える。エ
ピタキシャル懲１１は約８〜１２μｍ厚となしうる。比
較的低抵抗率のＮ形光面層１２を生成するようヒ素がイ
オン打込みされる。
作製において、基板１０は、α０１〜ＣＬＯ５Ω−儂の
一様な抵抗率を生成する為アンチモンでドープされた単
結晶Ｎ形シリコンのスライスでありうる。比較的高い抵
抗率のＮ形エピタキシャル層１１は付着中砒素でドープ
されて、約８〜１５Ω−αの一様な抵抗率を与える。エ
ピタキシャル懲１１は約８〜１２μｍ厚となしうる。比
較的低抵抗率のＮ形光面層１２を生成するようヒ素がイ
オン打込みされる。
溝２０は、２〜８μｍ深さ×２〜６μｍ巾である。介在
隆起２１は５〜８μｍの巾を有している。
隆起２１は５〜８μｍの巾を有している。
ゲート領域３０間のチャネル領域は０．５〜４μｍ巾で
ある。付着コバルトは約６０〜８０ ｎｍ厚でありそし
て金属層は２００〜８０ｏｎｍＪＦ５である。
ある。付着コバルトは約６０〜８０ ｎｍ厚でありそし
て金属層は２００〜８０ｏｎｍＪＦ５である。
発明の効果
本方法は、溝の底壁において電廊性接点を有し同時に溝
の側壁が電導性物質を何ら含まないデバイスを提供する
。交互しての溝と隆起の構造は精密な整合過程や精密設
備を必要とすることなくゲート接点及びソース接点両方
に対する適正な整合即ちアラインメントを与える。本方
法は金属接点を画定しそして形成するのにホトリソグラ
フィ技術を使用する必要性を回避する。ホトリングラフ
ィにより画成される要素の解像度は不均一表面の使用に
より劣化しそして約２．５μｍより深い溝内でのメタラ
イジングを画成するのを許容しないものとなる。従って
、本方法は四人形ゲートデバイスの作製のための改善方
法を提供する。加えて、本方法は、急速熱ア＝ ＩＪ
ング処理を採用して潰れた電導率特性を有する金属シリ
サイド接点を生成する。
の側壁が電導性物質を何ら含まないデバイスを提供する
。交互しての溝と隆起の構造は精密な整合過程や精密設
備を必要とすることなくゲート接点及びソース接点両方
に対する適正な整合即ちアラインメントを与える。本方
法は金属接点を画定しそして形成するのにホトリソグラ
フィ技術を使用する必要性を回避する。ホトリングラフ
ィにより画成される要素の解像度は不均一表面の使用に
より劣化しそして約２．５μｍより深い溝内でのメタラ
イジングを画成するのを許容しないものとなる。従って
、本方法は四人形ゲートデバイスの作製のための改善方
法を提供する。加えて、本方法は、急速熱ア＝ ＩＪ
ング処理を採用して潰れた電導率特性を有する金属シリ
サイド接点を生成する。
以上、本発明について具体的に説明したが、本発明の精
神内で多（の改変を為しうろことを銘記されたい。
神内で多（の改変を為しうろことを銘記されたい。
第１〜８図は、本発明に従って静ｔ＆ｊ導型の接合電界
効果トランジスタの作製における順次しての段階を示す
一連の断面図である。
効果トランジスタの作製における順次しての段階を示す
一連の断面図である。
１２：第１シリコン層
１１：第２１ （エピタキシャルＮＪ）１０：第３
ｇ （基板） １４：１１化シリコン一チツ化シリコン層２０：溝 ２１：隆起 ２３：側壁 ２５：底壁 ２６．２７：＃化シリコン層 ３５：シリサイド形成用金属層 ３５Ａ：金属シリサイド １２：ソース領域 ３０：ゲート領域 １０ニドレイン領斌 ３１：チャンネル領域 ３７：接点金属 １、、 ．’ 代理人の氏名 倉 内 基 怖、１ｏ１Ｆ”Ｌψヱ。
ｇ （基板） １４：１１化シリコン一チツ化シリコン層２０：溝 ２１：隆起 ２３：側壁 ２５：底壁 ２６．２７：＃化シリコン層 ３５：シリサイド形成用金属層 ３５Ａ：金属シリサイド １２：ソース領域 ３０：ゲート領域 １０ニドレイン領斌 ３１：チャンネル領域 ３７：接点金属 １、、 ．’ 代理人の氏名 倉 内 基 怖、１ｏ１Ｆ”Ｌψヱ。
４眞
Ｆ”Ｌｃｌ ２゜
Ｆ”ＬのＺ。
Ｆ”ｉｔ７．４゜
Ｆ”Ｌψ５゜
Ｆｒ”ｉｇ、Ｚ。
Claims (1)
- 【特許請求の範囲】 １）比較的低抵抗率の一方の導電型の、上層表面を形成
する第１シリコン層と、該第１シリコン層と連接する比
較的高抵抗率の前記導電型の第２シリコン層と、該第２
シリコン層と連接する比較的低抵抗の前記導電型の第３
シリコン層とを具備するシリコン体を形成し、 前記シリコン体に隆起を介在させて複数の平行溝を形成
し、この場合該溝は前記第１シリコン層を貫通して前記
第２シリコン層中に伸延し、該溝の各々は隣りあうシリ
コン隆起により形成される側壁及び底壁を有するものと
なし、 前記溝側壁上に酸化シリコン層を形成しそして前記溝の
底壁における第２シリコン層及び隆起表面における第１
シリコン層を露出し、 前記側壁における酸化シリコン、溝底壁におけるシリコ
ン並びに隆起表面におけるシリコンを被覆してシリサイ
ド形成用金属を付着し、 前記シリサイド形成用金属を下側のシリコンと反応せし
めるべく加熱して前記溝底壁及び隆起表面に金属シリサ
イドを形成し、そして前記溝側壁においてはシリサイド
形成用金属が下地の酸化シリコンと反応しないようにな
し、そして 該溝側壁における酸化シリコン層を覆う未反応金属を除
去し、同時に溝底壁及び隆起表面における金属シリサイ
ドを残す ことを包含する半導体デバイス作製方法。 ２）加熱が、ウェハに急速熱アニーリング処理を施して
シリサイド形成用金属を下側のシリコンと金属−シリコ
ン界面において反応せしめて金属シリサイドを形成する
ことから成る特許請求の範囲第１項記載の方法。 ３）シリサイド形成用金属が、コバルト、ニッケル、チ
タン、タンタル、タングステン及びモリブデンから成る
群から選択される特許請求の範囲第２項記載の方法。 ４）シリサイド形成用金属がコバルトであり、コバルト
がシリコンと反応してコバルトシリサイドを形成する特
許請求の範囲第３項記載の方法。 ５）コバルトを下側のシリコンと反応せしめる為の加熱
が７００〜９００℃の範囲の温度で４〜４０秒の時間加
熱することから成る特許請求の範囲第４項記載の方法。 ６）コバルトが約６０〜８０ｎｍ厚の層を形成するよう
付着される特許請求の範囲第５項記載の方法。 ７）未反応コバルトを除去した後、コバルトシリサイド
に電導性金属をめつきする特許請求の範囲第６項記載の
方法。 ８）隆起を介在させて複数の平行溝を形成した後且つ溝
側壁に酸化シリコン層を形成する前に、前とは反対の導
電型の物質を溝底壁において第２シリコン層中に導入す
る特許請求の範囲第７項記載の方法。 ９）加熱が、ウェハに急速熱アニーリング処理を施して
シリサイド形成用金属を下側のシリコンと金属−シリコ
ン界面において反応せしめて金属シリサイドを形成する
ことから成る特許請求の範囲第８項記載の方法。 １０）シリサイド形成用金属が、コバルト、ニッケル、
チタン、タンタル、タングステン及びモリブデンから成
る群から選択される特許請求の範囲第９項記載の方法。 １１）シリサイド形成用金属がコバルトであり、コバル
トがシリコンと反応してコバルトシリサイドを形成する
特許請求の範囲第１０項記載の方法。 １２）コバルトを下側のシリコンと反応せしめる為の加
熱が７００〜９００℃の範囲の温度で４〜４０秒の時間
加熱することから成る特許請求の範囲第１１項記載の方
法。 １３）コバルトが約６０〜８０ｎｍ厚の層を形成するよ
う付着される特許請求の範囲第１２項記載の方法。 １４）未反応コバルトを除去した後、コバルトシリサイ
ドに電導性金属をめつきする特許請求の範囲第１１項記
載の方法。 １５）平担な平面を有する、比較的低抵抗の一方の導電
型のシリコン基板を用意し、 該基板表面上に比較的高抵抗率の前記導電型のシリコン
エピタキシャル層を成長せしめてシリコン体を形成し、
その場合該エピタキシャル層がその基板との界面に平行
な平担な平面を有するものとなし、 前記導電型付与物質をエピタキシアル成長層中にその表
面から導入して、該表面に隣りあつて該エピタキシャル
層中に比較的低抵抗率の該導電型のシリコン層を形成し
、 前記シリコン体表面に保護材料層を形成し、該保護材料
層の一部を除去して複数の平行域を露出せしめ、 前記露出域においてシリコンを除去して前記シリコン体
に隆起を介在した複数の溝を形成し、その場合該溝が前
記比較的低抵抗率の前記導電型シリコン層を貫いて比較
的高抵抗率の該導電型の下側層中に伸延し、該溝の各々
は隣りあうシリコン隆起により形成される側壁及び底壁
を有するものとなし、 前記溝側壁上に酸化シリコン層を形成しそして前記溝の
底壁及び隆起表面におけるシリコン層を露出し、 前記側壁における酸化シリコン、溝底壁におけるシリコ
ン並びに隆起表面におけるシリコンを被覆してシリサイ
ド形成用金属を付着し、 前記シリサイド形成用金属を下側のシリコンと反応せし
めるべく加熱して前記溝底壁及び隆起表面に金属シリサ
イドを形成し、そして前記溝側壁においてはシリサイド
形成用金属が下地の酸化シリコンと反応しないようにな
し、そして 該溝底壁及び隆起表面における金属シリサイドを残しつ
つ溝側壁における酸化シリコン層を覆う未反応金属を除
去する、 ことを包含する半導体デバイス作製方法。 １６）加熱が、ウェハに急速熱アニーリング処理を施し
てシリサイド形成用金属を下側のシリコンと金属−シリ
コン界面において反応せしめて金属シリサイドを形成す
ることから成る特許請求の範囲第１５項記載の方法。 １７）シリサイド形成用金属が、コバルト、ニッケル、
チタン、タンタル、タングステン及びモリブデンから成
る群から選択される特許請求の範囲第１６項記載の方法
。 １８）シリサイド形成用金属がコバルトであり、コバル
トがシリコンと反応してコバルトシリサイドを形成する
特許請求の範囲第１７項記載の方法。 １９）コバルトを下側のシリコンと反応せしめる為の加
熱が７００〜９００℃の範囲の温度で４〜４０秒の時間
加熱することから成る特許請求の範囲第１８項記載の方
法。 ２０）コバルトが約６０〜８０ｎｍ厚の層を形成するよ
う付着される特許請求の範囲第１９項記載の方法。 ２１）未反応コバルトを除去した後、コバルトシリサイ
ドに電導性金属をめつきする特許請求の範囲第２０項記
載の方法。 ２２）隆起を介在させて複数の平行溝を形成した後且つ
溝側壁に酸化シリコン層を形成する前に、前とは反対の
導電型付与物質を溝底壁において導入して、比較的高抵
抗の前記導電型のシリコン帯域を反対の導電型に変換す
る特許請求の範囲第１５項記載の方法。 ２３）加熱が、ウェハに急速熱アニーリング処理を施し
てシリサイド形成用金属を下側のシリコンと金属−シリ
コン界面において反応せしめて金属シリサイドを形成す
ることから成る特許請求の範囲第２２項記載の方法。 ２４）シリサイド形成用金属が、コバルト、ニッケル、
チタン、タンタル、タングステン及びモリブデンから成
る群から選択される特許請求の範囲第２３項記載の方法
。 ２５）シリサイド形成用金属がコバルトであり、コバル
トがシリコンと反応してコバルトシリサイドを形成する
特許請求の範囲第２４項記載の方法。 ２６）コバルトを下側のシリコンと反応せしめる為の加
熱が７００〜９００℃の範囲の温度で４〜４０秒の時間
加熱することから成る特許請求の範囲第２５項記載の方
法。 ２７）コバルトが約６０〜８０ｎｍ厚の層を形成するよ
う付着される特許請求の範囲第２６項記載の方法。 ２８）未反応コバルトを除去した後、コバルトシリサイ
ド上に電導性金属層を形成する特許請求の範囲第２７項
記載の方法。
Applications Claiming Priority (2)
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| US858762 | 1986-05-02 | ||
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