JPH0745821A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0745821A JPH0745821A JP20720993A JP20720993A JPH0745821A JP H0745821 A JPH0745821 A JP H0745821A JP 20720993 A JP20720993 A JP 20720993A JP 20720993 A JP20720993 A JP 20720993A JP H0745821 A JPH0745821 A JP H0745821A
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Abstract
(57)【要約】
【目的】 ソース・ドレイン領域には浅い接合を形成
し、ポリシリコンゲート電極を十分低抵抗化するととも
に、Ｐ型ポリシリコンゲート電極中のボロン拡散に起因
するしきい値電圧の変動を防ぐ。 【構成】 ゲート絶縁膜１２として下層がシリコン酸化
膜で上層がシリコン窒化膜の二層構造のものを形成す
る。ゲート電極１３の表面、ソース・ドレイン形成領域
の表面、及び基板コンタクト部の表面にシリサイド層１
４を形成し、レジストパターン１６をマスクとし、シリ
サイド層１４を介して基板及びゲート電極１３にＰ型不
純物としてＢＦ2イオンを注入する。シリサイド層１４
を介してイオン注入することにより、シリコン基板中の
Ｐ型不純物の注入飛程が浅くなる。その後、ＲＴＡによ
って約１０００℃で３０秒以下の熱処理を施して注入不
純物を活性化する。
し、ポリシリコンゲート電極を十分低抵抗化するととも
に、Ｐ型ポリシリコンゲート電極中のボロン拡散に起因
するしきい値電圧の変動を防ぐ。 【構成】 ゲート絶縁膜１２として下層がシリコン酸化
膜で上層がシリコン窒化膜の二層構造のものを形成す
る。ゲート電極１３の表面、ソース・ドレイン形成領域
の表面、及び基板コンタクト部の表面にシリサイド層１
４を形成し、レジストパターン１６をマスクとし、シリ
サイド層１４を介して基板及びゲート電極１３にＰ型不
純物としてＢＦ2イオンを注入する。シリサイド層１４
を介してイオン注入することにより、シリコン基板中の
Ｐ型不純物の注入飛程が浅くなる。その後、ＲＴＡによ
って約１０００℃で３０秒以下の熱処理を施して注入不
純物を活性化する。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ半型導体装置の製
造方法に関し、特に例えばサブミクロン以下と称される
ような微細パターンを有するＭＯＳ型半導体装置の製造
方法に関するものである。
造方法に関し、特に例えばサブミクロン以下と称される
ような微細パターンを有するＭＯＳ型半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】一般に、半導体装置プロセスは、微細化
が進むほどその工程数が増加する傾向にある。また、Ｍ
ＯＳＦＥＴのプロセスでは、微細化が進むほど短チャネ
ル効果やホットキャリア効果など種々の問題が生じる。
が進むほどその工程数が増加する傾向にある。また、Ｍ
ＯＳＦＥＴのプロセスでは、微細化が進むほど短チャネ
ル効果やホットキャリア効果など種々の問題が生じる。
【０００３】同一基板にＮチャネルＭＯＳＦＥＴとＰチ
ャネルＭＯＳＦＥＴを形成したＣＭＯＳデバイスでは、
ポリシリコンゲート電極としてはＮ+ポリシリコンゲー
ト電極が広く用いられている。これは、ポリシリコン膜
上にリンガラスを堆積し、熱処理によってリンをポリシ
リコン膜に拡散させて低抵抗化を図ったシリコンゲート
電極である。そのようなＣＭＯＳデバイスでは、Ｎチャ
ネル側を表面チャネル型、Ｐチャネル側を埋込みチャネ
ル型にしている場合が多い。
ャネルＭＯＳＦＥＴを形成したＣＭＯＳデバイスでは、
ポリシリコンゲート電極としてはＮ+ポリシリコンゲー
ト電極が広く用いられている。これは、ポリシリコン膜
上にリンガラスを堆積し、熱処理によってリンをポリシ
リコン膜に拡散させて低抵抗化を図ったシリコンゲート
電極である。そのようなＣＭＯＳデバイスでは、Ｎチャ
ネル側を表面チャネル型、Ｐチャネル側を埋込みチャネ
ル型にしている場合が多い。
【０００４】しかし、微細化が進みサブミクロン以下と
称されるようなプロセスになると、埋込み型構造では短
チャネル効果を抑制することが困難になるため、Ｐチャ
ネル型も表面型に移行せざるを得ない状況になってい
る。その場合、ＰチャネルＭＯＳＦＥＴのしきい値電圧
を制御する上でデュアルゲート構造が必須になってい
る。デュアルゲート構造はＮチャネルＭＯＳＦＥＴでは
Ｎ+ポリシリコンゲート電極、ＰチャネルＭＯＳＦＥＴ
ではＰ+ポリシリコンゲート電極（アクセプタ注入によ
るポリシリコンゲート電極の低抵抗化）になっているも
のをさす。
称されるようなプロセスになると、埋込み型構造では短
チャネル効果を抑制することが困難になるため、Ｐチャ
ネル型も表面型に移行せざるを得ない状況になってい
る。その場合、ＰチャネルＭＯＳＦＥＴのしきい値電圧
を制御する上でデュアルゲート構造が必須になってい
る。デュアルゲート構造はＮチャネルＭＯＳＦＥＴでは
Ｎ+ポリシリコンゲート電極、ＰチャネルＭＯＳＦＥＴ
ではＰ+ポリシリコンゲート電極（アクセプタ注入によ
るポリシリコンゲート電極の低抵抗化）になっているも
のをさす。
【０００５】デュアルゲート構造ＣＭＯＳ型半導体装置
の製造方法としては、その工程数を削減するために、Ｍ
ＯＳＦＥＴのゲート、ソース・ドレイン及び基板コンタ
クト領域をＮ型領域とＰ型領域でそれぞれ１回ずつのイ
オン注入工程で形成するセルフアラインプロセスが知ら
れている。
の製造方法としては、その工程数を削減するために、Ｍ
ＯＳＦＥＴのゲート、ソース・ドレイン及び基板コンタ
クト領域をＮ型領域とＰ型領域でそれぞれ１回ずつのイ
オン注入工程で形成するセルフアラインプロセスが知ら
れている。
【０００６】
【発明が解決しようとする課題】ゲートの長さが１μｍ
よりも短くなってサブハーフミクロンやクォーターミク
ロンと称されるような微細なＭＯＳＦＥＴに、セルフア
ライン注入方法によりゲート電極の低抵抗化とソース・
ドレイン領域の形成を同時に行なおうとすると、次のよ
うな問題が生じる。
よりも短くなってサブハーフミクロンやクォーターミク
ロンと称されるような微細なＭＯＳＦＥＴに、セルフア
ライン注入方法によりゲート電極の低抵抗化とソース・
ドレイン領域の形成を同時に行なおうとすると、次のよ
うな問題が生じる。
【０００７】（１）ソース・ドレイン領域に要求される
浅い接合を形成するためのイオン注入条件でポリシリコ
ンゲート電極の低抵抗化を行なうと、ゲート絶縁膜近傍
のポリシリコンゲート電極は低抵抗化が不十分な空乏化
状態となり、ＭＯＳＦＥＴのしきい値電圧が変動した
り、高速動作の障害になる。
浅い接合を形成するためのイオン注入条件でポリシリコ
ンゲート電極の低抵抗化を行なうと、ゲート絶縁膜近傍
のポリシリコンゲート電極は低抵抗化が不十分な空乏化
状態となり、ＭＯＳＦＥＴのしきい値電圧が変動した
り、高速動作の障害になる。
【０００８】（２）ＮチャネルＭＯＳＦＥＴでは不純物
として砒素又はリンが注入されるが、これらはＰチャネ
ルＭＯＳＦＥＴで用いられるボロンに比べて拡散係数が
小さいため、ゲート電極の低抵抗化が不十分になる問題
はＮチャネルＭＯＳＦＥＴにおいて一層大きな問題にな
っている。
として砒素又はリンが注入されるが、これらはＰチャネ
ルＭＯＳＦＥＴで用いられるボロンに比べて拡散係数が
小さいため、ゲート電極の低抵抗化が不十分になる問題
はＮチャネルＭＯＳＦＥＴにおいて一層大きな問題にな
っている。
【０００９】（３）ソース・ドレイン領域の接合深さを
多少犠牲にしてポリシリコンゲート電極を十分低抵抗化
しようとした場合、Ｐ型ポリシリコンゲート電極中のボ
ロンはシリコン酸化膜中での拡散係数が大きいため、ゲ
ート電極にシリコン酸化膜を用いているときにはＭＯＳ
ＦＥＴのチャネル領域にも拡散してしまい、しきい値電
圧を変化させる問題が生じる。
多少犠牲にしてポリシリコンゲート電極を十分低抵抗化
しようとした場合、Ｐ型ポリシリコンゲート電極中のボ
ロンはシリコン酸化膜中での拡散係数が大きいため、ゲ
ート電極にシリコン酸化膜を用いているときにはＭＯＳ
ＦＥＴのチャネル領域にも拡散してしまい、しきい値電
圧を変化させる問題が生じる。
【００１０】そこで、本発明はソース・ドレイン領域に
は浅い接合を形成し、ポリシリコンゲート電極を十分低
抵抗化するとともに、Ｐ型ポリシリコンゲート電極中の
ボロン拡散に起因するしきい値電圧の変動を防ぐことを
目的とするものである。
は浅い接合を形成し、ポリシリコンゲート電極を十分低
抵抗化するとともに、Ｐ型ポリシリコンゲート電極中の
ボロン拡散に起因するしきい値電圧の変動を防ぐことを
目的とするものである。
【００１１】
【課題を解決するための手段】本発明では、シリコン基
板上にゲート絶縁膜を介してポリシリコンゲート電極を
形成した後、少なくともゲート電極及びソース・ドレイ
ン形成領域にシリサイド層を形成し、そのシリサイド層
を経てゲート電極及びソース・ドレイン形成領域に同時
にＰ型不純物（又はＮ型不純物）を注入し、短時間の熱
処理によって注入不純物を活性化させて、ゲート電極の
活性化とソース・ドレイン領域の形成を同時に行なう工
程を含んでいる。
板上にゲート絶縁膜を介してポリシリコンゲート電極を
形成した後、少なくともゲート電極及びソース・ドレイ
ン形成領域にシリサイド層を形成し、そのシリサイド層
を経てゲート電極及びソース・ドレイン形成領域に同時
にＰ型不純物（又はＮ型不純物）を注入し、短時間の熱
処理によって注入不純物を活性化させて、ゲート電極の
活性化とソース・ドレイン領域の形成を同時に行なう工
程を含んでいる。
【００１２】好ましい態様では、製造されるＭＯＳＦＥ
ＴがＰチャネル型である場合は、ゲート絶縁膜として下
層がシリコン酸化膜、上層がシリコン窒化膜である二層
膜を用いる。
ＴがＰチャネル型である場合は、ゲート絶縁膜として下
層がシリコン酸化膜、上層がシリコン窒化膜である二層
膜を用いる。
【００１３】本発明でデュアルゲート構造ＣＭＯＳ型半
導体装置を製造する場合は、以下の工程（Ａ）から
（Ｄ）を含んでいる。（Ａ）シリコン基板上にゲート絶
縁膜を介して膜厚が２０００Å以下のポリシリコン膜を
堆積し、そのポリシリコン膜をゲート電極用にパターン
化する工程、（Ｂ）Ｎチャネル素子用のゲート電極、ソ
ース・ドレイン形成領域及びＮ型基板コンタクト領域に
開口をもつレジストパターンを介してＮ型不純物を注入
する工程、（Ｃ）Ｐチャネル素子用のゲート電極、ソー
ス・ドレイン形成領域及びＮ型基板コンタクト領域に開
口をもつレジストパターンを介してＰ型不純物を注入す
る工程、（Ｄ）Ｎ型注入不純物とＰ型注入不純物を同時
に活性化させるための短時間の熱処理工程。
導体装置を製造する場合は、以下の工程（Ａ）から
（Ｄ）を含んでいる。（Ａ）シリコン基板上にゲート絶
縁膜を介して膜厚が２０００Å以下のポリシリコン膜を
堆積し、そのポリシリコン膜をゲート電極用にパターン
化する工程、（Ｂ）Ｎチャネル素子用のゲート電極、ソ
ース・ドレイン形成領域及びＮ型基板コンタクト領域に
開口をもつレジストパターンを介してＮ型不純物を注入
する工程、（Ｃ）Ｐチャネル素子用のゲート電極、ソー
ス・ドレイン形成領域及びＮ型基板コンタクト領域に開
口をもつレジストパターンを介してＰ型不純物を注入す
る工程、（Ｄ）Ｎ型注入不純物とＰ型注入不純物を同時
に活性化させるための短時間の熱処理工程。
【００１４】不純物の拡散は基板シリコン単結晶中より
もポリシリコン膜中で大きく、特に短時間熱処理（ＲＴ
Ａ）による活性化ではポリシリコン中でのみ不純物が拡
散するように条件を設定する。ポリシリコン膜中での不
純物拡散を考慮してＮ型不純物がポリシリコンゲート電
極のゲート絶縁膜付近まで拡散できるようにするため、
ポリシリコン膜の膜厚は２０００Å以下が好ましい。シ
リサイドを介して不純物イオンを注入すると、注入エネ
ルギーが緩和されてソース領域及びドレイン領域への不
純物注入飛程が浅くなる。
もポリシリコン膜中で大きく、特に短時間熱処理（ＲＴ
Ａ）による活性化ではポリシリコン中でのみ不純物が拡
散するように条件を設定する。ポリシリコン膜中での不
純物拡散を考慮してＮ型不純物がポリシリコンゲート電
極のゲート絶縁膜付近まで拡散できるようにするため、
ポリシリコン膜の膜厚は２０００Å以下が好ましい。シ
リサイドを介して不純物イオンを注入すると、注入エネ
ルギーが緩和されてソース領域及びドレイン領域への不
純物注入飛程が浅くなる。
【００１５】
【実施例】図１は本発明の製造方法をＰチャネル型ＭＯ
ＳＦＥＴの製造に適用した一実施例を表わしている。シ
リコン基板にＮウエル１０、フィールド酸化膜１１、ゲ
ート絶縁膜１２、及びポリシリコンゲート電極１３が形
成され、ゲート電極１３の表面、ソース・ドレイン形成
領域の表面、及び基板コンタクト部の表面にはシリサイ
ド層１４が形成されている。１８はシリサイド層を形成
する際に形成されたゲート電極側面のシリコン窒化膜な
どの絶縁物によるサイドウォールスペーサである。シリ
サイド層１４の形成方法としては、基板及びポリシリコ
ンの露出面上にチタン膜をスパッタリング法や選択ＣＶ
Ｄ法により堆積し、窒素中で例えば約６７５℃で約３０
秒間のＲＴＡ処理を施してシリサイド化反応を起こさ
せ、その後、選択エッチング法により未反応のチタンを
除去したものである。シリサイド層１４の膜厚は２００
〜５００Åである。
ＳＦＥＴの製造に適用した一実施例を表わしている。シ
リコン基板にＮウエル１０、フィールド酸化膜１１、ゲ
ート絶縁膜１２、及びポリシリコンゲート電極１３が形
成され、ゲート電極１３の表面、ソース・ドレイン形成
領域の表面、及び基板コンタクト部の表面にはシリサイ
ド層１４が形成されている。１８はシリサイド層を形成
する際に形成されたゲート電極側面のシリコン窒化膜な
どの絶縁物によるサイドウォールスペーサである。シリ
サイド層１４の形成方法としては、基板及びポリシリコ
ンの露出面上にチタン膜をスパッタリング法や選択ＣＶ
Ｄ法により堆積し、窒素中で例えば約６７５℃で約３０
秒間のＲＴＡ処理を施してシリサイド化反応を起こさ
せ、その後、選択エッチング法により未反応のチタンを
除去したものである。シリサイド層１４の膜厚は２００
〜５００Åである。
【００１６】次に、ＰＭＯＳＦＥＴ用のソース・ドレイ
ン領域及びゲート電極上を露出させ、Ｎ型不純物が注入
される領域を被うようにレジストパターン１６を形成す
る。ウエル１０内でレジスト１６で被われている基板表
面は基板コンタクト形成領域であり、Ｎ型不純物が注入
される領域である。図には現れていないが、ＣＭＯＳデ
バイスを形成する場合には、Ｐウエル又はＰ型基板上に
基板コンタクト領域が存在するので、Ｐ型コンタクト領
域にも開口をもつようにレジストパターン１６が形成さ
れる。そのレジストパターン１６をマスクとし、シリサ
イド層１４を介して基板及びゲート電極１３にＰ型不純
物としてＢＦ2イオンを注入する。シリサイド層１４を
介してイオン注入することにより、シリコン基板中のＰ
型不純物の注入飛程が浅くなる。
ン領域及びゲート電極上を露出させ、Ｎ型不純物が注入
される領域を被うようにレジストパターン１６を形成す
る。ウエル１０内でレジスト１６で被われている基板表
面は基板コンタクト形成領域であり、Ｎ型不純物が注入
される領域である。図には現れていないが、ＣＭＯＳデ
バイスを形成する場合には、Ｐウエル又はＰ型基板上に
基板コンタクト領域が存在するので、Ｐ型コンタクト領
域にも開口をもつようにレジストパターン１６が形成さ
れる。そのレジストパターン１６をマスクとし、シリサ
イド層１４を介して基板及びゲート電極１３にＰ型不純
物としてＢＦ2イオンを注入する。シリサイド層１４を
介してイオン注入することにより、シリコン基板中のＰ
型不純物の注入飛程が浅くなる。
【００１７】その後、ＲＴＡによって約１０００℃で３
０秒以下の熱処理を施して注入不純物を活性化する。こ
の活性化ではシリコン基板中のソース・ドレイン領域１
５のＰ型不純物プロファイルはほとんど変化しないが、
ポリシリコンゲート電極１３中では拡散が速く起こり、
膜厚方向に均一なＰ型不純物プロファイルが得られる。
膜厚が約２０００Åのポリシリコンゲート電極を十分低
抵抗化するためには、Ｐ型不純物は少なくとも１×１０
15／ｃｍ2以上の注入ドーズ量が必要である。注入エネ
ルギーはＢＦ2イオンを用いる場合は１０〜３０ＫｅＶ
が適当である。このイオン注入のエネルギーやドーズ量
であれば、上記のＲＴＡより高温、又は高温で長時間の
活性化を行なうと、ソース・ドレイン領域１５の接合位
置が深くなるだけではなく、ポリシリコンゲート電極１
３中のボロンがチャネル領域に拡散してきて、しきい値
電圧を変動させる。
０秒以下の熱処理を施して注入不純物を活性化する。こ
の活性化ではシリコン基板中のソース・ドレイン領域１
５のＰ型不純物プロファイルはほとんど変化しないが、
ポリシリコンゲート電極１３中では拡散が速く起こり、
膜厚方向に均一なＰ型不純物プロファイルが得られる。
膜厚が約２０００Åのポリシリコンゲート電極を十分低
抵抗化するためには、Ｐ型不純物は少なくとも１×１０
15／ｃｍ2以上の注入ドーズ量が必要である。注入エネ
ルギーはＢＦ2イオンを用いる場合は１０〜３０ＫｅＶ
が適当である。このイオン注入のエネルギーやドーズ量
であれば、上記のＲＴＡより高温、又は高温で長時間の
活性化を行なうと、ソース・ドレイン領域１５の接合位
置が深くなるだけではなく、ポリシリコンゲート電極１
３中のボロンがチャネル領域に拡散してきて、しきい値
電圧を変動させる。
【００１８】ゲート絶縁膜１２としては一般にはシリコ
ン基板を熱酸化して得られるシリコン酸化膜が用いられ
る。ボロンはシリコン酸化膜中では拡散係数が大きいの
で、好ましい実施例としてはゲート絶縁膜１２として下
層がシリコン酸化膜で上層がシリコン窒化膜の二層構造
のものとするのがよい。シリコン窒化膜はボロンの拡散
を抑え、ポリシリコンゲート電極１３中のボロンがチャ
ネル領域に拡散していくのを阻止する。
ン基板を熱酸化して得られるシリコン酸化膜が用いられ
る。ボロンはシリコン酸化膜中では拡散係数が大きいの
で、好ましい実施例としてはゲート絶縁膜１２として下
層がシリコン酸化膜で上層がシリコン窒化膜の二層構造
のものとするのがよい。シリコン窒化膜はボロンの拡散
を抑え、ポリシリコンゲート電極１３中のボロンがチャ
ネル領域に拡散していくのを阻止する。
【００１９】図２は第２の実施例を表わしたものであ
り、本発明をＮチャネル型ＭＯＳＦＥＴに適用した例を
表わしている。シリコン基板表面にはＰウエル２０、フ
ィールド酸化膜２１、ゲート絶縁膜２２、ポリシリコン
ゲート電極２３及びシリサイド層２４が形成されてい
る。２８はシリサイドを形成する際に形成されたゲート
電極側面のシリコン窒化膜などの絶縁物によるサイドウ
ォールスペーサである。シリサイド層２４の形成方法は
図１の実施例と同じである。
り、本発明をＮチャネル型ＭＯＳＦＥＴに適用した例を
表わしている。シリコン基板表面にはＰウエル２０、フ
ィールド酸化膜２１、ゲート絶縁膜２２、ポリシリコン
ゲート電極２３及びシリサイド層２４が形成されてい
る。２８はシリサイドを形成する際に形成されたゲート
電極側面のシリコン窒化膜などの絶縁物によるサイドウ
ォールスペーサである。シリサイド層２４の形成方法は
図１の実施例と同じである。
【００２０】図２ではＰ型不純物を注入する領域に開口
をもつようにレジストパターン２６を形成する。そのレ
ジストパターン２６をマスクとして基板とゲート電極２
３とにＮ型不純物として砒素又はリンをイオン注入す
る。この場合もシリサイド層２４を介してイオン注入す
ることにより、シリコン基板中のＮ型不純物の注入飛程
が浅くなる。
をもつようにレジストパターン２６を形成する。そのレ
ジストパターン２６をマスクとして基板とゲート電極２
３とにＮ型不純物として砒素又はリンをイオン注入す
る。この場合もシリサイド層２４を介してイオン注入す
ることにより、シリコン基板中のＮ型不純物の注入飛程
が浅くなる。
【００２１】その後、ＲＴＡによって約１０５０℃で３
０秒以下の条件で活性化することにより、ソース・ドレ
イン領域のＮ型不純物プロファイルは注入時のものから
ほとんど変化せずに、ポリシリコンゲート電極２３中の
Ｎ型不純物のみを拡散させることができる。しかし、Ｐ
型不純物のボロンと比較してＮ型不純物の砒素又はリン
はポリシリコンゲート電極２３中でも拡散しにくいた
め、膜厚方向に均一なＮ型不純物プロファイルを得るた
めにはポリシリコンの膜厚を２０００Å以下にすること
が望ましい。また膜厚２０００Åのポリシリコンゲート
電極を十分低抵抗化するために、Ｎ型不純物は少なくと
も１×１０15／ｃｍ2の注入ドーズ量が必要である。注
入エネルギーは、砒素イオンを用いる場合、２０〜４０
ＫｅＶが適当である。
０秒以下の条件で活性化することにより、ソース・ドレ
イン領域のＮ型不純物プロファイルは注入時のものから
ほとんど変化せずに、ポリシリコンゲート電極２３中の
Ｎ型不純物のみを拡散させることができる。しかし、Ｐ
型不純物のボロンと比較してＮ型不純物の砒素又はリン
はポリシリコンゲート電極２３中でも拡散しにくいた
め、膜厚方向に均一なＮ型不純物プロファイルを得るた
めにはポリシリコンの膜厚を２０００Å以下にすること
が望ましい。また膜厚２０００Åのポリシリコンゲート
電極を十分低抵抗化するために、Ｎ型不純物は少なくと
も１×１０15／ｃｍ2の注入ドーズ量が必要である。注
入エネルギーは、砒素イオンを用いる場合、２０〜４０
ＫｅＶが適当である。
【００２２】図１と図２の基本的な工程を組み合わせる
ことによってＣＭＯＳ構造のデュアルゲート型ＣＭＯＳ
素子を構成することができる。図３によりデュアルゲー
ト型ＣＭＯＳ素子の製造方法について説明する。シリコ
ン基板表面にＮウエル３１、Ｐウエル３２、フィールド
酸化膜３３及びゲート絶縁膜３４までを従来のＬＳＩプ
ロセスによって形成する。ウエル３１，３２の不純物濃
度はともに２×１０17／ｃｍ3である。ゲート絶縁膜３
４は膜厚が約１００Åのシリコン酸化膜である。
ことによってＣＭＯＳ構造のデュアルゲート型ＣＭＯＳ
素子を構成することができる。図３によりデュアルゲー
ト型ＣＭＯＳ素子の製造方法について説明する。シリコ
ン基板表面にＮウエル３１、Ｐウエル３２、フィールド
酸化膜３３及びゲート絶縁膜３４までを従来のＬＳＩプ
ロセスによって形成する。ウエル３１，３２の不純物濃
度はともに２×１０17／ｃｍ3である。ゲート絶縁膜３
４は膜厚が約１００Åのシリコン酸化膜である。
【００２３】次に、ＬＰＣＶＤ法によって不純物が導入
されていないポリシリコン膜を堆積する。ポリシリコン
膜はその膜厚が１０００Å、２０００Å、３０００Å、
４０００Åの４種類のものをそれぞれ別個に成膜し、そ
れぞれの試料をＡ，Ｂ，Ｃ，Ｄとする。
されていないポリシリコン膜を堆積する。ポリシリコン
膜はその膜厚が１０００Å、２０００Å、３０００Å、
４０００Åの４種類のものをそれぞれ別個に成膜し、そ
れぞれの試料をＡ，Ｂ，Ｃ，Ｄとする。
【００２４】そのポリシリコン膜を写真製版とエッチン
グによりパターン化してポリシリコンゲート電極３５
ａ，３５ｂを形成する。次に、高温酸化膜を形成し、エ
ッチバックを施すことによりゲート電極側面にサイドウ
ォール３６を形成する。そして、サリサイドプロセスに
よりチタンシリサイド層３７をゲート電極３５ａ，３５
ｂの表面、ソース・ドレイン形成領域及び基板コンタク
ト領域に形成する。チタンシリサイド層３７の膜厚は約
４００Åである。
グによりパターン化してポリシリコンゲート電極３５
ａ，３５ｂを形成する。次に、高温酸化膜を形成し、エ
ッチバックを施すことによりゲート電極側面にサイドウ
ォール３６を形成する。そして、サリサイドプロセスに
よりチタンシリサイド層３７をゲート電極３５ａ，３５
ｂの表面、ソース・ドレイン形成領域及び基板コンタク
ト領域に形成する。チタンシリサイド層３７の膜厚は約
４００Åである。
【００２５】Ｐチャネル型ＭＯＳＦＥＴを形成するため
に、Ｐチャネル型ＭＯＳＦＥＴのゲート電極３５ａ、ソ
ース・ドレイン形成領域、及びＰウエル３２での基板コ
ンタクト領域にレジストマスクを用いてＢＦ2イオンを
注入する。注入エネルギーは２０ＫｅＶ、ドーズ量は２
×１０15／ｃｍ2とする。これによりゲート電極３５ａ
への不純物導入、ソース・ドレイン領域３８ａの形成、
及びＮウエル３２での基板コンタクト領域３９ａが形成
される。
に、Ｐチャネル型ＭＯＳＦＥＴのゲート電極３５ａ、ソ
ース・ドレイン形成領域、及びＰウエル３２での基板コ
ンタクト領域にレジストマスクを用いてＢＦ2イオンを
注入する。注入エネルギーは２０ＫｅＶ、ドーズ量は２
×１０15／ｃｍ2とする。これによりゲート電極３５ａ
への不純物導入、ソース・ドレイン領域３８ａの形成、
及びＮウエル３２での基板コンタクト領域３９ａが形成
される。
【００２６】また、Ｎチャネル型ＭＯＳＦＥＴを形成す
るために、ゲート電極３５ｂ、ソース・ドレイン形成領
域、及びＰウエル３１での基板コンタクト領域にレジス
トマスクを用いてＡｓイオンを注入する。注入エネルギ
ーは３０ＫｅＶ、ドーズ量は３×１０15／ｃｍ2であ
る。これによりゲート電極３５ｂへの不純物導入、ソー
ス・ドレイン領域３８ｂの形成、及びＰウエル３１での
基板コンタクト領域３９ｂが形成される。この後、窒素
雰囲気中で約１０００℃で約３０秒間のＲＴＡ処理をし
て、Ａｓ及びＢＦ2の注入領域を同時に活性化する。そ
の後、層間絶縁膜４０を形成した後、コンタクトホール
をあけ、メタル配線４１を形成してＣＭＯＳ素子が形成
される。
るために、ゲート電極３５ｂ、ソース・ドレイン形成領
域、及びＰウエル３１での基板コンタクト領域にレジス
トマスクを用いてＡｓイオンを注入する。注入エネルギ
ーは３０ＫｅＶ、ドーズ量は３×１０15／ｃｍ2であ
る。これによりゲート電極３５ｂへの不純物導入、ソー
ス・ドレイン領域３８ｂの形成、及びＰウエル３１での
基板コンタクト領域３９ｂが形成される。この後、窒素
雰囲気中で約１０００℃で約３０秒間のＲＴＡ処理をし
て、Ａｓ及びＢＦ2の注入領域を同時に活性化する。そ
の後、層間絶縁膜４０を形成した後、コンタクトホール
をあけ、メタル配線４１を形成してＣＭＯＳ素子が形成
される。
【００２７】図４は製作した素子の中でゲート面積の大
きなＰチャネル型ＭＯＳＦＥＴを用いて１０ＫＨｚの周
波数で高周波ＣＶ測定を行なった結果を表わしている。
試料Ａ（ポリシリコンゲート電極膜厚が１０００Åのも
の）ではゲートからチャネルへボロンが拡散し、しきい
値電圧を正電圧方向にシフトさせている。一方、膜厚が
最も厚い試料Ｄ（４０００Å）では蓄積容量が小さくな
っており、ゲート絶縁膜付近のポリシリコンゲートが低
抵抗化不十分な空乏化状態となっていることが分かる。
試料Ｂ，Ｃでは正常なＣＶ特性が得られている。
きなＰチャネル型ＭＯＳＦＥＴを用いて１０ＫＨｚの周
波数で高周波ＣＶ測定を行なった結果を表わしている。
試料Ａ（ポリシリコンゲート電極膜厚が１０００Åのも
の）ではゲートからチャネルへボロンが拡散し、しきい
値電圧を正電圧方向にシフトさせている。一方、膜厚が
最も厚い試料Ｄ（４０００Å）では蓄積容量が小さくな
っており、ゲート絶縁膜付近のポリシリコンゲートが低
抵抗化不十分な空乏化状態となっていることが分かる。
試料Ｂ，Ｃでは正常なＣＶ特性が得られている。
【００２８】図５は製作した素子の中でゲート面積の大
きなＮチャネル型ＭＯＳＦＥＴを用いて１０ＫＨｚの周
波数で高周波ＣＶ測定を行なった結果を表わしている。
試料Ａ，Ｂでは正常な蓄積容量Ｃｏｘが得られている。
しかし、試料Ｃ，Ｄでは蓄積容量が小さくなっており、
ゲート絶縁膜付近のポリシリコンゲートが低抵抗化不十
分な空乏化状態となっていることが分かる。
きなＮチャネル型ＭＯＳＦＥＴを用いて１０ＫＨｚの周
波数で高周波ＣＶ測定を行なった結果を表わしている。
試料Ａ，Ｂでは正常な蓄積容量Ｃｏｘが得られている。
しかし、試料Ｃ，Ｄでは蓄積容量が小さくなっており、
ゲート絶縁膜付近のポリシリコンゲートが低抵抗化不十
分な空乏化状態となっていることが分かる。
【００２９】以上の結果からゲート電極、ソース領域及
びドレイン領域に注入したＰ型又はＮ型不純物をＲＴＡ
処理になって同時に活性化できることが分かる。そし
て、ポリシリコンゲート電極の膜厚が２０００Å以下の
ときに素子特性に影響のないデュアルゲート構造のＣＭ
ＯＳ素子が形成されることが分かる。
びドレイン領域に注入したＰ型又はＮ型不純物をＲＴＡ
処理になって同時に活性化できることが分かる。そし
て、ポリシリコンゲート電極の膜厚が２０００Å以下の
ときに素子特性に影響のないデュアルゲート構造のＣＭ
ＯＳ素子が形成されることが分かる。
【００３０】
【発明の効果】本発明ではゲート電極及びソース・ドレ
イン形成領域にシリサイド層を形成し、そのシリサイド
層を経てゲート電極及びソース・ドレイン形成領域に同
時にＰ型不純物又はＮ型不純物を注入し、短時間の熱処
理によって注入不純物を活性化させて、ゲート電極の活
性化とソース・ドレイン領域の形成を同時に行なうよう
にしたので、製造工程を削減できるセルフアライン注入
プロセスを用いながら、ソース・ドレイン領域には浅い
接合を形成し、かつポリシリコンゲート電極を十分に低
抵抗化することができる。また、Ｐチャネル型ＭＯＳＦ
ＥＴを製造する際、ゲート絶縁膜として下層がシリコン
酸化膜、上層がシリコン窒化膜である二層膜を用いるこ
とにより、Ｐ型ポリシリコンゲート電極中のボロン拡散
に起因するしきい値変動を防ぐことができる。
イン形成領域にシリサイド層を形成し、そのシリサイド
層を経てゲート電極及びソース・ドレイン形成領域に同
時にＰ型不純物又はＮ型不純物を注入し、短時間の熱処
理によって注入不純物を活性化させて、ゲート電極の活
性化とソース・ドレイン領域の形成を同時に行なうよう
にしたので、製造工程を削減できるセルフアライン注入
プロセスを用いながら、ソース・ドレイン領域には浅い
接合を形成し、かつポリシリコンゲート電極を十分に低
抵抗化することができる。また、Ｐチャネル型ＭＯＳＦ
ＥＴを製造する際、ゲート絶縁膜として下層がシリコン
酸化膜、上層がシリコン窒化膜である二層膜を用いるこ
とにより、Ｐ型ポリシリコンゲート電極中のボロン拡散
に起因するしきい値変動を防ぐことができる。
【図１】本発明をＰチャネル型ＭＯＳＦＥＴに適用した
途中工程を示す断面図である。
途中工程を示す断面図である。
【図２】本発明をＮチャネル型ＭＯＳＦＥＴに適用した
途中工程を示す断面図である。
途中工程を示す断面図である。
【図３】本発明により製造されたデュアルゲート構造の
ＣＭＯＳ素子を示す断面図である。
ＣＭＯＳ素子を示す断面図である。
【図４】同実施例におけるＣＶ特性とポリシリコンゲー
ト電極膜厚との関係を示す図である。
ト電極膜厚との関係を示す図である。
【図５】同実施例における蓄積容量とポリシリコンゲー
ト電極膜厚との関係を示す図である。
ト電極膜厚との関係を示す図である。
１０，３１ Ｎウエル ２０，３２ Ｐウエル １５，２５，３８ａ，３８ｂ ソース・ドレイン領
域 ３９ａ，３９ｂ 基板コンタクト領域 １３，２３，３５ａ，３５ｂ ポリシリコンゲート
電極 １４，２４，３７ シリサイド層
域 ３９ａ，３９ｂ 基板コンタクト領域 １３，２３，３５ａ，３５ｂ ポリシリコンゲート
電極 １４，２４，３７ シリサイド層
Claims (6)
- 【請求項１】 シリコン基板上にゲート絶縁膜を介して
ポリシリコンゲート電極を形成した後、少なくともゲー
ト電極及びソース・ドレイン形成領域にシリサイド層を
形成し、そのシリサイド層を経てゲート電極及びソース
・ドレイン形成領域に同時にＰ型不純物を注入し、短時
間の熱処理によって注入不純物を活性化させて、ゲート
電極の活性化とソース・ドレイン領域の形成を同時に行
なう工程を含むことを特徴とするＰチャネル型ＭＯＳＦ
ＥＴの製造方法。 - 【請求項２】 前記ゲート絶縁膜として下層がシリコン
酸化膜、上層がシリコン窒化膜である二層膜を用いる請
求項１に記載の半導体装置の製造方法。 - 【請求項３】 シリコン基板上にゲート絶縁膜を介して
ポリシリコンゲート電極を形成した後、少なくともゲー
ト電極及びソース・ドレイン形成領域にシリサイド層を
形成し、そのシリサイド層を経てゲート電極及びソース
・ドレイン形成領域に同時にＮ型不純物を注入し、短時
間の熱処理によって注入不純物を活性化させて、ゲート
電極の活性化とソース・ドレイン領域の形成を同時に行
なう工程を含むことを特徴とするＮチャネル型ＭＯＳＦ
ＥＴの製造方法。 - 【請求項４】 前記ゲート電極の膜厚が２０００Å以下
である請求項３に記載のＮチャネル型ＭＯＳＦＥＴの製
造方法。 - 【請求項５】 以下の工程（Ａ）から（Ｄ）を含むこと
を特徴とするデュアルゲート構造ＣＭＯＳ型半導体装置
の製造方法。 （Ａ）シリコン基板上にゲート絶縁膜を介して膜厚が２
０００Å以下のポリシリコン膜を堆積し、そのポリシリ
コン膜をゲート電極用にパターン化する工程、 （Ｂ）Ｎチャネル素子用のゲート電極、ソース・ドレイ
ン形成領域及びＮ型基板コンタクト領域に開口をもつレ
ジストパターンを介してＮ型不純物を注入する工程、 （Ｃ）Ｐチャネル素子用のゲート電極、ソース・ドレイ
ン形成領域及びＮ型基板コンタクト領域に開口をもつレ
ジストパターンを介してＰ型不純物を注入する工程、 （Ｄ）Ｎ型注入不純物とＰ型注入不純物を同時に活性化
させるための短時間の熱処理工程。 - 【請求項６】 前記ゲート絶縁膜として下層がシリコン
酸化膜、上層がシリコン窒化膜である二層膜を用いる請
求項５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20720993A JPH0745821A (ja) | 1993-07-28 | 1993-07-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20720993A JPH0745821A (ja) | 1993-07-28 | 1993-07-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745821A true JPH0745821A (ja) | 1995-02-14 |
Family
ID=16536050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20720993A Pending JPH0745821A (ja) | 1993-07-28 | 1993-07-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0889527A2 (en) * | 1997-07-04 | 1999-01-07 | Nec Corporation | Semiconductor device with reduced number of trough holes and method of manufacturing the same |
| KR100237276B1 (ko) * | 1995-10-31 | 2000-01-15 | 가네꼬 히사시 | Coms 구조의 반도체 장치 제조 방법 |
-
1993
- 1993-07-28 JP JP20720993A patent/JPH0745821A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100237276B1 (ko) * | 1995-10-31 | 2000-01-15 | 가네꼬 히사시 | Coms 구조의 반도체 장치 제조 방법 |
| EP0889527A2 (en) * | 1997-07-04 | 1999-01-07 | Nec Corporation | Semiconductor device with reduced number of trough holes and method of manufacturing the same |
| EP0889527A3 (en) * | 1997-07-04 | 1999-08-25 | Nec Corporation | Semiconductor device with reduced number of trough holes and method of manufacturing the same |
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