CN107994064A - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：提供半导体衬底，在所述半导体衬底中形成隔离结构；在所述半导体衬底上形成栅极结构；在所述半导体衬底的部分表面上形成半导体接触层，所述半导体接触层覆盖预定形成浅结源极和预定形成浅结漏极的区域，所述半导体接触层中包括硅元素；在所述栅极结构两侧的半导体衬底中形成所述浅结源极和所述浅结漏极；进行金属硅化物工艺，以将至少部分所述半导体接触层转变为金属硅化物层。本发明的方法，降低了插入损失，有利于控制关断电流，通过在源极和漏极上额外形成半导体接触层，来形成浅结源极和漏极，并能够降低源极和漏极的结面积。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
在半导体技术领域中，射频前端模块(Radio Frequency Frond-End Module，简称RF FEM)，是无线通信设备(例如手机、平板电脑等)中的关键组件，而射频开关器件(简称射频开关，通常为集成电路或集成电路的一部分)又是射频前端模块的关键组件之一。射频前端模块(RF FEM)中的射频开关，需要具有高的信号保真性、低的插入损失(insertionloss)、良好的线性特征和较小的信号形变。
标准的CMOS器件包括半导体衬底，形成在半导体衬底上的栅极，形成在栅极两侧的半导体衬底中的源极/漏极，以及用于将栅极、源极、漏极和体(body)引出的互连线，然而标准的CMOS器件源/漏极和体之间存在大的寄生电容，由于更多的功率容量(powerhandling)使CMOS射频开关器件的总宽度非常大，并且寄生电容变得越来越大，通常这种结构产生了一种功率漏电路径，称其为插入损失(insertion loss)，插入损失越小，则射频开关的性能越好。
因此，有必要提出一种半导体器件的制造方法，以改善SAQP光刻技术，解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明实施例一中提供一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底中形成隔离结构；
在所述半导体衬底上形成栅极结构；
在所述半导体衬底的部分表面上形成半导体接触层，所述半导体接触层覆盖预定形成浅结源极和预定形成浅结漏极的区域，所述半导体接触层中包括硅元素；
在所述栅极结构两侧的半导体衬底中形成所述浅结源极和所述浅结漏极；
进行金属硅化物工艺，以将至少部分所述半导体接触层转变为金属硅化物层。
进一步，所述半导体衬底为高电阻材料，其中，所述半导体衬底的电阻值大于2KΩ。
进一步，在形成所述栅极结构之前，还包括进行离子注入，以在所述半导体衬底中形成用于调节阈值电压的注入区的步骤。
进一步，所述半导体接触层的材料为多晶硅。
进一步，所述隔离结构位于所述半导体衬底中的深度范围为6000～8000埃。
进一步，形成所述隔离结构的步骤包括以下过程：
在半导体衬底的表面上形成硬掩膜层，在所述硬掩膜层上形成图案化的光刻胶层，所述光刻胶层覆盖有源区；
以所述图案化的光刻胶层为掩膜，依次蚀刻所述硬掩膜层和部分所述半导体衬底，以形成沟槽，并去除所述光刻胶层；
在所述沟槽中填充满隔离材料，以形成所述隔离结构；
去除所述硬掩膜层。
进一步，形成所述半导体接触层的方法包括：
共形沉积半导体接触层，以覆盖所述半导体衬底的表面；
图案化所述半导体接触层，仅在预定形成浅结源极和预定形成浅结漏极的区域上形成所述半导体接触层。
进一步，所述半导体接触层还进一步延伸到其外侧的所述隔离结构的部分表面上。
本发明实施例二提供一种半导体器件，包括：
半导体衬底；
深沟槽隔离结构，形成在所述半导体衬底中；
栅极结构，形成在相邻所述隔离结构之间的部分所述半导体衬底上；
浅结源极和浅结漏极，分别形成在所述栅极结构两侧的半导体衬底中；
金属硅化物层，形成在所述半导体衬底的表面上，并分别覆盖所述浅结源极和所述浅结漏极。
进一步，覆盖所述浅结源极的所述金属硅化物层还进一步延伸到所述浅结源极外侧的隔离结构的部分表面上，覆盖所述浅结漏极的所述金属硅化物层还进一步延伸到所述浅结漏极外侧的隔离结构的部分表面上。
进一步，所述半导体衬底为高电阻材料，其中，所述半导体衬底的电阻值大于2KΩ。
进一步，在所述栅极结构下方的所述半导体衬底中还形成有靠近所述半导体衬底表面的注入区，所述注入区用于调节阈值电压。
进一步，所述深沟槽隔离结构位于所述半导体衬底中的深度范围为6000～8000埃。
本发明实施例三提供一种电子装置，其包括前述的半导体器件。
本发明的制造方法，具有以下优点：
1)通过在源极和漏极上额外形成半导体接触层，来形成浅结源极和浅结漏极，并能够降低源极和漏极的结面积，从而降低源极和漏极的结电容，也即降低寄生电容，进而降低了插入损失，有利于控制关断电流(Ioff)。
2)使用高阻值的半导体衬底作为衬底，通过衬底可以很好的隔离信号泄露。
3)使用深沟槽隔离结构隔离横向信号泄露，增加表面信号泄露通道阻力(resistance)，隔离传输端口(Tx)和接收端口(Rx)之间的串扰(cross-talk)。
4)不在半导体衬底中形成与源极和漏极的导电类型相反的阱区，而保留阈值电压离子注入工艺，使漏极和体区之间的寄生电容(Cdb)以及源极和体区之间的寄生电容(Csb)明显减小，降低了插入损失，有利于控制关断电流(Ioff)。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A示出了现有的一种标准CMOS器件的结构示意图；
图1B示出了现有的一种MOS小信号模型的等效电路图；
图2A-图2L示出了根据本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的结构示意图；
图3示出了根据本发明一个实施方式的半导体器件的制造方法的工艺流程图；
图4示出了根据本发明一个实施方式的半导体器件的结构示意图；
图5示出了本发明一实施例中的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面，参考图1A和图1B对现有的体硅标准CMOS RF开关器件做简单介绍，其中，图1A示出了现有的一种标准CMOS器件的结构示意图；图1B示出了现有的一种MOS小信号模型的等效电路图。
如图1A所示，现有的体硅标准CMOS RF开关器件包括：P型半导体衬底100，形成在半导体衬底100中的N型深阱区101，形成在半导体衬底100中、所述N型深阱区101上方的P型阱区102，设置在所述半导体衬底100中的浅沟槽隔离结构(STI)101，还包括形成在所述半导体衬底100上的栅极结构，所述栅极结构104包括栅极介电层和位于栅极介电层上的栅极层，以及用于将栅极、源极、漏极和体(body)引出的互连线，所述半导体衬底100为体硅衬底。
然而标准的CMOS器件源/漏极和体之间存在大的寄生电容，由于更多的功率容量(power handling)使CMOS射频开关器件的总宽度非常大，并且寄生电容变得越来越大，通常这种结构产生了一种功率漏电路径，称其为插入损失(insertion loss)，插入损失越小，则射频开关的性能越好，因此，减小寄生电容是降低插入损失的有效手段之一。
从图1B的MOS小信号模型的等效电路可以得出，Ctotal的表达式可以为：Ctotal＝Cdb+Csb+(Cgd+Cgs)*Cgb/(Cgd+Cgs+Cgb)。
其中，Ctotal表示总的寄生电容量，晶体管在线性区发生偏置，Cgb(栅极和体之间的寄生电容量)可以忽略不计，则相应(Cgd+Cgs)*Cgb/(Cgd+Cgs+Cgb)部分的值也非常的小，因此Ctotal＝Cdb+Csb，由此可见，漏极和体之间的寄生电容以及源极和体之间的寄生电容是决定CMOS器件中总寄生电容的主要参数，因此，有必要提出一种新的方法，以尽可能的减小漏极和体之间的电容以及源极和体之间的电容，来降低总的寄生电容，进而降低插入损失，提高射频开关性能。
实施例一
因此，为了解决上述的技术问题，本发明提供一种半导体器件的制造方法，如图3所示，其主要包括以下步骤：
步骤S301，提供半导体衬底，在所述半导体衬底中形成隔离结构；
步骤S302，在所述半导体衬底上形成栅极结构；
步骤S303，在所述半导体衬底的部分表面上形成半导体接触层，以分别覆盖预定形成的浅结源极和预定形成的浅结漏极，所述半导体接触层中包括硅元素；
步骤S304，在所述栅极结构两侧的半导体衬底中形成所述浅结源极和所述浅结漏极；
步骤S305，进行金属硅化物工艺，以将至少部分所述半导体接触层转变为金属硅化物层。
其中，所述半导体衬底为高电阻材料，其中，所述半导体衬底的电阻值大于2KΩ。
进一步地，在形成所述栅极结构之前，还包括进行离子注入，以在所述半导体衬底中形成用于调节阈值电压的注入区的步骤。
根据本发明的制造方法，具有以下优点：
1)通过在源极和漏极上额外形成半导体接触层，来形成浅结源极和浅结漏极，并能够降低源极和漏极的结面积，从而降低源极和漏极的结电容，也即降低寄生电容，进而降低了插入损失，有利于控制关断电流(Ioff)。
2)使用高阻值的半导体衬底作为衬底，通过衬底可以很好的隔离信号泄露。
3)使用深沟槽隔离结构隔离横向信号泄露，增加表面信号泄露通道阻力(resistance)，隔离传输端口(Tx)和接收端口(Rx)之间的串扰(cross-talk)。
4)不在半导体衬底中形成与源极和漏极的导电类型相反的阱区，而保留阈值电压离子注入工艺，使漏极和体区之间的寄生电容(Cdb)以及源极和体区之间的寄生电容(Csb)明显减小，降低了插入损失，有利于控制关断电流(Ioff)。
下面参考图2A至图2L对本发明的半导体器件的制造方法做详细说明，其中，图2A-图2L示出了根据本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的结构示意图。
本发明的半导体器件可以为CMOS射频开关器件，也可以为其他适合的器件，在此主要以CMOS器件制造方法为例。
具体地，首先，如图2A至图2C所示，提供半导体衬底200，在所述半导体衬底200中形成隔离结构203，进一步地，所述隔离结构为深沟槽隔离结构。
所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，所述半导体衬底200为体衬底，例如体硅衬底，所述半导体衬底200为高电阻材料，其中，所述半导体衬底的电阻值大于2KΩ。
其中，根据需要制备的CMOS器件的类型选择合适的半导体衬底，其中对于NMOS器件，则可以选择P型半导体衬底，对于PMOS器件，则可以选择N型半导体衬底。
在一个示例中，形成所述隔离结构203的方法包括以下步骤A1至步骤A3：
首先，执行步骤A1，如图2A所示，在半导体衬底200的表面上形成硬掩膜层201，在所述硬掩膜层201上形成图案化的光刻胶层202，所述光刻胶层202覆盖有源区。
硬掩膜层201的材料可以为本领域任何常用的作为硬掩膜的材料，包括但不限于SiO2、SiCN、SiN、SiC、SiOF、SiON、SiBN、BN等。
可使用任何适合的沉积方法形成所述硬掩膜层201，包括但不限于化学气相沉积、物理气相沉积或原子层沉积等方法。
利用光刻工艺，在硬掩膜层201上旋涂光刻胶层，再利用曝光显影等步骤形成图案化的光刻胶层202，所述光刻胶层202覆盖半导体衬底中的有源区。
接着，执行步骤A2，如图2B所示，以所述图案化的光刻胶层202为掩膜，依次蚀刻所述硬掩膜层201和部分所述半导体衬底200，以形成沟槽，并去除所述光刻胶层202。
可以使用任何合适的蚀刻方法实现本步骤中的蚀刻，包括但不限于干法蚀刻或者湿法蚀刻，较佳地使用干法蚀刻。
例如，使用深反应离子刻蚀(DRIE)的方法蚀刻所述半导体衬底，在所述深反应离子刻蚀(DRIE)步骤中使用气体六氟化硅(SF6)作为工艺气体，施加射频电源，使得六氟化硅反应进气形成高电离，所述蚀刻步骤中控制工作压力为20mTorr-8Torr，功率为600W，频率13.5MHz，直流偏压可以在-500V-1000V内连续控制，保证各向异性蚀刻的需要，使用深反应离子刻蚀(DRIE)可以保持非常高的刻蚀光刻胶选择比。
所述深反应离子刻蚀(DRIE)系统可以选择本领常用的设备，并不局限于某一型号。
其中，本实施例中，使用相比浅沟槽更深的深沟槽来提高隔离效果，例如，形成的沟槽在半导体衬底中的深度范围可以为6000～8000埃，上述深度范围仅作为示例，其他适合的深度也可适用于本发明。
接着，执行步骤A3，如图2C所示，在所述沟槽中填充满隔离材料，以形成所述隔离结构203，去除所述硬掩膜层。
具体地，所述隔离材料可以包括数种电介质材料的任何一种。非限制性实例包括氧化物、氮化物和氮氧化物，尤其是，硅的氧化物、氮化物和氮氧化物，但不包括其他元素的氧化物、氮化物和氮氧化物。可以使用化学气相沉积方法和物理气相沉积方法等方法沉积形成。
所述隔离结构填充满半导体衬底中的沟槽，并部分的位于所述硬掩膜层的上方，通过平坦化工艺(例如化学机械研磨)研磨所述隔离材料停止于所述硬掩膜层中，随后去除所述硬掩膜层，以形成最终的隔离结构203，可选地，所述隔离结构203的高度可以高于所述半导体衬底200的表面。
可选地，所述隔离结构203位于所述半导体衬底中的深度范围为6000～8000埃。
随后，如图2D和图2E所示，在半导体衬底200的表面上形成图案化的光刻胶层204，该图案化的光刻胶层204暴露所述半导体衬底中的有源区，再进行离子注入，以在所述半导体衬底200中形成用于调节阈值电压的注入区205，其中，所述注入区205贴近所述半导体衬底200的表面。
其中，根据具体的器件类型使用合适的掺杂离子进行该步骤中的离子注入，例如，NMOS器件，则需进行的为P型掺杂离子注入，以在所述半导体衬底200中形成用于调节阈值电压的P型注入区205，P型掺杂离子可以包括但不限于硼或者BF2等；对于PMOS器件，则需进行的为N型掺杂离子注入，N型掺杂离子可以包括但不限于磷或者砷等。
具体的离子注入的能量和剂量等根据实际器件的需求进行合理选择，在此不做赘述。
离子注入完成后，去除所述图案化的光刻胶层204，可以使用灰化的方法等。
接着，如图2F和图2G所示，在所述半导体衬底200上形成栅极结构。
具体地，首先如图2F所示，在所述半导体衬底200的表面上形成栅极介电层206。
所述栅极介电层206可以是氧化硅(SiO2)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。对氧化硅执行氮化工艺可形成氮氧化硅，其中，所述氮化工艺可以是高温炉管氮化、快速热退火氮化或等离子体氮化，当然，还可以采用其它的氮化工艺，这里不再赘述。
接着，如图2G所示，在所述栅极介电层206上形成栅极层207，并图案化所述栅极层207和栅极介电层206，以形成栅极结构。
栅极层207形成于栅极介电层206上。在一实施例中，栅极层207由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。栅极层优选的形成方法包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。栅极层的厚度可以根据具体器件要求进行合理选择，在此不做具体限定。
之后，可利用光刻工艺在栅极层207上形成图案化的光刻胶层，该图案化的光刻胶层定义预定形成的栅极结构的尺寸和位置等。再以图案化的光刻胶层为掩膜蚀刻所述栅极层207和栅极介电层206，以形成栅极结构，随后去除光刻胶层。
最终形成的栅极结构覆盖所述半导体衬底中的沟道区。
接着，如图2H所示，在所述栅极结构的侧壁上形成间隙壁(spacer)208。
所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
需要说明的是，间隙壁结构是可选的而非必需的，其主要用于在后续进行蚀刻或离子注入时保护栅极结构的侧壁不受损伤。
接着，如图2I所示，在所述半导体衬底200的部分表面上形成半导体接触层209，所述半导体接触层209覆盖预定形成浅结源极和预定形成浅结漏极的区域，所述半导体接触层209中包括硅元素。
在一个示例中，形成所述半导体接触层209的方法包括以下步骤：共形沉积半导体接触层209，以覆盖所述半导体衬底200的表面，再利用光刻工艺形成图案化的光刻胶层，以图案化的光刻胶层为掩膜，蚀刻所述半导体接触层，以图案化所述半导体接触层，仅在所述预定形成浅结源极和预定形成浅结漏极的区域上形成所述半导体接触层209，也即在栅极结构两侧的半导体衬底表面上形成半导体接触层209，所述半导体接触层209还进一步延伸到其外侧的所述隔离结构203的部分表面上。
其中，所述半导体接触层的材料可以为任意的包括硅元素的半导体材料，例如Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP等，本实施例中，较佳地所述半导体接触层209的材料包括多晶硅。
可以利用诸如化学气相沉积等方法的常规技术形成多晶硅层，示例性地，多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
接着，如图2J所示，在所述栅极结构两侧的半导体衬底200中形成浅结源极2101和浅结漏极2102。
通过重掺杂离子注入的方法形成所述浅结源极2101和浅结漏极2102。
对于NMOS器件，所述离子注入的掺杂离子可以是磷离子或者砷离子等，所述浅结源极2101和浅结漏极2102可以是重掺杂的N+区域。对于PMOS器件而言，所述离子注入的掺杂离子可以是硼离子或者铟离子等。
在整个说明书中，术语“重掺杂”意指杂质浓度超过约1019/cm3。尽管如此，本领域技术人员应该认识到：重掺杂是技术术语，该技术术语取决于特定的器件类型、技术代(technology generation)、最小部件尺寸等。因此，该术语应该根据被评估的技术进行解释并且不受到所描述的实施例的限制。
另外，在本步骤中，还可同时在半导体衬底中形成拾取区(pickup region)，且该拾取区的表面上也形成有前述步骤中的半导体接触层，且该拾取区与源极和漏极具有相同的掺杂类型和掺杂浓度。
紧接着进行快速升温退火工艺，利用900至1050℃的高温来活化源极/漏极区域内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。此外，亦可视产品需求及功能性考量，另于源极/漏极区域与各栅极之间分别形成轻掺杂漏极(LDD)。
在本实施例中，由于半导体接触层209的存在，使得形成的源极和漏极为浅结源极2101和浅结漏极2012，并能够降低源极和漏极的结面积，从而降低源极和漏极的结电容，其中结电容是指PN结电容，在此是指源极和半导体衬底之间的结电容，以及漏极和半导体衬底之间的结电容，该结电容也即寄生电容，进而降低了插入损失，有利于控制关断电流(Ioff)。
值得一提的是，浅结工艺可以在亚微米和深亚微米成熟工艺对比中，相对使用标准器件工艺形成的源极和漏极，浅结源极和浅结漏极在半导体衬底中的结深度更浅和结面积更小，例如，相比标准器件工艺形成的源极和漏极，本发明的浅结源极和浅结漏极的结深度可以减少到50％～90％，而结面积可以缩小到约48％左右。
尽管如此，本领域技术人员应该认识到：浅结是技术术语，该技术术语还取决于特定的器件类型、技术代(technology generation)、最小部件尺寸等，例如，对于技术节点更小的器件该浅结所对应的结深度也可能更浅而结面积可能更小。因此，该术语应该根据被评估的技术进行解释并且不受到所描述的实施例的限制。
接着，如图2K所示，进行金属硅化物工艺，以将至少部分所述半导体接触层转变为金属硅化物层211。
具体地，通过自对准硅化物形成工艺(salicide)形成所述金属硅化物层211。
在一个示例中，自对准硅化物形成工艺(salicide)步骤包括：首先在半导体衬底的表面上沉积金属层(图中未示)，其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。接着加热衬底，可以使用快速升温退火(RTA)工艺进行加热，使金属层与栅极的顶部的多晶硅层以及源极/漏极区域上的半导体接触层发生硅化反应进而形成金属硅化物层211，接着使用可侵蚀金属层，但不致侵蚀金属硅化层区域的蚀刻剂，以将未反应的金属层除去。
在本步骤中，拾取区上的半导体接触层也发生反应转变为金属硅化物层。
同时，该步骤可以使全部的半导体接触层转变为金属硅化物层211，也可使部分所述半导体接触层转变为金属硅化物层211，具体可根据实际工艺需要进行合理选择。
接着，如图2L所示，形成层间介电层213覆盖所述半导体衬底200以及栅极结构，并在所述层间介电层213中形成多个接触孔212，以分别电连接所述栅极结构、所述源极2101、所述漏极2102以及拾取区，其中该些接触孔212电连接金属硅化物层211。
层间介电层213可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。
接触孔212可以为本领域技术人员熟知的任意适合的金属接触孔，例如铜或者钨等。
至此，完成了本实施例的半导体器件的制造方法的关键步骤的介绍。对于完整的器件制备还可以包括其他步骤，在此并不进行限定。
综上所述，本发明的制造方法，具有以下优点：
1)通过在源极和漏极上额外形成半导体接触层，来形成浅结源极和漏极，并能够降低源极和漏极的结面积，从而降低源极和漏极的结电容，也即降低寄生电容，进而降低了插入损失，有利于控制关断电流(Ioff)。
2)使用高阻值的半导体衬底作为衬底，通过衬底可以很好的隔离信号泄露。
3)使用深沟槽隔离结构隔离横向信号泄露，增加表面信号泄露通道阻力(resistance)，隔离传输端口(Tx)和接收端口(Rx)之间的串扰(cross-talk)。
4)不在半导体衬底中形成与源极和漏极的导电类型相反的阱区，而保留阈值电压离子注入工艺，使漏极和体区之间的寄生电容(Cdb)以及源极和体区之间的寄生电容(Csb)明显减小，降低了插入损失，有利于控制关断电流(Ioff)。
因此，最终提高了半导体器件的性能和良率。
实施例二
本发明还提供一种使用前述实施例一的方法形成的半导体器件，所述半导体器件可以为CMOS射频开关器件。
下面，参考图4对本发明的半导体器件做详细描述，其中，图4示出了根据本发明一个实施方式的半导体器件的结构示意图。
具体地，所述半导体器件包括半导体衬底200。
所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，所述半导体衬底200为体衬底，例如体硅衬底，所述半导体衬底200为高电阻材料，其中，所述半导体衬底的电阻值大于2KΩ。
其中，根据需要制备的CMOS器件的类型选择合适的半导体衬底，其中对于NMOS器件，则可以选择P型半导体衬底，对于PMOS器件，则可以选择N性半导体衬底。
进一步地，在所述半导体衬底中形成有隔离结构203，其中，所述隔离结构203为深沟槽隔离结构，所述隔离结构203用于定义有源区，具体地，隔离结构203中填充有隔离材料，所述隔离材料可以包括数种电介质材料的任何一种。非限制性实例包括氧化物、氮化物和氮氧化物，尤其是，硅的氧化物、氮化物和氮氧化物，但不包括其他元素的氧化物、氮化物和氮氧化物。
可选地，所述隔离结构203的高度可以高于所述半导体衬底200的表面。
可选地，所述深沟槽隔离结构位于所述半导体衬底200中的深度范围为6000～8000埃，相比现有的浅沟槽该隔离结构具有更深的深度，能够起到更好的隔离效果。
进一步地，在相邻所述隔离结构203之间的部分所述半导体衬底200上形成有栅极结构。
具体地，所述栅极结构包括形成在所述半导体衬底表面上的栅极介电层206和形成于栅极介电层206上的栅极层207
所述栅极介电层206可以是氧化硅(SiO2)或氮氧化硅(SiON)。
在一实施例中，栅极层207由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。栅极层的厚度可以根据具体器件要求进行合理选择，在此不做具体限定。
栅极结构覆盖所述半导体衬底中的沟道区。
可选地，在所述栅极结构的侧壁上还形成有间隙壁208。
在一个示例中，在所述栅极结构下方的所述半导体衬底200中还形成有靠近所述半导体衬底表面的注入区205，所述注入区205用于调节阈值电压。
其中，根据具体的器件类型使用合适的掺杂离子进行该步骤中的离子注入，例如，NMOS器件，则需进行的为P型掺杂离子注入，以在所述半导体衬底200中形成用于调节阈值电压的P型注入区205，P型掺杂离子可以包括但不限于硼或者BF2等；对于PMOS器件，则需进行的为N型掺杂离子注入，N型掺杂离子可以包括但不限于磷或者砷等。
具体的离子注入的能量和剂量等根据实际器件的需求进行合理选择，在此不做赘述。
进一步地，在所述栅极结构两侧的半导体衬底中形成有浅结源极2101和浅结漏极2102。
通过重掺杂离子注入的方法形成所述浅结源极2101和浅结漏极2102。
对于NMOS器件，所述离子注入的掺杂离子可以是磷离子或者砷离子等，所述源极2101和漏极2102可以是重掺杂的N+区域。对于PMOS器件而言，所述离子注入的掺杂离子可以是硼离子或者铟离子等。
在整个说明书中，术语“重掺杂”意指杂质浓度超过约1019/cm3。尽管如此，本领域技术人员应该认识到：重掺杂是技术术语，该技术术语取决于特定的器件类型、技术代(technology generation)、最小部件尺寸等。因此，该术语应该根据被评估的技术进行解释并且不受到所描述的实施例的限制。
另外，在本步骤中，还可同时在半导体衬底中还形成有拾取区(pickup region)2103，且该拾取区2103与浅结源极2101和浅结漏极2102具有相同的掺杂类型和掺杂浓度。
进一步地，在所述半导体衬底的表面上形成有金属硅化物层211，金属硅化物层211分别覆盖所述浅结源极2101和所述浅结漏极2102和拾取区2103。
可选地，覆盖所述浅结源极2101的所述金属硅化物层211还进一步延伸到所述浅结源极2101外侧的隔离结构203的部分表面上，覆盖所述浅结漏极2101的所述金属硅化物层还进一步延伸到所述浅结漏极2101外侧的隔离结构203的部分表面上。
浅结源极、浅结漏极和拾取区上的金属硅化物层211可以通过自对准硅化物形成工艺(salicide)形成。
在一个示例中，自对准硅化物形成工艺(salicide)步骤包括：首先在半导体衬底的表面上沉积金属层(图中未示)，其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。接着加热衬底，可以使用快速升温退火(RTA)工艺进行加热，使金属层与栅极的顶部的多晶硅层以及源极/漏极区域上的半导体接触层发生硅化反应进而形成金属硅化物层211，接着使用可侵蚀金属层，但不致侵蚀金属硅化层区域的蚀刻剂，以将未反应的金属层除去。
其中，拾取区上的半导体接触层也发生反应转变为金属硅化物层。
其中，可以使全部的半导体接触层转变为金属硅化物层211，也可使部分所述半导体接触层转变为金属硅化物层211，具体可根据实际工艺需要进行合理选择。
其中，所述半导体接触层的材料可以为任意的包括硅元素的半导体材料，例如Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP等，本实施例中，较佳地所述半导体接触层的材料包括多晶硅。
在本实施例中，由于半导体接触层的存在，使得形成的源极2101和漏极2012为浅结源极/漏极，并能够降低源极和漏极的结面积。
进一步地，所述半导体器件还包括层间介电层213，所述层间介电层覆盖所述半导体衬底200以及栅极结构，并在所述层间介电层213中形成有多个接触孔212，以分别电连接所述栅极结构、所述源极2101、所述漏极2102以及拾取区，其中该些接触孔212电连接金属硅化物层211。
层间介电层213可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。
接触孔212可以为本领域技术人员熟知的任意适合的金属接触孔，例如铜或者钨等。
对于完整的半导体器件还包括其他的元件等，在此不做赘述。
由于本发明的半导体器件使用了前述的方法制备获得，因此也具有相同的优点。
本发明的半导体器件，具有以下优点：
1)通过在源极和漏极上额外形成半导体接触层，来形成浅结源极和浅结漏极，并能够降低源极和漏极的结面积，从而降低源极和漏极的结电容，也即降低寄生电容，进而降低了插入损失，有利于控制关断电流(Ioff)。
2)使用高阻值的半导体衬底作为衬底，通过衬底可以很好的隔离信号泄露。
3)使用深沟槽隔离结构隔离横向信号泄露，增加表面信号泄露通道阻力(resistance)，隔离传输端口(Tx)和接收端口(Rx)之间的串扰(cross-talk)。
4)不在半导体衬底中形成与源极和漏极的导电类型相反的阱区，而保留阈值电压离子注入工艺，使漏极和体区之间的寄生电容(Cdb)以及源极和体区之间的寄生电容(Csb)明显减小，降低了插入损失，有利于控制关断电流(Ioff)。
因此，最终提高了半导体器件的性能和良率。
实施例三
本发明还提供了一种电子装置，包括实施例二中所述的半导体器件，所述半导体器件根据实施例一中所述方法制备得到。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
其中，图5示出移动电话手机的示例。移动电话手机400被设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。
其中所述移动电话手机包括实施例二所述的半导体器件，所述半导体器件主要包括：
半导体衬底；
深沟槽隔离结构，形成在所述半导体衬底中；
栅极结构，形成在相邻所述隔离结构之间的部分所述半导体衬底上；
浅结源极和浅结漏极，分别形成在所述栅极结构两侧的半导体衬底中；
金属硅化物层，形成在所述半导体衬底的表面上，并分别覆盖所述浅结源极和所述浅结漏极。
本发明的电子装置包括前述的半导体器件，因此也具有相同的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (14)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底中形成隔离结构；
在所述半导体衬底上形成栅极结构；
在所述半导体衬底的部分表面上形成半导体接触层，所述半导体接触层覆盖预定形成浅结源极和预定形成浅结漏极的区域，所述半导体接触层中包括硅元素；
在所述栅极结构两侧的半导体衬底中形成所述浅结源极和所述浅结漏极；
进行金属硅化物工艺，以将至少部分所述半导体接触层转变为金属硅化物层。
2.如权利要求1所述的制造方法，其特征在于，所述半导体衬底为高电阻材料，其中，所述半导体衬底的电阻值大于2KΩ。
3.如权利要求1所述的制造方法，其特征在于，在形成所述栅极结构之前，还包括进行离子注入，以在所述半导体衬底中形成用于调节阈值电压的注入区的步骤。
4.如权利要求1所述的制造方法，其特征在于，所述半导体接触层的材料为多晶硅。
5.如权利要求1所述的制造方法，其特征在于，所述隔离结构位于所述半导体衬底中的深度范围为6000～8000埃。
6.如权利要求1所述的制造方法，其特征在于，形成所述隔离结构的步骤包括以下过程：
在半导体衬底的表面上形成硬掩膜层，在所述硬掩膜层上形成图案化的光刻胶层，所述光刻胶层覆盖有源区；
以所述图案化的光刻胶层为掩膜，依次蚀刻所述硬掩膜层和部分所述半导体衬底，以形成沟槽，并去除所述光刻胶层；
在所述沟槽中填充满隔离材料，以形成所述隔离结构；
去除所述硬掩膜层。
7.如权利要求1所述的制造方法，其特征在于，形成所述半导体接触层的方法包括：
共形沉积半导体接触层，以覆盖所述半导体衬底的表面；
图案化所述半导体接触层，仅在预定形成浅结源极和预定形成浅结漏极的区域上形成所述半导体接触层。
8.如权利要求1所述的制造方法，其特征在于，所述半导体接触层还进一步延伸到其外侧的所述隔离结构的部分表面上。
9.一种半导体器件，其特征在于，包括：
半导体衬底；
深沟槽隔离结构，形成在所述半导体衬底中；
栅极结构，形成在相邻所述隔离结构之间的部分所述半导体衬底上；
浅结源极和浅结漏极，分别形成在所述栅极结构两侧的半导体衬底中；
金属硅化物层，形成在所述半导体衬底的表面上，并分别覆盖所述浅结源极和所述浅结漏极。
10.如权利要求9所述的半导体器件，其特征在于，覆盖所述浅结源极的所述金属硅化物层还进一步延伸到所述浅结源极外侧的隔离结构的部分表面上，覆盖所述浅结漏极的所述金属硅化物层还进一步延伸到所述浅结漏极外侧的隔离结构的部分表面上。
11.如权利要求9所述的半导体器件，其特征在于，所述半导体衬底为高电阻材料，其中，所述半导体衬底的电阻值大于2KΩ。
12.如权利要求9所述的半导体器件，其特征在于，在所述栅极结构下方的所述半导体衬底中还形成有靠近所述半导体衬底表面的注入区，所述注入区用于调节阈值电压。
13.如权利要求9所述的半导体器件，其特征在于，所述深沟槽隔离结构位于所述半导体衬底中的深度范围为6000～8000埃。
14.一种电子装置，其特征在于，其包括如权利要求9-13任一项所述的半导体器件。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113889476A (zh) * 2019-03-29 2022-01-04 湘潭大学 一种1t1c柔性铁电存储器及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1156902A (zh) * 1995-10-31 1997-08-13 日本电气株式会社 制造具有互补金属氧化物半导体结构半导体器件的方法
US6043129A (en) * 1997-06-09 2000-03-28 Integrated Device Technology, Inc. High density MOSFET with raised source and drain regions
CN103011048A (zh) * 2011-09-26 2013-04-03 美格纳半导体有限公司 隔离结构、具有其的半导体器件及制造该隔离结构的方法
CN103035530A (zh) * 2012-06-08 2013-04-10 上海华虹Nec电子有限公司 Nmos开关器件的制作方法
CN103208512A (zh) * 2012-01-17 2013-07-17 上海华虹Nec电子有限公司 低源漏结电容的nmos开关器件及其制造方法
CN104051529A (zh) * 2013-03-13 2014-09-17 台湾积体电路制造股份有限公司 高阻抗衬底上的rf开关
CN105870021A (zh) * 2016-04-14 2016-08-17 中芯国际集成电路制造(北京)有限公司 金属氧化物半导体晶体管的制作方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1156902A (zh) * 1995-10-31 1997-08-13 日本电气株式会社 制造具有互补金属氧化物半导体结构半导体器件的方法
US6043129A (en) * 1997-06-09 2000-03-28 Integrated Device Technology, Inc. High density MOSFET with raised source and drain regions
CN103011048A (zh) * 2011-09-26 2013-04-03 美格纳半导体有限公司 隔离结构、具有其的半导体器件及制造该隔离结构的方法
CN103208512A (zh) * 2012-01-17 2013-07-17 上海华虹Nec电子有限公司 低源漏结电容的nmos开关器件及其制造方法
CN103035530A (zh) * 2012-06-08 2013-04-10 上海华虹Nec电子有限公司 Nmos开关器件的制作方法
CN104051529A (zh) * 2013-03-13 2014-09-17 台湾积体电路制造股份有限公司 高阻抗衬底上的rf开关
CN105870021A (zh) * 2016-04-14 2016-08-17 中芯国际集成电路制造(北京)有限公司 金属氧化物半导体晶体管的制作方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
施敏等: "《半导体器件物理与工艺》", 31 December 2009, 苏州大学出版社 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113889476A (zh) * 2019-03-29 2022-01-04 湘潭大学 一种1t1c柔性铁电存储器及其制备方法

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