KR20060135429A - 액정표시장치 및 그 제조방법 - Google Patents

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KR20060135429A
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양준영
이정일
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엘지.필립스 엘시디 주식회사
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Abstract

본 발명의 액정표시장치 및 그 제조방법은 액티브층과 스토리지층을 동시에 형성하고 게이트전극과 화소전극을 동시에 패터닝하며, 콘택홀과 소오스/드레인전극을 한번의 마스크공정을 통해 형성함으로써 마스크수를 감소시켜 제조공정을 단순화하기 위한 것으로, 기판 위에 소오스영역과 드레인영역 및 채널영역을 가진 액티브층을 형성하는 단계; 상기 기판 위에 제 1 절연막을 형성하는 단계; 상기 기판 위에 게이트전극과 게이트라인 및 화소전극을 패터닝하는 단계; 상기 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막과 제 1 절연막의 일부 영역을 제거하여 상기 액티브층의 소오스영역의 일부를 노출시키는 제 1 콘택홀을 형성하며 상기 액티브층의 드레인영역의 일부를 노출시키는 제 2 콘택홀을 형성하는 단계; 및 상기 기판 위에 상기 제 1 콘택홀을 통해 상기 소오스영역과 전기적으로 접속하는 소오스전극을 형성하고 상기 제 2 콘택홀을 통해 상기 드레인영역과 전기적으로 접속하는 드레인전극을 형성하는 단계를 포함한다.
액정표시장치, 회절노광, 콘택홀, 소오스전극, 드레인전극

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
도 1은 일반적인 구동회로 일체형 액정표시장치의 구조를 개략적으로 나타내는 평면도.
도 2a 내지 도 2h는 일반적인 CMOS 구조 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도.
도 3은 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 4a 내지 도 4c는 도 3에 도시된 어레이 기판의 III-III'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 5a 내지 도 5e는 도 3에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도.
도 6a 내지 도 6h는 도 4c에 도시된 제 3 마스크공정을 통해 콘택홀과 소오스전극 및 드레인전극을 형성하는 과정을 구체적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
110 : 어레이 기판 108 : 공통라인
116 : 게이트라인 117 : 데이터라인
118 : 화소전극 121 : 게이트전극
122 : 소오스전극 123 : 드레인전극
124' : 액티브층 140A~140C : 콘택홀
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 스토리지 커패시터 형성으로 화질저하를 방지하는 동시에 다결정 실리콘 박막 트랜지스터의 제조에 사용되는 마스크수를 감소시켜 제조공정을 단순화하고 수율을 향상시킨 액정표시소자 및 그 제조방법에 관한 것이다.
최근의 정보화 사회에서 디스플레이는 시각정보 전달매체로서 그 중요성이 더 한층 강조되고 있으며, 향후 주요한 위치를 점하기 위해서는 저소비전력화, 박형화, 경량화, 고화질화 등의 요건을 충족시켜야 한다. 현재 평판 디스플레이(Flat Panel Display; FPD)의 주력 제품인 액정표시장치(Liquid Crystal Display; LCD)는 디스플레이의 이러한 조건들을 만족시킬 수 있는 성능뿐만 아니라 양산성까지 갖추었기 때문에, 이를 이용한 각종 신제품 창출이 급속도로 이루어지고 있으며 기존의 브라운관(Cathode Ray Tube; CRT)을 점진적으로 대체할 수 있는 핵심부품 산업으로서 자리 잡았다.
일반적으로, 액정표시장치는 매트릭스(matrix) 형태로 배열된 액정셀들에 화상정보에 따른 데이터신호를 개별적으로 공급하여, 상기 액정셀들의 광투과율을 조 절함으로써 원하는 화상을 표시할 수 있도록 한 표시장치이다.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
비정질 실리콘 박막 트랜지스터 기술은 1979년 영국의 LeComber 등에 의하여 개념이 확립되어 1986년에 3" 액정 휴대용 텔레비전으로써 실용화되었고 최근에는 50" 이상의 대면적 박막 트랜지스터 액정표시장치가 개발되었다. 특히, 상기 비정질 실리콘 박막 트랜지스터는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문에 활발히 이용되고 있다.
그러나, 상기 비정질 실리콘 박막 트랜지스터의 전기적 이동도(∼1cm2/Vsec)로는 1MHz 이상의 고속 동작을 요구하는 주변회로에 이용하는데는 한계가 있다. 이에 따라 전계효과 이동도(field effect mobility)가 상기 비정질 실리콘 박막 트랜지스터에 비해 큰 다결정 실리콘(Polycrystalline Silicon; poly-Si) 박막 트랜지스터를 이용하여 유리기판 위에 화소부와 구동회로부를 동시에 집적하는 연구가 활발히 진행되고 있다.
다결정 실리콘 박막 트랜지스터 기술은 1982년에 액정 컬러 텔레비전이 개발된 이후로 캠코더 등의 소형 모듈에 적용하고 있으며, 낮은 감광도와 높은 전계효과 이동도를 가지고 있어 구동회로를 기판에 직접 제작할 수 있다는 장점이 있다.
이동도의 증가는 구동 화소수를 결정하는 구동회로부의 동작 주파수를 향상시킬 수 있으며 이로 인한 표시장치의 고정세화가 용이해진다. 또한, 화소부의 신호 전압의 충전 시간의 감소로 전달 신호의 왜곡이 줄어들어 화질 향상을 기대할 수 있다.
또한, 다결정 실리콘 박막 트랜지스터는 높은 구동 전압(∼25V)을 갖는 비정질 실리콘 박막 트랜지스터에 비해 10V 미만에서 구동이 가능하므로 전력 소모를 감소시킬 수 있다는 장점이 있다.
이하, 도 1을 참조하여 액정표시장치의 구조에 대해서 자세히 살펴본다.
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 평면도로써, 어레이 기판에 구동회로부를 집적시킨 구동회로 일체형 액정표시장치를 나타내고 있다.
도면에 도시된 바와 같이, 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(미도시)으로 이루어져 있다.
상기 어레이 기판(10)은 단위 화소들이 매트릭스 형태로 배열된 화상표시 영역인 화소부(35)와 상기 화소부(35)의 외곽에 위치한 데이터 구동회로부(31)와 게이트 구동회로부(32)로 구성된 구동회로부(30)로 이루어져 있다.
이때, 도면에는 도시하지 않았지만, 상기 어레이 기판(10)의 화소부(35)는 상기 기판(10) 위에 종횡으로 배열되어 복수개의 화소영역을 정의하는 복수개의 게이트라인과 데이터라인, 상기 게이트라인과 데이터라인의 교차영역에 형성된 스위 칭소자인 박막 트랜지스터 및 상기 화소영역에 형성된 화소전극으로 구성된다.
상기 박막 트랜지스터는 화소전극에 신호전압을 인가하고 차단하는 스위칭소자로 전계에 의하여 전류의 흐름을 조절하는 일종의 전계 효과 트랜지스터(Field Effect Transistor; FET)이다.
상기 어레이 기판(10)의 구동회로부(30)는 상기 컬러필터 기판(5)에 비해 돌출된 어레이 기판(10)의 화소부(35) 외곽에 위치하는데, 상기 돌출된 어레이 기판(10)의 일측 장(長)변에 데이터 구동회로부(31)가 위치하며, 상기 돌출된 어레이 기판(10)의 일측 단(短)변에 게이트 구동회로부(32)가 위치하게 된다.
이때, 상기 데이터 구동회로부(31)와 게이트 구동회로부(32)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(Complementary Metal Oxide Semiconductor) 구조의 박막 트랜지스터를 사용하게 된다.
참고로, 상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 MOS 구조로 된 집적회로의 일종으로 N 채널 박막 트랜지스터와 P 채널박막 트랜지스터를 모두 필요로 하며 속도와 밀도의 특성은 NMOS와 PMOS의 중간 형태를 나타낸다.
상기 게이트 구동회로부(32)와 데이터 구동회로부(31)는 각각 게이트라인과 데이터라인을 통해 화소전극에 주사신호 및 데이터신호를 공급하기 위한 장치로써, 외부신호 입력단(미도시)과 연결되어 있어 상기 외부신호 입력단을 통하여 들어온 외부신호를 조절하여 상기 화소전극에 출력하는 역할을 한다.
또한, 상기 컬러필터 기판(5)의 화소부(35)에는 컬러를 구현하는 컬러필터( 미도시)와 상기 어레이 기판(10)에 형성된 화소전극의 대향전극인 공통전극(미도시)이 형성되어 있다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 스페이서(spacer)(미도시)에 의해 일정하게 이격되도록 셀갭(cell gap)이 마련되고, 화소부(35)의 외곽에 형성된 실 패턴(seal pattern)(미도시)에 의해 합착되어 단위 액정표시패널을 이루게 된다. 이때, 상기 두 기판(5, 10)의 합착은 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키를 통해 이루어진다.
이와 같이 구성되는 액정표시장치의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크공정(즉, 포토리소그래피(photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크공정의 수를 줄이는 방법이 요구되어지고 있다.
도 2a 내지 도 2h는 일반적이 CMOS 구조 박막 트랜지스터의 제조공정을 순차적으로 나타내는 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 유리와 같은 투명한 절연 물질로 이루어진 기판(10)의 N 타입 박막 트랜지스터영역 및 P 타입 박막 트랜지스터영역에 각각 다결정 실리콘 박막으로 이루어진 액티브층(24N, 24P)을 형성한다. 그리고, 스토리지영역에 상기 다결정 실리콘 박막으로 이루어진 스토리지층(24S)을 형성한다.
상기 액티브층(24N, 24P)과 스토리지층(24S)은 기판(10) 전면에 비정질 실리콘 박막을 증착한 다음 레이저 어닐링 등의 결정화방법을 이용하여 결정화하여 다결정 실리콘 박막을 형성하게 된다. 그후, 포토리소그래피공정(제 1 마스크공정)을 거쳐 상기 결정화된 다결정 실리콘 박막을 패터닝함으로써 형성되게 된다.
다음으로, 도 2b에 도시된 바와 같이, 상기 N 타입 박막 트랜지스터영역과 P 타입 박막 트랜지스터영역을 제 1 감광막(70A)으로 가린 후(제 2 마스크공정), 기판(10) 전면에 고농도 불순물 이온을 주입하여 다결정 실리콘 박막으로 이루어진 상기 스토리지층(24S)을 n+층 또는 p+층으로 도핑하게 된다.
그리고, 도 2c에 도시된 바와 같이, 상기 기판(10) 전면에 게이트절연막인 제 1 절연막(15A)을 형성한 후, N 타입 박막 트랜지스터영역 및 P 타입 박막 트랜지스터영역에 각각 도전물질로 게이트전극(21N, 21P)을 형성한다. 상기 게이트전극(21N, 21P)은 제 1 절연막(15A)이 형성된 기판(10) 전면에 도전물질을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 형성하게 되다.
이후, 상기 스토리지영역과 P 타입 박막 트랜지스터영역을 제 2 감광막(70B)으로 가린 후(제 4 마스크공정), 기판(10) 전면에 N 타입 불순물 이온을 주입하여 N 타입 박막 트랜지스터영역에 n+층인 N 타입 소오스영역(24NS)과 드레인영역(24ND)을 형성한다. 이때, 상기 N 타입 게이트전극(21N)에 의해 불순물 이온의 주입이 차단되는 상기 N 타입 액티브층(24N) 중앙에는 N 타입 박막 트랜지스터의 채널영역(24NC)이 정의되게 된다.
다음으로, 도 2d에 도시된 바와 같이, 상기 스토리지영역과 N 타입 박막 트랜지스터영역을 제 3 감광막(70C)으로 가린 후(제 5 마스크공정), 기판(10) 전면에 P 타입 불순물 이온을 주입하여 P 타입 박막 트랜지스터영역에 p+층인 P 타입 소오스영역(24PS)과 드레인영역(24PD)을 형성한다. 이때, 상기 P 타입 게이트전극(21P) 에 의해 불순물 이온의 주입이 차단되는 상기 P 타입 액티브층(24P) 중앙에는 P 타입 박막 트랜지스터의 채널영역(24PC)이 정의되게 된다.
다음으로, 도 2e에 도시된 바와 같이, 상기 기판(10) 전면에 층간절연막인 제 2 절연막(15B)을 형성한 후, 포토리소그래피공정(제 6 마스크공정)을 이용하여 상기 제 2 절연막(15B)과 제 1 절연막(15A)을 선택적으로 패터닝함으로써 N 타입 박막 트랜지스터의 소오스/드레인영역(24NS, 24ND)의 일부를 노출시키는 제 1 콘택홀(40N)을 형성하며, P 타입 박막 트랜지스터의 소오스/드레인영역(24PS, 24PD)의 일부를 노출시키는 제 2 콘택홀(40P)을 형성한다.
그리고, 도 2f에 도시된 바와 같이, 포토리소그래피공정(제 7 마스크공정)을 통해 상기 N 타입 박막 트랜지스터영역에 상기 제 1 콘택홀(40N)을 통해 N 타입 소오스영역(24NS)과 전기적으로 접속하는 소오스전극(22N) 및 N 타입 드레인영역(24ND)과 전기적으로 접속하는 드레인전극(23N)을 형성하며, 상기 P 타입 박막 트랜지스터영역에 상기 제 2 콘택홀(40P)을 통해 P 타입 소오스영역(24PS)과 전기적으로 접속하는 소오스전극(22P) 및 상기 P 타입 드레인영역(24PD)과 전기적으로 접속하는 드레인전극(23P)을 형성한다.
이후, 도 2g에 도시된 바와 같이, 기판(10) 전면에 제 3 절연막(15C)을 형성한 후, 포토리소그래피공정(제 8 마스크공정)을 통해 상기 제 3 절연막(15C)의 일부 영역을 제거함으로써 상기 N 타입 드레인전극(23N)의 일부를 노출시키는 제 3 콘택홀(40C)을 형성한다.
마지막으로, 도 2h에 도시된 바와 같이, 포토리소그래피공정(제 9 마스크공 정)을 이용하여 상기 제 3 콘택홀(40C)을 통해 상기 드레인전극(23N)과 전기적으로 접속하는 화소전극(18)을 형성한다.
상기에 설명된 바와 같이 다결정 실리콘 박막 트랜지스터를 포함하는 어레이 기판의 제조에는 총 9번의 포토리소그래피공정을 필요로 한다.
상기 포토리소그래피공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공정 등 다수의 공정으로 이루어져 있다. 그 결과 다수의 포토리소그래피공정은 생산 수율을 떨어뜨리며 형성된 박막 트랜지스터에 결함이 발생될 확률을 높이게 하는 등 많은 문제점이 있다.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하는 문제점이 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 박막 트랜지스터의 제조에 사용되는 마스크수를 감소시킨 액정표시장치 및 그 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 추가적인 마스크공정 없이 스토리지 커패시터를 형성시킬 수 있는 액정표시장치 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치의 제조방법은 기판 위에 소오스영역과 드레인영역 및 채널영역을 가진 액티브층을 형성하는 단계; 상기 기판 위에 제 1 절연막을 형성하는 단계; 상기 기판 위에 게이트전극과 게이트라인 및 화소전극을 패터닝하는 단계; 상기 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막과 제 1 절연막의 일부 영역을 제거하여 상기 액티브층의 소오스영역의 일부를 노출시키는 제 1 콘택홀을 형성하며 상기 액티브층의 드레인영역의 일부를 노출시키는 제 2 콘택홀을 형성하는 단계; 및 상기 기판 위에 상기 제 1 콘택홀을 통해 상기 소오스영역과 전기적으로 접속하는 소오스전극을 형성하고 상기 제 2 콘택홀을 통해 상기 드레인영역과 전기적으로 접속하는 드레인전극을 형성하는 단계를 포함한다.
또한, 본 발명의 액정표시장치는 기판 위에 형성되며 소오스영역과 드레인영역 및 채널영역을 가진 액티브층; 상기 기판 위에 형성된 제 1 절연막; 상기 기판 위에 형성되며, 제 1 도전막과 제 2 도전막의 이중층으로 이루어진 게이트전극과 게이트라인 및 상기 제 1 도전막으로 이루어진 화소전극; 상기 기판 위에 형성된 제 2 절연막; 상기 제 2 절연막과 제 1 절연막의 일부 영역에 형성되며, 상기 액티브층의 소오스영역 및 드레인영역의 일부를 노출시키는 제 1 콘택홀 및 제 2 콘택홀; 및 상기 기판 위에 형성되며, 상기 제 1 콘택홀을 통해 상기 소오스영역과 전기적으로 접속하는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 전기적으로 접속하는 드레인전극을 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 및 그 제조방법의 바람직한 실시예를 자세히 설명한다.
도 3은 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 특히 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.
실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 한 화소만을 나타내었다.
이때, 본 실시예는 P 채널로 구성되는 P 타입 박막 트랜지스터를 예를 들어 설명하고 있으나 본 발명이 이에 한정되는 것은 아니다.
도면에 도시된 바와 같이, 어레이 기판(110)에는 상기 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 상기 박막 트랜지스터에 연결되어 컬러필터 기판(미도시)의 공통전극과 함께 액정(미도시)을 구동시키는 화소전극(118)이 형성되어 있다.
상기 박막 트랜지스터는 게이트라인(116)에 연결된 게이트전극(121), 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극(118)에 연결된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 게이트전극(121)과 소오스/드레인전극(122, 123)의 절연을 위한 제 1 절연막(미도시)과 제 2 절연막(미도시) 및 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 소오스전극(122)과 드레인전극(123) 간에 전도채널을 형성하는 액티브층(124')을 포함한다.
이때, 상기 제 1 절연막과 제 2 절연막에 형성된 제 1 콘택홀(140A) 및 제 2 콘택홀(140B)을 통해 각각 상기 소오스전극(122)은 액티브층(124')의 소오스영역과 전기적으로 접속하며 상기 드레인전극(123)은 액티브층(124')의 드레인영역과 전기적으로 접속하게 된다. 또한, 상기 소오스전극(122)의 일부는 데이터라인(117)과 연결되어 상기 데이터라인(117)의 일부를 구성하며, 상기 드레인전극(123)의 일부는 화소영역 쪽으로 연장되어 상기 제 1 절연막과 제 2 절연막에 형성된 제 3 콘택홀(140C)을 통해 화소전극(118)에 연결되게 된다.
이때, 상기 화소전극(118)과 게이트라인(116) 사이에는 상기 게이트배선(즉, 상기 게이트전극(121)을 포함하는 게이트라인(116))과 동일한 도전물질로 이루어진 공통라인(108)이 상기 게이트라(116)인과 나란한 방향으로 형성되어 있다.
또한, 상기 액티브층(124')을 구성하는 실리콘층은 화소영역 쪽으로 연장되고 그 위에 도전물질로 이루어진 스토리지층(미도시)이 형성되어 있어, 상기 스토리지층이 상기 공통라인(108)과 일부 중첩함으로써 상기 제 1 절연막을 사이에 두고 스토리지 커패시터를 구성하게 된다.
참고로, 미설명부호 150은 상기 게이트배선용 도전물질로 이루어진 화소전극패턴(150)을 나타낸다.
이와 같이 구성되는 본 실시예의 어레이 기판은 상기 액티브층과 스토리지층을 회절노광을 이용함으로써 한번의 마스크공정을 통해 형성하고 상기 게이트전극 과 화소전극을 동시에 패터닝하며, 콘택홀과 소오스전극 및 드레인전극을 한번의 마스크공정으로 통해 형성함으로써 총 3번의 마스크공정을 통해 P 타입 박막 트랜지스터를 제작할 수 있게 된다. 즉, 회절노광을 이용하여 액티브층과 스토리지층을 한번의 마스크공정을 통해 형성한 후 투명 도전물질과 불투명 도전물질의 이중층으로 게이트전극과 화소전극을 패터닝한다. 이후, 콘택홀 형성시 화소전극영역도 동시에 오픈(open)시켜 상기 화소전극 상부에 남아있는 불투명 도전물질을 제거하게 된다. 이후, 본 실시예의 전극 패터닝방법을 이용함으로써 마스크 추가 없이 콘택홀 형성에 사용된 감광막패턴을 이용하여 소오스전극과 드레인전극을 형성할 수 있게 되는데, 이를 다음의 액정표시장치의 제조공정을 통해 상세히 설명한다.
도 4a 내지 도 4c는 도 3에 도시된 어레이 기판의 III-III'선에 따른 제조공정을 순차적으로 나타내는 단면도이며, 도 5a 내지 도 5e는 도 3에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도이다.
먼저, 도 4a 및 도 5a에 도시된 바와 같이, 유리와 같이 투명한 절연물질로 이루어진 기판(110) 위에 다결정 실리콘 박막으로 이루어진 액티브층(124)과 도전물질로 이루어진 스토리지층(130)을 형성한다.
이때, 도면에는 도시하지 않았지만, 상기 액티브층(124)과 스토리지층(130)은 실리콘산화막으로 구성되는 버퍼층(buffer layer) 위에 형성할 수 있는데, 상기 버퍼층은 유리기판(110) 내에 존재하는 나트륨(natrium; Na) 등의 불순물이 공정 진행 중에 상부층으로 침투하는 것을 차단하는 역할을 한다.
상기 액티브층(124)과 스토리지층(130)은 회절노광을 이용함으로써 한번의 마스크공정으로 동시에 패터닝하여 형성할 수 있게 되는데, 즉 기판(110) 전면에 다결정 실리콘 박막을 형성하고 그 위에 제 1 도전물질로 이루어진 제 1 도전막을 형성한 다음, 회절노광을 이용한 포토리소그래피공정(제 1 마스크공정)으로 상기 제 1 도전막과 다결정 실리콘 박막을 선택적으로 패터닝함으로써 상기 다결정 실리콘 박막으로 이루어진 액티브층(124)과 제 1 도전막으로 이루어진 스토리지층(130)을 동시에 형성하게 된다. 이때, 상기 스토리지층(130)은 상기 액티브층(124)의 소정영역과 일부 중첩되도록 상기 액티브층(124) 위에 형성되게 된다.
이때, 본 실시예의 스토리지층(130)은 상기 제 1 도전물질로 구성함으로써 저저항을 구현하기 위한 기존의 스토리지 도핑공정이 필요 없게 되는 이점이 있다.
이와 같이 본 실시예는 액티브층(124)과 스토리지층(130)은 회절노광을 이용함으로써 한번의 마스크공정을 통해 형성할 수 있게 되어 마스크수를 감소시킬 수 있게되는데, 본 발명이 이에 한정되는 것은 아니며, 상기 스토리지층(130)을 상기 액티브층(124)과는 다른 별도의 마스크공정, 즉 두 번의 마스크공정을 통해 상기 액티브층(124)과 스토리지층(130)을 형성할 수도 있다.
상기 액티브층(124)을 구성하는 다결정 실리콘 박막은 기판(110) 전면에 비정질 실리콘 박막을 증착한 다음 레이저 어닐링 등의 결정화방법을 이용하여 결정화함으로써 형성하게 된다.
이때, 비정질 실리콘 박막을 증착하는 대표적인 방법으로는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)방법과 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)방법이 있다. 상기 플라즈마 화학기상증착방법으로 비정질 실리콘 박막을 증착할 경우에는 증착시 기판의 온도에 따라 다소 차이는 있으나 약 20％ 내외의 수소 원자가 상기 비정질 실리콘 박막 내에 포함되게 된다. 따라서, 상기 플라즈마 화학기상증착방법으로 비정질 실리콘 박막을 증착하는 경우에는 상기 박막 내에 존재하는 수소 원자들을 외부로 배출시키는 탈수소화(dehydrogenation)공정을 진행할 필요가 있다.
이때, 상기 비정질 실리콘 박막의 결정화로 여러 가지 결정화 방식을 이용할 수 있으며, 레이저를 이용하는 레이저 어닐링방법을 이용하는 경우에는 펄스(pulse) 형태의 레이저를 이용한 엑시머 레이저 어닐링(Eximer Laser Annealing; ELA)방법이 주로 이용되나, 그레인(grain)을 수평방향으로 성장시켜 결정화특성을 획기적으로 향상시킨 순차적 수평결정화(Sequential Lateral Solidification; SLS)방법을 이용할 수도 있다.
상기 순차적 수평결정화는 그레인이 액상(liquid phase) 실리콘과 고상(solid phase) 실리콘의 경계면에서 상기 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 것으로, 레이저 에너지의 크기와 레이저빔의 조사범위를 적절하게 조절하여 그레인을 소정의 길이만큼 측면 성장시킴으로써 실리콘 그레인의 크기를 향상시킬 수 있는 결정화방법이다.
다음으로, 도 4b 및 도 5b에 도시된 바와 같이, 상기 액티브층(124)과 스토리지층(130)이 형성된 기판(110) 전면에 게이트절연막인 제 1 절연막(115A)을 형성한다. 이후, 상기 기판(110) 위에 한번의 포토리소그래피공정(제 2 마스크공정)으로 게이트전극(121), 게이트라인(116), 공통라인(108) 및 화소전극(118)을 패터닝 한다.
이때, 상기 게이트전극(121), 게이트라인(116), 공통라인(108) 및 화소전극(118)은 제 2 도전물질과 제 3 도전물질을 기판(110) 전면에 증착한 후 포토리소그래피공정을 통해 패터닝하여 형성하게 된다.
여기서, 상기 제 2 도전물질로는 화소전극을 구성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 및 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투명한 도전물질을 사용할 수 있으며, 상기 제 3 도전물질로는 게이트배선을 구성하기 위해 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다.
이때, 불투명한 제 3 도전물질로 이루어진 상기 게이트전극(121) 하부에는 투명한 제 2 도전물질로 이루어진 게이트전극패턴(118')이 형성되고, 상기 불투명한 제 3 도전물질로 이루어진 상기 공통라인(108) 하부에는 상기 투명한 제 2 도전물질로 이루어진 공통라인패턴(118")이 형성되어 있다. 또한, 상기 투명한 제 2 도전물질로 이루어진 화소전극(118) 상부에는 상기 불투명한 제 3 도전물질로 이루어진 화소전극패턴(150)이 남아 있게 된다.
상기 공통라인(108)은 그 하부의 스토리지층(130)과 그 일부가 오버랩되어 제 1 절연막(115A)을 사이에 두고 스토리지 커패시터를 구성하게 된다.
이와 같이 본 실시예는 한번의 마스크공정을 통해 게이트전극(121), 게이트라인(116), 공통라인(108) 및 화소전극(118)을 동시에 패터닝하기 위해 상기 게이 트전극(121), 게이트라인(116), 공통라인(108) 및 화소전극(118)을 투명한 제 2 도전물질과 불투명한 제 3 도전물질로 이루어진 이중층 구조로 형성하게 되는데, 이때 상기 투명한 제 2 도전물질로 이루어진 화소전극(118) 상부에 남아있는 불투명한 제 3 도전물질은 후속공정인 콘택홀 형성공정을 통해 제거되게 된다.
이후, 상기 게이트전극(121)을 마스크로 기판(110) 전면에 고농도 불순물 이온을 주입하여 액티브층의 소정영역에 P 타입 소오스영역(124S)과 드레인영역(124D)을 형성한다. 상기 게이트전극(121)에 의해 불순물 이온의 주입이 차단되는 상기 소오스영역(124S)과 드레인영역(124D) 사이에는 전도채널을 형성하는 채널영역(124C)이 정의되게 된다. 이때, 설명의 편의를 위해 박막 트랜지스터영역의 액티브층을 도면부호 124'으로 나타내고 스토리지영역의 액티브층을 도면부호 124"으로 나타내기로 한다.
다음으로, 도 4c에 도시된 바와 같이, 상기 기판(110) 전면에 제 2 절연막(115B)을 형성한다. 그리고, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 2 절연막(115B)을 선택적으로 패터닝함으로써 상기 소오스영역(124S)과 드레인영역(124D)의 일부를 노출시키는 콘택홀을 형성하는 동시에 상기 화소전극(118) 상부를 오픈시킨다. 이때, 상기 제 3 마스크공정을 통해 패터닝된 감광막패턴을 이용하여 상기 콘택홀을 통해 상기 소오스영역(124S)에 전기적으로 접속하는 소오스전극(122)과 상기 드레인영역(124D)에 전기적으로 접속하는 드레인전극(123)을 형성하게 되는데, 이를 도면을 참조하여 상세히 설명한다.
도 6a 내지 도 6h는 도 4c에 도시된 제 3 마스크공정을 통해 콘택홀과 소오 스전극 및 드레인전극을 형성하는 과정을 구체적으로 나타내는 단면도이다.
도 6a에 도시된 바와 같이, 상기 게이트전극(121), 게이트라인(116), 공통라인(108) 및 화소전극(118)이 형성된 기판(110) 전면에 제 2 절연막(115B)을 형성한다.
이후, 도 6b에 도시된 바와 같이, 상기 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 제 1 감광막(170)을 형성하고, 슬릿영역을 포함하는 회절마스크(180)를 통해 상기 제 1 감광막(170)에 광을 조사한다.
이때, 상기 회절마스크(180)에는 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 마스크(180)를 투과한 빛만이 제 1 감광막(170)에 조사되게 된다.
본 실시예에 사용한 회절마스크(180)는 제 2 투과영역(II)이 슬릿구조를 가지며, 상기 제 2 투과영역(II)을 통해 조사되는 노광량은 빛을 모두 투과시키는 제 1 투과영역(I)에 조사된 노광량보다 적게 된다. 따라서, 제 1 감광막(170)을 도포한 후 상기 제 1 감광막(170)에 부분적으로 슬릿영역(II)이 마련된 마스크(180)를 사용하여 노광, 현상하게 되면 상기 슬릿영역(II)에 남아있는 감광막의 두께와 제 1 투과영역(I) 또는 차단영역(III)에 남아있는 감광막의 두께가 다르게 되게된다.
이때, 상기 제 1 감광막(170)으로 포지티브 타입의 포토레지스트를 사용하는 경우에는 상기 슬릿영역(II)에 남아있는 감광막의 두께는 차단영역(III)에 남아있는 감광막의 두께보다 적게 되며, 네거티브 타입의 포토레지를 사용하는 경우에는 상기 슬릿영역(II)에 남아있는 감광막의 두께는 제 1 투과영역(I)에 남아있는 감광막의 두께보다 적게 되게된다.
이때, 본 실시예에서는 포지티브 타입의 포토레지스트를 사용하였으나, 본 발명이 이에 한정되는 것은 아니며, 네거티브 타입의 포토레지스트를 사용할 수도 있다.
이어서, 상기 회절마스크(180)를 통해 노광된 제 1 감광막(170)을 현상하고 나면(제 3 마스크공정), 도 6c 및 도 도 5c에 도시된 바와 같이, 상기 차단영역(III) 및 제 2 투과영역(II)을 통해 모든 광이 차단되거나 광이 일부가 차단된 영역에는 소정 두께의 감광막패턴(170A~170F)이 남아있게 되고, 광이 모두 조사된 제 1 투과영역(I)영역에는 감광막이 제거되어 상기 제 2 절연막(115B) 표면이 노출되게 된다.
이때, 상기 차단영역(III)을 통해 형성된 제 1 감광막패턴(170A)과 제 2 감광막패턴(170B)은 제 2 투과영역(II)에 형성된 제 3 감광막패턴(170C) 내지 제 6 감광막패턴(170F)보다 두껍게 형성되게 된다.
상기 소오스영역(124S)과 드레인영역(124D)의 일부를 노출시키는 콘택홀영역, 상기 화소전극(118)을 오픈시키는 화소영역 및 소오스/드레인전극이 형성될 영역 이외의 영역에는 제 1 두께의 제 1 감광막패턴(170A)과 제 1 두께의 제 2 감광막패턴(170B) 등이 남아있고(도 5c 참조), 상기 소오스/드레인전극이 형성될 영역에는 제 2 두께의 제 3 감광막패턴(170C) 내지 제 6 감광막패턴(170F)이 남아있게 된다.
이후, 상기와 같이 형성된 감광막패턴(170A~170F)을 마스크로 하여, 그 하부의 제 2 절연막(115B)과 제 1 절연막(115A)을 선택적으로 제거함으로써 상기 액티브층(124')의 소오스영역(124S)의 일부를 노출시키는 제 1 콘택홀(140A)과 상기 액티브층(124')의 드레인영역(124D)의 일부를 노출시키는 제 2 콘택홀(140B)을 형성하며, 상기 화소전극(118) 하단의 제 2 절연막(115B)과 제 1 절연막(115A) 및 화소전극패턴(150)의 일부 영역을 선택적으로 제거함으로써 상기 화소전극(118)의 하단 일부를 노출시키는 제 3 콘택홀(140C)을 형성한다. 이때, 상기 제 3 콘택홀(140C)이 형성된 소정영역 이외의 상기 화소영역의 화소전극(118) 상부에 남아있는 화소전극패턴(150)이 완전히 제거되어 상기 화소전극(118)이 외부로 노출되게 된다.
그리고, 애슁(ashing)공정을 진행하여 상기 제 2 투과영역(II)의 제 3 감광막패턴(170C) 내지 제 6 감광막패턴(170F)을 완전히 제거하게 되면, 도 6d 및 도 5d에 도시된 바와 같이, 상기 차단영역의 제 1 감광막패턴(170A)과 제 2 감광막패턴(170B)은 상기 제 2 투과영역(II)의 제 3 감광막패턴(170C) 내지 제 6 감광막패턴(170F) 두께만큼 제거된 제 3 두께의 제 7 감광막패턴(170A')과 제 8 감광막패턴(170B')으로 남아있게 된다. 그 결과 도 5d에 도시된 바와 같이, 제 1 콘택홀(140A) 내지 제 3 콘택홀(140B)이 형성된 콘택홀영역과 화소전극(118)이 오픈된 화소영역 및 소오스/드레인전극이 형성될 영역을 제외한 영역에만 상기 제 7 감광막패턴(170A')과 제 8 감광막패턴(170B') 등이 남아있게 된다.
다음으로, 도 6e에 도시된 바와 같이, 상기 기판(110) 전면에 제 4 도전물질로 이루어진 제 2 도전막(160)을 형성한 후 감광성물질로 이루어진 제 2 감광막 (270)을 형성한다.
이때, 상기 소오스/드레인전극이 형성될 영역은 화소영역에 비해 그 폭이 좁아 단차가 형성된 제 2 도전막(160) 상부에 상기 제 2 감광막(270)이 평탄화되도록 형성되어 그 주변의 제 2 감광막(270)과 서로 다른 두께를 가지게 되나, 상기 화소영역은 그 사이즈가 크기 때문에 상기 제 2 도전막(160)과 제 2 감광막(270)이 전체적으로 균일한 두께를 가지도록 형성되게 된다.
그 결과, 도 6f에 도시된 바와 같이, 상기 제 2 감광막(270)의 일부를 제거하는 애슁공정을 진행하게 되면, 상기 소오스/드레인전극이 형성될 영역 이외 영역의 제 2 감광막(270)은 완전히 제거되어 하부의 제 2 도전막(160)이 외부로 노출되게 된다. 이때, 화소영역의 제 2 감광막(270)도 완전히 제거되어 상기 제 2 도전막(160)이 외부로 노출되게 되나, 상기 소오스/드레인전극이 형성될 영역에는 일부 두께가 제거된 제 9 감광막패턴(270')이 남아있게 된다.
그리고, 상기 노출된 제 2 도전막(160)을 선택적으로 제거하게 되면, 도 6g에 도시된 바와 같이 상기 제 1 콘택홀(140A)을 통해 상기 소오스영역(124S)과 전기적으로 접속하는 소오스전극(122) 및 상기 제 2 콘택홀(140B)을 통해 상기 드레인영역(124D)과 전기적으로 접속하는 드레인전극(123)이 형성되게 된다. 이때, 상기 소오스전극(122)의 일부는 연장되어 상기 게이트라인(116)과 실질적으로 교차하는 데이터라인(117)을 구성하며, 상기 드레인전극(123)의 일부는 화소영역으로 연장되어 상기 제 3 콘택홀(140C)을 통해 그 하부의 화소전극(118)과 전기적으로 접속하게 된다.
이후, 도 6h 및 도 5e에 도시된 바와 같이, 상기 남아있는 감광막패턴(170A', 170B', 270')을 스트립(strip)공정을 통해 완전히 제거한다.
이때, 본 실시예는 3번의 마스크공정을 이용하여 어레이 기판을 제작한 3마스크공정을 예를 들어 설명하고 있으나, 전술한 바와 같이 본 발명이 이에 한정되는 것은 아니며 본 발명은 마스크공정의 수에 관계없이 적용된다.
또한, 본 발명은 액정표시장치의 모드, 즉 트위스티드 네마틱(Twisted Nematic; TN) 모드, 횡전계(In Plane Switching; IPS) 모드 및 수직배향(Vertical Alignment; VA) 모드 등 모드에 관계없이 적용 가능하다.
또한, 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
상술한 바와 같이, 본 발명의 액정표시장치 및 그 제조방법은 액티브층과 스토리지층을 동시에 형성하고 게이트전극과 화소전극을 동시에 패터닝하며, 콘택홀과 소오스/드레인전극을 한번의 마스크공정을 통해 형성함으로써 박막 트랜지스터 제조에 사용되는 마스크수를 줄여 제조비용을 절감시키는 효과를 제공한다.
또한, 본 발명의 액정표시장치 및 그 제조방법은 상기와 같은 공정 단순화에 따라 수율이 향상되는 효과를 제공한다.
또한, 본 발명은 회절노광을 이용하여 액티브층과 스토리지층을 동시에 형성하되, 도전물질로 스토리지층을 형성하도록 함으로써 추가적인 마스크공정 없이 안정적인 스토리지 용량을 확보할 수 있게 된다.

Claims (22)

  1. 기판 위에 소오스영역과 드레인영역 및 채널영역을 가진 액티브층을 형성하는 단계;
    상기 기판 위에 제 1 절연막을 형성하는 단계;
    상기 기판 위에 게이트전극과 게이트라인 및 화소전극을 패터닝하는 단계;
    상기 기판 위에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막과 제 1 절연막의 일부 영역을 제거하여 상기 액티브층의 소오스영역의 일부를 노출시키는 제 1 콘택홀을 형성하며 상기 액티브층의 드레인영역의 일부를 노출시키는 제 2 콘택홀을 형성하는 단계; 및
    상기 기판 위에 상기 제 1 콘택홀을 통해 상기 소오스영역과 전기적으로 접속하는 소오스전극을 형성하고 상기 제 2 콘택홀을 통해 상기 드레인영역과 전기적으로 접속하는 드레인전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
  2. 제 1 항에 있어서, 상기 기판의 최하층에 실리콘산화막 이루어진 버퍼층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  3. 제 1 항에 있어서, 상기 액티브층은 다결정 실리콘 박막으로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  4. 제 1 항에 있어서, 상기 액티브층의 소정영역 위에 제 1 도전물질로 이루어진 스토리지층을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  5. 제 4 항에 있어서, 상기 액티브층과 스토리지층은 회절노광을 이용함으로써 한번의 마스크공정을 통해 동시에 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  6. 제 1 항에 있어서, 상기 기판 위에 게이트전극을 형성한 후에 상기 게이트전극을 마스크로 기판 전면에 고농도 불순물 이온을 주입하여 상기 액티브층의 소오소영역과 드레인영역을 n+ 또는 p+로 도핑시키는 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 제 1 항에 있어서, 상기 게이트전극과 게이트라인 및 화소전극은 투명한 제 2 도전물질과 불투명한 제 3 도전물질의 이중층으로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  8. 제 1 항에 있어서, 상기 게이트전극과 게이트라인 및 화소전극은 실질적으로 동일한 마스크공정을 통해 동시에 패터닝하여 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  9. 제 4 항에 있어서, 상기 게이트전극과 게이트라인 및 화소전극을 형성할 때 상기 스토리지층과 일부 중첩되도록 상기 게이트라인과 나란한 방향으로 공통라인을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  10. 제 9 항에 있어서, 상기 공통라인은 상기 스토리지층과 일부 중첩되어 상기 제 1 절연막을 사이에 두고 스토리지 커패시터를 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  11. 제 1 항에 있어서, 상기 제 1 콘택홀, 제 2 콘택홀, 소오스전극 및 드레인전극은 회절노광을 이용함으로써 실질적으로 한번의 마스크공정을 통해 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  12. 제 7 항에 있어서, 상기 제 1 콘택홀, 제 2 콘택홀, 소오스전극 및 드레인전극을 형성하는 단계는
    상기 기판 위에 제 1 감광막을 형성하는 단계;
    회절노광을 통해 상기 제 1 감광막을 선택적으로 패터닝함으로써 적어도 하나의 제 1 두께의 제 1 감광막패턴 및 적어도 하나의 제 2 두께의 제 2 감광막패턴을 형성하는 단계;
    상기 패터닝된 감광막패턴들을 마스크로 하부의 제 1 절연막과 제 2 절연막 의 일부 영역을 제거하여 상기 액티브층의 소오스영역과 드레인영역의 일부를 노출시키는 제 1 콘택홀과 제 2 콘택홀을 형성하며, 상기 화소전극 하단의 제 1 절연막과 제 2 절연막 및 불투명한 제 3 도전물질의 일부를 제거하여 상기 투명한 제 2 도전물질로 이루어진 화소전극 일부를 노출시키는 제 3 콘택홀을 형성하는 단계;
    애슁공정을 통해 상기 감광막패턴들의 일부를 제거하여 적어도 하나의 제 3 두께의 제 3 감광막패턴을 형성하는 단계;
    상기 기판 위에 제 4 도전물질을 증착하는 단계;
    상기 기판 위에 제 2 감광막을 형성하는 단계;
    애슁공정을 통해 상기 제 2 감광막의 일부를 제거하여 소정영역의 상기 제 4 도전물질을 노출시키는 단계; 및
    상기 노출된 제 4 도전물질을 선택적으로 제거하여 상기 제 1 콘택홀을 통해 상기 액티브층의 소오소영역과 전기적으로 접속하는 소오스전극을 형성하고 상기 제 2 콘택홀을 통해 상기 액티브층의 드레인영역과 전기적으로 접속하는 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  13. 제 12 항에 있어서, 상기 드레인전극의 소정영역은 화소전극 쪽으로 연장되어 상기 제 3 콘택홀을 통해 상기 화소전극과 전기적으로 접속하는 것을 특징으로 하는 액정표시장치의 제조방법.
  14. 기판 위에 형성되며 소오스영역과 드레인영역 및 채널영역을 가진 액티브층;
    상기 기판 위에 형성된 제 1 절연막;
    상기 기판 위에 형성되며, 제 1 도전막과 제 2 도전막의 이중층으로 이루어진 게이트전극과 게이트라인 및 상기 제 1 도전막으로 이루어진 화소전극;
    상기 기판 위에 형성된 제 2 절연막;
    상기 제 2 절연막과 제 1 절연막의 일부 영역에 형성되며, 상기 액티브층의 소오스영역 및 드레인영역의 일부를 노출시키는 제 1 콘택홀 및 제 2 콘택홀; 및
    상기 기판 위에 형성되며, 상기 제 1 콘택홀을 통해 상기 소오스영역과 전기적으로 접속하는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 전기적으로 접속하는 드레인전극을 포함하는 액정표시장치.
  15. 제 14 항에 있어서, 상기 액티브층은 다결정 실리콘 박막으로 이루어진 것을 특징으로 하는 액정표시장.
  16. 제 14 항에 있어서, 상기 액티브층의 소정영역 위에 형성되며 제 3 도전막으로 이루어진 스토리지층을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  17. 제 14 항에 있어서, 상기 제 1 도전막은 투명한 도전물질로 이루어진 것을 특징으로 하는 액정표시장치.
  18. 제 14 항에 있어서, 상기 제 2 도전막은 불투명한 도전물질로 이루어진 것을 특징으로 하는 액정표시장치.
  19. 제 16 항에 있어서, 상기 화소전극과 게이트라인 사이에 형성되며, 상기 제 1 도전막과 제 2 도전막의 이중층으로 이루어진 공통라인을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  20. 제 19 항에 있어서, 상기 공통라인은 상기 스토리지층과 일부 중첩되어 상기 제 1 절연막을 사이에 두고 스토리지 커패시터를 구성하는 것을 특징으로 하는 액정표시장치.
  21. 제 14 항에 있어서, 상기 화소전극 하단의 제 2 절연막과 제 1 절연막의 일부 영역에 형성되며, 상기 화소전극의 제 1 도전막의 일부를 노출시키는 제 3 콘택홀을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  22. 제 21 항에 있어서, 상기 드레인전극의 소정영역은 화소전극 쪽으로 연장되어 상기 제 3 콘택홀을 통해 상기 화소전극과 전기적으로 접속하는 것을 특징으로 하는 액정표시장치.
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