KR20040048755A - 구동회로 일체형 액정표시장치용 박막 트랜지스터 및 그제조방법 - Google Patents

구동회로 일체형 액정표시장치용 박막 트랜지스터 및 그제조방법 Download PDF

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Abstract

본 발명에서는 폴리 실리콘을 반도체 소자로 하는 구동회로 일체형 박막 트랜지스터에 있어서 상기 박막 트랜지스터의 구조를 변경하고, 산화실리콘 패턴을 액티브층의 차단 패턴으로 이용하고, 카운터 도핑을 진행함으로서 새로운 구조를 갖는 구동회로부 일체형 액정표시장치용 박막 트랜지스터 및 공정이 단순화된 상기 박막 트랜지스터의 제조방법을 제공한다. 이를 통하여 상기 박막 트랜지스터 제조 공정에 소요되는 마스크 수를 절감하여, 공정수 및 공정시간을 줄여 생산수율을 높이고 제조원가를 줄일 수 있다.

Description

구동회로 일체형 액정표시장치용 박막 트랜지스터 및 그 제조방법{Thin Film Transistor for Liquid Crystal Display Device with driving circuit and method of fabricating the same}
본 발명은 액정표시장치에 관한 것으로, 특히 구동회로부 일체형 액정표시장치용 박막 트랜지스터의 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
상기 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.
현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목 받고 있으며, 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로는 쓰기 어렵다.
따라서, 일반적으로는 별도로 제작된 구동소자를 액정패널에 연결하여 사용하고 있으며, 대표적인 예로 구동소자를 TCP(Tape Carrier Package)로 제작하여 액정패널에 부착하여 사용한다. 따라서 상기 TCP는 다수의 회로부가 PCB(Printed Circuit Board) 기판과 액정패널 사이에 부착되어, 상기 PCB 기판으로부터 입력되는 신호를 받아 상기 액정패널에 전달하게 된다. 그런데 이러한 구성은 구동 IC의 실장비용이 원가의 많은 부분을 차지하고 있으며, 액정패널의 해상도가 높아지면서 박막 트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워지고 있다.
반면, 폴리 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있으며, 이 폴리 실리콘을 이용하여 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해진다.
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도이다.
도시한 바와 같이, 절연 기판(10) 상에 구동회로부(20)와 화소부(15)가 같이 형성되어 있다. 상기 화소부(15)는 기판(10)의 중앙부에 위치하고, 이 화소부(15)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(20a, 20b)가 위치하고 있다. 상기 화소부(15)에는 상기 게이트 구동회로부(20a)와 연결된 다수 개의 게이트 배선(25)과 상기 데이터 구동회로부(20b)와 연결된 다수 개의 데이터 배선(30)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(35)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(35)과 연결된 박막 트랜지스터(T)가 위치한다.
또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(40)과 연결되어 있다.
상기 게이트 및 데이터 구동회로부(20a, 20b)는 상기 외부신호 입력단(40)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(25, 30)을 통해 화소부(15)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
따라서, 상기 게이트 및 데이터 구동회로부(20a, 20b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 사용된다.
도 2a 및 2b는 화소부 박막 트랜지스터와 구동회로부 CMOS구조 박막 트랜지스터의 단면을 각각 도시한 단면도이다.
도 2a에 도시한 바와 같이, 절연기판(50) 상에 산화실리콘(SiO2)과 같은 무기절연물질로 이루어진 버퍼층(55)이 기판 전면에 형성되어 있고, 상기 버퍼층(55) 상부에는 반도체층(60)이 형성되어 있으며, 상기 반도체층(60) 위로는 게이트 절연막(75)이 전면에 형성되어 있다. 또한, 상기 게이트 절연막(75) 위에 게이트 전극(80)이 형성되어 있고, 이 게이트 전극(80) 상부에는, 반도체층 콘택홀(103a, 103b)을 포함하는 층간절연막(interlayer, 100)이 형성되어 있으며, 상기 층간절연막(100) 위로 상기 반도체층 콘택홀(103a, 103b)과 각각 연결되며, 상기 게이트 전극(80)과 일정간격 이격되어 소스 및 드레인 전극(110a, 110b)이 형성되어 있다. 상기 드레인 전극(110b) 상부에는 드레인 전극 콘택홀(125)을 포함하는 보호층(120)이 형성되어 있고, 이 보호층(120) 상부에는 상기 드레인 전극 콘택홀(125)을 통해 드레인 전극(110)과 연결되어 화소 전극(130)이 형성되어 있다.
이때, 상기 반도체층(60)에 있어서, 게이트 전극(80)과 대응되는 게이트 절연막(75)하부 영역은 액티브채널층(60a)을 이루고, 상기 소스 및 드레인전극(110a, 110b)과 접촉되는 부분은 n+도핑처리된 n형 오믹콘택층(60c)을 이루며, 상기 액티브채널층(60a)과 n형 오믹콘택층(60c) 사이에 n-로 도핑된 LDD(Lightly Doped Drain)층(60b)이 형성되어 있다. 상기 LDD층(60b)은 핫캐리어(hot carrier)들을 분산시키기 위한 목적으로, 낮은 농도로 도핑되어 누설전류(Ioff)의 증가를 방지하며, 온(on)상태의 전류의 손실을 막는 역할을 한다.
다음으로 구동회로부의 CMOS구조 박막 트랜지스터의 단면도인 도 3b을 참조하여 설명한다. 이때, 상기 구동회로부의 CMOS구조 박막 트랜지스터는 n+로 도핑된 반도체층(65)을 포함하는 박막 트랜지스터(Ⅱ)와 p+로 도핑된 반도체층(70)을 포함하는 박막 트랜지스터(Ⅲ)로 구성되며, 설명의 편의상 동일한 소자에 대해서는 Ⅱ, Ⅲ 순서대로 부호를 함께 기재한다.
도시한 바와 같이, 버퍼층(55)이 형성된 투명기판(50) 상에는 n형 반도체층(65)과 p형 반도체층(70)이 서로 일정간격 이격되어 형성되어 있고, n형 및 p형 반도체층(65, 70) 상부에는 게이트 절연막(75)이 전면에 형성되어 있으며, 게이트 절연막(75) 위로 게이트 전극(85, 90)이 형성되어 있다. 상기 게이트 전극(85, 90) 상부에는 기판 전면에 걸쳐 반도체층 콘택홀(105a, 105b, 107a, 107b)을 포함하는 층간절연막(100)이 형성되어 있고, 상기 층간절연막(100) 상부에는 반도체층 콘택홀(105a, 105b, 107a, 107b)을 통해 각각 n형 및 p형 반도체층(65, 70)과 접촉되는 소스 및 드레인 전극((113a, 117a),(113b, 117b))이 형성되어 있고, 이 소스 및 드레인 전극((113a, 117a),(113b, 117b)) 상부에는 기판 전면에 걸쳐 보호층(120)이 형성되어 있다.
상기 n형 반도체층(65) 중 상기 게이트 전극(85)과 대응하며 상기 게이트 절연막(44a) 하부에 형성된 영역은 액티브채널층(65a)을 이루고, 상기 소스 및 드레인 전극(113a, 113b)과 접촉하는 영역을 포함하는 반도체층은 n+로 도핑된 n형 오믹콘택층(65c)을 이루며, 상기 액티브채널층과 n형 오믹콘택층 사이에 n-로 도핑된 LDD층(65b)을 이루고 있다. 또한, 상기 p형 반도체층(70)은 정공을 캐리어로써 이용하는 방식이므로, n형 박막 트랜지스터(Ⅲ)보다 캐리어의 열화 및 누설전류의 영향이 크지 않으므로, LDD층을 형성하지 않고, 상기 게이트 전극(90)과 대응하는 게이트 절연막(75) 하부의 반도체층 영역이 액티브채널층(70a)을 이루고, 상기 액티브채널층(70a)의 외곽영역이 p형 오믹콘택층(70c)을 이루고 있다.
전술한 바와 같이 화소부 및 구동회로부 박막 트랜지스터의 제조방법에 대해 도면을 참조하여 설명한다.
도 3a 내지 3f와 도 4a 내지 4f는 화소부 박막 트랜지스터부(I) 및 구동회로부 n형 및 p형 박막 트랜지스터부(Ⅱ, Ⅲ)에서의 제조 공정을 제조 단계별로 각각 도시한 단면도이다.
도 3a 및 4a에 도시한 바와 같이, 투명한 기판(50)에 산화 실리콘(SiO2)등의 무기절연물질을 전면에 증착하여 버퍼층(55)을 형성한다. 상기 버퍼층(55)이 형성된 기판(50) 상에 비정질 실리콘(a-Si)을 전면 증착하고, 탈수소화(dehydrogenation) 과정을 진행한 후 , 레이저 결정화 공정을 진행하여 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화시킨다. 이후 제 1 마스크 공정을 실시하여 상기 폴리 실리콘층을 패터닝하여 반도체층(60, 65, 70)을 형성한다.
다음으로 도 3b 및 도 4b에 도시한 바와 같이, 상기 반도체층(60, 65, 70)이 형성된 기판 전면에 산화실리콘(SiO2)을 증착하여 게이트 절연막(75)을 형성한다. 이후 금속물질 예를들면 몰리브덴(Mo)을 상기 게이트 절연막(75) 위에 증착한 후 제 2 마스크 공정을 진행하여 게이트 전극(80, 85, 90)을 형성한다. 상기 게이트 전극(80, 85, 90)을 마스크로 이용하여 기판 전면에 이온주입에 의한 n-의 LDD(Lightly doped drain) 도핑을 한다. 이때 LDD도핑의 도즈량은 대략 1E13/㎠ 내지 5E13/㎠가 된다. 이때 화소부 및 구동회로부 각각의 게이트 전극 하부의 반도체층(60a, 65a, 70a)은 도핑되지 않고 이외의 반도체층은 모두 n-도핑이 이루어진다.
다음으로 도 3c 및 4c에 도시한 바와 같이, 상기 n-도핑이 된 기판(50) 전면에 PR을 도포하고 제 3 마스크 공정을 진행하여 PR패턴(92)을 형성한다. I,Ⅱ 영역의 게이트 전극(80, 85)을 포함하여 상기 게이트 전극(80, 85)양측에서 일정간격 연장된 게이트 절연막(75)의 상부까지 차단하도록 PR패턴(92)을 형성하고, 구동회로부 p형 박막 트랜지스터부(Ⅲ)에 있어서는 게이트 전극(90)을 포함하여 반도체층(70)과 대응되는 게이트 절연막(75)을 완전히 가리도록 PR패턴(93)을 형성한다. 이후 상기 PR패턴(92, 93)이 형성된 기판(50) 전면에 고농도의 도즈량을 갖는 이온주입에 의한 n+도핑을 실시한다. 이때 상기 PR패턴(92, 93)에 의해 차단되지 않은 부분의 반도체층은 n+도핑이 이루어져 n형 오믹콘택층(60c, 65c)이 형성된다. 이때, 상기 n+ 도핑의 도즈량은 대략 1E15/㎠ 내지 9E15/㎠의 값을 갖는다. 또한, I, Ⅱ영역의 반도체층(60, 65) 중 게이트 전극(80, 85)에 의해 n-와 n+도핑이 차단된 부분은 액티브채널층(60a, 65a)을 이루며, 상기 액티브채널층(60a, 65a)과 n형 오믹콘택층(60c, 65c) 사이의 n-도핑된 부분은 LDD층(60b, 65b)을 이룬다. 이후 상기 PR패턴(92, 93)을 제거한다.
다음으로 도 3d 및 4d를 참조하면, 상기 n형 오믹콘택층(60c, 65c) 형성된 기판전면에 PR을 도포하고 제 4 마스크 공정을 진행하여 I, Ⅱ영역에서는 게이트 전극(80, 85)을 포함하여 반도체층(60, 65)과 대응되는 부분의 게이트 절연막(75) 가리도록 PR패턴(95)을 형성하고, Ⅲ 영역의 p형 반도체층(70)에 대응되는 부분의 게이트 절연막 위에는 PR패턴을 형성하지 않는다. 이후 고농도의 도즈량을 갖는 이온주입에 의한 p+도핑을 진행한다. Ⅲ 영역에 있어 게이트 전극(90)에 의해 이온도핑이 차단된 반도체층(70)은 액티브채널층(70a)을 이루고, 상기 액티브채널층(70a) 이외의 p+도핑된 부분은 p형 오믹콘택층(70c)을 이룬다. 이후 상기 PR패턴(95)을 제거한다.
다음으로 도 3e 및 4e를 참조하면, 상기 p형 오믹콘택층(70c)이 형성된 기판 전면에 질화실리콘(SiNx) 또는 산화실리콘(SiO2)과 같은 무기절연물질을 증착하고 제 5 마스크 공정을 진행하여 층간절연막(100)을 형성한다. 이때 게이트 절연막(75)도 일괄 에칭되어 오믹콘택층(65c, 70c, 75c) 일부를 외부로 노출시키는 반도체층 콘택층(103a, 103b, 105a, 105b, 107a, 107b)이 형성된다. 이후 상기 층간절연막(100)이 형성된 기판 상에, 몰리브덴(Mo)과, 알루미늄 네오디뮴(AlNd)을 차례대로 연속 증착하고 제 6 마스크 공정에 의해 일괄 에칭하여, 상기 반도체층 콘택홀(103a, 103b, 105a, 105b, 107a, 107b)을 통해 오믹콘택층(65c, 70c, 75c)과 연결되는 소스 및 드레인 전극((110a, 113a, 117a), (110b, 113b, 117b))을 형성한다.
다음으로 도 3f 및 도 4f에 도시한 바와 같이, 상기 소스 및 드레인 전극((110a, 113a, 117a), (110b, 113b, 117b))이 형성된 기판 상에, 질화실리콘(SiNx)을 증착하고, 상기 질화실리콘(SiNx)의 수소화 열처리과정을 거친 후, 제 7마스크 공정을 진행하여 드레인 콘택홀(125)을 가지는 보호층(120)을 형성한다. 이후에는 어레이 기판에 제작공정에 속하지만 박막 트랜지스터 제조 공정과 연계되므로 언급하도록 한다. I 영역의 화소부 박막 트랜지스터부에 해당하는 공정으로서, 상기 보호층(120)이 형성된 기판 상에 ITO(indium Tin Oxide)를 전면 증착한 후, 제 8마스크 공정을 진행하여 상기 드레인 콘택홀(125)을 통해 드레인 전극(110b)과 연결되는 화소전극(130)을 형성한다.
전술한 종래의 박막 트랜지스터 제조공정에서는, 총 8개의 마스크 공정을 진행하게 된다. 상기 마스크 공정은 PR 코팅(photo resist coating), 노광(exposure), 현상(develop)을 포함하는 공정이므로, 마스크 공정이 추가될수록 제조비용 및 공정시간이 증가되고 이로 인하여 생산수율이 떨어지게 되고, 마스크 수가 증가될 수록 박막 트랜지스터 소자에 결함을 발생시킬 확률이 높아지는 문제점이 있다.
상기 문제점을 해결하기 위하여, 본 발명에서는 박막 트랜지스터의 구조를 변경하고 카운터 도핑을 이용하여 마스크 수를 절감하여 공정수 및 공정시간을 단축하여 생산수율이 향상된 박막 트랜지스터를 제공하는 것을 제 1 목적으로 하며, 게이트 절연막을 층간절연막으로 이용하여 공정을 단순화하는 것을 제 2 목적으로 한다.
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도.
도 2a와 2b는 종래의 화소부 박막 트랜지스터 및 구동회로부 CMOS구조 박막 트랜지스터의 단면도.
도 3a 내지 3f와 도 4a 내지 4f는 종래의 화소부의 박막 트랜지스터와 구동회로부의 CMOS 구조 박막 트랜지스터의 제조 단계별로 각각 도시한 단면도
도 5a와 5b는 본 발명에 따른 화소부 박막 트랜지스터 및 구동회로부 CMOS구조 박막 트랜지스터의 단면도.
도 6a 내지 6f와 도 7a 내지 7f는 본 발명의 실시예에 따른 화소부의 박막 트랜지스터와 구동회로부의 CMOS 구조 박막 트랜지스터의 제조 단계별로 각각 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
200 : 절연기판 205 : 버퍼층
210a : 액티브채널층 210b : LDD층
210c : n형 오믹콘택층 225 : 게이트 절연막
230 : 게이트 전극 260a : 소스 전극
260b : 드레인 전극 270 : 보호층
275 : 드레인 콘택홀 280 : 화소전극
Ⅵ : 화소부 박막 트랜지스터부
상기 목적을 달성하기 위하여, 본 발명에 따른 구동회로부와 화소부를 동일 기판에 형성하는 구동회로부 일체형 액정표시장치의 구동회로부 CMOS(complementary metal-oxide semiconductor)와 화소부 스위칭 소자의 구조에 있어서, 버퍼층과; 상기 버퍼층 위에 서로 이격되어 형성된 화소부의 n+ 도핑에 의한 n형 오믹콘택층과 n- 도핑에 의한 LDD층과 액티브채널층으로 이루어진 n형 반도체층과 CMOS부의 n+ 도핑에 의한 n형 오믹콘택층과 n- 도핑에 의한 LDD층과 액티브채널층으로 이루어진 n형 반도체층과 p+ 도핑에 의한 p형 오믹콘택층 및 액티브채널층으로 이루어진 p형 반도체층과; 상기 화소부 및 CMOS부의 각각의 반도체층 중 오믹콘택층과 접촉하며 버퍼층 일부까지 연장되어 형성된 소스 및 드레인 전극과; 상기 소스 및 드레인 전극을 포함하여 노출된 반도체층과 버퍼층 위로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 화소부 및 CMOS부 반도체층 중 액티브채널층과 오버랩되도록 형성된 게이트 전극과; 상기 게이트 전극 및 노출된 게이트 절연막 위에 형성된 보호층을 포함하는 구조로 이루어진 것이 특징이다.
이때, 상기 화소부 및 CMOS부 n형 반도체층의 구조는 상기 n형 반도체층의 중앙부는 도핑이 이루어지지 않은 액티브채널층을 이루며, 상기 n형 반도체층의 양끝은 n형 오믹콘택층을 이루며, 상기 n형 오믹콘택층과 액티브채널층 사이에 LDD층이 형성되며, CMOS부 p형 반도체층의 구조는 상기 p형 반도체층의 양끝은 p형 오믹콘택층을 이루며, 상기 p형 오믹콘택층 사이에 도핑이 이루어지지 않은 액티브채널층을 이루는 것이 특징이다.
또한, 게이트 절연막 및 보호층은 화소부의 드레인 전극을 외부로 노출시키는 드레인 콘택홀이 형성된 것이 특징이다.
구동회로부와 화소부를 동일 기판에 형성하는 구동회로부 일체형 액정표시장치용 구동회로부의 CMOS(complementary metal-oxide semiconductor)와 화소부 스위칭 소자의 제조방법에 있어서, 절연기판 전면에 버퍼층을 형성하는 단계와; 상기 버퍼층 상에 제 1 마스크 공정을 진행하여 화소부 및 COMS부의 폴리 실리콘의 반도체층을 형성하는 단계와; 상기 반도체층 상에 상기 반도체층의 중앙 일부를 가리도록 제 2 마스크 공정을 진행하여 실리콘 산화막 패턴을 형성하는 단계와; 상기 실리콘 산화막 패턴이 형성된 기판에 제 1 도즈량의 n+ 도핑을 하여 화소부 및 CMOS부 n형 반도체층 중 일부를 n형 오믹콘택층으로 형성하는 단계와; 상기 n형 오믹콘택층이 형성된 기판 상에 PR을 도포하고 제 3 마스크 공정을 진행하여 p+도핑 차단 PR패턴을 화소부 및 CMOS부의 n형 반도체층을 완전히 가리도록 형성하는 단계와; 상기 p+도핑 차단 PR패턴이 형성된 기판에 제 2 도즈량의 p+ 도핑하여 노출된CMOS부 반도체층 중 일부를 p형 오믹콘택층으로 형성하는 단계와; 상기 p형 오믹콘택층이 형성된 기판 상에 금속물질을 전면 증착하여 제 4 마스크 공정에 의해 소스 및 드레인 전극을 오믹콘택층 및 버퍼층 위에 형성하고 동시에 실리콘 산화막 패턴을 제거하는 단계와; 상기 실리콘 산화막 패턴이 제거된 기판 전면에 산화 실리콘을 증착하여 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 금속물질을 증착하고 제 5 마스크 공정을 진행하여 상기 화소부 및 CMOS부 n형 반도체층과 CMOS부 p형 반도체층의 도핑이 이루어지지 않은 액티브 영역과 대응되도록 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 블록킹 패턴으로 이용하여 제 3 도즈량의 n-도핑을 하여 화소부 및 CMOS부의 n형 반도체층 중 도핑되지 않은 영역 일부를 n형 LDD층으로 형성하는 단계를 포함한다.
또한, 상기 게이트 전극은 화소부 및 CMOS부 n형 반도체층 중 n형 오믹콘택층 사이 액티브채널층과 대응되며 상기 액티브채널층을 이루는 영역보다 폭이 작게 게이트 절연막 위로 형성되며, CMOS부 p형 반도체층 중 p형 오믹콘택층 사이의 액티브채널층과 폭이 일치하게 대응되도록 형성되는 것이 특징이다.
또한, 상기 n형 LDD층 형성하는 단계 이후에는 제 6 마스크 공정에 의해 드레인 콘택홀을 갖는 보호층을 형성하는 단계를 포함한다.
이때, 상기 제 1, 제 2 도즈량은 각각 1E15/㎠ 내지 9E15/㎠, 2E15/㎠ 내지 1E16/㎠의 값을 가지며, 제 3 도즈량은 1E13/㎠ 내지 5E13/㎠이며, 상기 제 2 도즈량은 제 1 도즈량보다 큰 값을 갖는 것이 특징이다.
이하 본 발명의 실시예에 따른 박막 트랜지스터에 대하여 도면을 참조하여설명한다.
도 5a 및 5b는 본 발명에 따른 화소부 박막 트랜지스터와 구동회로부 CMOS구조 박막 트랜지스터의 단면을 각각 도시한 단면도이다.
우선, 도 5a에 도시한 바와 같이, 절연기판(200) 상에 산화실리콘(SiO2) 등의 무기물질로 이루어진 버퍼층(205)이 형성되어 있고, 상기 버퍼층(205) 위로 반도체층(210)이 형성되어 있다. 상기 반도체층(210)은 양끝일부는 n+로 도핑된 n형 오믹콘택층(210c)과 상기 n형 오믹콘택층(210c)과 연결된 LDD층(210b)과 상기 LDD층(210b) 사이에 상기 게이트 전극(230)과 대응되는 액티브채널층(210a)으로 구성한다. 또한 상기 n형 오믹콘택층(210c) 위로 일부는 버퍼층(205)과 접촉하는 소스 및 드레인 전극(260a, 260b)이 형성되어 있으며, 상기 소스 및 드레인 전극(260a, 260b)과 노출된 반도체층(210) 및 버퍼층(205) 위로 게이트 절연막(225)이 형성되어 있으며, 상기 게이트 절연막(225) 위로 액티브채널층(210a)과 오버랩되도록 게이트 전극(230)이 형성되어 있다. 또한, 상기 게이트 전극(230)을 포함하여 노출된 게이트 절연막(225) 위로 보호층(270)이 형성되어 있다. 상기 게이트 절연막(225)과 보호층(270)은 드레인 전극(260b)을 노출시키는 드레인 콘택홀(275)이 형성되어 있다. 박막 트랜지스터를 이루는 요소는 아니지만 상기 드레인 콘택홀(275)을 통해 드레인 전극(260b)과 접촉하는 화소전극(280)이 상기 보호층(270) 위에 형성되어 있다.
다음으로 구동회로부의 CMOS구조 박막 트랜지스터를 도 5b를 참조하여 설명한다. 상기 구동회로부의 CMOS구조 박막 트랜지스터는 서로 다른 두 종류의 반도체층 즉 n형 및 p형 반도체층(215, 220)을 포함하는 박막 트랜지스터로 구성되고, 설명의 편의상 각각 박막 트랜지스터를 이루는 소자에 별도의 순번기재를 생략하고, 구동회로부 n형 박막 트랜지스터부(Ⅴ), 구동회로부 p형 박막 트랜지스터부(Ⅵ) 순서대로 함께 기재한다.
도시한 바와 같이, 절연기판(200) 상부에 버퍼층(205)이 형성되어 있고, 상기 버퍼층(205) 위로 n형 및 p형 반도체층(215, 220)이 일정간격 이격되어 형성되어 있다. n형 반도체층(215)은 도 5a의 화소부 반도체층(210)과 동일한 구조이므로 설명을 생략하고 p형 반도체층(220)에 대하여 설명한다. 상기 p형 반도체층(220)의 양끝의 일부는 p+도핑에 의해 p형 오믹콘택층(220c)을 이루고, 상기 p형 오믹콘택층(220c) 사이에 게이트 전극(240)과 대응되는 액티브채널층(220a)이 형성되어 있다. 상기 n형 및 p형 반도체층(215, 220) 위로 소스 및 드레인 전극((263a, 267a), (263b, 267b))이 오믹콘택층(215c, 220c)과 버퍼층(205)에 직접 접촉하며 형성되어 있다. 상기 소스 및 드레인 전극((263a, 267a), (263b, 267b)) 위로 게이트 절연막이(225) 전면에 형성되어 있으며, 상기 게이트 절연막(225) 위로 게이트 전극(235, 240)이 상기 소스 전극 및 드레인 전극((263a, 267a), (263b, 267b)) 사이에 액티브채널층(215a, 220a)과 오버랩되며 형성되어 있고, 상기 게이트 전극(235, 240) 위로 기판 전면에 걸쳐 보호층(270)이 형성되어 있다. 이때 Ⅵ 영역의 게이트 전극(240)은 Ⅳ,Ⅴ 영역의 게이트 전극(230, 235)보다 크게 형성되어지는데, 이는 상기 게이트 전극(230, 235, 240) 하부의 반도체층(210, 215, 220)에 있어서 p형반도체층(220)에는 LDD층을 형성하지 않으므로 상기 LDD층을 이룰 영역이 액티브채널층(220c)에 포함되고 상기 액트브층(220c)과 대응되도록 게이트 전극(240)을 형성하기 때문이다.
전술한 바와 같이 구성된 분 발명에 따른 CMOS구동소자와 n형 수위칭 소자는 소스 및 드레인 전극이 반도체층 콘택홀 없이 직접 반도체층 상부에 형성되고, 또한 게이트 전극 하부에 존재함으로 게이트 절연막을 층간절연막으로 활용할 수 있는 것이 특징이다.
전술한 바와 같이 본 발명에 의한 스위칭 소자 및 구동 CMOS의 n형 및 p형 박막 트랜지스터의 제조 방법에 대해 설명한다.
도 6a 내지 6f 및 도 7a 내지 7f는 본 발명의 실시예에 따른 화소부 박막 트랜지스터와 구동회로부 CMOS를 제조 단계별로 각각 도시한 단면도이다.
우선, 도 6a 내지 7a에 도시한 바와 같이, 투명기판(200) 전면에 산화실리콘(SiO2) 등의 무기절연물질로 버퍼층(205)을 형성한다. 상기 버퍼층(205)은 비정질 실리콘층을 폴리 실리콘층으로 결정화할 경우, 열에 의해 기판(200) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리 실리콘층의 막질 특성이 저하되는 것을 방지하기 위함이다. 이후 상기 버퍼층(205) 상부에 비정질 실리콘을 전면에 증착하고 레이저를 이용하여 상기 비정질 실리콘을 결정화하여 폴리 실리콘층을 형성한다. 이후 제 1 마스크 공정을 진행하여 상기 폴리 실리콘층을 패터닝하여 반도체층(210, 215, 220)을 형성한다.
다음으로 도 6b 내지 7b에 도시한 바와 같이, 상기 반도체층(210, 215, 220)이 형성된 기판(200) 전면에 산화실리콘(SiO2)을 전면 증착하고 제 2 마스크 공정을 진행하여 실리콘 산화막 패턴(223)을 Ⅳ, Ⅴ, Ⅵ 영역의 반도체층(210, 215, 220) 상부 중앙에 형성한다. 이때 상기 실리콘 산화막 패턴(223)은 차후에 상기 반도체층(210, 215, 220)에 형성될 오믹콘택층을 제외한 액티브채널층과 LDD층을 가릴수 있도록 형성된다. 이후 상기 실리콘 산화막 패턴(223)을 블로킹 마스크로 사용하는 고농도 이온주입에 의한 n+도핑을 실시한다. 이때 도즈량은 대략 1E15/㎠ 내지 9E15㎠의 값을 가지며, 이는 n- 도핑보다는 높고 p+ 도핑보다는 낮은 값이 된다. 상기 n+ 도핑에 의해 Ⅳ, Ⅴ영역의 반도체층(210, 215) 중 n+도핑이 이루어진 부분은 n형 오믹콘택층(210c, 215c)을 이룬다. 또한, 반도체층(210, 215, 220) 중 실리콘 산화막 패턴(223)에 의해 블록킹되어 도핑이 이루어지지 않은 반도체층(210a, 215a, 220a)은 이후 공정에 의해 액티브채널층과 LDD층을 이루게 된다. 또한, Ⅵ 영역의 n+ 도핑된 반도체층(220c)는 추후 더 큰 도즈량을 갖는 p+ 도핑에 의해 p형 오믹콘택층을 이루게 된다.
다음으로 도 6c 및 7c에 도시한 바와 같이, 상기 n형 오믹콘택층(210c, 215c)이 형성된 기판(200) 전면에 PR을 도포하고 제 3 마스크 공정을 진행하여 PR패턴(245)을 형성한다. 상기 PR패턴(245)은 Ⅳ, Ⅴ영역의 반도체층(210, 215)을 완전히 가리도록 형성되며, p+도핑이 이루어질 Ⅵ 영역에는 형성하지 않는다. 상기PR패턴(245) 형성 후 2E15/㎠ 내지 1E16㎠의 도즈량을 갖는 이온주입에 의해 고농도의 p+도핑을 실시한다. 이때 제 Ⅵ 영역의 반도체층(220) 중 p+도핑된 부분은 p형 오믹콘택층(220c)을 이룬다. 이때 상기 p형 오믹콘택층(220c)은 카운터 도핑에 의해 형성이 된다. 즉, 상기 p형 오믹콘택층(220c)은 전단계에서 n+ 도핑이 이루어진 상태에서 더 큰 도즈량을 갖는 p+도핑을 진행함으로써 카운터 도핑이 되어져 p형 오믹콘택층(220c)을 형성한다. 이후 PR패턴(245)을 제거한다.
다음으로 도 6d와 도 7d에 도시한 바와 같이, 상기 p형 오믹콘택층(220c)이 형성된 기판(200) 전면에 금속물질 예를들면 알루미늄 네오디뮴(AlNd)등을 증착하고 제 4 마스크 공정을 진행하여, 소스 및 드레인 전극((260a, 263a, 267a), (260b, 263b, 267b))을 형성한다. 상기 소스 및 드레인 전극((260a, 263a, 267a), (260b, 263b, 267b))은 반도체층 콘택홀을 통하지 않고 직접 상기 오믹콘택층(210c, 215c, 220c)과 버퍼층(205)에 접촉하며 형성된다. 이때, 상기 소스 및 드레인 전극((260a, 263a, 267a), (260b, 263b, 267b)) 형성을 위한 제 4 마스크 공정에 있어서 상기 소스 및 드레인 전극((260a, 263a, 267a), (260b, 263b, 267b))의 에칭 후 PR패턴(245)을 제거하기 전에 먼저 반도체층(210, 215, 220) 중앙에 형성된 실리콘 산화막 패턴(223)을 제거하고 상기 PR 패턴(245)을 제거한다.
다음으로 도 6e와 도 7e에 도시한 바와 같이, 상기 소스 및 드레인 전극((260a, 263a, 267a), (260b, 263b, 267b))이 형성된 기판 전면에 산화실리콘(SiO2)을 증착하여 게이트 절연막(225)을 형성하고 연속해서몰리브덴(Mo) 등의 금속물질을 상기 게이트 절연막(225) 위로 전면 증착하고, 제 5 마스크 공정을 진행하여 게이트 전극(230, 235, 240)을 상기 오믹콘택층(210c, 215c, 220c) 사이의 반도체층과 오버랩되도록 게이트 절연막(225) 위에 형성한다. 이때 Ⅳ, Ⅴ영역의 반도체층(210, 215)에 있어서, LDD층(210b, 215b) 형성하기 위해 상기 게이트 전극(230, 235)은 오믹콘택층(210c, 215c) 사이의 도핑이 이루어지지 않은 영역보다 작게 형성되며 한쪽으로 치우침 없이 도핑이 이루어지지 않은 반도체층의 중앙에 위치하도록 형성된다. 반면, Ⅵ영역의 반도체층(220)은 LDD층을 형성하지 않으므로 p형 오믹콘택층 사이의 액티브 영역에 대응되도록 형성한다. 이후 제 Ⅳ, Ⅴ영역의 반도체층(210, 215)에 핫 캐리어의 분산 및 누설전류 증가 방지를 위한 LDD층(210b, 215b) 형성을 위해 기판 전면에 도즈량 1E13/㎠내지 3E13/㎠인 저농도의 이온주입에 의한 n-도핑을 실시한다. 게이트 전극(230, 235)이 블로킹 마스크로 작용하여 상기 게이트 전극(230, 235)의 양끝단에 대응되는 부분의 반도체층부터 오믹콘택층(210c, 215c) 사이의 반도체층(210b, 215b)이 n-도핑이 이루어지며 상기 n-도핑된 반도체층(210b, 215b)은 LDD층(210b, 215b)을 이룬다. 이때 Ⅵ영역의 p형 오믹콘택층(220c)에도 일부 도핑이되나, 큰 도즈량의 차이로 인해 별 영향을 주지 않는다.
다음으로 도 6f와 도 7f에 도시한 바와 같이, 상기 LDD층(210b, 215b)을 형성한 기판(200)에 질화실리콘(SiNx)을 전면 증착하고 상기 질화실리콘(SiNx)의 수소화 열처리 공정을 진행한 후, 제 6 마스크 공정을 진행하여 드레인 콘택홀을 가지는 보호층(270)을 형성한다. 이때 상기 보호층(270) 에칭시 상기 보호층 하부의게이트 절연막(225)을 동시에 일괄 에칭함으로써 드레인 전극(260b)을 외부로 노출시키는 드레인 콘택홀(275)을 형성한다.
다음은 Ⅳ 영역의 화소부 박막 트랜지스터부에 해당하는 공정으로 정확히는 박막 트랜지스터 제작 공정이 아니고 어레이 기판 제작공정에 속하지만 박막 트랜지스터 제작공정과 연계되므로 언급한다. 상기 드레인 콘택홀(275)이 형성된 기판(200) 전면에 투명한 도전 물질인 인듐-틴-옥사이드(Indium-Tin-Oxide; ITO) 또는 이듐-징크-옥사이드(Indium-Zinc-Oxide; IZO)를 증착하고 제 7 마스크 공정을 진행하여 상기 드레인 콘택홀(275)을 통하여 드레인 전극(260b)과 접촉하는 화소전극(280)을 형성한다.
전술한 대로 제작한 박막 트랜지스터는 종래의 박막 트랜지스터 구조와 많은 차이가 있다. 종래 방식은 일반적으로 소스 및 드레인 전극이 게이트 전극의 상부에 존재함으로써 층간절연막을 두껍게 형성하였으나, 본 발명의 실시예에 따른 박막 트랜지스터에서는 소스 및 드레인 전극이 게이트 전극의 하부에 존재하게 됨으로 별도의 층간절연막을 형성하지 않고 게이트 절연막을 층간절연막으로 대체할 수 있는 구성이다.
이와 같이, 본 발명에 따른 화소부 박막 트랜지스터 및 구동회로부 CMOS구조 박막 트랜지스터는 무기절연막 패턴을 형성하고 상기 패턴을 액티브채널층 차단 패턴으로 이용하고 카운터 도핑을 이용하여 p형 오믹콘택층을 형성함으로써, 화소전극 형성을 포함하여 종래의 8마스크 공정을 제작되던 CMOS 박막 트랜지스터 공정을 7마스크로 줄임으로써 소요되는 마스크 수를 절감하여, 공정수 및 공정시간을 줄이고 공정을 단순화함으로써 생산수율을 향상하고 제조원가를 절감하는 효과가 있다.

Claims (8)

  1. 구동회로부와 화소부를 동일 기판에 형성하는 구동회로부 일체형 액정표시장치의 구동회로부 CMOS(complementary metal-oxide semiconductor)와 화소부 스위칭 소자의 구조에 있어서,
    버퍼층과;
    상기 버퍼층 위에 서로 이격되어 형성된 화소부의 n+ 도핑에 의한 n형 오믹콘택층과 n- 도핑에 의한 LDD층과 액티브채널층으로 이루어진 n형 반도체층과 CMOS부의 n+ 도핑에 의한 n형 오믹콘택층과 n- 도핑에 의한 LDD층과 액티브채널층으로 이루어진 n형 반도체층과 p+ 도핑에 의한 p형 오믹콘택층 및 액티브채널층으로 이루어진 p형 반도체층과;
    상기 화소부 및 CMOS부의 각각의 반도체층 중 오믹콘택층과 접촉하며 버퍼층 일부까지 연장되어 형성된 소스 및 드레인 전극과;
    상기 소스 및 드레인 전극을 포함하여 노출된 반도체층과 버퍼층 위로 형성된 게이트 절연막과;
    상기 게이트 절연막 위로 화소부 및 CMOS부 반도체층 중 액티브채널층과 오버랩되도록 형성된 게이트 전극과;
    상기 게이트 전극 및 노출된 게이트 절연막 위에 형성된 보호층
    을 포함하는 구조의 구동부 일체형 액정표시장치 박막 트랜지스터
  2. 제 1 항에 있어서,
    상기 화소부 및 CMOS부 n형 반도체층의 구조는 상기 n형 반도체층의 중앙부는 도핑이 이루어지지 않은 액티브채널층을 이루며, 상기 n형 반도체층의 양끝은 n형 오믹콘택층을 이루며, 상기 n형 오믹콘택층과 액티브채널층 사이에 LDD층이 형성되며, CMOS부 p형 반도체층의 구조는 상기 p형 반도체층의 양끝은 p형 오믹콘택층을 이루며, 상기 p형 오믹콘택층 사이에 도핑이 이루어지지 않은 액티브채널층을 이루는 것이 특징인 구동부 일체형 액정표시장치 박막 트랜지스터.
  3. 제 1 항에 있어서,
    게이트 절연막 및 보호층은 화소부의 드레인 전극을 외부로 노출시키는 드레인 콘택홀이 형성된 것이 특징인 구동부 일체형 액정표시장치 박막 트랜지스터
  4. 구동회로부와 화소부를 동일 기판에 형성하는 구동회로부 일체형 액정표시장치용 구동회로부의 CMOS(complementary metal-oxide semiconductor)와 화소부 스위칭 소자의 제조방법에 있어서,
    절연기판 전면에 버퍼층을 형성하는 단계와;
    상기 버퍼층 상에 제 1 마스크 공정을 진행하여 화소부 및 COMS부의 폴리 실리콘의 반도체층을 형성하는 단계와;
    상기 반도체층 상에 상기 반도체층의 중앙 일부를 가리도록 제 2 마스크 공정을 진행하여 실리콘 산화막 패턴을 형성하는 단계와;
    상기 실리콘 산화막 패턴이 형성된 기판에 제 1 도즈량의 n+ 도핑을 하여 화소부 및 CMOS부 n형 반도체층 중 일부를 n형 오믹콘택층으로 형성하는 단계와;
    상기 n형 오믹콘택층이 형성된 기판 상에 PR을 도포하고 제 3 마스크 공정을 진행하여 p+도핑 차단 PR패턴을 화소부 및 CMOS부의 n형 반도체층을 완전히 가리도록 형성하는 단계와;
    상기 p+도핑 차단 PR패턴이 형성된 기판에 제 2 도즈량의 p+ 도핑하여 노출된 CMOS부 반도체층 중 일부를 p형 오믹콘택층으로 형성하는 단계와;
    상기 p형 오믹콘택층이 형성된 기판 상에 금속물질을 전면 증착하여 제 4 마스크 공정에 의해 소스 및 드레인 전극을 오믹콘택층 및 버퍼층 위에 형성하고 동시에 실리콘 산화막 패턴을 제거하는 단계와;
    상기 실리콘 산화막 패턴이 제거된 기판 전면에 산화 실리콘을 증착하여 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 금속물질을 증착하고 제 5 마스크 공정을 진행하여 상기 화소부 및 CMOS부 n형 반도체층과 CMOS부 p형 반도체층의 도핑이 이루어지지 않은 액티브 영역과 대응되도록 게이트 전극을 형성하는 단계와;
    상기 게이트 전극을 블록킹 패턴으로 이용하여 제 3 도즈량의 n-도핑을 하여 화소부 및 CMOS부의 n형 반도체층 중 도핑되지 않은 영역 일부를 n형 LDD층으로 형성하는 단계
    를 포함하는 구동회로부 일체형 액정표시장치용 박막 트랜지스터의 제조방법.
  5. 제 4 항에 있어서,
    상기 게이트 전극은 화소부 및 CMOS부 n형 반도체층 중 n형 오믹콘택층 사이 액티브채널층과 대응되며 상기 액티브채널층을 이루는 영역보다 폭이 작게 게이트 절연막 위로 형성되며, CMOS부 p형 반도체층 중 p형 오믹콘택층 사이의 액티브채널층과 폭이 일치하게 대응되도록 형성되는 구동회로부 일체형 액정표시장치용 박막 트랜지스터의 제조방법.
  6. 제 4 항에 있어서,
    상기 n형 LDD층 형성하는 단계 이후에는 제 6 마스크 공정에 의해 드레인 콘택홀을 갖는 보호층을 형성하는 단계
    를 포함하는 구동회로부 일체형 액정표시장치용 박막 트랜지스터의 제조방법.
  7. 제 4 항에 있어서,
    상기 제 1, 제 2 도즈량은 각각 1E15/㎠ 내지 9E15/㎠, 2E15/㎠ 내지 1E16/㎠의 값을 가지며, 제 3 도즈량은 1E13/㎠ 내지 5E13/㎠인 구동회로부 일체형 액정표시장치용 박막 트랜지스터의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 2 도즈량은 제 1 도즈량보다 항상 큰 값을 갖는 것이 특징인 구동회로부 일체형 액정표시장치용 박막 트랜지스터의 제조방법.
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