KR20050098122A - 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법 - Google Patents

구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법 Download PDF

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Abstract

본 발명은 폴리 실리콘을 반도체 소자로 하는 액정표시장치용 어레이 기판의 형성 방법에 관한 것이다.
보텀 게이트 구조로써 기판 상에 게이트 전극을 포함한 게이트 배선과 화소전극을 일괄 증착하여 형성한 후, 액티브층과 게이트 절연막을 동시에 식각하고, 오믹콘택층 일부를 노출시키는 보호층을 형성한 후, 상기 노출된 오믹콘택층과 접촉하는 소스 및 드레인 전극을 형성함으로써 종래의 8마스크 공정에 의해 형성되는 폴리실리콘의 구동회로 일체형 액정표시장치용 어레이 기판을 5 또는 6마스크 공정으로 제조함으로써 소요되는 마스크 수를 절감하고 제조 공정수와 공정시간을 줄여 생산수율을 높이고 제조원가를 줄일 수 있다.
또한, 이중층으로 형성한 게이트 배선에서 분기한 게이트 전극을 투명 도전성 물질의 단일층으로 두께를 얇게 형성함으로써 반도체층의 결정화 품질을 향상시킬 수 있다.

Description

구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법{Method of fabricating array substrate for Liquid Crystal Display Device with driving circuit}
본 발명은 액정표시장치에 관한 것으로, 특히 폴리실리콘을 반도체층으로 하는 액정표시장치용 어레이 기판의 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
상기 액정표시장치는 다수의 박막 트랜지스터(Thin Film Transistor ; TFT)가 배열된 어레이 기판과 컬러필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.
현재 상기 박막 트랜지스터와 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다. 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘(a-Si:H)은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가 시 준 안정 상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제가 되고 있으며, 전계효과 이동도가 낮아 전기적 특성이 좋지 않으므로 구동회로로 사용하기에는 곤란하므로 별도로 제작된 구동소자를 어레이 기판에 연결하여 사용하고 있다.
이러한 문제를 해결하고자 최근에는 전술한 단점을 갖는 비정질 실리콘을 대신하여 전계효과 이동도 등의 전기적 특성이 우수한 폴리실리콘을 이용하여 어레이 기판 내의 화소부에 스위칭 소자 및 구동회로부에 구동소자를 형성함으로써 구동회로 일체형 어레이 기판을 제조하여 비용을 절감하고 실장도 간단히 할 수 있는 액정표시장치가 제안되어 제품화되고 있다.
도 1은 일반적인 구동회로부 일체형 액정표시장치용 어레이 기판의 개략도이다.
도시한 바와 같이, 절연 기판(1) 상에 구동회로부(5)와 화소부(3)가 같이 형성되어 있다. 상기 화소부(3)는 기판(1)의 중앙부에 위치하고, 이 화소부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 위치하고 있다. 상기 화소부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수 개의 게이트 배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수 개의 데이터 배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(T)가 위치한다.
또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(12)과 연결되어 있다.
상기 게이트 및 데이터 구동회로부(5a, 5b)는 상기 외부신호 입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(7, 9)을 통해 화소부(3)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
따라서, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다.
일반적인 폴리실리콘을 이용한 구동회로 일체형 어레이 기판의 제조 방법에 대해 도면을 참조하여 설명한다.
도 2a 내지 2f와 도 3a 내지 3f는 화소부 박막 트랜지스터부(I) 및 구동회로부 n형 및 p형 박막 트랜지스터부(Ⅱ, Ⅲ)에서의 제조 공정을 제조 단계별로 각각 도시한 단면도이다.
도 2a 및 3a에 도시한 바와 같이, 투명한 절연기판(2)에 무기절연물질을 전면에 증착하여 버퍼층(25)을 형성한다. 다음, 상기 버퍼층(25)이 형성된 기판(20) 상에 비정질 실리콘(a-Si)을 전면 증착하고, 탈수소화 과정을 진행한 후, 레이저 결정화 공정을 진행하여 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화시킨다. 이후 제 1 마스크 공정을 실시하여 상기 폴리 실리콘층을 패터닝하여 반도체층(30, 35, 40)을 형성한다.
다음으로 도 2b 및 도 3b에 도시한 바와 같이, 상기 반도체층(30, 35, 40)이 형성된 기판(20) 전면에 산화실리콘(SiO2)을 증착하여 게이트 절연막(45)을 형성한다. 이후, 금속물질을 상기 게이트 절연막(45) 위에 증착한 후, 제 2 마스크 공정을 진행하여 게이트 전극(50, 55, 60)을 형성한다. 다음, 상기 게이트 전극(50, 55, 60)을 마스크로 이용하여 기판(20) 전면에 이온주입에 의한 저도즈량의 n- 도핑을 실시한다. 상기 n-도핑에 의해 화소부 및 구동회로부 각각의 게이트 전극(50, 55, 60) 하부의 반도체층(30a, 35a, 40a)은 도핑되지 않고, 이외의 반도체층(30b, 35b, 40b)은 모두 n-도핑이 이루어진다.
다음으로 도 2c 및 3c에 도시한 바와 같이, 상기 n-도핑이 된 기판(20) 전면에 포토레지스트를 도포하고 제 3 마스크 공정을 진행하여 포토레지스트패턴(62)을 형성한다. I,Ⅱ 영역의 게이트 전극(50, 55)을 포함하여 상기 게이트 전극(50, 55)양측에서 일정간격 연장된 게이트 절연막(45)의 상부까지 차단하도록 포토레지스트패턴(62)을 형성하고, 구동회로부 p형 박막 트랜지스터부(Ⅲ)에 있어서는 게이트 전극(60)을 포함하여 반도체층(40)과 대응되는 게이트 절연막(45)을 완전히 가리도록 포토레지스트 패턴(63)을 형성한다. 이후, 상기 포토레지스트 패턴(62, 63)이 형성된 기판(20) 전면에 고농도의 도즈량을 갖는 이온주입에 의한 n+도핑을 실시한다. 이때 상기 포토레지스트패턴(62, 63)에 의해 차단되지 않은 부분의 반도체층은 n+도핑이 이루어져 n형 오믹콘택층(30c, 35c)을 형성한다. 또한, I, Ⅱ영역의 반도체층(30, 35) 중 게이트 전극(50, 55)에 의해 n-와 n+도핑이 차단된 부분은 액티브층(30a, 35a)을 이루며, 상기 액티브층(30a, 35a)과 n형 오믹콘택층(30c, 35c) 사이의 n-도핑된 부분은 LDD층(30b, 35b)을 이룬다. 이후 상기 포토레지스트 패턴(62, 63)을 제거한다.
다음으로 도 2d 및 3d를 참조하면, 상기 n형 오믹콘택층(30c, 35c) 형성된 기판(20) 전면에 포토레지스트를 도포하고 제 4 마스크 공정을 진행하여 I, Ⅱ영역에서는 게이트 전극(50, 55)을 포함하여 반도체층(30, 35)과 대응되는 부분의 게이트 절연막(45) 가리도록 포토레지스트패턴(65)을 형성하고, Ⅲ 영역의 p형 반도체층(40)에 대응되는 부분의 게이트 절연막 위에는 포토레지스트패턴을 형성하지 않고 노출시킨다. 이후, 고농도의 도즈량을 갖는 이온주입에 의한 p+도핑을 진행한다. Ⅲ 영역에 있어 게이트 전극(60)에 의해 이온도핑이 차단된 반도체층(40)은 액티브층(40a)을 이루고, 상기 액티브층(40a) 이외의 p+도핑된 부분은 p형 오믹콘택층(40c)을 이룬다. 이후 상기 포토레지스트 패턴(65)을 제거한다.
다음으로 도 2e 및 3e를 참조하면, 상기 p형 오믹콘택층(40c)이 형성된 기판(20) 전면에 질화실리콘(SiNx) 또는 산화실리콘(SiO2)과 같은 무기절연물질을 증착하고 제 5 마스크 공정을 진행하여 층간절연막(70)을 형성한다. 이때 게이트 절연막(45)도 일괄 식각하여 오믹콘택층(30c, 35c, 40c) 일부를 외부로 노출시키는 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 형성한다. 이후, 상기 층간절연막(70)이 형성된 기판 상에, 몰리브덴(Mo)과, 알루미늄 네오디뮴(AlNd)을 차례대로 연속 증착하고 제 6 마스크 공정에 의해 일괄 식각하여, 상기 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 통해 오믹콘택층(30c, 35c, 40c)과 연결되는 소스 및 드레인 전극((80a, 83a, 87a), (80b, 83b, 87b))을 형성한다.
다음으로 도 2f 및 도 3f에 도시한 바와 같이, 상기 소스 및 드레인 전극((80a, 83a, 87a), (80b, 83b, 87b))이 형성된 기판(20) 상에, 질화실리콘(SiNx)을 증착하고, 상기 질화실리콘(SiNx)의 수소화 열처리과정을 거친 후, 제 7마스크 공정을 진행하여 드레인 콘택홀(95)을 가지는 보호층(90)을 형성한다.
다음 이후 공정은 I 영역의 화소부 박막 트랜지스터부에 해당하는 공정으로 상기 보호층(90)이 형성된 기판 상에 ITO(indium Tin Oxide)를 전면 증착한 후, 제 8마스크 공정을 진행하여 상기 드레인 콘택홀(95)을 통해 드레인 전극(90b)과 연결되는 화소전극(97)을 형성한다.
전술한 구동회로 일체형 액정표시장치용 어레이 기판의 제조공정에서는, 총 8개의 마스크 공정을 진행하게 된다. 상기 마스크 공정은 포토레지스트 코팅(photo resist coating), 노광(exposure), 현상(develop)을 포함하는 공정이므로, 마스크 공정이 추가될수록 제조비용 및 공정시간이 증가되고 이로 인하여 생산수율이 떨어지게 되고, 마스크 수가 증가될수록 박막 트랜지스터 소자에 결함을 발생시킬 확률이 높아지는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 탑 게이트 구조의 박막 트랜지스터 대신에 보텀 게이트 구조의 박막 트랜지스터를 갖는 어레이 기판을 제조하여 공정 마스크 수를 줄이는 것이다.
따라서, 본 발명은 공정 마스크 수를 절감함으로써 공정수 및 공정시간을 단축하여 생산수율을 향상시키고 및 제조비용을 줄이는 것을 그 목적으로 한다.
또한, 폴리실리콘의 반도체층 상부로 보호막을 형성 후, 소스 및 드레인 전극을 형성함으로써 채널이 손상되는 방지하는 하는 것을 또 다른 목적으로 하고 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법은 투명한 기판 상에 화소부와 구동회로부를 정의하고, 상기 화소부 내에 다수의 박막 트랜지스터 형성부 및 구동회로부 내에 CMOS인 n형 및 p형 박막 트랜지스터 형성부를 정의하는 단계와; 상기 기판 위로 투명 도전성 물질층과 금속층을 전면에 형성하는 단계와; 상기 투명 도전성 물질층과 금속층 위로 제 1 마스크 공정을 진행하여 화소부와 구동회로부의 각 박막 트랜지스터 형성부에 게이트 전극을 형성하고, 동시에 화소부에는 게이트 배선과 화소전극 및 상기 화소전극과 연결된 스토리지 제 1 전극을 형성하는 단계와; 상기 게이트 전극과 화소전극이 형성된 기판 전면에 무기절연막과 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층을 결정화 공정을 진행하여 폴리 실리콘층으로 결정화하는 단계와; 상기 폴리 실리콘층을 제 2, 3 마스크 공정을 진행하여 도핑 블록킹 마스크를 형성함으로써 부분적으로 p+,n+,n-도핑하여 화소부의 박막 트랜지스터 형성부 및 구동회로부의 n형 박막 트랜지스터 형성부에 n형 오믹콘택층과 LDD층과 액티브층과 동시에 구동회로부의 p형 박막 트랜지스터 형성부에 p형 오믹콘택층과 액티브층을 형성하는 단계와; 상기 도핑된 폴리 실리콘층과 하부의 무기절연막을 제 4 마스크 공정을 진행하여 패터닝함으로써 반도체층 및 배선형태의 스토리지 제 2 전극을 형성하는 단계와; 상기 패터닝된 반도체층을 포함하는 기판 전면에 무기절연물질을 전면에 증착하고, 제 5 마스크 공정을 진행하여 각 박막 트랜지스터 형성부의 반도체층 상부에 오믹콘택층 일부를 노출시키는 섬형상 패턴을 포함하는 보호층을 형성하는 단계와; 상기 섬형상 패턴을 포함하는 보호층이 형성된 기판 상에 금속물질을 증착하고, 제 6 마스크 공정을 진행하여 상기 노출된 오믹콘택층과 각각 접촉하는 소스 전극 및 드레인 전극과 상기 소스 전극과 연결되며 게이트 배선과 교차하는 데이터 배선을 형성하는 단계를 포함한다.
이때, 상기 2, 3 마스크 공정을 진행하여 도핑함으로써 액티브층과 도핑된 오믹콘택층을 형성하는 단계는 상기 폴리 실리콘층을 포함한 기판 전면에 포토레지스트를 도포하고 제 2 마스크 공정을 실시하여 구동회로부의 p형 박막트랜지스터 형성부의 게이트 전극에 대응되는 폴리 실리콘층에서 양측으로 소정간격의 영역을 제외한 모든 영역에 포토레지스트층을 형성하는 단계와; 상기 포토레지스트층이 형성된 기판에 제 1 도즈량을 갖는 이온주입에 의한 p+ 도핑을 실시함으로써 구동회로부의 p형 박막 트랜지스터 형성부에 있어 p형 오믹콘택층과 액티브층을 형성하는 단계와; 상기 p+ 도핑된 기판 상의 포토레지스트층을 제거하는 단계와; 상기 포토레지스트층을 제거한 기판 상에 제 3 마스크 공정을 실시하여 화소부 및 구동회로부의 게이트 전극에 대응되는 폴리실리콘층 상부로 상기 게이트 전극의 폭보다 넓은 폭을 갖는 영역 양측의 소정간격의 폴리실리콘층 영역과 화소부의 스토리지 캐패시터 형성부의 폴리실리콘층 영역을 노출시키는 포토레지스트층을 형성하는 단계와; 상기 노출된 폴리실리콘층에 제 2 도즈량을 갖는 이온주입에 의한 n+도핑을 실시함으로써 화소부 및 구동회로부의 n형 박막 트랜지스터 형성부에 n형 오믹콘택층을 형성하는 단계와; 상기 n형 오믹콘택층이 형성된 기판에 드라이 에칭을 실시하여 n형 박막트랜지스터의 게이트 전극에 대응되는 영역에 형성된 포토레지스트층 측면의 일정간격을 제거함으로써 순수 폴리 실리콘층을 노출시키는 단계와; 상기 노출된 폴리 실리콘층에 제 3 도즈량을 갖는 이온주입에 의한 n-도핑을 실시함으로써 LDD층과 액티브층을 형성하는 단계와; 상기 LDD층 및 액티브층이 형성된 폴리 실리콘층 상부의 포토레지스트층을 제거하는 단계를 더욱 포함한다.
또한, 상기 제 1 도즈량 및 제 2 도즈량은 1*1015/㎠ 내지 9*1016/㎠ 이며, 제 3 도즈량은 1*1013/㎠ 내지 9*1013/㎠ 인 것이 바람직하다.
본 발명에 의한 또 다른 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법은 투명한 기판 상에 화소부와 구동회로부를 정의하고, 상기 화소부 내에 다수의 박막 트랜지스터 형성부 및 구동회로부 내에 PMOS인 p형 박막 트랜지스터 형성부를 정의하는 단계와; 상기 기판 위로 투명 도전성 물질층과 금속층을 전면에 형성하는 단계와; 상기 투명 도전성 물질층과 금속층 위로 제 1 마스크 공정을 진행하여 화소부와 구동회로부의 각 박막 트랜지스터 형성부에 게이트 전극을 형성하고, 동시에 화소부에는 게이트 배선과 화소전극 및 상기 화소전극과 연결된 스토리지 제 1 전극을 형성하는 단계와; 상기 게이트 전극과 화소전극이 형성된 기판 전면에 무기절연막과 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층을 결정화 공정을 진행하여 폴리 실리콘층으로 결정화하는 단계와; 상기 폴리 실리콘층을 제 2 마스크 공정을 진행하여 도핑 블록킹 마스크를 형성함으로써 부분적으로 p+도핑하여 각 영역의 박막 트랜지스터 형성부에 p형 오믹콘택층과 액티브층을 형성하는 단계와; 상기 도핑된 폴리 실리콘층과 하부의 무기절연막을 제 3 마스크 공정을 진행하여 패터닝함으로써 반도체층 및 배선형태의 스토리지 제 2 전극을 형성하는 단계와; 상기 패터닝된 반도체층을 포함하는 기판 전면에 무기절연물질을 전면에 증착하고, 제 4 마스크 공정을 진행하여 각 박막 트랜지스터 형성부의 반도체층 상부에 오믹콘택층 일부를 노출시키는 섬형상 패턴을 포함하는 보호층을 형성하는 단계와; 상기 섬형상 패턴을 포함하는 보호층이 형성된 기판 상에 금속물질을 증착하고, 제 5 마스크 공정을 진행하여 상기 노출된 오믹콘택층과 각각 접촉하는 소스 전극 및 드레인 전극과 상기 소스 전극과 연결되며 게이트 배선과 교차하는 데이터 배선을 형성하는 단계를 포함한다.
이때, 상기 2 마스크 공정을 진행하여 도핑함으로써 액티브층과 도핑된 오믹콘택층을 형성하는 단계는 상기 폴리 실리콘층을 포함한 기판 전면에 포토레지스트를 도포하고 제 2 마스크 공정을 실시하여 구동회로부의 p형 박막트랜지스터 형성부의 게이트 전극에 대응되는 폴리 실리콘층에서 양측으로 소정간격의 영역을 제외한 모든 영역에 포토레지스트층을 형성하는 단계와; 상기 포토레지스트층이 형성된 기판에 제 1 도즈량을 갖는 이온주입에 의한 p+ 도핑을 실시함으로써 각 박막 트랜지스터 형성부에 있어 p형 오믹콘택층과 액티브층을 형성하는 단계와; 상기 p+ 도핑된 기판 상의 포토레지스트층을 제거하는 단계를 더욱 포함한다.
또한, 상기 제 1 도즈량은 1*1015/㎠ 내지 9*1016/㎠ 인 것이 바람직하다.
전술한 두 가지 어레이 기판의 제조 방법에 있어서, 상기 제 1 마스크 공정은 상기 금속층 위로 기판 전면에 포토레지스트를 도포하는 단계와; 상기 포토레지스트가 도포된 기판 위로 투과영역과 반투과영역과 차단영역을 갖는 마스크를 위치시킨 후 회절노광을 실시하여 화소부 및 구동회로부의 게이트 전극이 형성될 부분 및 화소부의 화소전극 및 스토리지 제 1 전극이 형성될 부분에는 각각 얇은 포토레지스트 패턴을 형성하고, 게이트 배선이 형성될 부분에는 두꺼운 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴 외부로 노출된 금속층 및 그 하부의 투명 도전성 물질층을 연속 식각하는 단계와; 상기 포토레지스트 패턴에 드라이 에칭을 실시하여 얇은 포토레지스트 패턴을 제거하여 그 하부의 금속층을 노출시키는 단계와; 상기 노출된 금속층을 에칭하여 하부의 투명 도전성 물질층을 노출시키는 단계와; 상기 투명 도전성 물질층이 노출된 기판 상에 에칭되지 않고 남아있는 포토레지스트 패턴을 제거하는 단계를 더욱 포함한다.
이때, 상기 게이트 배선은 투명 도전성 물질층과 금속층의 이중층으로 형성되며, 상기 게이트 전극은 투명 도전성 물질층의 단일층으로 형성되는 것이 특징이다.
또한, 상기 기판 상에 투명한 도전성 물질층을 형성하기 전에 버퍼층을 더욱 형성하는 단계를 포함한다. 이때, 상기 버퍼층은 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택되는 물질로 형성되는 것이 바람직하다.
또한, 상기 투명 도전성 물질층은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 중에서 선택되는 하나로 형성되며, 500Å 내지 1000Å의 두께로 형성되는 것이 바람직하다.
또한, 상기 금속층은 몰리브덴(Mo)으로 형성되며, 그 두께가 3000Å 이하로 형성되는 것이 바람직하다.
또한, 상기 화소부의 드레인 전극은 그 끝 일부가 화소전극과 직접 접촉하며 형성되는 것이 특징이다.
또한, 상기 섬형상 패턴을 포함하는 보호층은 화소부의 스토리지 제 2 전극과 게이트 배선을 덮으며 형성되는 것이 특징이다. 이때, 상기 섬형상 패턴을 포함하는 보호층은 화소부의 화소전극 상에도 더욱 형성되며, 상기 화소전극 일끝단에는 상기 화소전극을 노출시키는 화소전극 콘택홀을 형성하는 것이 특징이다.
이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법을 도면을 참조하여 설명한다.
<제 1 실시예>
도 4는 본 발명에 따른 폴리실리콘을 이용한 구동회로 일체형 액정표시장치용 어레이 기판의 평면도이다. 화상을 표시하는 화소부 및 패드부 일부를 도시하였으며, 구동회로부는 도시하지 않았다.
도시한 바와 같이, 기판(101)상의 화소부(DPA)에는 가로 방향으로 다수의 게이트 배선(112)이 연장되어 있으며, 상기 각 게이트 배선(112)의 일끝단에는 게이트 패드(170)가 형성되어 있다. 또한, 상기 게이트 배선(112)과 교차하며 다수의 데이터 배선(109)이 세로방향으로 연장하고 있으며, 상기 두 배선(112, 109)이 교차하여 화소(P)를 정의하고 있으며, 상기 두 배선(112, 109) 교차지점에는 스위칭 소자인 박막 트랜지스터(Tr)가 형성되어 있다. 또한 상기 데이터 배선(109)의 일끝단에는 데이터 패드(175)가 형성되어 있다. 이때, 상기 게이트 패드(170) 및 데이터 패드(175)는 화상의 표시영역인 화소부(DPA)에 형성되는 것이 아니라 화소부(DPA) 주변의 비표시 영역(NDA)에 형성되어 있다. 또한, 상기 게이트 배선(112)에서 일정간격 이격하여 스토리지 제 2 전극을 형성하는 스토리지 배선(127)이 상기 게이트 배선(112)과 동일한 방향으로 연장되어 있다. 화소(P)에 있어서, 화소전극(110)이 박막 트랜지스터(Tr)와 연결되며 동시에 스토리지 배선(127)과 일부 오버랩되어 형성되어 있다. 이때, 상기 화소전극(110)과 박막 트랜지스터(Tr)는 콘택홀없이 연결된 것이 특징이다.
다음, 본 발명에 따른 전술한 구동회로 일체형 액정표시장치용 어레이 기판의 평면도 일부를 절단한 단면도를 참조하여 제조 공정에 따른 제조 방법에 대해 설명한다.
도 5a 내지 도 5l과 도 6a 내지 6l과 도 7a 내지 7l은 도 4의 A-A와 B-B와 C-C를 따라 절단한 화소부의 박막 트랜지스터 및 스토리지부와 게이트 패드 영역의 제조 공정 단계에 따른 단면을 도시한 것이며, 8a 내지 8l은 비표시영역에 형성된 구동회로부의 구동소자인 CMOS의 n형 및 p형 박막 트랜지스터의 제조 공정 단계별 단면도이다.
우선, 도 5a와 도 6a와 도 7a 및 8a에 도시한 바와 같이, 화소부와 구동회로부를 포함하는 기판(101) 전면에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택되는 하나를 증착하여 버퍼층(103)을 형성한다. 상기 버퍼층(103)은 비정질 실리콘을 폴리 실리콘으로 재결정화할 경우, 레이저 조사 등에 의해 발생하는 열로 인해 기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리 실리콘의 막 특성이 저하되는 것을 방지하기 위함이다.
다음, 상기 버퍼층(103) 위로 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 중에서 선택되는 하나를 전면에 증착하고, 연속하여 그 위로 금속물질인 몰리브덴(Mo)을 증착하여 투명 도전성 물질층(106)과 금속층(107)을 형성한다. 이때, 상기 투명도전성 물질층(106)은 그 두께가 500Å 내지 1000Å인 것이 바람직하며, 상기 투명 도전성 물질층(106) 상부의 금속층(107)은 그 두께가 3000Å이하로 형성되는 것이 바람직하다.
다음, 상기 금속층(107) 위로 기판(101) 전면에 포토레지스트를 도포하여 포토레지스트층(108)을 형성한 후, 상기 포토레지스트층(108) 위로 빛을 투과시키는 투과영역(TA)과 빛을 차단하는 차단영역(BA)과 통과하는 빛량을 조절할 수 있는 반투과영역(HTA)을 갖는 마스크(170)를 위치시킨다. 이때, 스위칭 소자부(이하 Ⅳ영역이라 칭함) 및 구동소자부(이하 Ⅴ(n형 박막 트랜지스터 형성부),Ⅵ(p형 박막 트랜지스터 형성부) 영역이라 칭함)의 게이트 전극이 형성될 부분(GA) 및 상기 Ⅳ영역 내의 화소전극이 형성될 영역(PA)에는 반투과영역(HTA)이, 그리고 게이트 배선이 형성될 영역에는 차단영역(BA)이, 그 외 영역에서는 투과영역(TA)이 위치하도록 상기 마스크(170)를 위치시킨 후, 노광을 실시한다.
이때, 본 실시예에서는 빛을 받은 부분이 현상 시 제거되는 특성을 갖는 포지티브형(positive type) 포토레지스트를 사용한 것을 보이고 있으나, 마스크의 패턴을 바꾸면 그 반대 특성을 갖는 네가티브형(negative type) 포토레지스트도 사용할 수 있다.
다음, 도 5b와 도 6b와 도 7b 및 8b에 도시한 바와 같이, 마스크(도 5a 의 170)를 통해 노광한 포토레지스트층(도 5a 내지 8a의 108)을 현상하면 빛을 받은 부분에 대응되는 포토레지스트층이 제거되어 하부의 금속층(107)을 노출시킨다. 또한, 포토레지스트 패턴(108a, 108b)에 있어서, 마스크(도 5a 내지 8a의 170)의 반투과영역(도 5a 내지 8a의 HTA)을 통과한 빛이 부분적으로 회절노광 되므로 상기 회절노광 된 빛에 노출된 영역은 그 광량이 투과영역(도 5a 내지 8a의 TA)을 통과한 빛의 광량에 비해 작으므로 얇은 포토레지스트 패턴(108a) 형성되며, 차단영역(도 5a 내지 8a의 BA)에 대응되어 빛이 완전히 차단된 부분인 게이트 배선 형성부(GLA)은 두꺼운 포토레지스트 패턴(108b)이 형성된다.
다음, 도 5c와 도 6c와 도 7c 및 8c에 도시한 바와 같이, 포토레지스트 패턴(108a, 108b) 사이로 노출된 금속층(107) 및 상기 금속층(107) 하부의 투명 도전성 물질층(106)을 연속하여 에칭함으로써 버퍼층(103)을 부분적으로 노출시킨다.
다음, 도 5d와 도 6d와 도 7d 및 8d에 도시한 바와 같이, 버퍼층(103)이 노출된 기판(101) 상에 에슁 또는 스트립공정을 실시하여, 얇은 두께의 포토레지스트 패턴(도 5c 내지 8c의 108a)을 제거함으로써 하부의 금속층(미도시)을 노출시킨다. 이후, 상기 노출된 상기 금속층(미도시)을 에칭하여 상기 금속층(미도시) 하부의 투명 도전성 물질층(110, 113, 116)을 노출시킨다. 이때, Ⅳ, V, Ⅵ 영역 및 패드부 영역의 노출된 투명 도전성 물질층(110, 113)은 각각 게이트 전극(113)과 화소전극(110)과 게이트 패드 전극(116)을 형성하며, 스토리지 커패시터 형성부(StgA)에 있어서는 상기 화소전극(110)이 연장하여 그 일끝단이 스토리지 제 1 전극(110a)을 형성한다.
또한, 게이트 배선 형성부(GLA)에는 여전히 포토레지스트 패턴(108b)이 남아있으므로 투명 도전성 물질층(112b)과 금속층(112a)의 이중층을 형성하게 된다. 따라서 게이트 배선(112)의 두께가 얇을수록 박막 트랜지스터 구동 시 저항으로 인해 신호 지연의 문제가 야기되는 것을 해결하였으며, 동시에 상기 이중충의 게이트 배선(112)으로부터 분기한 게이트 전극(113) 및 V, Ⅵ영역의 게이트 전극(114, 115)은 상부의 금속층(미도시)이 제거되어 매우 얇은 두께의 투명 도전성 물질층(113, 114, 115)만으로 형성함으로써 그 단차를 줄여 추후 폴리실리콘의 반도체층 형성을 위한 레이저를 이용한 결정화 과정에서 높은 단차로 인한 결정화 품질 문제를 상당부분 해결한 것이 특징이다.
다음, 도 5e와 도 6e와 도 7e 및 8e에 도시한 바와 같이, 게이트 배선(112) 상부의 남아있는 포토레지스트 패턴(도 5d 내지 도 8d의 108b)을 에슁(ashing) 공정 진행으로 제거함으로써 상기 게이트 배선(112)의 상부층을 형성하는 금속층(112a)을 노출시킨 후, 기판(101) 전면에 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중에 하나를 증착하여 게이트 절연막(118)을 형성하고, 연속하여 상기 게이트 절연막(118) 위로 비정질 실리콘(a-Si)을 증착하여 기판(101) 전면에 비정질 실리콘층(미도시)을 형성한다.
이후, 상기 기판(101) 전면에 형성된 비정질 실리콘층(미도시)에 적정한 에너지 밀도를 갖는 레이저 빔 등을 조사하여 상기 비정질 실리콘층(미도시)을 용융시키면, 상기 액상의 비정질 실리콘층(미도시)이 응고되며 재결정됨으로써 폴리 실리콘층(123)을 형성한다. 이때, 상기 비정질 실리콘층(미도시)의 결정화는 308nm의 파장을 갖는 엑시머 레이저를 이용한 ELA(Excimer Laser Annealing) 또는 SLS(Sequential lateral Solidification) 결정화법을 이용하여 폴리 실리콘으로 결정화하는 것이 박람직하다. 전 단계에서 설명한 바, 상기 ELA 또는 SLS 결정화법을 이용한 비정질 실리콘의 결정화는 단차로 인해 레이저 조사 시 에너지 밀도 차이가 발생함으로써 결정화 품질이 저하될 수 있는 문제가 있지만, 본 발명에 있어서는 투명 도전성 물질을 이용하여 게이트 배선(112)과 게이트 전극(113)의 두께를 달리 형성함으로써 기판과 게이트 전극간의 단차를 최소화하여 결정화 품질을 향상시킬 수 있는 것이 특징이다.
다음, 도 5f와 도 6f와 도 7f 및 8f에 도시한 바와 같이, 상기 폴리실리콘층(123) 위로 포토레지스트를 전면에 도포하고, 제 2 마스크 공정을 진행하여 Ⅵ영역에 있어서 게이트 전극(115)에 대응되는 부분의 폴리실리콘층 상부에 제 1 포토레지스패턴(131)을 형성하고, 상기 제 1 포토레지스트패턴(131)의 양측으로 일정간격의 폴리 실리콘층(126)을 노출시키고, 그 외 Ⅳ, V영역 및 게이트 패드 형성부(GPA)에 있어서는 전면에 제 2 포토레지스트 패턴(130)을 형성한다. 이후, 기판(101) 전면에 고농도의 1015/㎠ 내지 9*1016/㎠의 도즈량을 갖는 이온주입에 의한 p+도핑을 진행하면, Ⅵ 영역에 있어, 제 1 포토레지스트 패턴(131)이 제거되어 노출된 폴리 실리콘층(126) 영역에 상기 고도즈량을 갖는 p+이온이 주입되어 p형 오믹콘택층(126)을 형성하게 된다. 상기 Ⅵ영역 일부를 포함한 그 외 영역에서는 상기 제 2 포토레지스트패턴(130)이 이온주입의 블록킹 마스크로 작용하여 그 하부의 폴리 실리콘층(123)은 도핑되지 않고 순수한 폴리실리콘 상태로 있게 된다. 상기 p+도핑 후, 폴리 실리콘층(123) 상부의 제 1,2 포토레지스트패턴(131, 130)은 스트립(strip) 또는 에슁(ashing) 처리하여 제거한다.
다음, 도 5g와 도 6g와 도 7g 및 8g에 도시한 바와 같이, p+도핑의 블록킹 마스크로 이용한 포토레지스트패턴(도 5f 내지 도 8f의 130, 131)이 제거된 기판(101) 상의 폴리 실리콘층(123, 126) 위로 새로운 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성 후, 제 3 마스크 공정을 진행하여 Ⅳ영역과 Ⅴ영역에 있어 패터닝함으로써 n+도핑 블록킹 마스크로 이용되는 포토레지스트 패턴(135, 136)을 형성한다. 이때, 게이트 전극(113, 114)과 대응되는 폴리 실리콘층 상부 양측에 형성된 일정간격의 포토레지스트층(미도시) 및 스토리지 커패시터 영역(StgA)에 대응되는 포토레지스트층(미도시)을 제거하여 하부의 폴리 실리콘층(124, 125, 127)을 노출시킨다. 또한, Ⅳ, Ⅴ 영역에 있어 게이트 전극(113, 114)과 대응되며 형성된 포토레지스트패턴(135)은 상기 게이트 전극(113, 114)의 폭보다 일정간격 더 넓게 형성되는 것이 특징이다.
이후, 기판(101) 전면에 고농도의 1015/㎠ 내지 9*1016/㎠의 도즈량을 갖는 이온주입에 의한 n+도핑을 진행한다. 따라서, 게이트 전극(113, 114) 주변의 n+도핑된 폴리 실리콘층(124, 125)은 n형 오믹콘택층(124, 125)을 형성하며, 스토리지 커패시터 형성부(StgA)의 상기 n+도핑된 폴리 실리콘층(127)은 금속에 가까운 도전성 특성을 지니게 되므로 제 2 스토리지 전극(127)을 형성하게 된다.
다음, 도 5h와 도 6h와 도 7h 및 8h에 도시한 바와 같이, 상기 n+도핑된 폴리실리콘 영역을 갖는 기판(101) 상의 포토레지스트 패턴(135, 136)을 드라이 에칭하여 상기 포토레지스트 패턴(135, 136)의 측면 일정간격을 제거한다. 이때, 드라이 에칭을 실시함으로써 게이트 전극(113, 114) 상부에 위치한 포토레지스트 패턴(135)의 양측의 일정간격의 영역이 에칭되어 소정간격의 순수 폴리실리콘층(124b, 125b)을 노출시키게 된다. 이때, 외부로 노출된 포토레지스트 패턴(135, 136) 전체가 에칭되므로 그 두께 역시 얇아지게 된다.
이후, 기판(101) 전면에 대략 1013/㎠ 내지 9*1013/㎠ 정도의 저농도의 도즈량을 갖는 이온주입에 의한 n-도핑을 진행한다. 상기 저농도의 도즈량을 갖는 n-도핑에 의해 포토레지스트 패턴(135, 136) 외부로 노출된 폴리 실리콘층 더욱 정확히는 n형 오믹콘택층(124a, 125a)과 스토리지 커패시터 형성부(StgA)의 제 2 스토리지 전극(127)과 상기 n형 오믹콘택층(124a, 125a)과 연결되며 드라이 에칭에 의해 새로이 노출된 된 소정간격의 폴리 실리콘층(124b, 125b)은 n-도핑이 이루어진다. 이때, n-도핑의 도즈량보다 더욱 고농도의 도즈량으로 n+ 도핑된 폴리 실리콘층인 n형 오믹콘택층(124a, 125a)과 스토리지 제 2 전극(127)은 상기 n-도핑이 더욱 이루어져도 별 영향을 받지 않고, Ⅳ, Ⅴ영역에 있어, 게이트 전극(113, 114) 주변의 새로이 노출된 폴리 실리콘층(124b, 125b)과 번호를 부여하지 않은 일부 영역의 폴리실리콘층만이 저도즈량의 n-도핑되어 LDD층(124b, 125b, 번호 미부여)을 형성하게 된다. 이때, 게이트 전극(113, 114) 주변의 n- 도핑된 폴리 실리콘층(124b, 125b) 이외의 새로이 노출되어 n-도핑된 영역은 추후 공정에서 에칭되므로 문제되지 않는다. 상기 LDD층(124b, 125b)은 핫캐리어(hot carrier)들을 분산시키고, 누설전류를 방지하기 위해 형성하는 것으로써 특히, 누설전류 발생이 심한 n형 박막 트랜지스터의 반도체층에만 형성하며, 그 위치는 n+ 도핑되어 형성된 오믹 콘택층(본 발명에서는 124b, 125b)과 순수 폴리실리콘으로 구성되는 액티브층(본 발명에서는 124c, 125c) 사이 영역에 형성하는 것이 일반적이다.
여기서 도핑공정을 진행한 화소부 및 구동회로부 영역(Ⅳ, Ⅴ, Ⅵ)의 폴리실리콘층(123, 124, 125, 126)의 구조를 정리하면, n형 박막 트랜지스터가 형성되는 Ⅳ, V영역에 있어서는 상기 폴리실리콘층은 게이트 전극과 대응되는 부분(GA)은 도핑되지 않는 순수 폴리실리콘으로 구성되어 액티브층(124c, 125c)을 이루고 있으며, 상기 액티브층(124c, 125c) 양측으로 소정간격은 n-도핑되어 LDD층(124b, 125b)을 형성하고 있으며, 상기 LDD층(124b, 125b)과 접촉하며 외측으로 일정간격의 n+도핑된 오믹콘택층(124a, 125a)을 형성하고 있는 구조이며, p형 박막트랜지스터가 형성되는 Ⅵ영역에 있어서는 게이트 전극과 대응되는 부분(GA)의 도핑되지 않는 액티브층(126b)과 상기 액티브층(126b) 양측으로 일정간격의 p+도핑된 p형 오믹콘택층(126a)의 구조로 형성된 것이 특징이다. 또한, 스토리지 영역(StgA)에 있어서의 폴리실리콘층(127)은 n+도핑되어 도전성 성질을 갖으며 스토리지 제 2 전극(127)을 형성하는 것이 특징이다.
다음, 도 5i와 도 6i와 도 7i 및 8i에 도시한 바와 같이, n-도핑을 진행하여 LDD층(124a, 125a)을 형성한 기판(101) 상에 남아있는 포토레지스트 패턴(도 5h 내지 8h의 135, 136)을 스트립 또는 에슁 공정을 진행하여 제거한다. 이후, 제 4 마스크 공정을 진행하여, 일정간격의 n형 및 p형 오믹콘택층(124a, 125a, 126a) 및 LDD층(124b, 125b)과 액티브층(124c, 125c, 126c)을 포함하는 영역과 n+도핑된 스토리지 커패시터의 스토리지 제 2 전극(127)에 대응하는 영역을 제외한 기판 상의 폴리실리콘층(도 5h 내지 도 8h의 123)과 그 하부의 게이트 절연막(도 5h 내지 도 8h의 118 일부)을 에칭하여 제거함으로써, Ⅳ, Ⅴ 영역에 있어서는 n형 오믹콘택층(124a, 125a)과 LDD층(124b, 125b)과 액티브층(124c, 125c)으로 이루어진 반도체층(124, 125)을 형성함과 동시에 Ⅵ영역에 있어서는 p형 오믹콘택층(126a)과 액티브층(126b)으로 이루어진 반도체층(126)을 형성한다. 또한, Ⅳ영역의 화소영역(PA) 및 스토지리 커패시터 영역(StgA)에 있어서는 스토리지 커패시터 영역의 n+도핑된 폴리실리콘으로 이루어진 제 2 커패시터 전극(127)과 그 하부의 게이트 절연막(118)을 제외한 화소영역(PA) 상의 폴리실리콘층(도 5h 내지 도 8h의 123 일부)과 그 하부의 게이트 절연막(도 5h 내지 도 8h의 118일부)을 에칭하여 제거함으로써 화소전극(110)을 노출시키며, 동시에 게이트 배선(112)상의 폴리실리콘층 및 게이트 절연막 또한 함께 에칭하여 상기 게이트 배선(112)을 노출시킨다. 또한, 게이트 패드 영역(GPA)에 있어서도 화소영역(PA)과 마찬가지로 투명 도전성 물질의 게이트 패드 전극(116) 상부의 폴리실리콘층 및 게이트 절연막을 에칭하여 제거함으로써 상기 게이트 패드 전극(116)을 노출시킨다.
다음, 도 5j와 도 6j와 도 7j 및 8j에 도시한 바와 같이, 반도체층(124, 125, 126)이 형성된 기판(101)에 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중에서 선택된 하나를 전면에 증착하여 보호층(150)을 형성한다. 이때, 전술한 바와 같이, 상기 보호층(150)을 단일층으로 형성해도 되고, 또는 산화실리콘(SiO2)층을 하부층, 질화실리콘(SiNx)을 상부층으로 하여 이중층으로 보호층을 형성해도 무방하다.
다음, 도 5k와 도 6k와 도 7k 및 8k에 도시한 바와 같이, 상기 보호층(도 5j 내지 8j의 150)이 전면에 형성된 기판(101) 위로 포토레지스트를 도포하고 제 5 마스크 공정을 진행하여 상기 보호층(도 5j 내지 8j의 150)을 패터닝함으로써 Ⅳ, Ⅴ, Ⅵ영역에 있어서는 액티브층(124c, 125c)과 LDD층(124b, 125b)과 n형 오믹콘택층(124a, 125a) 일부 및 액티브층(126b)과 p형 오믹콘택층(126a) 일부를 덮도록 섬형상 패턴(150a)으로 형성함으로써 추후 공정에서 형성될 소스 및 드레인 전극(미도시)과 상기 n형 또는 p형 오믹콘택층(124a, 125a, 126a)이 콘택홀 없이 접촉할 수 있는 구조를 이루도록 한다. 동시에, 화소영역(PA)에 있어서는 화소전극(110)을 노출시키도록 패터닝하며, 이때, 게이트 배선(112) 상부에는 보호층(150a)이 제거되지 않도록 한다. 또한, 스토리지 커패시터 영역(StgA)에 있어서는 제 2 스토리지 전극(127)을 덮으며 형성되도록 하며, 게이트 패드부(GPA)에 있어서는 상기 보호층(도 5j 내지 8j의 150)을 에칭하여 제거함으로써 게이트 패드 전극(116)을 노출시키도록 한다.
다음, 도 5l과 도 6l과 도 7l 및 8l에 도시한 바와 같이, 반도체층(124, 125, 126) 일부 및 화소전극(110)이 노출된 기판(101)에 금속물질 예를들면, 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 구리(Cu) 또는 이들의 합금 중에서 선택되는 물질을 증착하고, 제 6 마스크 공정을 실시하여 패터닝함으로써 Ⅳ, Ⅴ, Ⅵ영역에 있어, 게이트 전극에 대응하는 부분의 간격만큼 일정간격 이격하며 반도체층(124, 125, 126) 중 오믹콘택층(124a, 125a, 126a)과 각각 접촉하는 소스 및 드레인 전극((160a, 161a, 162a), (160b, 161b, 162b))을 형성한다. 이때, 드레인 전극(160b, 161b, 162b)의 일끝단은 노출된 화소전극(110)의 일끝단과 접촉하도록 형성한다. 화소영역(PA) 및 게이트 패드 영역(GPA)및 스토리지 커패시터 영역(StgA)에 있어서는 상기 증착된 금속물질을 에칭하여 제거함으로써 각각 화소전극(110) 및 게이트 패드 전극(116) 및 보호층(150a)이 노출되도록 함으로써 어레이 기판을 완성한다.
<제 2 실시예>
전술한 제 1 실시예에서는 화소부에 있어 각 화소영역 내의 화소전극이 노출되어 스위칭 박막 트랜지스터의 드레인 전극과 콘택홀없이 연결된 것을 특징으로 하지만, 제 2 실시예에서는 화소전극 상부에 보호층을 완전히 에칭하여 제거하지 않고 콘택홀을 형성하여 드레인 전극과 연결되는 것을 특징을 한다.
보호층을 형성하기까지의 제조 공정은 제 1 실시예와 동일하므로 도면으로 제시하지 않고, 그 설명도 생략한다. 또한, 구동회로부의 n형 및 p형 박막 트랜지스터 형성부는 제 1 실시예와 동일하므로 도면은 생략한다.
도 9a와 9b는 본 발명의 제 2 실시예에 따라 도 4를 A-A를 따라 절단한 부분의 제조 단계별 단면을 도시한 것이며, 도 10a와 도 10b는 B-B를 따라 절단한 부분의 제조 단계별 단면을 도시한 것이다. 제 1 실시예와 동일한 요소에 대해서 제 1 실시예의 도면부호에 100을 더하여 표시하였다.
우선, 도 9a와 10a에 도시한 바와 같이, p+, n+, n-도핑되어 패턴닝된 반도체층(224) 을 포함한 기판(201) 전면에 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중에서 선택된 하나를 증착하여 보호층(미도시)을 형성하거나 또는, 산화실리콘(SiO2)층을 하부층, 질화실리콘(SiNx)층을 상부층으로 하여 이중층으로 보호층을 형성한다. 이후, 상기 보호층(미도시) 상부에 포토레지스트를 전면에 도포하고, 제 5 마스트 공정을 실시하여 상기 보호층(미도시)을 패터닝함으로써 반도체층(224) 중 오믹콘택층(224a) 일부를 노출시키는 반도체층 콘택홀(253a) 및 화소전극 콘택홀(254)을 갖는 보호층 패턴(250a, 250b)형성한다. 이때, 도면으로 제시하지 않았지만, 구동회로부의 n형 및 p형 반도체층 상부에는 제 1 실시예에서 도면(도 8k)으로 제시한 바와 같이 동일하게 오믹콘택층 일부를 노출시키도록 액티브층과 LDD층(n형 박막 트랜지스터 형성부에만 존재함)과 오믹콘택층 일부를 포함하는 반도체층 영역을 덮도록 섬형상의 보호층 패턴이 형성된다. 또한, 게이트 패드부에 있어서는 보호층이 에칭되어 게이트 패드 전극을 노출시키게 된다.
다음, 도 9b와 도 10에 도시한 바와 같이, 보호층 패턴(250a, 250b)이 형성된 기판(201) 전면에 금속물질 예를들면 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 구리(Cu) 또는 이들의 합금 중에서 선택되는 물질을 증착하고, 제 6 마스크 공정을 실시하여 패터닝함으로써 화소부 박막 트랜지스터 형성부에 있어서는 직접 및 반도체층 콘택홀(253)을 통해 오믹콘택층(224a)과 각각 접촉하는 소스 및 드레인 전극(260a, 260b)을 형성한다. 이때 상기 드레인 전극(260b)은 화소전극 콘택홀(254)을 통해 화소전극(210)과도 접촉하는 것이 특징이다. 이때, 도면에 나타나지 않았지만, 화소부에 있어서 상기 소스 전극(260a)과 연결된 데이터 배선(미도시) 또한 형성하게 된다. 또한, 도시하지 않았지만 구동회로부의 각 박막 트랜지스터 형성부에 있어서도 섬형상의 보호층 패턴 외측으로 노출된 각각의 오믹콘택층과 각각 접촉하는 소스 및 드레인 전극이 형성된다.
< 제 3 실시예 >
본 발명의 제 1 및 제 2 실시예에서는 폴리실리콘을 이용함으로써 구동소자인 CMOS 소자를 구동회로부에 형성한 예를 보이고 있지만, 구동소자를 CMOS 소자로 구성하지 않고 p형 박막 트랜지스터로 이루어지는 PMOS로 구성할 경우, 즉, 구동회로부 및 화소부의 스위칭 및 구동 박막 트랜지스터를 p형 박막 트랜지스터로 형성할 경우, 폴리실리콘층에 있어 n+ 및 n-도핑을 하지 않아도 되므로 총 5개의 마스크를 이용하여 어레이 기판을 제작할 수 있다.
상기 제 3 실시예는 n+ 및 n-도핑 공정이 삭제되는 것 이외의 모든 공정이 전술한 제 1 또는 제 2 실시예와 동일하므로 따로 설명하지 않는다.
이와 같이, 본 발명의 실시예에 따른 구동회로부 일체형 액정표시장치용 어레이 기판의 제작 시, 보텀 게이트 구조로써 게이트 전극을 포함한 게이트 배선과 화소전극을 일괄 증착하여 형성한 후, 반도체층과 게이트 절연막을 동시에 식각하고, 섬형상의 보호층을 형성 후, 소스 및 드레인 전극을 포함하는 데이터 배선을 형성함으로써 화소전극과 드레인 전극을 콘택홀 형성없이 접촉시킬 수 있다. 따라서, 종래의 8마스크 공정에 의해 제작되던 구동회로 일체형 액정표시장치용 어레이 기판을 6마스크 공정에 의해 제작함으로써 마스크수를 절감하여 공정시간을 단축하고, 생산수율을 향상시켜 제조비용을 줄이는 효과가 있다.
또한, 상기 섬형상의 보호층을 반도체층 상부에 형성함으로써 소스 드레인 전극 형성 시 채널영역에 손상을 주는 것을 방지하는 효과가 있다.
또한, p도핑만 실시할 경우 5개의 마스크 공정으로 어레이 기판의 제조가 가능하므로 더욱 제조 비용을 절감하는 효과가 있다.
또한, 투명 도전성 물질층과 금속층의 이중층으로 구성한 게이트 배선과는 달리 게이트 전극은 회절노광을 이용하여 단일층으로 두께를 얇게 형성함으로써 폴리실리콘의 결정화 공정 진행 시 결정화 품질을 향상 시키는 효과가 있다.
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도.
도 2a 내지 2f와 도 3a 내지 3f는 종래의 화소부의 박막 트랜지스터와 구동회로부의 CMOS 구조 박막 트랜지스터의 제조 단계별로 각각 도시한 단면도.
도 4는 본 발명에 따른 액정표시장치용 어레이 기판의 평면도.
도 5a 내지 5l은 본 발명의 제 1 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조 공정별 단면도로서, 도 4를 A-A에 따라 절단한 제조 공정별 단면도.
도 6a 내지 6l은 본 발명의 제 1 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조 공정별 단면도로서, 도 4를 B-B에 따라 절단한 제조 공정별 단면도.
도 7a 내지 7l은 본 발명의 제 1 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조 공정별 단면도로서, 도 4를 C-C에 따라 절단한 제조 공정별 단면도.
도 8a 내지 8l은 본 발명의 제 1 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 구동회로부의 CMOS 구조 박막 트랜지스터를 제조 단계별로 각각 도시한 단면도.
도 9a와 도 9b는 본 발명의 제 2 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조 공정별 단면도로서, 도 4의 B-B에 따른 제조 공정별 단면도.
도 10a와 도 10b는 본 발명의 제 2 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조 공정별 단면도로서, 도 4의 B-B에 따른 제조 공정별 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 103 : 버퍼층
110 : 화소전극 110a : 스토리지 제 1 전극
113 : 게이트 전극 118 : 게이트 절연막
124a : n형 오믹콘택층 124b : LDD층
124c : 액티브층 124 : 반도체층
150a, 150b : 보호층 패턴
160a : 소스 전극 160b : 드레인 전극
Ⅳ : 화소부 박막 트랜지스터 형성부
GA : 게이트 전극 형성부 GLA :게이트 배선 형성부
GPA : 게이트 패드 전극 형성부 PA : 화소전극 형성부
StgA : 스토리지 커패시터 형성부

Claims (18)

  1. 투명한 기판 상에 화소부와 구동회로부를 정의하고, 상기 화소부 내에 다수의 박막 트랜지스터 형성부 및 구동회로부 내에 CMOS인 n형 및 p형 박막 트랜지스터 형성부를 정의하는 단계와;
    상기 기판 위로 투명 도전성 물질층과 금속층을 전면에 형성하는 단계와;
    상기 투명 도전성 물질층과 금속층 위로 제 1 마스크 공정을 진행하여 화소부와 구동회로부의 각 박막 트랜지스터 형성부에 게이트 전극을 형성하고, 동시에 화소부에는 게이트 배선과 화소전극 및 상기 화소전극과 연결된 스토리지 제 1 전극을 형성하는 단계와;
    상기 게이트 전극과 화소전극이 형성된 기판 전면에 무기절연막과 비정질 실리콘층을 형성하는 단계와;
    상기 비정질 실리콘층을 결정화 공정을 진행하여 폴리 실리콘층으로 결정화하는 단계와;
    상기 폴리 실리콘층을 제 2, 3 마스크 공정을 진행하여 도핑 블록킹 마스크를 형성함으로써 부분적으로 p+,n+,n-도핑하여 화소부의 박막 트랜지스터 형성부 및 구동회로부의 n형 박막 트랜지스터 형성부에 n형 오믹콘택층과 LDD층과 액티브층과 동시에 구동회로부의 p형 박막 트랜지스터 형성부에 p형 오믹콘택층과 액티브층을 형성하는 단계와;
    상기 도핑된 폴리 실리콘층과 하부의 무기절연막을 제 4 마스크 공정을 진행하여 패터닝함으로써 반도체층 및 배선형태의 스토리지 제 2 전극을 형성하는 단계와;
    상기 패터닝된 반도체층을 포함하는 기판 전면에 무기절연물질을 전면에 증착하고, 제 5 마스크 공정을 진행하여 각 박막 트랜지스터 형성부의 반도체층 상부에 오믹콘택층 일부를 노출시키는 섬형상 패턴을 포함하는 보호층을 형성하는 단계와;
    상기 섬형상 패턴을 포함하는 보호층이 형성된 기판 상에 금속물질을 증착하고, 제 6 마스크 공정을 진행하여 상기 노출된 오믹콘택층과 각각 접촉하는 소스 전극 및 드레인 전극과 상기 소스 전극과 연결되며 게이트 배선과 교차하는 데이터 배선을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  2. 투명한 기판 상에 화소부와 구동회로부를 정의하고, 상기 화소부 내에 다수의 박막 트랜지스터 형성부 및 구동회로부 내에 PMOS인 p형 박막 트랜지스터 형성부를 정의하는 단계와;
    상기 기판 위로 투명 도전성 물질층과 금속층을 전면에 형성하는 단계와;
    상기 투명 도전성 물질층과 금속층 위로 제 1 마스크 공정을 진행하여 화소부와 구동회로부의 각 박막 트랜지스터 형성부에 게이트 전극을 형성하고, 동시에 화소부에는 게이트 배선과 화소전극 및 상기 화소전극과 연결된 스토리지 제 1 전극을 형성하는 단계와;
    상기 게이트 전극과 화소전극이 형성된 기판 전면에 무기절연막과 비정질 실리콘층을 형성하는 단계와;
    상기 비정질 실리콘층을 결정화 공정을 진행하여 폴리 실리콘층으로 결정화하는 단계와;
    상기 폴리 실리콘층을 제 2 마스크 공정을 진행하여 도핑 블록킹 마스크를 형성함으로써 부분적으로 p+도핑하여 각 영역의 박막 트랜지스터 형성부에 p형 오믹콘택층과 액티브층을 형성하는 단계와;
    상기 도핑된 폴리 실리콘층과 하부의 무기절연막을 제 3 마스크 공정을 진행하여 패터닝함으로써 반도체층 및 배선형태의 스토리지 제 2 전극을 형성하는 단계와;
    상기 패터닝된 반도체층을 포함하는 기판 전면에 무기절연물질을 전면에 증착하고, 제 4 마스크 공정을 진행하여 각 박막 트랜지스터 형성부의 반도체층 상부에 오믹콘택층 일부를 노출시키는 섬형상 패턴을 포함하는 보호층을 형성하는 단계와;
    상기 섬형상 패턴을 포함하는 보호층이 형성된 기판 상에 금속물질을 증착하고, 제 5 마스크 공정을 진행하여 상기 노출된 오믹콘택층과 각각 접촉하는 소스 전극 및 드레인 전극과 상기 소스 전극과 연결되며 게이트 배선과 교차하는 데이터 배선을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  3. 제 1 항 또는 제 2 항 중 어느 하나의 항에 있어서,
    상기 제 1 마스크 공정은 상기 금속층 위로 기판 전면에 포토레지스트를 도포하는 단계와;
    상기 포토레지스트가 도포된 기판 위로 투과영역과 반투과영역과 차단영역을 갖는 마스크를 위치시킨 후 회절노광을 실시하여 화소부 및 구동회로부의 게이트 전극이 형성될 부분 및 화소부의 화소전극 및 스토리지 제 1 전극이 형성될 부분에는 각각 얇은 포토레지스트 패턴을 형성하고, 게이트 배선이 형성될 부분에는 두꺼운 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴 외부로 노출된 금속층 및 그 하부의 투명 도전성 물질층을 연속 식각하는 단계와;
    상기 포토레지스트 패턴에 드라이 에칭을 실시하여 얇은 포토레지스트 패턴을 제거하여 그 하부의 금속층을 노출시키는 단계와;
    상기 노출된 금속층을 에칭하여 하부의 투명 도전성 물질층을 노출시키는 단계와;
    상기 투명 도전성 물질층이 노출된 기판 상에 에칭되지 않고 남아있는 포토레지스트 패턴을 제거하는 단계
    를 더욱 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  4. 제 1 항 또는 제 2 항 중 어느 하나의 항에 있어서,
    상기 게이트 배선은 투명 도전성 물질층과 금속층의 이중층으로 형성되는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  5. 제 1 항 또는 제 2 항 중 어느 하나의 항에 있어서,
    상기 게이트 전극은 투명 도전성 물질층의 단일층으로 형성되는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  6. 제 1 항 또는 제 2 항 중 어느 하나의 항에 있어서,
    상기 기판 상에 투명한 도전성 물질층을 형성하기 전에 버퍼층을 더욱 형성하는 단계를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  7. 제 6 항에 있어서,
    상기 버퍼층은 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택되는 물질로 형성되는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  8. 제 1 항 내지 제 2 항 중 어느 하나의 항에 있어서,
    상기 투명 도전성 물질층은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 중에서 선택되는 하나로 형성되는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  9. 제 8 항에 있어서,
    상기 투명 도전성 물질층은 500Å 내지 1000Å의 두께로 형성되는 것이 특징인 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  10. 제 1 항 내지 제 2 항 중 어느 하나의 항에 있어서,
    상기 금속층은 몰리브덴(Mo)으로 형성되는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  11. 제 10 항에 있어서,
    상기 금속층은 그 두께가 3000Å 이하로 형성되는 것이 특징인 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  12. 제 1 항에 있어서,
    상기 2, 3 마스크 공정을 진행하여 도핑함으로써 액티브층과 도핑된 오믹콘택층을 형성하는 단계는
    상기 폴리 실리콘층을 포함한 기판 전면에 포토레지스트를 도포하고 제 2 마스크 공정을 실시하여 구동회로부의 p형 박막트랜지스터 형성부의 게이트 전극에 대응되는 폴리 실리콘층에서 양측으로 소정간격의 영역을 제외한 모든 영역에 포토레지스트층을 형성하는 단계와;
    상기 포토레지스트층이 형성된 기판에 제 1 도즈량을 갖는 이온주입에 의한 p+ 도핑을 실시함으로써 구동회로부의 p형 박막 트랜지스터 형성부에 있어 p형 오믹콘택층과 액티브층을 형성하는 단계와;
    상기 p+ 도핑된 기판 상의 포토레지스트층을 제거하는 단계와;
    상기 포토레지스트층을 제거한 기판 상에 제 3 마스크 공정을 실시하여 화소부 및 구동회로부의 게이트 전극에 대응되는 폴리실리콘층 상부로 상기 게이트 전극의 폭보다 넓은 폭을 갖는 영역 양측의 소정간격의 폴리실리콘층 영역과 화소부의 스토리지 캐패시터 형성부의 폴리실리콘층 영역을 노출시키는 포토레지스트층을 형성하는 단계와;
    상기 노출된 폴리실리콘층에 제 2 도즈량을 갖는 이온주입에 의한 n+도핑을 실시함으로써 화소부 및 구동회로부의 n형 박막 트랜지스터 형성부에 n형 오믹콘택층을 형성하는 단계와;
    상기 n형 오믹콘택층이 형성된 기판에 드라이 에칭을 실시하여 n형 박막트랜지스터의 게이트 전극에 대응되는 영역에 형성된 포토레지스트층 측면의 일정간격을 제거함으로써 순수 폴리 실리콘층을 노출시키는 단계와;
    상기 노출된 폴리 실리콘층에 제 3 도즈량을 갖는 이온주입에 의한 n-도핑을 실시함으로써 LDD층과 액티브층을 형성하는 단계와;
    상기 LDD층 및 액티브층이 형성된 폴리 실리콘층 상부의 포토레지스트층을 제거하는 단계
    를 더욱 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  13. 제 2 항에 있어서,
    상기 2 마스크 공정을 진행하여 도핑함으로써 액티브층과 도핑된 오믹콘택층을 형성하는 단계는
    상기 폴리 실리콘층을 포함한 기판 전면에 포토레지스트를 도포하고 제 2 마스크 공정을 실시하여 구동회로부의 p형 박막트랜지스터 형성부의 게이트 전극에 대응되는 폴리 실리콘층에서 양측으로 소정간격의 영역을 제외한 모든 영역에 포토레지스트층을 형성하는 단계와;
    상기 포토레지스트층이 형성된 기판에 제 1 도즈량을 갖는 이온주입에 의한 p+ 도핑을 실시함으로써 각 박막 트랜지스터 형성부에 있어 p형 오믹콘택층과 액티브층을 형성하는 단계와;
    상기 p+ 도핑된 기판 상의 포토레지스트층을 제거하는 단계
    를 더욱 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  14. 제 1 항 내지 제 2 항 중 어느 하나의 항에 있어서,
    상기 화소부의 드레인 전극은 그 끝 일부가 화소전극과 직접 접촉하며 형성되는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  15. 제 1 항 내지 제 2 항 중 어느 하나의 항에 있어서,
    상기 섬형상 패턴을 포함하는 보호층은 화소부의 스토리지 제 2 전극과 게이트 배선을 덮으며 형성되는 것이 특징인 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 섬형상 패턴을 포함하는 보호층은 화소부의 화소전극 상에도 더욱 형성되며, 상기 화소전극 일끝단에는 상기 화소전극을 노출시키는 화소전극 콘택홀을 형성하는 것이 특징인 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  17. 제 12 항에 있어서,
    상기 제 1 도즈량 및 제 2 도즈량은 1*1015/㎠ 내지 9*1016/㎠ 이며, 제 3 도즈량은 1*1013/㎠ 내지 9*1013/㎠ 인 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  18. 제 13 항에 에 있어서,
    상기 제 1 도즈량은 1*1015/㎠ 내지 9*1016/㎠ 인 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
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