KR100916606B1 - 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법 - Google Patents

구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법 Download PDF

Info

Publication number
KR100916606B1
KR100916606B1 KR1020030014495A KR20030014495A KR100916606B1 KR 100916606 B1 KR100916606 B1 KR 100916606B1 KR 1020030014495 A KR1020030014495 A KR 1020030014495A KR 20030014495 A KR20030014495 A KR 20030014495A KR 100916606 B1 KR100916606 B1 KR 100916606B1
Authority
KR
South Korea
Prior art keywords
layer
polysilicon
amorphous silicon
forming
doping
Prior art date
Application number
KR1020030014495A
Other languages
English (en)
Other versions
KR20040079567A (ko
Inventor
양준영
유상희
오금미
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020030014495A priority Critical patent/KR100916606B1/ko
Publication of KR20040079567A publication Critical patent/KR20040079567A/ko
Application granted granted Critical
Publication of KR100916606B1 publication Critical patent/KR100916606B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G02F2202/104—Materials and properties semiconductor poly-Si

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 폴리 실리콘을 이용한 구동회로를 동시에 형성하는 액정표시장치용 박막 트랜지스터 및 그 제조방법에 관한 것이다.
종래의 구동회로 일체형 액정표시장치용 박막 트랜지스터는 탑 게이트 구조로 화소전극을 포함하여 8개의 마스크 공정을 진행하여 제작한다. 그러나 마스크 공정을 많이 진행할수록 불량증가 및 제조비용에 많은 부담을 주어 그 경쟁력이 떨어진다.
본 발명은 폴리 실리콘을 이용하여 버톰 게이트(bottom gate) 구조로 박막 트랜지스터를 구성하고, 2번의 결정화 공정과 카운터 도핑 및 회절노광을 이용하여 화소전극을 포함하여 5개 또는 6개의 마스크 공정 진행으로 박막 트랜지스터를 제조 할 수 있는 방법을 제공한다.
버톰 게이트 구조, 카운터 도핑, 폴리 실리콘, 마스크수 절감, 2중 반도체층

Description

구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자 및 그 제조방법{Switching and driving device for liquid crystal display device with driving circuit and method for fabricating the same}
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도.
도 2a와 2b는 종래의 화소부 박막 트랜지스터 및 구동회로부 CMOS 박막 트랜지스터의 단면도.
도 3a 내지 3f와 도 4a 내지 4f는 종래의 화소부의 스위칭 소자와 구동회로부의 CMOS 구조 박막 트랜지스터의 제조 단계별로 각각 도시한 단면도.
도 5a와 5b는 본 발명의 제 1 실시예에 따른 버톰 게이트형 화소부 박막 트랜지스터 및 구동회로부 CMOS 박막 트랜지스터의 단면도.
도 6a 내지 6f와 도 7a 내지 7f는 본 발명의 제 1 실시예에 따른 화소부의 박막 트랜지스터와 구동회로부의 CMOS 구조 박막 트랜지스터의 제조 단계별로 각각 도시한 단면도.
도 8a와 8b는 본 발명의 제 1 실시예에 따른 변형예를 도시한 버톰 게이트형 화소부 박막 트랜지스터 및 구동회로부 CMOS 박막 트랜지스터의 단면도.
도 9a와 9b는 본 발명의 제 2 실시예에 따른 버톰 게이트형 화소부 박막 트 랜지스터 및 구동회로부 CMOS 박막 트랜지스터의 단면도.
도 10a 내지 10h와 도 11a 내지 11h는 본 발명의 제 2 실시예에 따른 화소부의 박막 트랜지스터와 구동회로부의 CMOS 구조 박막 트랜지스터의 제조 단계별로 각각 도시한 단면도.
도 12a와 12b는 본 발명의 제 2 실시예에 따른 변형예를 도시한 버톰 게이트형 화소부 박막 트랜지스터 및 구동회로부 CMOS 박막 트랜지스터의 단면도.
도 13a와 13b는 본 발명의 제 3 실시예에 따른 버톰 게이트형 화소부 박막 트랜지스터 및 구동회로부 CMOS 박막 트랜지스터의 단면도.
도 14a 내지 14e와 도 15a 내지 15e는 본 발명의 제 3 실시예에 따른 화소부의 박막 트랜지스터와 구동회로부의 CMOS 구조 박막 트랜지스터의 제조 단계별로 각각 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 기판 105 : 버퍼층
112, 114 : 게이트 전극 117 : 게이트 절연막
120 : 제 1 반도체층 126(126b, 126c), 129c : 제 2 반도체층
126b : LDD층 126c : n형 오믹콘택층
142a, 144a : 소스 전극 142b, 144b : 드레인 전극
150 : 보호층
Ⅴ : 구동회로부 n형 박막 트랜지스터부
Ⅵ : 구동회로부 p형 박막 트랜지스터부
본 발명은 액정표시장치에 관한 것으로, 특히 폴리 실리콘을 이용한 액정표시장치용 박막 트랜지스터의 제조 방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
상기 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.
현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목 받고 있으며, 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로는 쓰기 어렵다.
한편, 근래에 들어 폴리 실리콘(poly-Si)을 사용하는 박막 트랜지스터를 채용한 액정표시장치가 연구 및 개발되고 있다. 이러한 폴리 실리콘은 비정질 실리콘에 비해 전계효과 이동도가 100 내지 200배정도 더 크므로 응답 속도가 빠르고, 온도와 빛에 대한 안정성이 우수하다. 또한, 구동회로를 동일 기판 상에 형성할 수 있는 장점이 있다.
이하, 첨부한 도면을 참조하여 폴리 실리콘을 이용한 액정표시장치의 박막 트랜지스터 제조 방법에 대해 설명한다.
도 1은 폴리 실리콘을 이용하여 구동회로가 형성된 어레이 기판의 개략도이다.
도시한 바와 같이, 절연 기판(1) 상에 구동회로부(5)와 화소부(3)가 같이 형성되어 있다. 상기 화소부(3)는 기판(1)의 중앙부에 위치하고, 이 화소부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 위치하고 있다. 상기 화소부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수 개의 게이트 배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수 개의 데이터 배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(T)가 위치한다.
또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(12)과 연결되어 있다.
상기 게이트 및 데이터 구동회로부(5a, 5b)는 상기 외부신호 입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(7, 9)을 통해 화소부(3)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
따라서, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 구동하게 된다.
다음으로 상기 전술한 구동회로부가 함께 구성된 어레이 기판의 화소부 스위칭 소자 및 구동회로부 CMOS인 n형 및 p형 박막 트랜지스터의 구성 및 그 제조 방법에 대해 설명한다.
도 2a 및 2b는 화소부 스위칭 소자와 구동회로부 CMOS구조 박막 트랜지스터의 단면을 각각 도시한 단면도이다.
도 2a에 도시한 바와 같이, 절연기판(20) 상에 산화실리콘(SiO2)과 같은 무기절연물질로 이루어진 버퍼층(25)이 기판(20) 전면에 형성되어 있고, 상기 버퍼층(25) 상부에는 반도체층(30)이 형성되어 있으며, 상기 반도체층(30) 위로는 게이트 절연막(45)이 전면에 형성되어 있다. 또한, 상기 게이트 절연막(45) 위에 게이트 전극(50)이 형성되어 있고, 이 게이트 전극(50) 상부에는 층간절연막(interlayer, 70)이 형성되어 있다. 상기 게이트 절연막(45)와 층간절연막(70)에는 반도체층(30)과 접촉하기 위한 반도체층 콘택홀(73a, 73b)이 형성되어 있으며, 상기 층간절연막(70) 위로 상기 반도체층 콘택홀(73a, 73b)과 각각 연결되며, 상기 게이트 전극(50)과 일정간격 이격되어 소스 및 드레인 전극(80a, 80b)이 형성되어 있다. 상기 드레인 전극(80b) 상부에는 드레인 전극 콘택홀(95)을 포함하는 보호층(90)이 형성되어 있고, 이 보호층(90) 상부에는 상기 드레인 전극 콘택홀(95)을 통해 드레인 전극(80)과 연결되어 화소 전극(97)이 형성되어 있다.
상기 반도체층(30)에 있어서, 게이트 전극(50)과 대응되는 게이트 절연막(45)하부 영역은 액티브층(30a)을 이루고, 상기 소스 및 드레인 전극(80a, 80b)과 접촉되는 부분은 n+ 도핑되어 n형 오믹콘택층(30c)을 이루며, 상기 액티브층(30a)과 n형 오믹콘택층(30c) 사이에 n- 도핑된 LDD(Lightly Doped Drain)층(30b)이 형성되어 있다. 상기 LDD층(30b)은 핫캐리어(hot carrier)들을 분산시키기 위한 목적으로, 낮은 농도로 도핑되어 누설전류(Ioff)의 증가를 방지하며, 온(on)상태의 전류의 손실을 막는 역할을 한다.
다음으로 구동회로부의 CMOS구조 박막 트랜지스터의 단면도인 도 2b를 참조하여 설명한다. 이때, 상기 구동회로부의 CMOS구조 박막 트랜지스터는 n+로 도핑된 반도체층(35)을 포함하는 박막 트랜지스터부(Ⅱ)와 p+로 도핑된 반도체층(40)을 포함하는 박막 트랜지스터부(Ⅲ)로 구성되며, 설명의 편의상 동일한 소자에 대해서는 Ⅱ, Ⅲ 순서대로 부호를 함께 기재한다.
도시한 바와 같이, 버퍼층(25)이 형성된 투명한 절연기판(20) 상에는 n형 반도체층(35)과 p형 반도체층(40)이 서로 일정간격 이격되어 형성되어 있고, n형 및 p형 반도체층(35, 40) 상부에는 게이트 절연막(45)이 전면에 형성되어 있으며, 게이트 절연막(45) 위로 게이트 전극(55, 60)이 형성되어 있다. 상기 게이트 전극(55, 60) 상부에는 기판(20)의 전면에 걸쳐 반도체층 콘택홀(75a, 75b, 77a, 77b)을 포함하는 층간절연막(70)이 형성되어 있고, 상기 층간절연막(70) 상부에는 반도체층 콘택홀(75a, 75b, 77a, 77b)을 통해 각각 n형 및 p형 반도체층(35, 40)과 접촉되는 소스 및 드레인 전극((83a, 87a),(83b, 87b))이 형성되어 있고, 이 소스 및 드레인 전극((83a, 87a),(83b, 87b)) 상부에는 전면에 걸쳐 보호층(90)이 형성되어 있다.
상기 n형 반도체층(35) 중 상기 게이트 전극(55)과 대응하며 상기 게이트 절연막(45) 하부에 형성된 영역은 액티브층(35a)을 이루고, 상기 소스 및 드레인 전극(83a, 83b)과 접촉하는 영역을 포함하는 반도체층은 n+ 도핑된 n형 오믹콘택층(35c)을 이루며, 상기 액티브층(35a)과 n형 오믹콘택층(35c) 사이에 n- 도핑된 LDD층(35b)을 이루고 있다. 또한, 상기 p형 반도체층(40)은 정공을 캐리어로써 이용하는 방식이므로, n형 박막 트랜지스터보다 캐리어의 열화 및 누설전류의 영향이 크지 않으므로, LDD층을 형성하지 않고, 상기 게이트 전극(60)과 대응하는 게이트 절연막(45) 하부의 반도체층 영역이 액티브층(40a)을 이루고, 상기 액티브층(40a)의 외곽영역이 p형 오믹콘택층(40c)을 이루고 있다.
다음으로 박막 트랜지스터의 제조 방법에 대해 설명한다.
도 3a 내지 3f와 도 4a 내지 4f는 화소부 박막 트랜지스터부(I) 및 구동회로부 n형 및 p형 박막 트랜지스터부(Ⅱ, Ⅲ)에서의 제조 공정을 제조 단계별로 각각 도시한 단면도이다.
도 3a 및 4a에 도시한 바와 같이, 투명한 절연기판(20)에 산화 실리콘(SiO2)등의 무기절연물질을 전면에 증착하여 버퍼층(25)을 형성한다. 상기 버퍼층(25)이 형성된 기판(20) 상에 비정질 실리콘(a-Si)을 전면 증착하고, 탈수소화 과정을 진행한 후, 레이저 결정화 공정을 진행하여 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화시킨다. 이후 제 1 마스크 공정을 실시하여 상기 폴리 실리콘층을 패터닝하여 반도체층(30, 35, 40)을 형성한다.
다음으로 도 3b 및 도 4b에 도시한 바와 같이, 상기 반도체층(30, 35, 40)이 형성된 기판(20) 전면에 산화실리콘(SiO2)을 증착하여 게이트 절연막(45)을 형성한다. 이후 금속물질 예를들면 몰리브덴(Mo)을 상기 게이트 절연막(45) 위에 증착한 후 제 2 마스크 공정을 진행하여 게이트 전극(50, 55, 60)을 형성한다. 상기 게이트 전극(50, 55, 60)을 마스크로 이용하여 기판(20) 전면에 이온주입에 의한 n-의 LDD(Lightly doped drain) 도핑을 한다. 이때 LDD도핑의 도즈량은 대략 1E13/㎠ 내지 5E13/㎠가 된다. 이때 화소부 및 구동회로부 각각의 게이트 전극(50, 55, 60) 하부의 반도체층(30a, 35a, 40a)은 도핑되지 않고, 이외의 반도체층(30b, 35b, 40b)은 모두 n-도핑이 이루어진다.
다음으로 도 3c 및 4c에 도시한 바와 같이, 상기 n-도핑이 된 기판(20) 전면에 PR을 도포하고 제 3 마스크 공정을 진행하여 PR패턴(62)을 형성한다. I,Ⅱ 영역의 게이트 전극(50, 55)을 포함하여 상기 게이트 전극(50, 55)양측에서 일정간격 연장된 게이트 절연막(45)의 상부까지 차단하도록 PR패턴(62)을 형성하고, 구동회로부 p형 박막 트랜지스터부(Ⅲ)에 있어서는 게이트 전극(60)을 포함하여 반도체층(40)과 대응되는 게이트 절연막(45)을 완전히 가리도록 PR패턴(63)을 형성한다. 이후 상기 PR패턴(62, 63)이 형성된 기판(20) 전면에 고농도의 도즈량을 갖는 이온주입에 의한 n+도핑을 실시한다. 이때 상기 PR패턴(62, 63)에 의해 차단되지 않은 부분의 반도체층은 n+도핑이 이루어져 n형 오믹콘택층(30c, 35c)을 형성한다. 이때, 상기 n+ 도핑의 도즈량은 대략 1E15/㎠ 내지 9E15/㎠의 값을 갖는다. 또한, I, Ⅱ영역의 반도체층(30, 35) 중 게이트 전극(50, 55)에 의해 n-와 n+도핑이 차단된 부분은 액티브층(30a, 35a)을 이루며, 상기 액티브층(30a, 35a)과 n형 오믹콘택층(30c, 35c) 사이의 n-도핑된 부분은 LDD층(30b, 35b)을 이룬다. 이후 상기 PR패턴(62, 63)을 제거한다.
다음으로 도 3d 및 4d를 참조하면, 상기 n형 오믹콘택층(30c, 35c) 형성된 기판(20) 전면에 PR을 도포하고 제 4 마스크 공정을 진행하여 I, Ⅱ영역에서는 게이트 전극(50, 55)을 포함하여 반도체층(30, 35)과 대응되는 부분의 게이트 절연막(45) 가리도록 PR패턴(65)을 형성하고, Ⅲ 영역의 p형 반도체층(40)에 대응되는 부분의 게이트 절연막 위에는 PR패턴을 형성하지 않고 노출시킨다. 이후, 1E15/㎠ 내지 9E15/㎠의 고농도의 도즈량을 갖는 이온주입에 의한 p+도핑을 진행한다. Ⅲ 영역에 있어 게이트 전극(60)에 의해 이온도핑이 차단된 반도체층(40)은 액티브층(40a)을 이루고, 상기 액티브층(40a) 이외의 p+도핑된 부분은 p형 오믹콘택층(40c)을 이룬다. 이후 상기 PR패턴(65)을 제거한다.
다음으로 도 3e 및 4e를 참조하면, 상기 p형 오믹콘택층(40c)이 형성된 기판(20) 전면에 질화실리콘(SiNx) 또는 산화실리콘(SiO2)과 같은 무기절연물질을 증착하고, 제 5 마스크 공정을 진행하여 층간절연막(70)을 형성한다. 이때 게이트 절연막(45)도 일괄 에칭하여 오믹콘택층(30c, 35c, 40c) 일부를 외부로 노출시키는 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 형성한다. 이후, 상기 층간절연막(70)이 형성된 기판 상에, 몰리브덴(Mo)과 알루미늄 네오디뮴(AlNd)을 차례대로 연속 증착하고, 제 6 마스크 공정에 의해 일괄 에칭하여, 상기 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 통해 오믹콘택층(30c, 35c, 40c)과 연결되는 소스 및 드레인 전극((80a, 83a, 87a), (80b, 83b, 87b))을 형성한다.
다음으로 도 3f 및 도 4f에 도시한 바와 같이, 상기 소스 및 드레인 전극((80a, 83a, 87a), (80b, 83b, 87b))이 형성된 기판(20) 상에, 질화실리콘(SiNx)을 증착하고, 상기 질화실리콘(SiNx)의 수소화 열처리과정을 거친 후, 제 7 마스크 공정을 진행하여 드레인 콘택홀(95)을 가지는 보호층(90)을 형성한다. 이후는 어레이 기판에 제작공정에 속하지만 박막 트랜지스터 제조 공정과 연계되므로 간단히 설명한다. I 영역의 화소부 박막 트랜지스터부에 해당하는 공정으로 상기 보호층(90)이 형성된 기판 상에 ITO(indium Tin Oxide)를 전면 증착한 후, 제 8마스크 공정을 진행하여 상기 드레인 콘택홀(95)을 통해 드레인 전극(90b)과 연결되는 화소전극(97)을 형성한다.
전술한 종래의 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자 제조공정에서는 총 8번의 마스크 공정을 진행하게 된다. 상기 마스크 공정은 PR 코팅(photo resist coating), 노광(exposure), 현상(develop)을 포함하는 공정이므로, 마스크 공정이 추가될수록 제조비용 및 공정시간이 증가된다. 따라서, 생산수율이 떨어지게 되는 문제가 발생하며, 또한, 마스크 공정이 많을수록 박막 트랜지스터 소자의 결함을 발생시킬 확률이 높아지는 문제점이 있다.
또한, 상기와 같은 탑 게이트 구조의 박막 트랜지스터 제조에 있어서, 반도체층 콘택홀 형성 시 오버에칭에 의해 n+로 도핑된 오믹콘택층이 유실되는 불량이 발생하기도 한다.
상기 문제점을 해결하기 위하여, 본 발명에서는 일반적으로 비정질 실리콘을 이용한 박막 트랜지스터 구조인 보텀 게이트(bottom gate) 구조로 박막 트랜지스터를 제작하는 것이다.
따라서, 소스 및 드레인 전극과 폴리 실리콘의 반도체층을 콘택홀 없이 접촉시킴으로써 오믹 콘택층의 유실불량을 방지할 수 있다.
또한, 화소전극을 포함하여 종래의 8개 마스크 공정을 통해 제작하던 박막 트랜지스터를 회절노광 및 카운터 도핑을 이용하여 5개 또는 6개의 마스크 공정만을 진행하여 박막 트랜지스터를 제조하여 마스크 절감 및 공정 단순화를 통해 제조비용을 절감하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자의 첫 번째 제조방법은 스위칭 소자가 형성되는 스위칭부를 포함하는 다수의 화소로 구성된 화소부와, 상기 화소부 외측으로 n형 및 p형 박막트랜지스터로 이루어진 CMOS 소자가 구성되며 상기 n형 박막트랜지스터가 형성되는 n형 영역과, 상기 p형 박막트랜지스터가 형성되는 p형 영역을 포함하는 구동회로부가 정의된 기판상에, 상기 화소부의 상기 스위칭부에 대응하여 제 1 게이트 전극과 상기 구동회로부에 대응하여 서로 이격하는 제 2 및 제 3 게이트 전극을 형성하는 단계와; 상기 제 1 내지 제 3 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 전면에 비정실 실리콘을 증착하고 결정화하여 제 1 폴리 실리콘층을 형성하는 단계와; 상기 제 1 폴리 실리콘층 위로 전면에 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층의 전면에 제 1 도즈량의 이온을 주입하여 n- 도핑하는 단계와; 상기 n- 도핑 후 제 1 및 제 2 게이트 전극과 대응되는 상기 비정질 실리콘층에 제 1 및 제 2 포토 레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토 레지스트 패턴 외부로 노출된 비정질 실리콘층에 제 2 도즈량의 이온을 주입하여 n+ 도핑하는 단계와; 상기 제 1 및 제 2 포토 레지스트 패턴을 제거 후, 상기 비정질 실리콘층 위로 상기 스위칭부와 상기 n형 영역에 대응하여 제 3 및 제 4 포토 레지스트 패턴을 형성하는 단계와; 상기 제 3 및 제 4 포토 레지스트 패턴 외부로 노출된 상기 비정질 실리콘층에 제 3 도즈량의 이온을 주입하여 p+도핑하는 단계와; 상기 제 3 및 제 4 포토 레지스트 패턴 제거 후, 상기 비정실 실리콘층을 결정화하여 n-, n+ 및 p+도핑된 영역을 갖는 제 2 폴리 실리콘층을 형성하는 단계와; 상기 제 2 폴리 실리콘층 위로 금속층을 형성하는 단계와; 상기 금속층과 그 하부의 제 1 폴리 실리콘층 및 제 2 폴리 실리콘층을 패터닝하여 상기 스위칭부에 서로 이격하는 제 1 소스 전극 및 제 1 드레인 전극과 그 하부로 n+ 도핑된 제 1 오믹콘택층과 n-도핑된 제 1 LDD층을 갖는 제 1 반도체층과 그 하부로 순수 폴리실리콘의 제 1 액티브층을 형성하며, 상기 n형 영역에 서로 이격하는 제 2 소스 전극 및 제 2 드레인 전극과 그 하부로 n+ 도핑된 제 2 오믹콘택층과 n-도핑된 제 2 LDD층을 갖는 제 2 반도체층과 그 하부로 순수 폴리실리콘의 제 2 액티브층을 형성하며, 상기 p형 영역에 서로 이격하는 제 3 소스 전극 및 제 3 드레인 전극과 그 하부로 p+ 도핑된 제 3 오믹콘택층을 갖는 제 3 반도체층과 그 하부로 순수 폴리실리콘의 제 3 액티브층을 형성하는 단계를 포함한다.
삭제
삭제
삭제
삭제
또한, 본 발명에 따른 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자의 두 번째 제조방법은 스위칭 소자가 형성되는 스위칭부를 포함하는 다수의 화소로 구성된 화소부와, 상기 화소부 외측으로 n형 및 p형 박막트랜지스터로 이루어진 CMOS 소자가 구성되며 상기 n형 박막트랜지스터가 형성되는 n형 영역과, 상기 p형 박막트랜지스터가 형성되는 p형 영역을 포함하는 구동회로가 정의된 기판상에, 상기 화소부의 상기 스위칭부에 대응하여 제 1 게이트 전극과 상기 구동회로부에 대응하여 서로 이격하는 제 2 및 제 3 게이트 전극을 형성하는 단계와; 상기 제 1 내지 제 3 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 전면에 비정실 실리콘을 증착하고 결정화하여 제 1 폴리 실리콘층을 형성하는 단계와; 상기 제 1 폴리 실리콘층 위로 전면에 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층의 전면에 제 1 도즈량의 이온을 주입하여 n- 도핑하는 단계와; 상기 n- 도핑 후 제 1 및 제 2 게이트 전극과 대응되는 상기 비정질 실리콘층에 제 1 및 제 2 포토 레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토 레지스트 패턴 외부로 노출된 비정질 실리콘층에 제 2 도즈량의 이온을 주입하여 n+ 도핑하는 단계와; 상기 제 1 및 제 2 포토 레지스트 패턴을 제거 후, 상기 비정실 실리콘층을 결정화하여 제 2 폴리 실리콘층을 형성하는 단계와; 상기 제 2 폴리 실리콘층 위로 금속층을 형성하는 단계와; 상기 금속층을 에칭하여 화소부 및 n형 영역 각각에 일정간격 이격하는 제 1 및 제 2 소스 및 드레인 전극을 형성하는 단계와; 상기 제 1 및 제 2 소스 및 드레인 전극 외부로 노출된 상기 제 2 폴리 실리콘층 위로 제 3 도즈량의 이온을 주입하여 p+ 도핑하는 단계와; 상기 p+ 도핑 이후에, 상기 제 1 및 제 2 소스 및 드레인 전극 사이의 일정간격 이격된 부분의 제 2 폴리 실리콘층과 상기 제 3 게이트 전극과 대응되는 상기 제 2 폴리 실리콘층을 에칭하여, 상기 제 1 및 제 2 소스 및 드레인 전극 하부에 n형 오믹 콘택층 및 LDD층을 갖는 폴리실리콘의 제 1 반도체층과 그 하부에 순수 폴리실리콘의 제 1 액티브층과, 상기 제 3 게이트 전극 상부로 순수 폴리실리콘의 제 2 액티브층과 그 상부의 일정간격 이격하여 형성된 p형 오믹 콘택층을 갖는 폴리실리콘의 제 2 반도체층을 형성하는 단계와; 상기 제 1 및 제 2 소스 및 드레인 전극과 상기 제 3 게이트 전극 상부의 노출된 상기 제 2 반도체층 위로 보호층을 형성하는 단계와; 상기 제 1 드레인 전극 및 제 3 게이트 전극 상부의 일정간격 이격하여 형성된 상기 제 2 반도체층을 노출시키는 단계와; 상기 노출된 제 1 드레인 전극과 접촉하며 화소상에 형성되는 화소전극과, 노출된 상기 제 2 반도체층과 접촉하는 제 3 소스 및 드레인 전극을 형성하는 단계를 포함한다.
본 발명에 따른 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자의 세 번째 제조방법은 스위칭 소자가 형성되는 스위칭부를 포함하는 다수의 화소로 구성된 화소부와, 상기 화소부 외측으로 n형 및 p형 박막트랜지스터로 이루어진 CMOS 소자가 구성되며 상기 n형 박막트랜지스터가 형성되는 n형 영역과, 상기 p형 박막트랜지스터가 형성되는 p형 영역을 포함하는 구동회로부가 정의된 기판상에, 상기 화소부의 상기 스위칭부에 대응하여 제 1 게이트 전극과 상기 구동회로부에 대응하여 서로 이격하는 제 2 및 제 3 게이트 전극을 형성하는 단계와; 상기 제 1 내지 제 3 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 전면에 비정실 실리콘을 증착하고 결정화하여 제 1 폴리 실리콘층을 형성하는 단계와; 상기 제 1 폴리 실리콘층 위로 전면에 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층에 제 2 도즈량의 이온을 주입하여 n+ 도핑하는 단계와; 상기 n+ 도핑 후 제 1 및 제 2 게이트 전극과 대응되는 상기 비정질 실리콘층에 대해 그 상부로 상기 제 1 및 제 2 게이트 전극의 제 1 폭보다 넓은 제 2 폭을 갖는 제 1 및 제 2 포토 레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토 레지스트 패턴 외부로 노출된 비정질 실리콘층에 제 3 도즈량의 이온을 주입하여 p+도핑하는 단계와; 상기 제 1 및 제 2 포토 레지스트 패턴을 제거 후, 상기 비정질 실리콘층을 결정화하여 n+ 및 p+ 도핑된 제 2 폴리 실리콘층을 형성하는 단계와; 상기 제 2 폴리 실리콘층 위로 금속층을 형성하는 단계와; 상기 금속층 및 그 하부의 제 1 폴리 실리콘층 및 제 2 폴리 실리콘층을 패터닝하여 화소부 및 구동회로부에 일정간격 이격되어 제 1 내지 제 3 소스 및 드레인 전극을 형성하고, 상기 제 1 내지 제 3 소스 및 드레인 전극 하부에 n+ 또는 p+ 도핑된 오믹 콘택층을 갖는 폴리실리콘의 제 2 반도체층과 그 하부에 순수 폴리실리콘의 액티브층을 형성하는 제 1 반도체층을 형성하는 단계를 포함한다.
이때, 상기 제 1 내지 제 3 게이트 전극을 형성하기 전에 상기 기판 전면에 버퍼층을 형성하는 단계를 포함한다.
또한, 상기 제 1 내지 제 3 소스 및 드레인 전극 형성 후에는 상기 전극 위로 보호층을 형성하는 단계를 더욱 포함하며, 상기 보호층 형성 후에는 수소화 열처리하는 단계를 더욱 포함한다.
또한, 상기 n- 도핑 후 제 1 및 제 2 게이트 전극과 대응되는 상기 비정질 실리콘층에 제 1 및 제 2 포토 레지스트 패턴을 형성 시, 제 3 게이트 전극 위의 비정질 실리콘증 전면을 가리는 포토 레지스트 패턴을 동시에 형성한다.
또한, 상기 이온주입하는 제 1 도즈량은 1E13/㎠ 내지 5E13/㎠이며, 제 2 도 즈량은 1E15/㎠ 내지 9E15/㎠이며, 제 3 도즈량은 2E15/㎠ 내지 1E16/㎠값을 가지며, 제 3도즈량은 항상 제 2 도즈량보다 큰 값으로 이온주입 된다.
또한, 상기 제 2 폴리 실리콘층은 그 두께가 1000Å 내지 2000Å에서 선택된다.
이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치의 박막 트랜지스터 제조 공정에 대하여 도면을 참조하여 설명한다.
<제 1 실시예>
도 5a 및 5b는 본 발명의 제 1 실시예에 따른 구동회로 일체형 액정표시장치의 화소부 박막 트랜지스터와 구동회로부의 CMOS소자인 n형 및 p형 박막 트랜지스터의 단면을 각각 도시한 단면도이다. 설명의 편의를 위해 화소부의 박막 트랜지스터 형성부를 Ⅳ영역, 구동회로부 CMOS소자 중 n형 박막 트랜지스터 형성부를 Ⅴ영역, p형 박막 트랜지스터 형성부를 Ⅵ영역이라 정의한다.
도 5a에 도시한 바와 같이, Ⅳ 영역에 있어서, 무기절연물질 예를들면 산화실리콘(SiO2)으로 이루어진 버퍼층(105)이 기판(100) 전면에 형성되어 있고, 상기 버퍼층(105) 상부에 크롬(Cr), 알루미늄(Al) 또는 몰리브덴(Mo)의 단일층 또는 이중층의 게이트 전극(110)이 형성되어 있다. 그 위로 게이트 절연막(117)과 n+ 도핑되지 않은 순수한 폴리 실리콘의 제 1 반도체층(120a)이 형성되어 있으며, 상기 제 1 반도체층(120a) 위로 일정간격 이격하여 n+ 도핑된 제 2 반도체층(123)과 상기 제 2 반도체층(123)과 대응되어 소스 및 드레인 전극(140a, 140b)이 형성되어 있다. 이때 상기 제 2 반도체층(123)은 n형 오믹콘택층(123c) 및 LDD층(Lightly doped Drain : 123b)을 형성하고 있으며, 상기 제 1 반도체층(120a)은 액티브층(120)을 형성하고 있다.
또한, 상기 소스 및 드레인 전극(140a, 140b) 위로 드레인 전극(140b)을 노출시키는 드레인 콘택홀(155)을 포함하는 보호층(150)이 형성되어 있으며, 상기 드레인 콘택홀(155)을 통해 드레인 전극(140b)과 접촉하는 화소전극(160)이 형성되어 있다.
도 5b에 도시한 바와같이, V,Ⅵ 영역에 있어서, 절연기판(100) 상에 무기절연물질 예를들면 산화실리콘(SiO2)으로 이루어진 버퍼층(105)이 전면에 형성되어 있고, 각 영역의 버퍼층(105) 상부에 게이트 전극(112, 114)이 형성되어 있다. 그 위로 게이트 절연막(117)과 n+ 또는 p+ 도핑되지 않은 순수한 폴리 실리콘의 제 1 반도체층(120b, 120c)이 형성되어 있으며, 그 위로 상기 V 영역에서는 n+ 도핑된 제 2 반도체층(126)이 일정간격 이격하여 형성되어 있으며, Ⅵ 영역에서는 p+ 도핑된 제 2 반도체층(129c)이 일정간격 이격하여 형성되어 있다. 그 위로 각각의 제 2 반도체층(126, 129c)과 대응되어 소스 및 드레인 전극((142a, 144a), (142b, 144b))이 형성되어 있다. 이때 V 영역의 제 2 반도체층(126)은 n형 오믹콘택층(126c) 및 LDD층(126b)을 형성하고 있으며, 상기 Ⅵ영역의 제 2 반도체층(129c)은 p형 오믹콘택층(129c)을 형성하고 있다. 또한, V, Ⅵ영역의 각각의 제 1 반도체층(120b, 120c)은 액티브층(120)을 형성하고 있다. 또한, 상기 소스 및 드레인 전극((142a, 144a), (144b, 144b)) 위로 보호층(150)이 형성되어 있다.
이하 전술한 구동회로 일체형 액정표시장치용 박막 트랜지스터 제조 방법에 대해 설명한다.
도 6a 내지 6f와 7a 내지 7f는 본 발명의 제 1 실시예에 의한 구동회로 일체형 액정표시장치용 박막 트랜지스터의 제조 공정별 단면을 도시한 것이다.
우선, 도 6a 및 7a에 도시한 바와같이, 기판(100)에 산화실리콘(SiO2)을 증착하여 버퍼층(105)을 형성한다. 이후 상기 버퍼층(105) 위로 크롬, 알루미늄 또는 몰리브덴을 전면에 층착하고, 마스크 공정을 진행하여 게이트 전극(110, 112, 114)을 Ⅳ,Ⅴ,Ⅵ 영역에 각각 형성한다.
다음으로 도 6b 및 7b에 도시한 바와같이, 상기 게이트 전극(110, 112, 114)이 형성된 기판(100) 전면에 질화실리콘(SiNx), 산화실리콘(SiO2) 등의 무기절연물질을 증착하여 게이트 절연막(117)을 형성하고, 그 위에 비정질 실리콘을 증착하여 비정질 실리콘층을 형성한다. 이후 상기 비정질 실리콘층에 탈수소 공정을 진행한 후, 레이저 등을 이용한 1차 결정화 공정을 진행하여 상기 비정질 실리콘층을 제 1 폴리 실리콘층(120a, 120b, 120c)으로 결정화 한다. 이후, 상기 제 1 폴리 실리콘층(120a, 120b, 120c) 위로 비정질 실리콘을 증착하여 비정질 실리콘층(123, 126, 129))을 형성한다. 이후 상기 비정질 실리콘층(123, 126, 129)에 제 1 도즈량을 갖는 이온주입에 의해 n-도핑을 실시한다. 이때 상기 제 1 도즈량의 값은 1E13/㎠ 내 지 5E13/㎠에서 선택되는 것이 바람직하다.
다음으로 도 6c 및 7c에 도시한 바와같이, 상기 n-도핑된 비정질 실리콘층(123, 126, 129) 위에 포토 레지스트를 전면에 도포하고, 마스크 공정을 진행하여 Ⅳ,Ⅴ영역의 게이트 전극(110, 112)과 대응되며 그 크기가 상기 게이트 전극(110, 112)의 폭보다 크도록 포토 레지스트 패턴(133a)을 형성하고, VI 영역에서는 비정실 실리콘층(129) 전면에 포토 레지스트 패턴을 형성한다. 이후 상기 포토 레지스트 패턴(133a, 133b)을 블록킹 마스크로 하여 기판(100) 전면에 제 2 도즈량의 이온주입에 의한 n+ 도핑을 실시한다. 이때 상기 n+ 도핑의 제 2 도즈량의 값은 1E15/㎠ 내지 9E15/㎠에서 선택되는 것이 바람직하다. 이때 Ⅳ,Ⅴ영역의 비정질 실리콘층(123, 126)중 포토 레지스트 패턴(133a)에 의해 블록킹 된 부분은 n+ 도핑이 이루어지지 않고, 그 외의 비정질 실리콘층(123c, 126c)는 n+ 도핑 된다. VI 영역의 비정질 실리콘층(129)은 포토 레지스트 패턴(133b)에 의해 전면적으로 블록킹되어 도핑되지 않는다. 이때 VI 영역의 상기 n+도핑시 블록킹 마스크로 포토 레지스트 패턴(133b)은 형성하지 않을 수도 있다. 추후 더 높은 도즈량을 갖는 p+도핑을 하면 p형 반도체층으로 형성될 수 있기 때문이다.
다음으로 도 6d 및 도 7d에 도시한 바와같이, n+ 도핑 이후에는 상기 블록킹 마스크로 사용되었된 포토레지스트 패턴(133)을 에슁(ashing) 및 스트립(strip) 공정을 진행하여 제거한다. 이후 p+ 도핑 시 블록킹 마스크로 이용되는 포토 레지스트 패턴(136)을 포토 레지스트 도포 후 마스크 공정을 진행하여 Ⅳ,Ⅴ영역의 비정질 실리콘층(123, 129) 전면에 형성하고, 제 3 도즈량의 이온주입에 의한 p+도핑을 기판(100) 전면에 실시한다. 상기 제 3 도즈량의 값은 2E15/㎠ 내지 1E16/㎠에서 선택되는 것이 바람직하다. 이때 Ⅳ,Ⅴ영역은 포토 레지스트 패턴(136)에 의해 블록킹 되어지므로 도핑되지 않고, Ⅵ 영역의 비정질 실리콘층만(129)이 p+도핑이 되어 p+ 도핑층(129c)을 형성한다.
n+ 도핑시 Ⅵ영역의 비정질 실리콘층(도 7c의 129) 위에 블록킹 마스크로 이용되는 포토 레지스트 패턴(도 7c의 133b)를 형성하지 않고 진행했을 경우 상기 p+ 도핑층(129c)은 n+ 및 p+ 도핑이 모두 이루어졌지만, 도즈량이 높은 p+도핑의 영향을 많이 받게된다. 즉, 카운터 도핑으로 추후 결정화공정에 의해 폴리 실리콘층으로 결정화되고 소스 및 드레인 전극이 형성되면 p형 오믹콘택층이 된다.
다음으로 도 6e 및 도 7e에 도시한 바와 같이, p+ 도핑 후, 블록킹 마스크로 사용되었던 포토 레지스트 패턴(136)을 에슁(ashing) 및 스트립(strip) 공정에 의해 제거한다. 이후 상기 n+ 및 p+ 도핑이 이루어진 비정질 실리콘층(123, 126, 129c)의 탈수소화 공정을 진행한 후, 상기 비정질 실리콘층(123, 126, 129c)에 제 2차 결정화공정을 진행하여 제 2 폴리 실리콘층(123, 126, 129c)을 형성한다.
다음으로, 상기 제 2 폴리 실리콘층(123, 126, 129c) 위로 알루미늄 또는 알루미늄 합금 등을 전면에 증착하고 마스크 공정을 진행하여 Ⅳ,Ⅴ,Ⅵ영역에 일정간격 이격하여 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))을 형성한다. 이때 상기 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))을 형성하기 위한 마스크 공정 진행 시 상기 소스 및 드레인 전극을 이룰 금속층 위에는 두꺼운 포토 레지스트 패턴(미도시)을 형성하고, 각 게이트 전극(110, 112, 114)과 대응되는 금속층 위에는 얇은 포토레지스트 패턴(미도시)을 형성한다. 상기 두께 차이가 있는 포토레지스트 패턴(미도시)은 회절노광법을 적용하여 투과하는 빛의 양을 조절함으로써 형성할 수 있다. 상기 포토레지스트 패턴(미도시) 형성 후 금속층과 실리콘층을 동시에 에칭 가능한 에천트를 이용하여 에칭공정을 진행함으로써 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))을 형성하고, 상기 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b)) 사이의 게이트 전극(110, 112, 114)과 대응되는 제 2 폴리 실리콘층(123d, 126d, 129d)을 에칭하여 제거한다. 또한, 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))과 상기 두 전극 사이의 이격된 부분을 제외한 부분은 금속층과 제 1 및 제 2 폴리 실리콘층은 모두 에칭하여 제거한다.
따라서, 에칭되지 않은 Ⅳ,Ⅴ영역의 소스 및 드레인 전극((140a, 142a), (140b, 142b)) 하부의 제 2 폴리 실리콘층(123, 126)은 n형 오믹콘택층(123c, 126c) 및 LDD층(123b, 126b)을 형성하고, Ⅵ 영역의 소스 및 드레인 전극(144a, 144b) 하부의 제 2 폴리 실리콘층(129c)은 p형 오믹 콘택층(129c)을 형성한다. 또한, 각 영역의 제 1 폴리 실리콘층은 액티브층(120)을 형성한다.
상기 에칭 공정에 있어서 폴리 실리콘층은 드라이 에칭을 통해서도 제거 할 수도 있으므로 에천트를 이용한 wet 에칭 또는 상기 wet 에칭과 드라이 에칭을 병행하여 진행할 수 도 있다.
다음으로 도 6f 및 도 7f에 도시한 바와같이, Ⅳ,Ⅴ,Ⅵ영역의 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b)) 위로 질화실리콘(SINx) 또는 산 화실리콘(SiO2)의 무기절연물질을 증착하여 보호층(150)을 형성한다. 이후 상기 보호층(150)이 형성된 기판(100)에 수소화 열처리 공정을 진행한다. 이는 반도체층인 제 2 폴리 실리콘층(126, 126, 129c)과 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))의 접촉 특성을 향상하기 위함이다.
다음으로 Ⅳ영역 즉 화소부 박막 트랜지스터에만 해당하는 공정으로 상기 보호층(150)에 마스크 공정을 진행하여 드레인 전극을 노출시키는 드레인 콘택홀(155)을 형성한다. 이후 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)등의 투명한 도전물질을 상기 보호층(150) 전면에 증착하고 마스크 공정을 진행하여 상기 드레인 콘택홀(155)을 통해 드레인 전극(140b)과 접촉하는 화소전극(160)을 형성한다.
도 8a 및 도 8b는 상기 화소전극을 형성하는 또 다른 한 예를 보인 것이다.
소스 및 드레인 전극의 형성까지는 도 6a 내지 6e 및 도 7a 내지 7e에 전술한 바와 동일하게 진행되므로 설명은 생략한다.
도 8a 및 도 8b에 도시한 바와같이, Ⅳ,Ⅴ,Ⅵ영역의 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b)) 위로 보호층을 형성하지 않고, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)등의 투명한 도전물질을 상기 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))위로 전면에 증착하고 마스크 공정을 진행하여 Ⅳ영역의 드레인 전극(140b)과 직접 접촉하는 화소전극(165)을 형성한다. 이때 상기 화소전극(165)은 드레인 전극(140b)과 직접 접촉하며 형성되므로 상기 화소전극(165)을 패터닝하기 위해 에칭시 사용하는 에천트는 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))을 이루는 금속물질에 영향을 주지 않는 것을 사용해야 한다.
전술한 바와같이, 보호층없이 화소전극을 형성할 시는 총 5개의 마스크 공정만을 진행하여 박막 트랜지스터를 포함한 어레이 기판을 제작 할 수 있다.
<제 2 실시예>
도 9a 및 9b는 본 발명의 제 2 실시예에 따른 구동회로 일체형 액정표시장치의 화소부 박막 트랜지스터와 구동회로부의 CMOS소자인 n형 및 p형 박막 트랜지스터의 단면을 각각 도시한 단면도이다. 설명의 편의를 위해 화소부의 박막 트랜지스터 형성부를 Ⅶ영역, 구동회로부 CMOS소자 중 n형 박막 트랜지스터 형성부를 Ⅷ영역, p형 박막 트랜지스터 형성부를 Ⅸ영역이라 정의한다.
도 9a에 도시한 바와 같이, Ⅶ 영역에 있어서, 절연기판(200) 상에 무기절연물질 예를들면 산화실리콘(SiO2)으로 이루어진 버퍼층(205)이 기판(200) 전면에 형성되어 있고, 상기 버퍼층(205) 상부에 크롬(Cr), 알루미늄(Al) 또는 몰리브덴(Mo)의 단일층 또는 이중층의 게이트 전극(210)이 형성되어 있다. 그 위로 게이트 절연막(217)과 n+ 도핑되지 않은 순수한 폴리 실리콘의 제 1 반도체층(220a)이 형성되어 있으며, 상기 제 1 반도체층(220a) 위로 일정간격 이격하여 n+ 도핑된 제 2 반도체층(223)과 상기 제 2 반도체층(223)과 대응되어 소스 및 드레인 전극(240a, 240b)이 형성되어 있다. 이때 상기 제 2 반도체층(223)에는 n형 오믹콘택층(223c) 및 LDD층(223b)이 형성되어 있으며, 상기 제 1 반도체층(229c)은 액티브층(229c)을 형성한다.
또한, 상기 소스 및 드레인 전극(240a, 240b) 위로 드레인 전극(240b)을 노출시키는 드레인 콘택홀(255)을 포함하는 보호층(250)이 형성되어 있으며, 상기 드레인 콘택홀(255)을 통해 드레인 전극(240b)과 접촉하는 화소전극(260)이 형성되어 있다.
도 9b에 도시한 바와같이, Ⅷ,Ⅸ 영역에 있어서, 기판(200) 상에 무기절연물질 예를들면 산화실리콘(SiO2)으로 이루어진 버퍼층(205)이 기판(200) 전면에 형성되어 있고, 각각의 영역의 버퍼층(205) 상부에 게이트 전극(212, 214)이 형성되어 있다. 그 위로 게이트 절연막(217)과 n+ 또는 p+ 도핑되지 않은 순수한 폴리 실리콘의 제 1 반도체층(220b, 220c)이 형성되어 있으며, 그 위로 상기 Ⅷ 영역에서는 n+ 도핑된 제 2 반도체층(226)이 일정간격 이격하여 형성되어 있으며, Ⅸ 영역에서는 p+ 도핑된 제 2 반도체층(229c)이 일정간격 이격하여 형성되어 있다. 또한, Ⅷ 영역에는 상기 제 2 반도체층(226)과 직접 접촉하여 소스 및 드레인 전극(242a, 242b)이 형성되어 있으며 그 위로 보호층(250)이 형성되어 있다. 또한, Ⅸ 영역의 상기 제 2 반도체층(229c) 위로 상기 제 2 반도체층(229c)을 노출시키는 반도체층 콘택홀(257a, 257b)을 갖는 보호층(250)이 형성되어 있으며, 상기 반도체층 콘택홀(257a, 257b)을 통해 제 2 반도체층(229c)과 접촉하며 소스 및 드레인 전극(244a, 244b)이 형성되어 있다. 이때 상기 제 Ⅷ 영역의 제 2 반도체층(226)은 n형 오믹콘택층(226c) 및 LDD층(226b)을 형성하고 있으며, 상기 제 Ⅸ영역의 제 2 반도체층(229c)은 p형 오믹콘택층(229c)을 형성하고 있다. 또한 Ⅷ,Ⅸ 영역의 각각의 도핑되지 않은 제 1 반도체층(220b, 220c)은 액티브층(220b, 220c)을 형성하고 있다.
이하 제 2 실시예에 의한 구동회로 일체형 액정표시장치용 박막 트랜지스터 제조 방법에 대해 설명한다.
도 10a 내지 10h와 11a 내지 11h는 본 발명의 제 2 실시예에 의한 구동회로 일체형 액정표시장치용 박막 트랜지스터의 제조 공정별 단면을 도시한 것이다.
우선, 도 10a 및 11a에 도시한 바와같이, 기판(200)에 산화실리콘(SiO2)을 증착하여 버퍼층(205)을 형성한다. 이후 상기 버퍼층(205) 위로 금속물질 예를들면 크롬 및 알루미늄 또는 몰리브덴을 전면에 층착하고, 마스크 공정을 진행하여 단일층 또는 이중층의 게이트 전극(210, 212, 214)을 제 Ⅶ,Ⅷ,Ⅸ 영역에 각각 형성한다.
다음으로 도 10b 및 11b에 도시한 바와같이, 상기 게이트 전극(210, 212, 214)이 형성된 기판(200) 전면에 질화실리콘(SiNx), 산화실리콘(SiO2) 등의 무기절연물질을 증착하여 게이트 절연막(217)을 형성하고, 그 위에 비정질 실리콘을 증착하여 비정질 실리콘층을 형성한다. 이후 상기 비정질 실리콘층에 탈수소 공정을 진행한 후, 레이저 등을 이용한 1차 결정화 공정을 진행하여 상기 비정질 실리콘층을 제 1 폴리 실리콘층(220)으로 결정화 한다. 이후, 상기 제 1 폴리 실리콘층(220) 위로 비정질 실리콘을 증착하여 비정질 실리콘층(223, 226, 229)을 형성한다. 이후 상기 비정질 실리콘층(223, 226, 229)에 제 1 도즈량을 갖는 이온주입에 의해 n-도핑을 실시한다. 이때 상기 제 1 도즈량의 값은 1E13/㎠ 내지 5E13/㎠에서 선택되는 것이 바람직하다.
다음으로 도 10c 및 11c에 도시한 바와같이, 상기 n-도핑된 비정질 실리콘층(223, 226, 229) 위에 포토 레지스트를 전면에 도포하고, 마스크 공정을 진행하여 Ⅶ,Ⅷ 영역의 게이트 전극(210, 212)과 대응되며 그 크기가 상기 게이트 전극(210, 212)의 폭보다 크도록 포토 레지스트 패턴(233a)을 형성하소, IX 영역에서는 비정실 실리콘층(229) 전면에 포토 레지스트 패턴(233b)을 형성한다. 이후 상기 포토 레지스트 패턴(233a, 233b)을 블록킹 마스크로 하여 기판(200) 전면에 제 2 도즈량의 이온주입에 의한 n+ 도핑을 실시한다. 이때 상기 n+ 도핑의 제 2 도즈량의 값은 1E15/㎠ 내지 9E15/㎠에서 선택되는 것이 바람직하다. 이때 Ⅶ,Ⅷ 영역의 비정질 실리콘층(223, 226)중 포토 레지스트 패턴(233a)에 의해 블록킹 된 부분은 n+ 도핑이 이루어지지 않고, 그 외의 비정질 실리콘층(223c, 226c)는 n+ 도핑 된다. IX 영역의 비정질 실리콘층(229)은 포토 레지스트 패턴(233b)에 의해 전면적으로 블록킹되어 도핑되지 않는다. 이때 IX 영역의 상기 n+도핑시 블록킹 마스크로 포토 레지스트 패턴(233b)은 형성하지 않을 수도 있다. 추후 더 높은 도즈량을 갖는 p+도핑을 하면 p형 반도체층으로 형성될 수 있기 때문이다.
다음으로 도 10d 및 도 11d에 도시한 바와같이, n+ 도핑 이후에는 상기 블록 킹 마스크로 사용되었된 포토레지스트 패턴(233a, 233b)을 에슁(ashing) 및 스트립(strip) 공정을 진행하여 제거한다. 이후 상기 비정질 실리콘층(223, 226, 229)에 레이저 등을 이용한 결정화 공정을 진행하여 상기 비정질 실리콘층(223, 226, 229)을 제 2 폴리 실리콘층(223, 226, 229)으로 결정화 한다.
다음으로, Ⅶ,Ⅷ,Ⅸ 영역의 제 2 폴리 실리콘층(223, 226, 229) 위로 알루미늄 등의 금속물질을 전면에 증착하고 마스크 공정을 진행하여 각 영역별로 일정간격 이격하여 소스 및 드레인 전극((240a, 242a),(240b, 242b))을 각각 형성한다. 이때, 상기 소스 및 드레인 전극((240a, 242a),(240b, 242b))은 Ⅶ,Ⅷ 영역에만 형성되고 p형 박막 트랜지스터가 형성되는 Ⅸ 영역에는 형성하지 않는다. 상기 Ⅸ 영역의 소스 및 드레인 전극은 추후에 투명 도전성 물질로 화소전극 형성 시 형성된다.
다음으로 도 10e 및 도 11e에 도시한 바와같이, 상기 소스 및 드레인 전극((240a, 242a),(240b, 242b))이 형성된 기판(200) 전면에 제 3 도즈량의 이온주입에 의한 p+ 도핑을 실시한다. 이때, 상기 제 3 도즈량은 값은 2E15/㎠ 내지 1E16/㎠에서 선택되는 것이 바람직하며, 제 3 도즈량은 항상 제 2 도즈량보다는 큰 값을 갖는다. 이때 Ⅶ,Ⅷ 영역에서는 소스 및 드레인 전극((240a, 242a),(240b, 242b))이 블록킹 마스크로 작용하여 상기 소스 및 드레인 전극((240a, 242a),(240b, 242b)) 하부의 제 2 폴리 실리콘층(223b, 223c, 226b, 226c)은 도핑이 이루어지지 않고, 상기 소스 및 드레인 전극((240a, 242a),(240b, 242b)) 사이의 일정간격 이격되어 노출된 제 2 폴리 실리콘층(223d, 226d)은 p+ 도핑이 이루어 진다. 또한 Ⅸ영역에는 소스 및 드레인 전극이 형성되지 않았으므로 제 2 폴리 실리콘층(129c)이 완전히 노출되어 있으므로 상기 제 2 폴리 실리콘층(129c) 전체가 p+ 도핑 된다.
만약, n+ 도핑시 XI 영역의 비정질 실리콘층(도 11c의 229) 위에 블록킹 마스크로 이용되는 포토 레지스트 패턴(도 11c의 233b)를 형성하지 않고 진행했을 경우 상기 p+ 도핑층(229)은 n+ 및 p+ 도핑이 모두 이루어지지만, 도즈량이 높은 p+도핑의 영향을 많이 받게된다. 즉, 카운터 도핑으로 추후 결정화공정에 의해 폴리 실리콘층으로 결정화되고 소스 및 드레인 전극이 형성되면 p형 오믹콘택층이 된다. 이후, 도핑이 이루어진 제 2 폴리 실리콘(223, 226, 229)층에 활성화 공정을 진행한다.
다음으로 도 10f 및 도 11f에 도시한 바와같이, 상기 제 2 폴리 실리콘층과 소스 및 드레인 전극((240a, 242a),(240b, 242b)) 위로 포토 레지스트를 전면에 도포하고, 회절노광을 이용한 마스크 공정을 진행하여 Ⅶ,Ⅷ 영역의 소스 및 드레인 전극((240a, 242a),(240b, 242b)) 위로는 두꺼운 포토 레지스트 패턴(236a)을 형성하고, 상기 소스 및 드레인 전극((240a, 242a),(240b, 242b)) 사이의 이격되어 p+도핑이 이루어진 제 2 폴리 실리콘층(223d, 226d) 위로는 얇은 포토 레지스트 패턴(236b)을 형성한다. 또한 Ⅸ 영역에는 게이트 전극(214)과 대응되는 소정간격의 제 2 폴리 실리콘층(229d) 위로는 얇은 포토레지스트 패턴(236b)을 형성하고, 상기 소정간격의 제 2 폴리 실리콘층(229d)과 연결된 소정간격의 제 2 폴리 실리콘층(229e)에는 두꺼운 포토 레지스트 패턴(236a)을 형성한다.
다음으로 도 10g 및 도 11g에 도시한 바와같이, 상기 포토 레지스트 패턴(236a, 236b)이 형성된 기판(200)에 에칭공정을 진행하여 상기 포토 레지스트 패턴(236a, 236b)이 형성되지 않은 부분의 제 2 폴리 실리콘층 및 그 하부의 제 1 폴리 실리콘층을 제거한다. 이후 얇게 형성된 포토 레지스트 패턴(도 11f 및 12f의 136b)을 에슁(ashing) 공정을 진행하여 제거한다. 이때 두껍게 형성된 포토 레지스트 패턴(도 11f 및 12f의 136a)을 그 두께만 줄어들뿐 기판(200) 상에 남아있게 된다. 이후 상기 포토 레지스트 패턴(도 11f 및 12f의 136a)을 블록킹 마스크로 하여 상기 제 2 폴리 실리콘의 에칭공정을 진행하면, Ⅶ,Ⅷ영역의 소스 및 드레인 전극 사이의 제 2 폴리 실리콘층(도 11f 및 12f의 223d, 226d)이 에칭되고, IX영역의 게이트 전극(214)과 대응되는 제 2 폴리 실리콘층(도 11f 및 12f의 229d)도 에칭되어 제거된다. 이후 남아있는 포토 레지스트 패턴(도 11f 및 12f의 136a)을 제거한다.
따라서, 각 영역별로 독립된 제 1 폴리 실리콘층(220a, 220b, 220c) 및 제 2 폴리 실리콘층(223, 226, 229)이 형성되며, 상기 제 1 폴리 실리콘층(220a, 220b, 220c) 및 제 2 폴리 실리콘층(220a, 220b, 220c)은 액티브층 및 오믹 콘택층(223c, 236c, 229)과 LDD층(223b, 226b) 이루는 제 1 반도체층(120a, 120b, 120c) 및 제 2 반도체층(223, 226, 229)을 형성하게 된다.
상기 에칭 공정에 있어서 폴리 실리콘층은 드라이 에칭을 통해서도 제거 할 수도 있으므로 에천트를 이용한 wet 에칭 또는 상기 wet 에칭과 드라이 에칭을 병행하여 진행할 수 도 있다.
다음으로 도 10h 및 도 11h에 도시한 바와같이, Ⅶ,Ⅷ 영역의 소스 및 드레 인 전극((240a, 242a), (240b, 242b)과 Ⅸ 영역의 제 2 반도체층(229) 위로 질화실리콘(SINx) 또는 산화실리콘(SiO2)의 무기절연물질을 증착하여 보호층(250)을 형성한다. 이후 상기 보호층(250)이 형성된 기판(200)에 수소화 열처리 공정을 진행한다. 이는 제 2 반도체층(223, 326, 329c)과 소스 및 드레인 전극((240a, 242a), (240b, 242b)의 접촉 특성을 향상하기 위함이다.
다음으로 상기 보호층(250)에 마스크 공정을 진행하여 Ⅶ 영역의 드레인 전극과 IX 영역의 제 2 반도체층을 노출시키는 드레인 콘택홀(255) 및 반도체층 콘택홀(257a, 257b)을 형성한다. 이후 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)등의 투명한 도전물질을 상기 보호층(250) 전면에 증착하고 마스크 공정을 진행하여 Ⅶ 영역의 드레인 콘택홀(255)을 통해 드레인 전극(240b)과 접촉하는 화소전극(260)과 IX영역의 반도체층 콘택홀(257a, 257b)을 통해 상기 제 2 반도체층(229)과 접촉하는 소스 및 드레인 전극(244a, 244b)을 형성한다.
도 12a 및 도 12b는 상기 화소전극을 형성하는 또 다른 한 예를 보인 것이다.
소스 및 드레인 전극의 형성까지는 도 11a 내지 11g 및 도 12a 내지 12g에 전술한 바와 동일하게 진행되므로 설명은 생략한다.
도 12a 및 도 12b에 도시한 바와같이, Ⅶ,Ⅷ,IX 영역의 소스 및 드레인 전극((240a, 242a), (240b, 242b)과 제 2 반도체층(229) 위로 보호층을 형성하지 않고, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)등의 투명한 도전물질을 상기 소스 및 드레인 전극((240a, 242a), (240b, 242b))과 제 2 반도체층(229) 위로 전면에 증착하고 마스크 공정을 진행하여 Ⅶ 영역의 드레인 전극(240b)과 직접 접촉하는 화소전극(265)을 형성한다. 동시에 IX 영역의 제 2 반도체층(229)과 직접 접촉하는 소스 및 드레인 전극을 형성한다. 이때 Ⅶ 영역의 화소전극(265)은 드레인 전극(240)과 직접 접촉하며 형성되므로 상기 화소전극(265)을 패터닝하기 위해 에칭시 사용하는 에천트는 소스 및 드레인 전극((240a, 242a), (240b, 242b))을 이루는 금속물질과 동시에 제 2 반도체층을 이루는 폴리 실리콘에 영향을 주지 않는 것을 사용해야 한다.
전술한 바와같이, 보호층없이 화소전극을 형성할 시는 총 5개의 마스크 공정만을 진행하여 박막 트랜지스터를 포함한 어레이 기판을 제작 할 수 있다.
전술한 제 2 실시예에서는 비정질 실리콘층에 특히 p+ 도핑 진행 전에 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화하였다. 즉 폴리 실리콘층에 p+도핑을 실시하였으므로 상기 도핑에 의해 결정화된 폴리 실리콘층이 충격을 받아 그 일부의 결정구조가 변형되었으므로 활성화 공정을 진행하여야 한다.
<제 3 실시예>
도 13a 및 13b는 본 발명의 제 3 실시예에 따른 구동회로 일체형 액정표시장치의 화소부 박막 트랜지스터와 구동회로부의 CMOS소자인 n형 및 p형 박막 트랜지스터의 단면을 각각 도시한 단면도이다. 설명의 편의를 위해 화소부의 박막 트랜지 스터 형성부를 X 영역, 구동회로부 CMOS소자 중 n형 박막 트랜지스터 형성부를 XI영역, p형 박막 트랜지스터 형성부를 XⅡ영역이라 정의한다.
도 13a에 도시한 바와 같이, 제 X 영역에 있어서, 무기절연물질 예를들면 산화실리콘(SiO2)으로 이루어진 버퍼층(305)이 기판(300) 전면에 형성되어 있고, 상기 버퍼층(305) 상부에 크롬(Cr), 알루미늄(Al) 또는 몰리브덴(Mo)의 단일층 또는 이중층의 게이트 전극(310)이 형성되어 있다. 그 위로 게이트 절연막(317)과 n+ 도핑되지 않은 순수한 폴리 실리콘의 제 1 반도체층(320)이 형성되어 있으며, 상기 제 1 반도체층(320a) 위로 일정간격 이격하여 n+ 도핑된 제 2 반도체층(323)과 상기 제 2 반도체층(323)과 대응되어 소스 및 드레인 전극(340a, 340b)이 형성되어 있다. 이때 상기 제 2 반도체층(323)은 n형 오믹콘택층(323)을 형성하고 있으며, 상기 제 1 반도체층(320a)은 액티브층(320a)을 형성하고 있다. 상기 제 1 반도체층(320a)은 그 두께를 충분히 두껍게 형성되어 소스 및 드레인 전극(340a, 340b)과 상기 게이트 전극(310)간의 거리가 멀어져 저항이 높아지게 되어 LDD층을 대신하는 역할을 한다.
또한, 상기 소스 및 드레인 전극(340a, 140b) 위로 드레인 전극(340b)을 노출시키는 드레인 콘택홀(355)을 포함하는 보호층(350)이 형성되어 있으며, 상기 드레인 콘택홀(355)을 통해 드레인 전극(340b)과 접촉하는 화소전극(360)이 형성되어 있다.
도 13b에 도시한 바와같이, XI,XⅡ 영역에 있어서, 기판(300) 상에 무기절연 물질 예를들면 산화실리콘(SiO2)으로 이루어진 버퍼층(305)이 전면에 형성되어 있고, 각 영역의 버퍼층(305) 상부에 게이트 전극(312, 314)이 형성되어 있다. 그 위로 게이트 절연막(317)과 n+ 또는 p+ 도핑되지 않은 순수한 폴리 실리콘의 제 1 반도체층(320b, 320c)이 형성되어 있으며, 그 위로 상기 XI 영역에서는 n+ 도핑된 제 2 반도체층(326)이 일정간격 이격하여 형성되어 있으며, XⅡ 영역에서는 p+ 도핑된 제 2 반도체층(329)이 일정간격 이격하여 형성되어 있다. 그 위로 각각의 제 2 반도체층(326, 329)과 대응되어 소스 및 드레인 전극((342a, 344a), (344b, 344b))이 형성되어 있다. 이때 XI 영역의 제 2 반도체층(326)은 n형 오믹콘택층(326)을 형성하고 있으며, 상기 XⅡ 영역의 제 2 반도체층(329)은 p형 오믹콘택층(329)을 형성하고 있다. 또한, XI, XⅡ 영역의 각각의 제 1 반도체층(120b, 120c)은 액티브층(120b, 120c)을 형성하고 있다. 또한, 상기 소스 및 드레인 전극((342a, 344a), (344b, 344b)) 위로 보호층(350)이 형성되어 있다.
이하 전술한 구동회로 일체형 액정표시장치용 박막 트랜지스터 제조 방법에 대해 설명한다.
도 14a 내지 14e와 15a 내지 15e는 본 발명의 제 3 실시예에 의한 구동회로 일체형 액정표시장치용 박막 트랜지스터의 제조 공정별 단면을 도시한 것이다.
우선, 도 14a 및 15a에 도시한 바와같이, 기판(300)에 산화실리콘(SiO2)을 증착하여 버퍼층(305)을 형성한다. 이후 상기 버퍼층(305) 위로 금속물질 예를들면 크롬 및 알루미늄 또는 몰리브덴을 전면에 층착하고, 마스크 공정을 진행하여 단일 층 또는 이중층의 게이트 전극(310, 312, 314)을 X, XI, XⅡ 영역에 각각 형성한다.
다음으로 도 14b 및 15b에 도시한 바와같이, 상기 게이트 전극(310, 312, 234)이 형성된 기판(300) 전면에 질화실리콘(SiNx), 산화실리콘(SiO2) 등의 무기절연물질을 증착하여 게이트 절연막(317)을 형성하고, 그 위에 비정질 실리콘을 증착하여 비정질 실리콘층을 충분히 두껍게 형성한다. 상기 비정질 실리콘층은 그 두께 1000Å 내지 2000Å로 형성되는 것이 바람직하다. 이후 상기 비정질 실리콘층에 탈수소 공정을 진행한 후, 레이저 등을 이용한 1차 결정화 공정을 진행하여 상기 비정질 실리콘층을 제 1 폴리 실리콘층(320)으로 결정화 한다. 이후, 상기 제 1 폴리 실리콘층(320) 위로 비정질 실리콘을 증착하여 비정질 실리콘층(323, 326, 329)을 형성한다. 이후 상기 비정질 실리콘층(223, 226, 229)에 제 2 도즈량을 갖는 이온주입에 의해 n+도핑을 실시한다. 이때 상기 제 2 도즈량의 값은 1E15/㎠ 내지 9E15/㎠에서 선택되는 것이 바람직하다.
다음으로 도 14c 및 15c에 도시한 바와같이, 상기 n+도핑된 비정질 실리콘층(223, 226, 229) 위에 네가티브 성질의 포토 레지스트를 전면에 도포하고, 마스크 공정을 진행하여 X, XI 영역 전체를 가리도록 포토 레지스트 패턴(336)을 형성한다. 이후 상기 포토 레지스트 패턴(336)을 블록킹 마스크로 하여 기판(300) 전면에 제 3 도즈량의 이온주입에 의한 p+ 도핑을 실시한다. 이때 상기 p+ 도핑의 제 3 도즈량의 값은 2E15/㎠ 내지 1E16/㎠에서 선택되는 것이 바람직하다. 이때 X, XI 영역의 비정질 실리콘층(323, 326)은 포토 레지스트 패턴(336)에 의해 블록킹되어 p+ 도핑이 이루어지지 않고, XII 영역의 비정질 실리콘층(329)는 n+ 및 p+도핑이 되었으나, 더 높은 도즈량을 갖는 p+도핑에 p형 반도체층으로 작용하게 된다.
다음으로 도 14d 및 15d에 도시한 바와같이, p+ 도핑후에 남아있는 포토 레지스트 패턴(도 14c 및 도 15c의 336)을 에슁 또는 스트립 공정을 진행하여 제거한다. 이후 각 영역의 n+ 또는 p+ 도핑된 비정질 실리콘층(도 14c 및 도 15c의 323, 326, 329)에 결정화 공정을 진행하여 제 2 폴리 실리콘층(323a, 326a, 329a)으로 결정화 한다. 이때 비정질 실리콘의 녹는점이 폴리 실리콘의 녹는점 보다 낮으므로 레이저 결정화시 하부의 제 1 폴리 실리콘층(320)에 영향을 주지 않고 상기 비정질 실리콘층(도 15c 및 도 16c 323, 326, 329)을 제 2 폴리 실리콘층(323a, 326a, 329a)으로 결정화 할 수 있다.
다음으로, 상기 제 2 폴리 실리콘층(323a, 326a, 329a) 위로 알루미늄 또는 알루미늄 합금 등을 전면에 증착하고 마스크 공정을 진행하여 X, XI, XII 영역에 일정간격 이격하여 소스 및 드레인 전극((340a, 342a, 344a), (340b, 342b, 344b))을 형성한다. 이때 상기 소스 및 드레인 전극((340a, 342a, 344a), (340b, 342b, 344b))을 형성하기 위한 마스크 공정 진행 시 상기 소스 및 드레인 전극((340a, 342a, 344a), (340b, 342b, 344b))을 형성하기 위해 증착된 금속층 위에는 두꺼운 포토 레지스트 패턴(미도시)을 형성하고, 각 게이트 전극(110, 112, 114)과 대응되는 금속층 위에는 얇은 포토레지스트 패턴(미도시)을 형성한다. 상기 두께 차이가 있는 포토레지스트 패턴(미도시)은 회절노광법을 적용하여 투과하는 빛의 양을 조 절함으로써 형성할 수 있다. 상기 포토레지스트 패턴(미도시) 형성 후 금속층과 폴리 실리콘층을 동시에 에칭 가능한 에천트를 사용하여 에칭공정을 진행한다. 이때 두꺼운 포토 레지스트 패턴이 형성된 소스 및 드레인 전극(((340a, 342a, 344a), (340b, 342b, 344b))과 상기 두 전극 사이의 얇은 포토 레지스트 패턴(미도시)이 형성된 부분의 금속층만 남기고 제거한다. 이때, 상기 금속층 하부의 제 1 폴리 실리콘층과 제 2 폴리 실리콘층도 함께 제거한다. 이후, 얇게 형성된 포토 레지스트 패턴(미도시)을 에슁 공정을 통해 제거하고, 다시 에칭을 진행하여 소스 및 드레인 전극 사이의 게이트 전극과 대응되는 부분의 금속층 및 제 2 폴리 실리콘층을 제거한다. 이후 남아있는 포토 레지스트 패턴을 제거한다.
상기 에칭 공정에 있어서 폴리 실리콘층은 드라이 에칭을 통해서도 제거 할 수도 있으므로 에천트를 이용한 wet 에칭 또는 상기 wet 에칭과 드라이 에칭을 병행하여 진행할 수 도 있다.
전술한 바와같이 회절노광법을 이용하여 두께 차이를 갖는 포토 레지스트 패턴을 형성하고 에칭 공정을 진행하여 각 영역에 각각 독립되어 일정간격 이격된 소스 및 드레인 전극과 그 하부에 n+ 또는 p+ 도핑된 제 2 폴리 실리콘층과 상기 제 2 폴리 실리콘층 하부에 제 1 폴리 실리콘층을 형성할 수 있다.
다음으로 도 14e 및 도 15e에 도시한 바와같이, X, XI, XII 영역의 소스 및 드레인 전극 위로 소스 및 드레인 전극((340a, 242a, 344a), (240b, 242b, 344b)) 위로 질화실리콘(SINx) 또는 산화실리콘(SiO2)의 무기절연물질을 증착하여 보호층(350)을 형성한다. 이후 상기 보호층(350)이 형성된 기판(300)에 수소화 열처리 공정을 진행한다.
다음으로 상기 보호층(350)에 마스크 공정을 진행하여 X 영역의 드레인 전극(340b)을 노출시키는 드레인 콘택홀(355)을 형성한다. 이후 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)등의 투명한 도전물질을 상기 보호층(350) 전면에 증착하고 마스크 공정을 진행하여 X 영역의 드레인 콘택홀(355)을 통해 드레인 전극(340b)과 접촉하는 화소전극(360)을 형성한다.
이때, 상기 화소전극은 보호층 없이 드레인 전극과 접촉하는 화소전극을 형성할 수도 있다. 상기 화소전극의 형성방법은 제 1 실시예와 동일하므로 설명은 생략한다.
제 3 실시예에서는 n형 박막 트랜지스터의 반도체층에 있어서 핫 캐리어 분산을 위한 LDD층을 형성하지 않았지만, 제 1 반도체층을 충분히 두껍게 형성하여 게이트 전극과 소스 및 드레인 전극간의 거리를 멀게 형성함으로써 저항이 높아져 셀프(self) LDD 효과를 갖게 된다.
제 1, 2 및 제 3 실시예를 통한 본 발명의 특징은 폴리 실리콘을 이용한 보텀 게이트 박막 트랜지스터를 제조함에 있어서, 비정질 실리콘을 2번 증착하고 2번의 결정화 공정을 진행하여 제 1 반도체층 및 제 2 반도체층의 2중 반도체층을 구성하며, 이때 비정질 실리콘층에 도핑을 하고 폴리 실리콘층으로 결정화하기 때문에 도핑 후의 활성화 공정을 생략할 수 있는 특징이 있다. 단, 본 발명의 제 2 실시예에서는 비정질 실리콘층을 결정화하여 폴리 실리콘층을 형성하고, 이후에 도핑 을 진행함으로 활성화 공정을 진행해야 한다.
이와 같이, 본 발명에 따른 구동회로 일체형 액정표시장치의 박막 트랜지스터 제작 방법에 의해 보텀 게이트(bottom gate)형 박막 트랜지스터를 형성하여 콘택홀 형성없이 반도체층과 소스 및 드레인 전극을 직접 접촉하여 형성함으로써 오버에칭에 의한 오믹콘택층 유실 불량을 방지할 수 있다.
또한, 카운터 도핑 및 소스 및 드레인 전극을 블로킹 마스크로 이용하여 도핑하거나, n+ 및 p+ 도핑과 소스 및 드레인 전극의 에칭을 동시에 실시함으로써 종래의 화소전극을 포함하여 8개 마스크를 이용하여 제작하던 구동회로 일체형 액정표시장치의 화소부 스위칭 소자 및 구동회로부 구동소자를 6개 또는 5개 마스크 공정으로 제작할 수 있으므로 제작 공정 단순화 및 공정시간을 단축함으로써 제조원가를 절감하는 효과를 제공한다.

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 스위칭 소자가 형성되는 스위칭부를 포함하는 다수의 화소로 구성된 화소부와, 상기 화소부 외측으로 n형 및 p형 박막트랜지스터로 이루어진 CMOS 소자가 구성되며 상기 n형 박막트랜지스터가 형성되는 n형 영역과, 상기 p형 박막트랜지스터가 형성되는 p형 영역을 포함하는 구동회로부가 정의된 기판상에, 상기 화소부의 상기 스위칭부에 대응하여 제 1 게이트 전극과 상기 구동회로부에 대응하여 서로 이격하는 제 2 및 제 3 게이트 전극을 형성하는 단계와;
    상기 제 1 내지 제 3 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 전면에 비정실 실리콘을 증착하고 결정화하여 제 1 폴리 실리콘층을 형성하는 단계와;
    상기 제 1 폴리 실리콘층 위로 전면에 비정질 실리콘층을 형성하는 단계와;
    상기 비정질 실리콘층의 전면에 제 1 도즈량의 이온을 주입하여 n- 도핑하는 단계와;
    상기 n- 도핑 후 제 1 및 제 2 게이트 전극과 대응되는 상기 비정질 실리콘층에 제 1 및 제 2 포토 레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 제 2 포토 레지스트 패턴 외부로 노출된 비정질 실리콘층에 제 2 도즈량의 이온을 주입하여 n+ 도핑하는 단계와;
    상기 제 1 및 제 2 포토 레지스트 패턴을 제거 후, 상기 비정질 실리콘층 위로 상기 스위칭부와 상기 n형 영역에 대응하여 제 3 및 제 4 포토 레지스트 패턴을 형성하는 단계와;
    상기 제 3 및 제 4 포토 레지스트 패턴 외부로 노출된 상기 비정질 실리콘층에 제 3 도즈량의 이온을 주입하여 p+도핑하는 단계와;
    상기 제 3 및 제 4 포토 레지스트 패턴 제거 후, 상기 비정실 실리콘층을 결정화하여 n-, n+ 및 p+도핑된 영역을 갖는 제 2 폴리 실리콘층을 형성하는 단계와;
    상기 제 2 폴리 실리콘층 위로 금속층을 형성하는 단계와;
    상기 금속층과 그 하부의 제 1 폴리 실리콘층 및 제 2 폴리 실리콘층을 패터닝하여 상기 스위칭부에 서로 이격하는 제 1 소스 전극 및 제 1 드레인 전극과 그 하부로 n+ 도핑된 제 1 오믹콘택층과 n-도핑된 제 1 LDD층을 갖는 제 1 반도체층과 그 하부로 순수 폴리실리콘의 제 1 액티브층을 형성하며, 상기 n형 영역에 서로 이격하는 제 2 소스 전극 및 제 2 드레인 전극과 그 하부로 n+ 도핑된 제 2 오믹콘택층과 n-도핑된 제 2 LDD층을 갖는 제 2 반도체층과 그 하부로 순수 폴리실리콘의 제 2 액티브층을 형성하며, 상기 p형 영역에 서로 이격하는 제 3 소스 전극 및 제 3 드레인 전극과 그 하부로 p+ 도핑된 제 3 오믹콘택층을 갖는 제 3 반도체층과 그 하부로 순수 폴리실리콘의 제 3 액티브층을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
  6. 스위칭 소자가 형성되는 스위칭부를 포함하는 다수의 화소로 구성된 화소부와, 상기 화소부 외측으로 n형 및 p형 박막트랜지스터로 이루어진 CMOS 소자가 구성되며 상기 n형 박막트랜지스터가 형성되는 n형 영역과, 상기 p형 박막트랜지스터가 형성되는 p형 영역을 포함하는 구동회로가 정의된 기판상에, 상기 화소부의 상기 스위칭부에 대응하여 제 1 게이트 전극과 상기 구동회로부에 대응하여 서로 이격하는 제 2 및 제 3 게이트 전극을 형성하는 단계와;
    상기 제 1 내지 제 3 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 전면에 비정실 실리콘을 증착하고 결정화하여 제 1 폴리 실리콘층을 형성하는 단계와;
    상기 제 1 폴리 실리콘층 위로 전면에 비정질 실리콘층을 형성하는 단계와;
    상기 비정질 실리콘층의 전면에 제 1 도즈량의 이온을 주입하여 n- 도핑하는 단계와;
    상기 n- 도핑 후 제 1 및 제 2 게이트 전극과 대응되는 상기 비정질 실리콘층에 제 1 및 제 2 포토 레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 제 2 포토 레지스트 패턴 외부로 노출된 비정질 실리콘층에 제 2 도즈량의 이온을 주입하여 n+ 도핑하는 단계와;
    상기 제 1 및 제 2 포토 레지스트 패턴을 제거 후, 상기 비정실 실리콘층을 결정화하여 제 2 폴리 실리콘층을 형성하는 단계와;
    상기 제 2 폴리 실리콘층 위로 금속층을 형성하는 단계와;
    상기 금속층을 에칭하여 화소부 및 n형 영역 각각에 일정간격 이격하는 제 1 및 제 2 소스 및 드레인 전극을 형성하는 단계와;
    상기 제 1 및 제 2 소스 및 드레인 전극 외부로 노출된 상기 제 2 폴리 실리콘층 위로 제 3 도즈량의 이온을 주입하여 p+ 도핑하는 단계와;
    상기 p+ 도핑 이후에, 상기 제 1 및 제 2 소스 및 드레인 전극 사이의 일정간격 이격된 부분의 제 2 폴리 실리콘층과 상기 제 3 게이트 전극과 대응되는 상기 제 2 폴리 실리콘층을 에칭하여, 상기 제 1 및 제 2 소스 및 드레인 전극 하부에 n형 오믹 콘택층 및 LDD층을 갖는 폴리실리콘의 제 1 반도체층과 그 하부에 순수 폴리실리콘의 제 1 액티브층과, 상기 제 3 게이트 전극 상부로 순수 폴리실리콘의 제 2 액티브층과 그 상부의 일정간격 이격하여 형성된 p형 오믹 콘택층을 갖는 폴리실리콘의 제 2 반도체층을 형성하는 단계와;
    상기 제 1 및 제 2 소스 및 드레인 전극과 상기 제 3 게이트 전극 상부의 노출된 상기 제 2 반도체층 위로 보호층을 형성하는 단계와;
    상기 제 1 드레인 전극 및 제 3 게이트 전극 상부의 일정간격 이격하여 형성된 상기 제 2 반도체층을 노출시키는 단계와;
    상기 노출된 제 1 드레인 전극과 접촉하며 화소상에 형성되는 화소전극과, 노출된 상기 제 2 반도체층과 접촉하는 제 3 소스 및 드레인 전극을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
  7. 스위칭 소자가 형성되는 스위칭부를 포함하는 다수의 화소로 구성된 화소부와, 상기 화소부 외측으로 n형 및 p형 박막트랜지스터로 이루어진 CMOS 소자가 구성되며 상기 n형 박막트랜지스터가 형성되는 n형 영역과, 상기 p형 박막트랜지스터가 형성되는 p형 영역을 포함하는 구동회로부가 정의된 기판상에, 상기 화소부의 상기 스위칭부에 대응하여 제 1 게이트 전극과 상기 구동회로부에 대응하여 서로 이격하는 제 2 및 제 3 게이트 전극을 형성하는 단계와;
    상기 제 1 내지 제 3 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 전면에 비정실 실리콘을 증착하고 결정화하여 제 1 폴리 실리콘층을 형성하는 단계와;
    상기 제 1 폴리 실리콘층 위로 전면에 비정질 실리콘층을 형성하는 단계와;
    상기 비정질 실리콘층에 제 2 도즈량의 이온을 주입하여 n+ 도핑하는 단계와;
    상기 n+ 도핑 후 제 1 및 제 2 게이트 전극과 대응되는 상기 비정질 실리콘층에 대해 그 상부로 상기 제 1 및 제 2 게이트 전극의 제 1 폭보다 넓은 제 2 폭을 갖는 제 1 및 제 2 포토 레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 제 2 포토 레지스트 패턴 외부로 노출된 비정질 실리콘층에 제 3 도즈량의 이온을 주입하여 p+도핑하는 단계와;
    상기 제 1 및 제 2 포토 레지스트 패턴을 제거 후, 상기 비정질 실리콘층을 결정화하여 n+ 및 p+ 도핑된 제 2 폴리 실리콘층을 형성하는 단계와;
    상기 제 2 폴리 실리콘층 위로 금속층을 형성하는 단계와;
    상기 금속층 및 그 하부의 제 1 폴리 실리콘층 및 제 2 폴리 실리콘층을 패터닝하여 화소부 및 구동회로부에 일정간격 이격되어 제 1 내지 제 3 소스 및 드레인 전극을 형성하고, 상기 제 1 내지 제 3 소스 및 드레인 전극 하부에 n+ 또는 p+ 도핑된 오믹 콘택층을 갖는 폴리실리콘의 제 2 반도체층과 그 하부에 순수 폴리실리콘의 액티브층을 형성하는 제 1 반도체층을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
  8. 제 5 항 내지 제 7 항 중 어느 하나의 항에 있어서,
    상기 제 1 내지 제 3 게이트 전극을 형성하기 전에 상기 기판 전면에 버퍼층을 형성하는 단계를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
  9. 제 6 항에 있어서,
    상기 p+도핑 후에는 상기 제 2 반도체층에 활성화 공정을 진행하는 단계를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
  10. 제 5 항 및 제 7 항 중 어느 하나의 항에 있어서,
    상기 제 1 내지 제 3 소스 및 드레인 전극 형성 후에는 상기 전극 위로 보호층을 형성하는 단계를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
  11. 제 6 항 및 제 10 항 중 어느 하나의 항에 있어서,
    상기 보호층 형성 후에는 수소화 열처리하는 단계를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.
  12. 제 5 항 및 제 7 항 중 어느 하나의 항에 있어서,
    상기 이온주입하는 제 1 도즈량은 1E13/㎠ 내지 5E13/㎠이며, 제 2 도즈량은 1E15/㎠ 내지 9E15/㎠이며, 제 3 도즈량은 2E15/㎠ 내지 1E16/㎠값을 가지며, 제 3도즈량은 항상 제 2 도즈량보다 큰 값으로 이온주입 되는 구동회로 일체형 액정표시장치용 구동소자 및 스위칭 소자 제조방법.
  13. 제 7 항에 있어서,
    상기 제 2 폴리 실리콘층은 그 두께가 1000Å 내지 2000Å에서 선택되는 구동회로 일체형 액정표시장치용 구동소자 및 스위칭 소자 제조방법.
  14. 제 5 항 및 제 6 항 중 어느 하나의 항에 있어서,
    상기 n- 도핑 후 제 1 및 제 2 게이트 전극과 대응되는 상기 비정질 실리콘층에 제 1 및 제 2 포토 레지스트 패턴을 형성 시, 상기 제 3 게이트 전극 이 형성된 p영역의 비정질 실리콘증 전면을 가리는 포토 레지스트 패턴을 동시에 형성하는 구동회로 일체형 액정표시장치용 구동소자 및 스위칭 소자 제조방법.
KR1020030014495A 2003-03-07 2003-03-07 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법 KR100916606B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030014495A KR100916606B1 (ko) 2003-03-07 2003-03-07 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030014495A KR100916606B1 (ko) 2003-03-07 2003-03-07 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20040079567A KR20040079567A (ko) 2004-09-16
KR100916606B1 true KR100916606B1 (ko) 2009-09-14

Family

ID=37364501

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030014495A KR100916606B1 (ko) 2003-03-07 2003-03-07 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100916606B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101148526B1 (ko) * 2005-06-30 2012-05-23 엘지디스플레이 주식회사 액정표시장치의 박막트랜지스터 제조방법
KR101073543B1 (ko) 2009-09-04 2011-10-17 삼성모바일디스플레이주식회사 유기 발광 표시 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187731A (ja) * 1997-09-03 1999-03-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2001007342A (ja) * 1999-04-20 2001-01-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR20020012757A (ko) * 2000-08-08 2002-02-20 구본준, 론 위라하디락사 액정표시소자 및 그 제조방법
KR100317729B1 (ko) * 1993-11-05 2002-08-27 소니 가부시끼 가이샤 표시용박막반도체장치및그제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100317729B1 (ko) * 1993-11-05 2002-08-27 소니 가부시끼 가이샤 표시용박막반도체장치및그제조방법
JPH1187731A (ja) * 1997-09-03 1999-03-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2001007342A (ja) * 1999-04-20 2001-01-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR20020012757A (ko) * 2000-08-08 2002-02-20 구본준, 론 위라하디락사 액정표시소자 및 그 제조방법

Also Published As

Publication number Publication date
KR20040079567A (ko) 2004-09-16

Similar Documents

Publication Publication Date Title
KR100585410B1 (ko) 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법
KR100584715B1 (ko) 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
JP3883706B2 (ja) エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法
KR100584716B1 (ko) 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
KR101108369B1 (ko) 폴리 실리콘형 액정 표시 장치용 어레이 기판 및 그 제조방법
KR20070049740A (ko) 액정표시장치용 어레이기판과 그 제조방법
JP4987289B2 (ja) 液晶表示装置の薄膜トランジスタの製造方法
KR100724485B1 (ko) 액정표시장치의 박막트랜지스터 제조방법
KR100916606B1 (ko) 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법
KR100652216B1 (ko) 폴리실리콘 액정표시소자 제조 방법
KR100915148B1 (ko) 구동회로 일체형 액정표시장치의 스위칭 소자 및구동소자의제조방법
KR100908850B1 (ko) 구동회로 일체형 액정표시장치용 구동소자 및 스위칭소자의 제조방법
KR20050031249A (ko) 다결정 실리콘 박막 트랜지스터 및 그 제조 방법
KR100938886B1 (ko) 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
KR100891989B1 (ko) 구동회로 일체형 액정표시장치용 박막 트랜지스터 제조방법
KR100482162B1 (ko) 구동회로부 일체형 액정표시장치용 박막트랜지스터의제조방법
KR20070003192A (ko) 액정표시장치의 박막트랜지스터 제조방법
KR100887996B1 (ko) 구동회로 일체형 액정표시장치의 박막 트랜지스터 및 그제조방법
KR101148526B1 (ko) 액정표시장치의 박막트랜지스터 제조방법
KR100891988B1 (ko) 구동회로 일체형 액정표시장치용 박막 트랜지스터 및 그제조방법
KR20080001212A (ko) 구동회로 일체형 액정표시장치용 어레이 기판 및 그제조방법
KR100956938B1 (ko) 액정표시장치 및 그 제조방법
KR20040060501A (ko) 액정표시장치용 박막 트랜지스터의 제조방법
KR20060104588A (ko) 액정표시장치용 어레이 기판 및 그 제조 방법
KR20040079238A (ko) 액정표시장치용 박막 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130619

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160816

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170816

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180816

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190814

Year of fee payment: 11