KR20040079238A - 액정표시장치용 박막 트랜지스터 및 그 제조방법 - Google Patents

액정표시장치용 박막 트랜지스터 및 그 제조방법 Download PDF

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KR20040079238A
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Abstract

폴리 실리콘을 반도체 소자로 하는 액정표시장치의 박막 트랜지스터에 있어서, 종래에는 탑 게이트 구조로 박막 트랜지스터를 구성하였다. 이때 상기 탑 게이트 구조의 박막 트랜지스터를 제조시에는 반도체층과 소스 및 드레인을 접촉시키기 위하여 층간절연막 에칭시 반도체층상에 형성된 오믹 콘택층이 유실되는 등의 문제가 발생하였다. 또한, 그 제조 방법에 있어서도 PMOS 경우 6개의 마스크 공정을 진행하여 박막 트랜지스터를 제조하였다.
그러나 본 발명에서는 보텀 게이트(bottom gate) 구조로 박막 트랜지스터를 구성하였으며, 또한, 반도체층의 오믹 콘택층을 금속확산에 의해 형성하였다. 따라서 소스 및 드레인 전극을 콘택홀없이 접촉시켜 오믹콘택층의 유실 불량 문제를 방지하였다. 이로 인하여 5번의 마스크 공정만을 진행하여 폴리 실리콘을 이용한 박막 트랜지스터를 제조할 수 있다.

Description

액정표시장치용 박막 트랜지스터 및 그 제조방법{Thin Film Transistor for Liquid Crystal Display Device and method of fabricating the same}
본 발명은 액정표시장치에 관한 것으로, 특히 폴리 실리콘을 이용한 박막 트랜지스터 제조 방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
상기 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.
현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있으며, 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로는 쓰기 어렵다.
따라서, 일반적으로는 별도로 제작된 구동소자를 액정패널에 연결하여 사용하고 있으며, 대표적인 예로 구동소자를 TCP(Tape Carrier Package)로 제작하여 액정패널에 부착하여 사용한다. 따라서 상기 TCP는 다수의 회로부가 PCB(Printed Circuit Board) 기판과 액정패널 사이에 부착되어, 상기 PCB 기판으로부터 입력되는 신호를 받아 상기 액정패널에 전달하게 된다. 그런데 이러한 구성은 구동 IC의 실장비용이 원가의 많은 부분을 차지하고 있으며, 액정패널의 해상도가 높아지면서 박막 트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워지고 있다.
반면, 폴리 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로로 형성될 수 있으며, 이 폴리 실리콘을 이용하여 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해진다.
도 1은 일반적인 폴리 실리콘을 이용하여 구성한 구동회로부 일체형 액정표시장치의 개략도이다.
도시한 바와 같이, 절연 기판(1) 상에 구동회로부(5)와 화소부(3)가 같이 형성되어 있다. 상기 화소부(3)는 기판(1)의 중앙부에 위치하고, 이 화소부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 위치하고 있다. 상기 화소부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수 개의 게이트 배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수 개의 데이터 배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(T)가 위치한다.
또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(12)과 연결되어 있다.
상기 게이트 및 데이터 구동회로부(5a, 5b)는 상기 외부신호 입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(7, 9)을 통해 화소부(3)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
따라서, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 입력되는 신호를 적절하게 출력시키기 위하여 CMOS(complementary metal-oxide semiconductor) 또는 PMOS( p-channel metal-oxide semiconductor) 구조 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 사용된다.
그러나 상기 CMOS로써 구동회로부 박막 트랜지스터를 형성함에 있어서, 그 공정이 복잡하고, 이로 인한 불량불이 높으므로 상기 CMOS보다 그 성능은 떨어지지만 비교적 공정이 단순한 PMOS로써 박막 트랜지스터를 형성하여 제작하고 있다.
도 2는 구동회로 일체형 액정표시장치의 화소부 박막 트랜지스터의 단면도이다. 구동회로부 및 화소부 박막 트랜지스터는 동일한 구조로 형성되므로 화소부의 박막 트랜지스터만을 도시하였다.
도시한 바와 같이, 절연기판(20) 상에 산화실리콘(SiO2)과 같은 무기절연물질로 이루어진 버퍼층(25)이 기판(20) 전면에 형성되어 있고, 상기 버퍼층(25) 상부에는 반도체층(30)이 형성되어 있으며, 상기 반도체층(30) 위로는 게이트 절연막(45)이 전면에 형성되어 있다. 또한, 상기 게이트 절연막(45) 위에 게이트 전극(50)이 형성되어 있고, 이 게이트 전극(50) 상부에는 층간절연막(interlayer, 70)이 형성되어 있다. 상기 게이트 절연막(45)과 층간절연막(70)에는 반도체층(30)과 접촉하기 위한 반도체층 콘택홀(73a, 73b)이 형성되어 있으며, 상기 층간절연막(70) 위로 상기 반도체층 콘택홀(73a, 73b)과 각각 연결되며, 상기 게이트 전극(50)과 일정간격 이격되어 소스 및 드레인 전극(80a, 80b)이 형성되어 있다. 상기 드레인 전극(80b) 상부에는 드레인 전극 콘택홀(95)을 포함하는 보호층(90)이 형성되어 있고, 이 보호층(90) 상부에는 상기 드레인 전극 콘택홀(95)을 통해 드레인 전극(80)과 연결되어 화소 전극(97)이 형성되어 있다.
상기 반도체층(30)에 있어서, 게이트 전극(50)과 대응되는 게이트 절연막(45)하부 영역은 액티브층(30a)을 이루고, 상기 소스 및 드레인 전극(80a, 80b)과 접촉되는 부분은 p+ 도핑되어 p형 오믹콘택층(30c)이 형성되어 있다.
전술한 폴리 실리콘을 이용한 박막 트랜지스터의 제조방법에 대해 도면을 참조하여 설명한다.
도 3a에 도시한 바와 같이, 투명한 절연기판(20)에 산화 실리콘(SiO2)등의 무기절연물질을 전면에 증착하여 버퍼층(25)을 형성한다. 상기 버퍼층(25)이 형성된 기판(20) 상에 비정질 실리콘(a-Si)을 전면 증착하고, 탈수소화 과정을 진행한 후, 레이저 결정화 공정을 진행하여 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화시킨다. 이후 마스크 공정을 실시하여 상기 폴리 실리콘층을 패터닝하여 반도체층(30)을 형성한다.
다음으로 도 3b에 도시한 바와 같이, 상기 반도체층(30)이 형성된 기판(20) 전면에 산화실리콘(SiO2)을 증착하여 게이트 절연막(45)을 형성한다. 이후 금속물질 예를 들면 몰리브덴(Mo)을 상기 게이트 절연막(45) 위에 증착한 후, 마스크 공정을 진행하여 게이트 전극(50)을 형성한다. 상기 게이트 전극(50)을 블록킹 마스크로 이용하여 기판(20) 전면에 고농도의 도즈량을 갖는 이온주입에 의한 p+ 도핑을 실시한다. 이때, 반도층은 p+도핑이 이루어져 오믹콘택층(30b)을 형성한다. 이때, 상기 p+ 도핑의 도즈량은 대략 2E15/㎠ 내지 1E16/㎠의 값을 갖는다. 반도체층(30) 중 게이트 전극(50)에 의해 p+도핑이 차단된 부분은 액티브층(30a)을 이룬다.
다음으로 도 3c를 참조하면, 상기 p형 오믹콘택층(30c)이 형성된 기판(20) 전면에 질화실리콘(SiNx) 또는 산화실리콘(SiO2)과 같은 무기절연물질을 증착하여 층간절연막(70)을 형성한다. 이후 게이트 절연막(45)과 층간절연막은 마스크 공정을 진행하고, 일괄 에칭하여 오믹콘택층(30c) 일부를 외부로 노출시키는 반도체층 콘택홀(73a, 73b)을 형성한다. 이후, 상기 층간절연막(70)이 형성된 기판(20) 상에, 알루미늄-네오디뮴(AlNd)과 몰리브덴(Mo)을 차례대로 연속 증착하고, 마스크 공정에 의해 일괄 에칭하여, 상기 반도체층 콘택홀(73a, 73b)을 통해 오믹콘택층(30c)과 연결되는 소스 및 드레인 전극(80a, 80b)을 형성한다.
다음으로 도 3d에 도시한 바와 같이, 상기 소스 및 드레인 전극(80a, 80b)이 형성된 기판(20) 상에, 질화실리콘(SiNx)을 증착하고, 마스크 공정을 진행하여 드레인 콘택홀(95)을 가지는 보호층(90)을 형성한다. 이때 상기 드레인 콘택홀(95)의 형성은 박막 트랜지스터가 스위칭 소자로 사용될 경우에만 적용된다. 구동회로부의 PMOS로 사용되는 박막 트랜지스터에서는 상기 드레인 콘택홀이 형성되지 않는다. 이후, 소자의 특성 향상을 위해 수소화 열처리 공정을 진행한다.
이후는 스위칭 소자인 박막 트랜지스터만 해당하는 공정으로 상기 보호층(90)이 형성된 기판 상에 ITO(indium Tin Oxide)를 전면 증착한 후, 마스크 공정을 진행하여 상기 드레인 콘택홀(95)을 통해 드레인 전극(80b)과 연결되는 화소전극(97)을 형성한다.
전술한 종래의 폴리 실리콘을 이용한 PMOS 탑 게이트형 박막 트랜지스터에제조에 있어서, 총 6개의 마스크가 이용되고 있으며, 탑 게이트형 박막 트랜지스터 제조 시 반도체층과 소스 및 드레인 전극의 접촉을 위해 상기 드레인 전극을 노출시키는 반도체층 콘택홀을 형성한다. 이때 상기 반도체층 콘택홀 형성시 오버에칭에 의해 오믹 콘택층이 유실되는 등의 문제가 발생한다.
상기 문제점을 해결하기 위하여, 본 발명에서는 폴리 실리콘을 이용하여 비정질 실리콘을 반도체층으로 이용한 일반적인 구조인 보텀 게이트(bottom gate type)형으로 박막 트랜지스터를 구성함으로써 반도체층 콘택홀 형성 없이 소스 및 드레인 전극이 반도체층과 접촉하게 함으로써 오믹 콘택층 유실 불량을 방지하는 것을 그 목적으로 한다.
또한, 회절노광을 이용하여 추가 마스크 공정없이 도핑을 실시하고, 반도체층상에 열처리에 의한 확산을 이용하여 금속확산층 및 오믹 콘택층을 구성함으로써 5마스크 공정으로 박막 트랜지스터를 제조하는 방법을 제공하는 것을 또 다른 목적으로 한다.
도 1은 일반적인 폴리 실리콘을 이용한 액정표시장치의 개략도.
도 2는 종래의 폴리 실리콘을 이용한 액정표시장치의 박막 트랜지스터 단면도.
도 3a 내지 3d는 종래의 폴리 실리콘을 이용한 액정표시장치의 박막 트랜지스터의 제조 공정 단면도.
도 4는 본 발명의 실시예에 따른 폴리 실리콘을 이용한 액정표시장치의 박막 트랜지스터의 단면도.
도 5a 내지 5g는 본 발명의 실시예에 따른 폴리 실리콘을 이용한 액정표시장치용 박막 트랜지스터의 제조 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 절연기판 105 : 게이트 전극
110 : 게이트 절연막 115a : p+ 도핑층
115b : 금속확산층 115c : 액티브층
115d : 오믹 콘택층 115(115a, 115b, 115c, 115d) : 반도체층
122a : 소스 전극 122b : 드레인 전극
130 : 보호층
상기 목적을 달성하기 위하여, 본 발명에 따른 구동회로 액정표시기판용 박막 트랜지스터는 기판과; 상기 기판 상의 게이트 전극과; 상기 게이트 전극 상의 게이트 절연막과; 상기 게이트 절연막 위로 게이트 전극과 대응되는 액티브층과 상기 액티브층 외측에 도핑층과 상기 도핑층 외측에 오믹 콘택층과 상기 오믹 콘택층 외측에 금속확산층으로 구성되는 반도체층과; 상기 금속확산층 위에 형성되는 소스 및 드레인 전극과; 상기 소스 및 드레인 전극 위에 형성되는 보호층을 포함한다.
이때, 상기 금속확산층은 수소화 열처리 공정에 의해 형성된다.
본 발명에 따른 구동회로 일체형 액정표시장치의 박막 트랜지스터 제조 방법은 기판 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 폴리 실리콘의 반도체층을 형성하는 단계와; 상기 반도체층 위로 금속층을 형성하는 단계와; 상기 금속층 위로 게이트 전극과 대응되며, 상기 게이트 전극보다 작게 얇은 포토 레지스트 패턴을 형성하고, 동시에 상기 얇은 포토레지스트 패턴과 일정간격 이격하여 두꺼운 포토 레지스트 패턴을 대응되는 반도체층을 가리도록 형성하는 단계와; 상기 포토 레지스트 패턴 외부로 노출된 금속층을 에칭하여, 반도체층 일부를 노출시키며, 소스 및 드레인 전극과 상기 소스 및 드레인 전극 사이에 금속패턴을 형성하는 단계와; 상기 노출된 반도체층을 고농도 도즈량의 이온주입에 의한 p+ 도핑하는 단계와; 상기 p+도핑 후에, 금속패턴을 에칭하는 단계와; 상기 금속패턴 에칭 후에 상기 소스 및 드레인 전극 위로 보호층을 형성하는 단계와; 상기 보호층이 형성된 기판에 수소화 열처리 공정을 진행하여 상기 소스 및 드레인 전극 하부의 반도체층에 금속확산층 및 상기 금속확산층과 p+도핑층을 사이에 오믹 콘택층을 형성하는 단계를 포함한다.
이때, 상기 수소화 열처리 공정은 섭씨 250도 내지 400도에서 60분 내지 180분 진행한다.
또한, 상기 p+ 도핑 이후에는 활성화 공정을 더욱 포함한다.
이하, 본 발명의 실시예에 따른 폴리 실리콘을 이용한 액정표시장치용 박막 트랜지스터 및 그 제조 공정에 대해 도면을 참조하여 설명한다.
도 4는 본 발명에 의한 구동회로 일체형 액정표시장치용 박막 트랜지스터의 단면도를 도시한 것이다.
도시한 바와 같이, 기판(100) 상에 게이트 전극(105)이 형성되어 있고, 상기 게이트 전극(105) 위로 무기절연물진인 질화실리콘 또는 산화실리콘의 게이트 절연막(110)이 형성되어 있다. 또한 상기 게이트 절연막(110) 위로 게이트 전극(105)과 대응되는 액티브층(115c)과, 상기 액티브층(115c) 외측에 p+ 도핑층(115a)과 상기 도핑층(115a) 외측에 오믹 콘택층(115d)과 상기 오믹 콘택층(115d) 외측에 금속확산층(115b)으로 이루어진 반도체층(115)이 형성되어 있다. 또한 상기 반도체층(115) 중 금속확산층(115b)과 대응되며 소스 전극(122a) 및 드레인 전극(122b)이 상기 반도체층(115) 위에 형성되어 있으며, 상기 소스 및 드레인 전극(122a, 122b) 위로 상기 드레인 전극(122b)을 노출시키는 보호층(130)과 상기 노출된 드레인 전극(122b)과 접촉하는 화소전극(140)이 형성되어 있다.
도 5a 내지 도 5g는 본 발명의 실시예에 의한 액정표시장치용 박막 트랜지스터의 제조 공정을 단계별로 나타낸 단면도이다.
도 5a에 도시한 바와같이, 기판(100) 전면에 크롬(Cr) 또는 몰리브덴(Mo) 등의 금속물질을 증착하고, 마스크 공정을 진행하여 상기 금속물질을 패터닝하여 게이트 전극(105)을 형성한다.
다음으로 도 5b에 도시한 바와같이, 상기 게이트 전극(105) 위로 무기절연물 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 게이트 절연막(110)을 형성한다. 이후 비정질 실리콘(a-Si)을 상기 게이트 절연막(110) 위로 전면에 증착하고, 마스크 공정을 실시하여 패터닝하여 비정질 실리콘층을 형성한다. 이후 상기 비정질 실리콘층을 레이저 등을 이용하여 결정화하여 폴리 실리콘층을 형성한다. 이때, 상기 결정화 공정을 비정질 실리콘을 기판 전면에 증착한 후 실시하여 폴리 실리콘을 형성하고, 이후에 마스크 공정을 진행하여 패터닝하여 폴리 실리콘층을 형성할 수 도 있다. 이때 상기 폴리 실리콘층은 반도체층(115)을 이룬다.
다음으로 도 5c에 도시한 바와같이, 상기 반도체층(115) 위로 알루미늄 합금(AlNd) 등의 금속물질을 전면에 증착하여 금속층(120)을 형성한다. 이후 상기 금속층(120) 위로 네가티브(negative) 성질을 갖는 포토 레지스트(photo resist)를 전면에 도포하고, 마스크 공정을 실시하여 포토 레지스트 패턴(125a, 125b)을 형성한다. 이때 투과되는 빛의 양을 달리하는 회절노광을 실시하여 상기 포토 레지스트 패턴의 두께를 달리 형성한다. 금속층(120) 위로 상기 금속층(120) 하부에 형성된 게이트 전극(105)과 대응되며, 상기 게이트 전극(105)의 폭보다 작게 상기 게이트 전극(105)의 양끝에서 일정간격 이격하여 두께가 얇은 포토 레지스트 패턴을 형성하고, 상기 얇은 포토 레지스트 패턴과 일정간격 이격하여 두꺼운 포토 레지스트 패턴(125a)을 상기 반도체층(115)과 양끝이 일치하도록 또는 상기 반도체층(115)의양끝보다 더 길도록 형성한다.
다음으로 도 5d에 도시한 바와같이, 상기 금속층(120)의 에칭공정을 진행하여 포토 레지스트 패턴(125a, 125b)에 의해 가려진 금속층을 제외한 금속층을 제거한다. 이때 두꺼운 포토 레지스트 패턴(125a, 125b)에 의해 에칭되지 않고 남아있는 금속층은 각각 소스 전극(122a) 및 드레인 전극(122b)을 형성하고, 상기 소스 및 드레인 전극(122a, 122b) 사이에 위치하는 얇은 포토레지스트 패턴(도 4c의 125b)에 의해 에칭되지 않고 남아있는, 추후에 도핑공정 진행시 블록킹 마스크로 이용되는 금속패턴(123)을 형성한다. 이후 얇은 포토레지스트 패턴(도 4c의 125b)을 에슁 공정을 진행하여 제거한다. 이때 두껍게 형성된 포토 레지스트 패턴(125a)은 얇은 포토 레지스트(도 4c의 125b) 두께만큼이 제거되어 남게된다.
다음으로 높은 도즈량의 이온주입에 의한 p+도핑을 기판(100) 전면에 실시한다. 이때, 소스 및 드레인 전극(122a, 122b)과 상기 두 전극(122a, 122b) 사이의 금속패턴(123)이 블록킹 마스크로 작용하여 상기 소스 및 드레인 전극(122a, 122b)과 금속패턴(123) 하부의 반도체층(115b, 115c)은 p+도핑이 이루어지지 않고, 소스 및 드레인 전극(122a, 122b)과 금속패턴(123) 사이의 노출된 반도체층만(115a)이 p+도핑이 이루어진다.
다음으로 도 5e에 도시한 바와같이, 금속패턴(도 4d의 123)을 에칭에 의해 제거하여, 상기 금속패턴(도 4d의 123) 하부의 반도체층(115c)을 노출시킨다. 이후 남아있는 포토 레지스트 패턴(도 4d의 125a)을 에슁(ashing) 또는 스트립(strip) 공정을 통해 제거하고, 상기 금속패턴(도 4d의 123)이 제거된 기판을(100)퍼니스(furnace)에서 열을 가하거나 또는 챔버 내에서 RTA(Rapid thermal annealing)공정을 진행하거나 또는 레이저빔으로 조사하는 등의 방법으로 반도체층의 활성화 공정을 진행한다. 이는 폴리 실리콘의 반도체층(115)이 도핑에 의해 그 일부 구조가 손상되었으므로 이를 열에 의해 재결정화하고 도핑된 불순물을 전기적으로 활성화시키기 위함이다.
다음으로 도 5f에 도시한 바와 같이, 상기 활성화 공정 이후에는 상기 소스 및 드레인 전극(122a, 122b)이 형성된 기판(100)에 질화실리콘(SiNx)등의 물기절연물질을 전면에 증착하여 보호층(130)을 형성한다.
이후, 상기 보호층(130)이 형성된 기판(100)에 소자의 특성 향상을 위한 수소화 열처리 공정을 진행한다. 상기 수소화 열처리 공정은 섭씨 250도 내지 400도의 분위기에서 60분 내지 180분 진행하며, 이때 소스 및 드레인 전극(122a, 122b)을 이루는 연성 및 전성이 좋은 알루미늄 네오디뮴(AlNd)과 반도체층(115)의 폴리 실리콘이 열에 의해 상호 확산을 하게 된다. 이때 그 두께차에 의해 소스 및 드레인 전극(115)의 알루미늄 네오디뮴이 폴리 실리콘의 반도체층(115)으로 주로 확산이 이루어지게 된다. 따라서 상기 소스 및 드레인 전극(122a, 122b) 하부의 반도체층(115b)은 금속확산층(115b)을 이루게 된다. 이때 p+도핑이 이루어진 반도체층(115a)과 상기 금속확산층(115b)이 만나는 부분에서 오믹 콘택층(115d)이 형성한다.
이후 공정은 구동회로부의 박막 트랜지스터에는 적용되지 않고 표시부의 스위칭소자에만 해당하는 공정으로 정확히는 박막 트랜지스터 제조공정이 아니고 어레이 기판을 제작하는 공정에 속하지만, 박막 트랜지스터 공정과 연계되므로 간단히 설명한다.
도 5g에 도시한 바와 같이, 상기 보호층(130)이 형성된 기판(100)을 마스크 공정을 진행하여 드레인 전극(122b)을 노출시키는 드레인 콘택홀(135)을 형성한다. 이후 드레인 콘택홀(135)이 형성된 상기 보호층(130) 위로 투명 도전 물질인 인듐-틴-옥사이드 또는 인듐-징크-옥사이드를 전면에 증착하고 마스크 공정을 진행하여 상기 드레인 콘택홀(135)을 통해 드레인 전극(122b)과 접촉하는 화소전극(140)을 형성한다.
상기 반도체층의 구조를 종래의 탑게이형 박막 트랜지스터의 반도체층과 비교하여 좀 더 자세히 설명한다.
종래의 반도체층은 수소화 공정 진행전에 소스 및 드레인 전극과 접촉하는 부분에 있어서 이미 도핑에 의해 오믹 콘택층이 형성된 상태가 된다. 그러나 수소화 공정 진행후에는 소스 및 드레인 전극을 이루는 금속 즉 알루미늄 네오디뮴이 상기 오믹 콘택층으로 확산된다. 이때 상기 금속물질의 확산에 의해 금속확산층을 형성하게 된다. 즉, 상기 금속화합물층과 도핑된 반도체층이 오믹 콘택층을 형성하게 되며, 이 구조는 본 발명에 의한 박막 트랜지스터의 반도체층 구조와 동일하게 된다.
단지 차이점은 종래의 반도체층 구조는 도핑된 반도체층에 금속물질이 확산되어 금속확산층을 이루나, 본 발명에서는 도핑되지 않은 반도체층에 금속물질이 확산되어 금속확산층을 형성하는 것이다. 이때 상기 금속확산층은 도핑에 의한 영향보다는 확산되어진 금속의 영향이 더 크므로 문제되지 않는다.
이와 같이, 본 발명에 따른 폴리 실리콘을 이용한 액정표시장치의 박막 트랜지스터를 보텀 게이트 구조로 형성함으로써 반도체층 콘택홀 없이 반도체층과 소스 및 드레인 전극을 접촉시킴으로써 종래의 탑 게이트 구조에서의 박막 트랜지스터 형성시 발생하는 오믹 콘택층이 유실되는 불량을 방지할 수 있다.
또한, 종래의 6개 마스크를 이용하여 제작되던 PMOS 탑 게이트 구조의 박막 트랜지스터를 도핑공정을 포함하여 총 5개의 마스크를 이용하여 제조함으로써 제조 비용을 절감할 수 있다.

Claims (5)

  1. 기판과;
    상기 기판 상의 게이트 전극과;
    상기 게이트 전극 상의 게이트 절연막과;
    상기 게이트 절연막 위로 게이트 전극과 대응되는 액티브층과 상기 액티브층 외측에 도핑층과 상기 도핑층 외측에 오믹 콘택층과 상기 오믹 콘택층 외측에 금속확산층으로 구성되는 반도체층과;
    상기 금속확산층 위에 형성되는 소스 및 드레인 전극과;
    상기 소스 및 드레인 전극 위에 형성되는 보호층
    을 포함하는 액정표시장치용 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 금속확산층은 수소화 열처리 공정에 의해 형성된 액정표시장치용 박막 트랜지스터.
  3. 기판 상에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 위로 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 폴리 실리콘의 반도체층을 형성하는 단계와;
    상기 반도체층 위로 금속층을 형성하는 단계와;
    상기 금속층 위로 게이트 전극과 대응되며, 상기 게이트 전극보다 작게 얇은 포토 레지스트 패턴을 형성하고, 동시에 상기 얇은 포토레지스트 패턴과 일정간격 이격하여 두꺼운 포토 레지스트 패턴을 대응되는 반도체층을 가리도록 형성하는 단계와;
    상기 포토 레지스트 패턴 외부로 노출된 금속층을 에칭하여, 반도체층 일부를 노출시키며, 소스 및 드레인 전극과 상기 소스 및 드레인 전극 사이에 금속패턴을 형성하는 단계와;
    상기 노출된 반도체층을 고농도 도즈량의 이온주입에 의한 p+ 도핑하는 단계와;
    상기 p+도핑 후에, 금속패턴을 에칭하는 단계와;
    상기 금속패턴 에칭 후에 상기 소스 및 드레인 전극 위로 보호층을 형성하는 단계와;
    상기 보호층이 형성된 기판에 수소화 열처리 공정을 진행하여 상기 소스 및 드레인 전극 하부의 반도체층에 금속확산층 및 상기 금속확산층과 p+도핑층을 사이에 오믹 콘택층을 형성하는 단계
    를 포함하는 액정표시장치용 박막 트랜지스터 제조 방법.
  4. 제 3 항에 있어서,
    상기 수소화 열처리 공정은 섭씨 250도 내지 400도에서 60분 내지 180분 진행하는 액정표시장치용 박막 트랜지스터 제조방법.
  5. 제 3 항에 있어서,
    상기 p+ 도핑 이후에는 활성화 공정을 더욱 포함하는 액정표시장치용 박막 트랜지스터의 제조방법.
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