KR101034788B1 - 액정표시장치용 어레이 기판 및 그 제조 방법 - Google Patents

액정표시장치용 어레이 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR101034788B1
KR101034788B1 KR1020040021712A KR20040021712A KR101034788B1 KR 101034788 B1 KR101034788 B1 KR 101034788B1 KR 1020040021712 A KR1020040021712 A KR 1020040021712A KR 20040021712 A KR20040021712 A KR 20040021712A KR 101034788 B1 KR101034788 B1 KR 101034788B1
Authority
KR
South Korea
Prior art keywords
gate
layer
data line
data
electrode
Prior art date
Application number
KR1020040021712A
Other languages
English (en)
Other versions
KR20050097004A (ko
Inventor
양준영
박용인
김상현
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020040021712A priority Critical patent/KR101034788B1/ko
Publication of KR20050097004A publication Critical patent/KR20050097004A/ko
Application granted granted Critical
Publication of KR101034788B1 publication Critical patent/KR101034788B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 폴리실리콘을 이용한 액정표시장치용 어레이 기판 및 그 제조방법에 관한 것이다.
종래의 폴리 실리콘을 이용한 어레이 기판은 화소전극과 데이터 배선을 중첩시켜 고개구율을 구현하기 위해서는 상기 데이터 배선과 화소전극 사이에 구성되는 보호층을 고가의 유기절연물질로 형성하였다. 따라서, 그 형성 공정이 복잡하고, 공정시간이 길어지며, 유기절연물질 자체가 고가이므로 제조 비용 상승의 문제가 있으며, 더욱이 유기절연물질로 이루어진 보호층은 접촉력 등의 문제가 발생하고 있다.
그러나, 본 발명에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기판은 적층구조를 달리하여 제 1 데이터 배선을 게이트 절연막 상부에 형성하고, 게이트 전극과 교차하는 부분은 층간절연막 상부로 제 2 데이터 배선을 형성하여 상기 제 1 데이터 배선과 콘택홀을 통해 연결함으로써 제 1 데이터 배선과 (중첩되는) 상부의 화소전극 사이의 절연층의 두께를 확보함으로써 보호층을 무기절연물질로 형성한 액정표시장치용 어레이 기판 및 그 제조 방법을 제공한다.
고개율구조, 폴리실리콘, 기생 커패시터, 제 1 데이터배선, 제 2 데이터배선

Description

액정표시장치용 어레이 기판 및 그 제조 방법{Array substrate for Liquid Crystal Display Device and method of fabricating the same}
도 1은 일반적인 폴리실리콘을 이용한 구동회로부 일체형 액정표시장치용 어레이 기판의 개략도.
도 2는 폴리실리콘을 이용한 액정표시장치용 어레이 기판 내부의 액티브 영역의 하나의 화소부에 대한 평면도.
도 3은 상기 도 2의 Ⅰ-Ⅰ를 따라 절단한 단면도이다.
도 4는 본 발명의 제 1 실시예에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 하나의 화소영역을 도시한 평면도.
도 5는 상기 도 4의 Ⅱ-Ⅱ를 따라 절단한 단면도이다.
도 6a 내지 도 6h는 본 발명의 제 1 실시예에 의한 액정표시장치용 어레이 기판의 제조 방법에 따른 제조 공정 단면도.
도 7a 내지 도 7e는 본 발명의 제 1 실시예에 의한 액정표시장치용 어레이 기판의 제조 방법에 따른 하나의 화소부에 대한 제조 공정 평면도.
도 8은 본 발명의 제 2 실시예에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 하나의 화소영역을 도시한 평면도.
도 9는 상기 도 8의 Ⅲ-Ⅲ를 따라 절단한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
115 : 기판 118 : 버퍼층
123 : 반도체층 123a : 액티브층
123b : LDD층 123c : n형 오믹콘택층
128 : 게이트 절연막 135 : 게이트 전극
143 : 층간절연막 145a : 제 1 데이터 배선
145b : 제 2 데이터 배선 146a, 146b : 반도체층 콘택홀
148 : 소스 전극 149a : 데이터 배선 콘택홀
153 : 드레인 전극 160 : 보호층
163 : 드레인 콘택홀 165 : 화소전극
본 발명은 액정표시장치에 관한 것으로, 특히 폴리실리콘을 이용한 고개구율 구조의 액정표시장치용 어레이 기판과 그 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
상기 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.
현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있으며 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘(a-Si:H)은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제가 되며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로 사용하기 어렵다.
따라서, 일반적으로는 별도로 제작된 구동소자를 액정패널에 연결하여 사용하고 있으며, 대표적인 예로 구동소자를 TCP(Tape Carrier Package)로 제작하여 액정패널에 부착하여 사용한다. 따라서 상기 TCP는 다수의 회로부가 PCB(Printed Circuit Board) 기판과 액정패널 사이에 부착되어, 상기 PCB 기판으로부터 입력되는 신호를 받아 상기 액정패널에 전달하게 된다. 그런데 이러한 구성은 구동 IC의 실장비용이 원가의 많은 부분을 차지하고 있으며, 액정패널의 해상도가 높아지면서 박막 트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워지고 있다.
반면, 폴리 실리콘(poly-Si)은 비정질 실리콘(a-Si)에 비하여 전계효과 이동도 등의 전기적 특성이 우수하기 기판 위에 구동회로를 형성하여도 문제되지 않는다. 따라서 상기 폴리 실리콘을 이용하여 기판에 직접 구동회로를 형성함으로써 구동 IC 비용을 줄일 수 있고 실장도 간단해진다.
도 1은 일반적인 구동회로부 일체형 액정표시장치용 어레이 기판의 개략도이다.
도시한 바와 같이, 절연 기판(1) 상에 구동회로부(5)와 화소부(3)가 같이 형성되어 있다. 상기 화소부(3)는 기판(1)의 중앙부에 위치하고, 이 화소부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 위치하고 있다. 상기 화소부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수 개의 게이트 배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수 개의 데이터 배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(T)가 위치한다.
또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(12)과 연결되어 있다.
상기 게이트 및 데이터 구동회로부(5a, 5b)는 상기 외부신호 입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(7, 9)을 통해 화소부(3)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
따라서, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다.
도 2는 폴리실리콘을 이용한 액정표시장치용 어레이 기판 내부의 액티브 영역의 하나의 화소부에 대한 평면도이며, 도 3은 상기 도2의 I-I를 따라 절단한 단면도이다.
도 2에 도시한 바와 같이, 어레이 기판(10)의 화상이 표시되는 액티브 영역에는 세로방향으로 다수의 데이터 배선(45)이 형성되어 있으며, 가로 방향으로 다수의 게이트 배선(30)이 형성되어 있다. 또한, 상기 두 배선(30, 45)이 교차하는 부분에 게이트 전극(35)과 반도체층(23)과 소스 및 드레인 전극(48, 53)으로 형성된 스위칭 소자인 박막 트랜지스터(Tr)가 형성되어 있다.
또한, 상기 데이터 배선(45)과 게이트 배선(30)이 교차하여 하나의 화소영역(P)을 정의하며, 상기 화소영역(P)내에는 화소전극(65)이 상기 박막 트랜지스터(Tr)의 드레인 전극(53)과 접촉하며 형성되어 있다. 이때, 상기 전술한 액정표시장치용 어레이 기판에 있어서, 개구율 향상을 위해 상기 화소전극(65)은 화소영역(P) 뿐만 아니라, 게이트 배선(30) 및 데이터 배선(45)과 일부 중첩되어 형성되어 있는 것이 특징이다. 전술한 고개구율 구조 즉, 데이터 배선(45) 및 게이트 배선(30)과 중첩시켜 화소전극(65)을 형성하기 위해서는 도면에는 나타나지 않았지만, 유전율이 낮은 물질인 유기절연물질로써 상기 데이터 배선(45)과 화소전극(65) 사이에 보호층(미도시)을 형성해야 한다.
반면, 도면으로 제시하지 않았지만, 고개구율 구조가 아닌 일반적인 구조일 경우, 화소전극은 게이트 배선 및 데이터 배선과 중첩되지 않고, 상기 배선에서 3㎛ 내지 5㎛정도의 간격 이격하여 형성되는 것을 특징으로 한다. 이는, 고개구율 구조가 아닐 경우 보호층을 유전율이 비교적 유기절연물질 대비 높은 무기절연물질로 형성함으로 화소전극과 무기절연물질 하부에 형성된 데이터 배선이 원하지 않는 기생 커패시터를 형성하고, 상기 원치 않는 기생 커패시터의 영향을 최소화 하기위해 각 배선과 전술한 바와 같이 소정간격을 두고 화소전극을 형성하고 있다.
다음, 도 3을 참조하여 도 2의 I-I를 따라 절단한 단면 구조에 대해 간단히 설명한다.
도시한 바와 같이, 투명한 기판(15)상에 버퍼층(18)이 형성되어 있으며, 그 위로 폴리실리콘으로 형성된 반도체층(23)이 형성되어 있다. 상기 반도체층(23)은 크게 스위칭 소자인 박막 트랜지스터가 형성되는 부분에만 일정한 패턴을 가지며 형성되어 있으며, 이때, 상기 반도체층(23)은 그 내부가 고도즈량의 n+ 도핑이 이루어진 오믹콘택층(23a)과 도핑되지 않는 액티브층(23c)과 상기 오믹콘택층(23a)과 액티브층(23c) 상이에 LDD층(23b)으로 이루어져 있다. 이때, 상기 LDD층(23b)은 형성되지 않을 수도 있다.
다음, 상기 반도체층(23) 위로 게이트 절연막(28)이 기판(15) 전면에 형성되 어 있으며, 상기 게이트 절연막(28) 위로 상기 반도체층(23) 중 액티브층(23c)과 오버랩되며 게이트 전극(35)이 형성되어 있으며, 동일층에 도면에 나타나지 않았으나 게이트 배선(미도시)이 상기 게이트 전극(35)과 연결되어 형성되어 있다.
다음, 상기 게이트 전극(35) 및 게이트 배선(미도시)이 형성된 게이트 절연막(28) 위로 무기절연물질로 이루어진 층간절연막(43)이 기판(15) 전면에 형성되어 있다. 또한, 상기 층간절연막(43) 위로 상기 층간절연막(43)에 형성된 반도체층 콘택홀(46a, 46b)을 통해 각각 오믹콘택층(23a)과 접촉하는 소스 및 드레인 전극(48, 53)이 형성되어 있으며, 동일한 층에 상기 소스 전극(48)과 연결된 데이터 배선(45)이 형성되어 있다. 이때, 도면상으로는 상기 데이터 배선(45)과 소스 전극(48)이 끊겨진 상태로 보이나 실제적으로 상기 소스 전극(48)은 데이터 배선(45)에서 돌출되어 형성된 것이므로 서로 연결되어 있게 된다.(도 2참조)
다음, 상기 소스 및 드레인 전극(48, 53)과 데이터 배선(45) 및 노출된 층간절연막(43) 위로 유전율이 낮은 유기절연물질이 전면에 도포되어 보호층(60)이 형성되어 있으며, 상기 보호층(60) 위로 드레인 콘택홀(63)을 통해 상기 드레인 전극(53)과 접촉하며 투명도전성 물질로써 화소전극(65)이 형성되어 있다. 이때, 상기 화소전극(65)은 유기절연물질로 이루어진 보호층(60)을 사이에 두고 데이터 배선(45)과 중첩하며 형성되어 있는 것이 특징이다.
하지만, 전술한 바와 같이, 폴리실리콘을 이용한 어레기 기판에 있어 화소의 개구율 향상을 위해 화소전극을 게이트 배선 및 데이터 배선과 중첩시키는 고개구율 구조를 가지며, 그 특성이 저하되지 않도록 어레이 기판을 형성하기 위해서는 투명도전성 물질로 이루어지는 상기 화소전극과 그 하부의 금속재질의 배선 특히 데이터 배선 사이에 형성되는 보호층은 유전율이 낮은 물질로써 형성해야 한다. 통상적으로 2 내지 3의 유전율을 갖는 유기절연물질인 BCB(Benzocyclobuten)나 포토아크릴(Photo Acryl)로써 상기 보호층을 형성하고 있는데, 상기 유기절연물질은 일반적으로 액정표시장치용 어레이 기판의 절연층 형성 시 이용되는 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)과 비교하여 10배 이상 단가가 높음으로 해서 어레이 기판의 제조 비용이 상승되며, 상기 유기절연물질로 이루어진 보호층의 계면에 있어 다른 물질 특히 금속물질과의 접촉력 등의 문제가 있으며, 상부에 형성된 투명도전성물질의 패터닝 시 공정적으로 불안정하여 원치않는 모양의 투명도진성물질 패턴을 형성하는 불량이 빈번히 발생하는 문제가 있다.
또한, 유기절연물질을 이용하여 기판 에 보호층을 형성 시, 상기 유기절연물질을 도포하고, 수분을 제거하기 위한 큐어링 공정 및 접촉력 강화를 위한 여러 가지 표면 처리 등의 공정을 진행함으로 그 제조 시간이 길어짐으로써 더욱 제조 비용이 상승하는 문제가 발생한다.
따라서, 본 발명의 목적은 폴리실리콘을 이용한 액정표시장치용 어레이 기판에 있어서, 유기절연물질을 대신하여 무기절연물질을 이용하여 보호층으로 형성하면서 어레이 기판의 특성 저하없이 고개구율을 구현할 수 있는 액정표시장치용 어 레이 기판을 제공하는 것을 그 목적으로 한다.
또한, 고가의 유기절연물질 대신에 저가의 무기절연물질을 이용함으로써 재료비 절감 및 생산성을 향상시키는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치용 어레이 기판은, 기판과; 상기 기판 상에 구비되며 순수 폴리실리콘의 제 1 영역과 상기 제 1 영역 양측으로 각각 불순물이 도핑된 폴리실리콘의 제 2 영역으로 구성된 반도체층과; 상기 반도체층 상부 전면에 구비된 게이트 절연막과; 상기 게이트 절연막 상부에 돌출된 게이트 전극을 가지며 일방향으로 구비된 게이트 배선과; 상기 게이트 절연막 상부에 상기 게이트 배선과 교차하는 방향으로 상기 게이트 배선과 접촉하지 않고 상기 게이트 배선 사이로 일정간격으로 끊어지며 구성된 제 1 데이터 배선과; 상기 게이트 배선과 제 1 데이터 배선 상부 전면에 형성된 층간절연막과; 상기 층간절연막 상부에 상기 게이트 배선을 사이에 두고 끊어지며 구성된 제 1 데이터 배선을 콘택홀을 통해 연결하며, 상기 게이터 배선과 교차하며 구성된 제 2 데이터 배선과; 상기 층간절연막 상부에 상기 제 2 데이터 배선에서 분기하며 하부의 반도체층의 상기 제 2 영역과 접촉하는 소스 전극 및 상기 소스 전극에서 일정간격 이격하며 하부의 반도체층의 상기 제 2 영역과 접촉하는 드레인 전극과; 상기 제 2 데이터 전극과 소스 및 드레인 전극 상부 전면에 무기절연물질로 형성된 보호층과; 상기 보호층 상부에 상기 드레인 전극과 접촉하며, 상기 제 1, 2 데이터 배선과 게이트 배선으로 둘러싸인 영역으로 정의되는 화소영역마다 구비되는 화소전극을 포함한다.
이때, 상기 무기절연물질은 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택된다.
또한, 상기 화소전극은 상기 제 1 데이터 배선과 중첩되며 구성되거나, 상기 게이트 배선과 중첩되며 구비되거나, 또는 상기 제 1 데이터 배선과 제 1 이격하여 구비되며, 이때 상기 화소전극은 상기 게이트 배선과 제 1 간격 이격하여 구비된 것이 특징이다.
이때, 상기 제 1 간격은 0㎛ 보다는 크고 3㎛ 보다 작거나 같은 것이 특징이다.
또한, 상기 기판과 반도체층 사이에는 버퍼층을 포함한다.
삭제
본 발명에 의한 액정표시장치용 어레이 기판의 제조 방법은, 기판 상에 폴리실리콘층을 형성하는 단계와; 상기 폴리실리콘층을 패터닝하는 단계와; 상기 패터닝된 폴리실리콘층 위로 게이트 절연막을 전면에 형성하는 단계와; 상기 게이트 절연막 위로 일방향의 게이트 배선과, 상기 게이트 배선에서 분기한 게이트 전극과, 상기 게이트 배선과 교차하는 방향으로 상기 게이트 배선과 교차되는 부분이 패터닝되어 상기 게이트 배선과 접촉하지 않는 제 1 데이터 배선을 형성하는 단계와;
상기 게이트 절연막 위로 도핑을 실시하여 상기 폴리실리콘층에 오믹콘택층과 액티브층 형성하는 단계와; 상기 게이트 배선 및 제 1 데이터 배선 및 노출된 게이트 절연막 상부로 상기 오믹콘택층 및 제 1 데이터 배선을 노출시키는 층간절연막을 전면에 형성하는 단계와; 상기 층간절연막 위로 상기 제 1 데이터 배선과 접촉하는 제 2 데이터 배선과, 상기 제 2 데이터 배선에서 분기한 소스 전극과, 상기 소스에서 일정간격 이격한 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극과 제 2 데이터 배선 및 노출된 층간절연막 위로 상기 드레인 전극을 노출시키는 무기절연물질로 이루어진 보호층을 전면에 형성하는 단계와; 상기 보호층 위로 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
이때, 상기 무기절연물질은 질화실리콘(SiNx) 또는 산화실리콘(SiO2)인 것이 특징이다.
상기 화소전극은 상기 제 1 데이터 배선과 중첩하며 형성되며, 이때, 상기 화소전극은 상기 게이트 배선과도 중첩하며 형성되거나, 또는, 상기 화소전극은 상기 제 1 데이터 배선과 제 1 간격 이격하여 형성되며, 이때 상기 화소전극은 상기 게이트 배선과도 제 1 간격 이격하여 형성되는 것이 특징이다.
이때, 상기 제 1 간격은 0㎛ 보다는 크고 3㎛ 보다 작거나 같은 것이 특징이다.
또한, 상기 폴리실리콘층을 형성하는 단계는 기판 상에 버퍼층을 형성하는 단계와; 상기 버퍼층 위로 비정질 실리콘층을 전면에 형성하는 단계와; 상기 비정질 실리콘층을 결정화하는 단계를 포함한다.
이하, 본 발명의 실시예에 따른 폴리실리콘을 이용한 액정표시장치용 어레이 기판 및 그 제조 방법을 도면을 참조하여 설명한다.
도 4는 본 발명의 제 1 실시예에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 액티브 영역 중 하나의 화소영역을 도시한 평면도이며, 도 5는 상기 도 4의 절단선 Ⅱ-Ⅱ에 따라 절단한 면을 도시한 단면도이다.
도시한 바와 같이, 기판(115)의 액티브 영역에는 세로방향으로 데이터 배선 콘택홀(149a, 149b)로 연결되어 제 1, 2 데이터 배선(145a, 145b)으로 이루어지는 다수의 데이터 배선(145)이 있으며, 가로 방향으로 상기 데이터 배선(145)과 교차하며 다수의 게이트 배선(130)이 형성되어 있으며, 상기 두 배선(130, 145)이 교차하여 하나의 화소영역(P)을 형성하고 있으며, 상기 화소영역(P)의 상기 두 배선(130, 145)이 교차하는 부분에 스위칭 소자인 박막 트랜지스터(Tr)가 형성되어 있다. 이때, 상기 데이터 배선(145)은 게이트 배선(130)과 교차하여 중첩되는 부분에 있어서, 도면상에 나타나지 않았지만, 수직적으로 그 층을 달리하여 형성됨으로써 데이터 배선 콘택홀(149a, 149b)을 통해 연결된 것이 특징이다. 따라서, 데이터 배선(145)에 있어, 게이트 배선(130)과 중첩되는 영역을 포함하는 제 2 데이터 배선(145b)은 상기 게이트 배선(130)과 층을 달리하여 형성되며, 그 외 영역의 제 1 데이터 배선(145a)은 상기 게이트 배선(130)이 형성된 층에 상기 게이트 배선(130)과 동일한 금속물질로써 형성된 것이 특징이다.
다음, 상기 스위칭 소자인 박막 트랜지스터(Tr)는 데이터 배선(145)으로부터 가로방향으로 연장된 소스 전극(148)과 상기 소스 전극(148)과 일정간격 이격한 드레인 전극(153)과 상기 게이트 전극(135)과 반도체층(123)으로 형성되며, 상기 소스 전극(148)과 드레인 전극(153)은 반도체층(123)과 반도체층 콘택홀(146a, 146b)을 통해 각각 접촉하고 있다. 또한, 상기 반도체층(123)은 게이트 전극(135)과 오버랩되어 있어 게이트 전극(135)에 전압 인가 시 상기 반도체층(123)이 채널을 형 성하여 소스 전극(148)으로부터 상기 반도체층(123)을 통해 드레인 전극(153)으로 신호 전압이 인가된다.
또한, 화소영역(P) 내에는 화소전극(165)이 드레인 콘택홀(163)을 통해 상기 박막 트랜지스터(Tr)의 드레인 전극(153)과 접촉하며 형성되어 있다. 상기 화소전극(165)은 고개율을 갖기 위해 상기 게이트 배선(130)과 동일한 층에 형성된 제 1 데이터 배선(145a)과 중첩하며 형성되어 있으며, 상기 게이트 배선(130)과도 일부가 중첩하여 형성된 것이 특징이다.
다음, 도 5를 참조하면, 기판(115) 전면에 무기절연물질 예를들어 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택되는 물질이 증착되어 버퍼층(118)이 형성되어 있으며, 상기 버퍼층(118) 위로 폴리실리콘의 반도체층(123)이 형성되어 있다. 상기 반도체층(123)에는 고도즈량을 갖는 n+ 또는 p+ 이온들이 도핑되어 오믹콘택층(123a)을 형성하고 있으며, 상기 오믹콘택층(123a) 사이에 도핑되지 않은 순수한 폴리실리콘의 액티브층(123c)이 형성되어 있다. 또한, 상기 오믹콘택층과 액티브층 사이에는 핫 캐리어 발생에 의한 누설전류 발생을 억제하기 위해 저도즈량을 갖는 n-도핑된 LDD(Lightly Dopped Drain)층(123b)이 형성되어 있다.
만약, PMOS를 구동회로로 하는 어레이 기판을 제작할 경우, 상기 화소영역 내에 형성되는 박막 트랜지스터 또한 p형 박막 트랜지스터로 형성되기에 이 경우 반도체층은 고도즈량을 갖는 p+ 도핑이 이루어진 오믹콘택층과, 상기 오믹콘택층 사이에 도핑되지 않은 순수한 폴리실리콘의 액티브층으로 형성된다.
다음, 상기 오믹콘택층(123a) 및 액티브층(123c)을 포함하는 반도체층(123) 상부로 전면에 무기절연물질로써 이루어진 게이트 절연막(128)이 형성되어 있으며, 상기 게이트 절연막(128) 위로, 상기 반도체층(123) 중 액티브층(123a)에 대응되어 게이트 전극(135)이 형성되어 있다. 또한, 도시하지 않았지만 상기 게이트 절연막(128) 상부에는 상기 게이트 전극(135)과 연결된 게이트 배선(미도시)이 형성되어 있으며, 동일한 층에 상기 게이트 배선(미도시)을 이루는 금속물질과 동일한 물질로 제 1 데이터 배선(145a)이 형성되어 있다.
다음, 상기 게이트 전극(135)을 포함한 게이트 배선(미도시)과 제 1 데이터 배선(145a) 상부에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택되는 물질로써 전면에 층간절연막(143)이 형성되어 있으며, 상기 층간절연막(143)에는 각각 하부의 오믹콘택층(123a)과 상기 제 1 데이터 배선(145)을 노출시키는 반도체층 콘택홀(146a, 146b)과 드레인 배선 콘택홀(149a)이 형성되어 있다.
다음, 상기 층간절연막(143) 위로 상기 노출된 제 1 데이터 배선(149a)과 접촉하는 제 2 데이터 배선(145b)과 상기 제 2 데이터 배선(145b)과 연결되며 오믹콘택층(123a)과 접촉하는 소스 전극(148)과, 상기 소스 전극(148)에서 일정간격 이격하여 오믹콘택층(123a)과 접촉하는 드레인 전극(153)이 형성되어 있다.
다음, 상기 제 2 데이터 배선(145b)과 소스 및 드레인 전극(148, 153) 위로 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2)이 전면에 증착되어 상기 드레인 전극(153) 일부를 노출시키며 보호층(160)이 형성되어 있다.
다음, 상기 보호층(160) 위로 드레인 콘택홀(163)을 통해 노출된 드레인 전극(153)과 접촉하며 투명도전성 물질로써 화소전극(165)이 형성되어 있으며, 상기 화소전극(165)은 제 1 데이터 배선(145a)과 그 일끝이 중첩된 것이 특징이다.
또한, 중첩되는 상기 화소전극(165)과 제 1 데이터 배선(145a) 사이에는 순차적으로 층간절연막(143)과 보호층(160)이 형성됨으로써 상기 중첩된 제 1 데이터 배선(145a)과 화소전극(165) 사이에 형성되는 기생 커패시터의 용량을 종래의 일반적인 구조 즉, 화소전극과 데이터 배선 사이에 보호층만이 형성된 구조와 비교하여 최소화하였으며, 통상적인 유기절연물질을 사용하여 고개구율 구조를 형성한 종래와 동일한 수준의 특성을 갖도록 하였다.
여기서 종래기술과 본 발명을 좀 더 자세히 비교하면, 종래에는 데이터 배선을 층간절연막 상부에 형성함으로써 상기 데이터 배선과 화소전극 사이에 보호층만이 형성된 구조이기에, 그 두께가 얇게 형성되며 유기절연물질과 비교하여 3.5 내지 7의 비교적 큰 유전율을 갖는 무기절연물질을 이용하여 보호층을 형성하게 되면 기생 커패시터의 용량이 커서 누설전류로 인한 영향이 어레이 기판의 특성을 허용범위 이하로 저하시키게 된다. 따라서, 이를 극복하고자 비교적 2 내지 3의 낮은 유전율을 갖는 유기절연물질로써 상기 보호층을 형성하였다. 따라서, 보호층의 유전율을 낮춤으로써 기생 커패시터의 용량을 저하시킨 것이다.
하지만, 본 발명은 게이트 배선과 교차되는 영역의 제 2 데이터 배선을 제외한 나머지 부분을 제 1 데이터 배선으로 하여 게이트 배선이 형성되는 게이트 절연 막 상부에 형성하고, 서로 다른 층에 형성된 상기 제 1 데이터 배선과 제 2 데이터 배선을 데이터 배선 콘택홀을 통해 연결함으로써 상기 제 1 데이터 배선과 상기 제 1 데이터 배선에 중첩되는 화소전극 사이의 절연층(층간절연막과 보호층) 두께를 (층간절연막의 두께만큼) 두껍게 형성함으로써 기생 커패시터의 용량을 저하시켰다.
여기서 참고로 커패시터 용량에 대해 설명한다.
커패시터 용량은
C = ε* A/d(ε: 유전율, A: 커패시터를 형성하는 제 1, 2 전극의 면적, d: 제 1, 2 전극사이 간격)
로 표시되고, 이때, 상기 수식에 의해 커패시터 용량 C는 상기 커패시터를 형성하는 제 1,2 전극(본 발명에서는 중첩된 제 1 데이터 전극과 화소전극)사이 간격 즉, 상기 두 전극에 채워진 유전체(본 발명에서는 층간절연막과 보호층의 두께)의 두께에 반비례함을 알 수 있다.
따라서, 본 발명에 의한 데이터 배선을 제 1, 2 배선으로 형성하고, 상기 제 1 데이터 배선을 게이트 배선이 형성되는 게이트 절연막 상부에 형성함으로써 상기 제 1 데이터 배선과 화소전극 사이에 형성되는 무기절연층의 두께를 두껍게 함으로써 유전율이 낮은 유기절연물질을 이용하여 데이터 배선과 화소전극을 중첩시켜 고개구율을 형성하는 종래기술과 동일한 효과를 얻을 수 있게 하였다.
다음, 도 6a 내지 6h와 도 7a 내지 7e를 참조하여 본 발명의 제 1 실시예에 따른 폴리실리콘을 이용한 어레이 기판의 제조 방법에 대해 설명한다. 통상적으로 폴리실리콘을 이용한 액정표시장치용 어레이 기판은 상기 폴리실리콘이 우수한 전 도도를 가지므로 CMOS 또는 PMOS 소자로 형성하는 구동회로를 상기 기판 내에 동시에 형성할 수 있다. 따라서, 본 발명에서는 구동회로 일체형 액정표시장치의 어레이 기판의 제조 방법에 대해 설명하고 있으나, 이에 한정되지 않고, 구동회로부가 구비되지 않고 화상을 표시하는 액티브 영역내의 반도체층을 폴리실리콘으로 형성한 어레이 기판도 본 발명의 범주에 속한다 할 수 있다.
도 6a 내지 6h는 도 4의 절단선 Ⅱ-Ⅱ를 따라 절단한 것으로써, 어레이 기판의 제조 방법에 따른 제조 공정 단면도이며, 도 7a 내지 도 7e는 본 발명의 제 1 실시예에 의한 액정표시장치용 어레이 기판의 제조 방법에 따른 하나의 화소부에 대한 제조 공정 평면도이다.
우선, 도 6a와 도 7a에 도시한 바와 같이, 투명한 기판(115) 상에 무기절연물질 예를들면 산화실리콘(SiO2)을 증착하여 전면에 버퍼층(118)을 형성한다.
다음, 상기 버퍼층(118) 위로 비정질 실리콘을 전면에 증착하여 비정질 실리콘층(미도시)을 형성하고, 레이저 등을 이용한 결정화 공정을 진행하여 상기 비정질 실리콘층(미도시)을 폴리실리콘층(미도시)으로 결정화한다. 이후, 상기 폴리실리콘층(미도시)을 패터닝하여 폴리실리콘의 반도체층(123)을 형성하고, 그 외 영역에서는 상기 폴리실리콘층을 제거하여 하부의 버퍼층(118)을 노출시킨다. 이때, 도시하지 않았지만, 액티브 영역 외부의 구동회로부에 있어서도 반도체층이 형성된다.
다음, 도 6b와 도7b에 도시한 바와 같이, 상기 반도체층(123) 및 노출된 버 퍼층(118) 위로 기판(115) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 게이트 절연막(128)을 형성한다. 이후, 상기 게이트 절연막(128) 위로 금속물질을 증착하고, 패터닝하여 게이트 전극(135)을 포함하는 게이트 배선(130)과 제 1 데이터 전극(145a)을 형성한다.
이후, 구동회로를 CMOS로 하여 구동회로부를 함께 형성하는 경우 도면에 나타나지 않았지만, 상기 게이트 전극(135) 및 제 1 데이터 배선(145a)이 형성된 기판(115)에 이온주입에 의한 p+도핑을 실시한다. 이때, 액티브 영역 즉, 모든 화소영역(P)은 포토레지스트의 블록킹 마스크(미도시)에 의해 상기 p+도핑이 블록킹(blocking) 되어지며, 다수의 화소영역(P)으로 구성되는 액티브 영역 밖의 구동회로부 영역의 p형 반도체층(미도시)에만 p+ 도핑이 이루어져 상기 영역에서 p형 오믹콘택층(미도시)을 형성한다. 구동회로부를 형성하지 않을 경우, 전술한 p+도핑 공정은 생략될 수 있다.
다음, 도 6c와 도 7b에 도시한 바와 같이, 상기 p+도핑 이후에는 상기 p+도핑 블록킹 마스크를 제거하고, 기판(115) 전면에 새로운 포토레지스트를 도포하고, 패터닝하여 n+ 도핑을 위한 블록킹 마스크(182)를 형성하고, n+ 도핑을 실시하여 반도체층(123)에 n형 오믹콘택층(123a)을 형성한다. 이때, 도시하지 않았지만, 구동회로부의 n형 박막 트랜지스터 형성 영역의 반도체층(미도시)에도 n+ 오믹콘택층(미도시)이 형성된다.
화소영역(P)에 형성된 상기 반도체층(123)에 있어서, 게이트 전극(135) 및 상기 게이트 전극(135)의 폭보다 넓게 형성된 블록킹 마스크(182)에 의해 게이트 전극(135) 하부의 일부 반도체층(123c)은 도핑되지 않는다.
다음, 도 6d와 도 7c에 도시한 바와 같이, 상기 n+ 도핑된 기판(115) 전면에 드라이 에칭을 진행하여 n+블록킹 마스크(182)의 폭 일부분을 제거하여, 게이트 전극(135)에 대응되는 부분에만 블록킹 마스크(182)가 남도록 한다. 이후, 저도즈량을 갖는 n-도핑을 실시하여 스위칭 소자 및 구동회로부 n형 박막 트랜지스터의 반도체층(123, 미도시)에 있어 n형 오믹콘택층(123a)과 도핑되지 않은 액티브층(123c) 사이에 n-도핑된 LDD(Lightly Dopped Drain)층(123b, 미도시)을 형성한다. 이후, 남아있는 블록킹 마스크(182)를 제거한다.
다음, 도 6e와 도 7c에 도시한 바와 같이, 상기 오믹콘택층(123a)과 액티브층(123c)을 갖는 반도체층(123) 상부의 게이트 전극(135)과 제 1 데이터 배선(145a) 및 노출된 게이트 절연막(128) 위로 무기절연물질 예를들면 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택된 하나를 증착하여 층간절연막(143)을 기판(115) 전면에 형성한다. 이후, 상기 형성된 층간절연막(143)을 패터닝하여 상기 층간절연막(143) 하부의 제 1 데이터 배선(145a)과, 반도체층(123) 중 오믹콘택층(123a)을 노출시키는 데이터 배선 콘택홀(149a, 149b)과 반도체 콘택홀(146a, 146b)을 형성한다.
다음, 도 6f와 도 7d에 도시한 바와 같이, 상기 층간절연막(143) 위로 금속물질 예를들면, 몰리브덴(Mo), 알루미늄(Al), 알루미늄합금(AlNd), 구리(Cu), 크롬(Cr) 중 하나의 물질 또는 두 개의 물질을 연속하여 증착하고, 패터닝하여 단일층 구조 또는 이중층 구조를 갖는 제 2 데이터 배선(145b)과 상기 제 2 데이터 배선(145b)과 연결된 소스 전극(148)과 상기 소스 전극(148)과 일정간격 이격한 드레인 전극(153)을 형성한다. 이때, 상기 제 2 데이터 배선(145b)은 하부의 드레인 배선 콘택홀(149a)을 통해 제 1 데이터 배선(145a)과 접촉하며, 상기 소스 및 드레인 전극(148, 153)은 각각 반도체층 콘택홀(146a, 146b)을 통해 오믹콘택층(123a)과 접촉하게 된다.
다음, 도 6g와 도 7d에 도시한 바와 같이, 상기 제 2 데이터 배선(145b)과 소스 및 드레인 전극(148, 153)이 형성된 기판(115) 전면에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택되는 하나의 물질을 증착하여 보호층(160)을 형성하고, 패터닝하여 드레인 전극(153) 일부를 노출시키는 드레인 콘택홀(163)을 형성한다.
다음, 도 6h와 도 7e에 도시한 바와 같이, 상기 무기절연물질로 이루어진 보호층(160) 전면에 투명도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 중 하나를 증착하고, 패터닝하여 드레인 콘택홀(163)을 통해 드레인 전극(153)과 접촉하며, 그 일 끝단이 제 1 데이터 배선(145a)에 중첩되는 화소전극(165)을 형성한다.
전술한 바와 같이 제작된 폴리실리콘을 이용한 액정표시장치용 어레이 기판은 유기절연물질을 절연층으로 사용하지 않고 무기절연물질을 보호층으로 형성하 고, 층간절연막 하부에 형성된 제 1 데이터 배선과 화소전극을 중첩하여 형성함으로써 원치않게 자연히 형성되는 상기 화소전극과 제 1 데이터 배선 사이의 기생 커패시터의 용량을 감소시킴으로써 폴리실리콘을 이용한 액정표시장치의 허용된 범위 내의 특성을 갖는 고개구율 구조의 어레이 기판을 제조할 수 있다.
도 8은 본 발명의 제 2 실시예에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기파의 한 화소부에 대한 평면도이며, 도 9는 도 8을 절단선 Ⅲ-Ⅲ에 따라 절단한 단면도이다.
도시한 바와 같이, 본 발명의 제 2 실시예에 의한 폴리실리콘을 이용한 어레이 기판은 화소전극과 데이터 배선이 중첩되지 않는 일반적인 구조를 갖는 것이 특징이다. 그 외의 평면구조 및 수직적인 구조에 대해서는 제 1 실시예와 동일하다. 따라서, 제 1 실시예와 차별되는 점에 대해서만 간단히 서술한다.
일반적으로 무기절연물질로서 보호층을 형성한 액정표시장치용 어레이 기판에 있어서, 액티브 영역에 구비되는 화소전극은 데이터 배선 및 게이트 배선으로부터 일정간격 통상적으로 3㎛ 내지 5㎛의 간격을 이격하여 게이트 배선과 데이터 배선이 교차하여 형성되는 화소영역에 형성되고 있다. 이는 제 1 실시예에서 설명한 바와 같이, 무기절연물질은 유기절연물질과 비교할 때 상대적으로 높은 유전율을 갖는다. 따라서, 층간절연막 상부에 형성된 데이터 배선과 상부의 화소전극 사이에는 무기절연물질로 형성된 보호층만이 형성되는데, 상기 금속물질인 데이터 배선과 화소전극이 완전히 중첩되지 않더라도 상기 데이터 배선과 화소전극과 이들 둘 사이에 위치한 보호층이 유전체층으로 작용하여 기생 커패시터가 형성된다. 따라서, 원치 않는 기생 커패시터의 영향을 최소화하여 어레이 기판의 특성이 허용 오차 범위 이내에서 구동하도록 하기위해 데이터 배선으로부터 최소 3㎛이상의 이격된 영역을 갖도록 하여 화소전극을 형성하고 있다.
그러나, 본 발명의 제 2 실시예에서는 상기 데이터 배선(245a, 245b)과 화소전극(265) 사이 이격된 간격(D1)을 3㎛ 이내로 하여 상기 화소전극(265)을 형성하여도 어레이 기판의 특성 허용오차 이내로 제조가 가능하다. 이는 제 1 실시예에 설명한 바와 같이, 제 1 데이터 배선(245a)을 게이트 배선(230)이 형성되는 게이트 절연막(228) 상부에 형성함으로써, 상기 제 1 데이터 배선(245a)과 화소전극(265) 사이의 절연층 두께를 종래대비 층간절연막(243) 두께만큼 더 두껍게 형성함으로써 상기 데이터 배선(245a, 245b)과 화소전극(265) 사이에 자연적으로 기생 커패시터의 용량을 낮추었기 때문이다.
따라서, 데이터 배선과 화소전극이 중첩하지 않는 일반적인 어레이 기판의 있어, 데이터 배선(245a, 245b)과 화소전극(265) 사이 이격된 간격(D1)을 0.5㎛ 내지 3㎛로 하여 어레이 기판을 제작함으로써 특성 저하없이 개구율을 향상시킬 수 있다.
상기 전술한 본 발명의 제 2 실시예에 의한 폴리실리콘을 이용한 어레이 기판의 제조 방법은 제 1 데이터 배선과 화소전극을 중첩시키지 않도록 형성하는 것 이외에는 제 1 실시예와 동일함으로 그 설명을 생략한다.

이와 같이, 본 발명의 실시예에 따른 폴리실리콘을 이용한 액정표시장치용 어레이 기판은 게이트 배선이 형성되는 게이트 절연막 상부에 제 1 데이터 배선을 형성하고, 상기 게이터 배선 및 제 1 데이터 배선 상부에 위치하는 층간절연막에 콘택홀을 형성하고 상기 게이터 배선을 사이에 두고 이격되어 형성된 제 1 데이터 배선을 제 2 데이터 배선으로 연결하여 데이터 배선을 구성함으로써 상기 제 1 데이터 배선과 상부의 화소전극 사이에 층간절연막과 보호층이 형성되는 구조로 제조함으로써 상기 보호층을 무기절연물질로 형성하면서도 어레이 기판의 특성 저하를 최소로 하여 화소전극을 데이터 배선과 중첩시킨 고개구율 구조의 어레이 기판을 제공할 수 있다.
또한, 데이터 배선과 화소전극을 중첩시키지 않을 경우 이격 간격을 3㎛ 이내로 하여 구성함으로써 개구율을 향상시키는 효과를 갖는다.
또한, 고가의 유기절연물질의 사용을 배제하고 저가의 무기절연물질을 이용함으로써 제조 비용 절감의 효과를 가지며, 더욱이 유기절연물질을 이용하여 보호층 형성 시 도포, 큐어링 및 표면 처리등의 비교적 긴 공정 시간을 필요로 하는데 무기절연물질을 이용하여 단순히 증착하여 보호층을 형성함으로써 그 제조 시간을 단축하여 더욱 제조비용 절감의 효과를 갖는다.

Claims (19)

  1. 기판과;
    상기 기판 상에 구비되며 순수 폴리실리콘의 제 1 영역과 상기 제 1 영역 양측으로 각각 불순물이 도핑된 폴리실리콘의 제 2 영역으로 구성된 반도체층과;
    상기 반도체층 상부 전면에 구비된 게이트 절연막과;
    상기 게이트 절연막 상부에 돌출된 게이트 전극을 가지며 일방향으로 구비된 게이트 배선과;
    상기 게이트 절연막 상부에 상기 게이트 배선과 교차하는 방향으로 상기 게이트 배선과 접촉하지 않고 상기 게이트 배선 사이로 일정간격으로 끊어지며 구성되며, 상기 게이트 전극과 동일한 물질로 이루어진 제 1 데이터 배선과;
    상기 게이트 배선과 제 1 데이터 배선 상부 전면에 형성된 층간절연막과;
    상기 층간절연막 상부에 상기 게이트 배선을 사이에 두고 끊어지며 구성된 제 1 데이터 배선을 콘택홀을 통해 연결하며, 상기 게이터 배선과 교차하며 구성된 제 2 데이터 배선과;
    상기 층간절연막 상부에 상기 제 2 데이터 배선에서 분기하며 하부의 반도체층의 상기 제 2 영역과 접촉하는 소스 전극 및 상기 소스 전극에서 일정간격 이격하며 하부의 반도체층의 상기 제 2 영역과 접촉하는 드레인 전극과;
    상기 제 2 데이터 전극과 소스 및 드레인 전극 상부 전면에 무기절연물질로 형성된 보호층과;
    상기 보호층 상부에 상기 드레인 전극과 접촉하며, 상기 제 1, 2 데이터 배선과 게이트 배선으로 둘러싸인 영역으로 정의되는 화소영역마다 구비되며, 상기 제 1 데이터 배선과 중첩하는 화소전극
    을 포함하는 액정표시장치용 어레이 기판.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 무기절연물질은 질화실리콘(SiNx) 또는 산화실리콘(SiO2)인 액정표시장치용 어레이 기판.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 화소전극은 상기 게이트 배선과 중첩되며 구비된 것이 특징인 액정표시장치용 어레이 기판.
  6. 제 1 항에 있어서,
    상기 화소전극은 상기 제 1 데이터 배선과 제 1 간격 이격하여 구비된 것이 특징인 액정표시장치용 어레이 기판.
  7. 제 6 항에 있어서,
    상기 화소전극은 상기 게이트 배선과 제 1 간격 이격하여 구비된 것이 특징인 액정표시장치용 어레이 기판.
  8. 제 6 항 또는 제 7 항 중 어느 하나의 항에 있어서,
    상기 제 1 간격은 0㎛ 보다는 크고 3㎛ 보다 작거나 같은 것이 특징인 액정표시장치용 어레이 기판.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 기판과 반도체층 사이에는 버퍼층을 포함하는 액정표시장치용 어레이 기판.
  11. 기판 상에 폴리실리콘층을 형성하는 단계와;
    상기 폴리실리콘층을 패터닝하는 단계와;
    상기 패터닝된 폴리실리콘층 위로 게이트 절연막을 전면에 형성하는 단계와;
    상기 게이트 절연막 위로 일방향의 게이트 배선과, 상기 게이트 배선에서 분기한 게이트 전극과, 상기 게이트 배선과 동일한 물질로서 상기 게이트 배선과 교차하는 방향으로 상기 게이트 배선과 교차되는 부분이 패터닝되어 상기 게이트 배선과 접촉하지 않는 제 1 데이터 배선을 형성하는 단계와;
    상기 게이트 절연막 위로 도핑을 실시하여 상기 폴리실리콘층에 오믹콘택층과 액티브층 형성하는 단계와;
    상기 게이트 배선 및 제 1 데이터 배선 및 노출된 게이트 절연막 상부로 상기 오믹콘택층 및 제 1 데이터 배선을 노출시키는 층간절연막을 전면에 형성하는 단계와;
    상기 층간절연막 위로 상기 제 1 데이터 배선과 접촉하는 제 2 데이터 배선과, 상기 제 2 데이터 배선에서 분기한 소스 전극과, 상기 소스에서 일정간격 이격한 드레인 전극을 형성하는 단계와;
    상기 소스 및 드레인 전극과 제 2 데이터 배선 및 노출된 층간절연막 위로 상기 드레인 전극을 노출시키는 무기절연물질로 이루어진 보호층을 전면에 형성하는 단계와;
    상기 보호층 위로 드레인 전극과 접촉하며 상기 제 1 데이터 배선과 중첩하는 화소전극을 형성하는 단계
    를 포함하는 액정표지장치용 어레이 기판의 제조 방법.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 무기절연물질은 질화실리콘(SiNx) 또는 산화실리콘(SiO2)인 액정표시장치용 어레이 기판의 제조 방법.
  14. 삭제
  15. 제 11 항에 있어서,
    상기 화소전극은 상기 게이트 배선과 중첩하며 형성되는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
  16. 제 11 항에 있어서,
    상기 화소전극은 상기 제 1 데이터 배선과 제 1 간격 이격하여 형성되는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
  17. 제 16 항에 있어서,
    상기 화소전극은 상기 게이트 배선과 제 1 간격 이격하여 형성되는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
  18. 제 16 항 또는 제 17 항 중 어느 하나의 항에 있어서,
    상기 제 1 간격은 0㎛ 보다는 크고 3㎛ 보다 작거나 같은 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
  19. 제 11 항에 있어서,
    상기 폴리실리콘층을 형성하는 단계는
    기판 상에 버퍼층을 형성하는 단계와;
    상기 버퍼층 위로 비정질 실리콘층을 전면에 형성하는 단계와;
    상기 비정질 실리콘층을 결정화하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조 방법.
KR1020040021712A 2004-03-30 2004-03-30 액정표시장치용 어레이 기판 및 그 제조 방법 KR101034788B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040021712A KR101034788B1 (ko) 2004-03-30 2004-03-30 액정표시장치용 어레이 기판 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040021712A KR101034788B1 (ko) 2004-03-30 2004-03-30 액정표시장치용 어레이 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20050097004A KR20050097004A (ko) 2005-10-07
KR101034788B1 true KR101034788B1 (ko) 2011-05-17

Family

ID=37276877

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040021712A KR101034788B1 (ko) 2004-03-30 2004-03-30 액정표시장치용 어레이 기판 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101034788B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100452412C (zh) * 2007-05-31 2009-01-14 友达光电股份有限公司 像素结构与制造方法及含像素结构的光电装置与制造方法
KR100928713B1 (ko) * 2009-03-09 2009-11-27 웹싱크 주식회사 압축된 소프트웨어 이미지의 업데이트 방법 및 이를 수행하는 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010103432A (ko) * 2000-05-10 2001-11-23 구본준, 론 위라하디락사 액정표시장치용 어레이기판 제조방법
KR20020069415A (ko) * 2001-02-26 2002-09-04 삼성전자 주식회사 액정 표시 장치용 박막 트랜지스터 기판
KR20020088272A (ko) * 2001-05-21 2002-11-27 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판 및 그의 제조방법
KR20030056249A (ko) * 2001-12-27 2003-07-04 엘지.필립스 엘시디 주식회사 폴리실리콘 박막 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010103432A (ko) * 2000-05-10 2001-11-23 구본준, 론 위라하디락사 액정표시장치용 어레이기판 제조방법
KR20020069415A (ko) * 2001-02-26 2002-09-04 삼성전자 주식회사 액정 표시 장치용 박막 트랜지스터 기판
KR20020088272A (ko) * 2001-05-21 2002-11-27 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판 및 그의 제조방법
KR20030056249A (ko) * 2001-12-27 2003-07-04 엘지.필립스 엘시디 주식회사 폴리실리콘 박막 제조방법

Also Published As

Publication number Publication date
KR20050097004A (ko) 2005-10-07

Similar Documents

Publication Publication Date Title
KR101177720B1 (ko) 액정표시장치와 그 제조방법
US20090224257A1 (en) Thin film transistor panel and manufacturing method of the same
US20050219435A1 (en) Liquid crystal display device including driving circuit and method of fabricating the same
US20120199891A1 (en) Semiconductor device and method for manufacturing same
KR20070072207A (ko) 폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그제조 방법
KR101146522B1 (ko) 액정표시장치용 어레이기판 제조방법
KR20060118063A (ko) 액정표시장치용 어레이 기판 및 그 제조 방법
US20060065894A1 (en) Thin film transistor array panel and manufacturing method thereof
KR101255783B1 (ko) 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법
KR20070002491A (ko) 폴리 실리콘형 박막 트랜지스터와 그를 가지는 폴리실리콘형 박막트랜지스터 기판 및 그 제조 방법
KR101034788B1 (ko) 액정표시장치용 어레이 기판 및 그 제조 방법
KR20060104219A (ko) 액정표시장치용 어레이 기판 및 그 제조 방법
KR20070072208A (ko) 폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그제조 방법
KR100938886B1 (ko) 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
KR100482162B1 (ko) 구동회로부 일체형 액정표시장치용 박막트랜지스터의제조방법
KR20060104220A (ko) 액정표시장치용 어레이 기판 및 그 제조 방법
KR101277220B1 (ko) 박막트랜지스터 기판과 이의 제조방법
KR20070049741A (ko) 액정표시장치용 어레이기판과 그 제조방법
KR101136410B1 (ko) 액정표시장치용 어레이 기판 및 그 제조 방법
KR20050054737A (ko) 액정표시장치용 어레이 기판 및 그 제조 방법
KR20070069387A (ko) 액정표시장치용 어레이기판과 그 제조방법
KR20050121811A (ko) 액정표시장치용 어레이기판 제조방법
KR20070039299A (ko) 액정표시소자 및 그 제조방법
KR100956938B1 (ko) 액정표시장치 및 그 제조방법
KR102142477B1 (ko) 어레이 기판 및 이의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150429

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160428

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170413

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180416

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 9