KR101456454B1 - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 제 1 영역과 제 2 영역이 정의된 기판과, 상기 기판의 제 1 영역에 형성되어 N타입 금속 산화물 활성층을 갖는 제 1 타입의 박막 트랜지스터 및 상기 기판의 제 2 영역에 형성되어 P타입 금속 산화물 활성층을 갖는 제 2 타입의 박막 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법을 제공한다. 이와 같이 본 발명은 N타입과 P타입의 금속 산화물 박막을 박막 트랜지스터의 활성층으로 각기 사용하여 N타입 동작 특성과 P타입 동작 특성을 갖는 박막 트랜지스터들을 단일 기판 상에 제작할 수 있고, 박막 트랜지스터들의 동작 특성을 향상시킬 수 있다.
금속 산화물, 활성층, 박막 트랜지스터, N타입, P타입
Description
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 화학 증착법(Chemical Vapor Deposition; CVD)으로 제작된 금속 산화물을 활성층으로 사용하여 제작된 N타입의 박막 트랜지스터와 P 타입의 박막 트랜지스터를 갖는 반도체 소자 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 기판 이외의 절연성 기판(예를 들어, 유리, 투명 플라스틱, 아크릴, 절연막이 코팅된 스텐레스) 상에 박막 트랜지스터를 형성하는 경우, 박막 트랜지스터의 안정된 작동 및 내구성 확보를 위해 일정 레벨 이상의 정전류 특성을 확보하는 것이 필수적이다.
이에 종래의 박막 트랜지스터의 경우 비정질 실리콘(a-Si)을 박막 트랜지스터의 활성층으로 사용하였다. 이는 비정질 실리콘의 경우 저온에서 박막 성장이 가능하여 절연성 기판의 변형을 최소화할 수 있기 때문이다. 하지만, 비정질 실리콘 은 전하(즉, 전자)의 이동도(Mobility)가 매우 작은 단점이 있다.
이러한 전자 이동도를 높이기 위해 최근에는 폴리 실리콘을 박막 트랜지스터의 활성층으로 사용하였다. 폴리 실리콘을 사용하는 경우에는 활성층의 전자의 이동도를 향상시켜 소자의 반응 속도를 높일 수 있는 장점이 있다. 하지만, 폴리 실리콘의 제작을 위해서는 약 600도 이상의 고온공정이 수반되어야 한다. 이로인해 절연성 기판이 휘어지는 문제가 발생한다.
따라서 최근에는 금속 산화물(예를 들어, 산화 아연층)을 박막 트랜지스터의 활성층으로 적용하는 시도가 활발히 진행되어 있다. 금속 산화물은 산소 함량에 따라 전도성, 반도체성 및 저항성의 3가지 성질을 모두 구현할 수 있는 물질이다.
하지만, 산화물은 스퍼터 방식을 통해 기판 상에 박막을 형성하였다. 스퍼터 방식의 경우 초기의 스퍼터링 공정시에는 우수한 박막 특성을 나타내지만 박막 증착 횟수가 증가할수록 타겟의 조성이 변화되어 증착되는 산화물의 특성이 변화하는 문제가 발생한다. 이로인해 스퍼터링 공정의 경우 자주 타겟을 바꾸어 주어야 하는 단점이 있고, 이로인해 생산성 저하와 비용이 증가하는 문제가 발생한다.
또한, 기존의 금속 산화물 반도체는 주로 N 타입 물질에 관한 연구가 대부분이다. 이로인해 기존의 절연성 기판상에 형성되는 박막 트랜지스터가 대부분 N 타입으로 동작하게 되었다. 따라서, 종래에는 P타입으로 동작하는 박막 트랜지스터를 제작하기 위해서 N타입 금속 산화물 반도체에 별도의 불순물을 추가하는 공정이 수행되어야 한다. 이로인해 박막 트랜지스터의 제작 공정이 복잡해지고, 불순물의 농도를 정확하게 제어하는데 많은 어려움이 있었다. 이로인해, N타입과 P타입의 박막 트랜지스터에 의한 상보성 금속 산화막 반도체 소자 제작에 어려운 문제가 발생하였다.
상술한 바와 같은 문제를 해결하기 위해 화학 증착법(즉, 유기 금속 화학 증착법)으로 N타입의 금속 산화물 반도체막과, P 타입의 금속 산화물막을 각기 증착하여 타겟의 재설정 없이 양질의 활성층을 형성하여 N타입과 P타입 박막 트랜지스터를 갖는 소자를 제작할 수 있고, 소자의 생산성 향상과 생산 비용 절감은 물론 동작 특성을 향상시킬 수 있는 반도체 소자 및 이의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 제 1 영역과 제 2 영역이 정의된 기판과, 상기 기판의 제 1 영역에 형성되어 N타입 금속 산화물 활성층을 갖는 제 1 타입의 박막 트랜지스터 및 상기 기판의 제 2 영역에 형성되어 P타입 금속 산화물 활성층을 갖는 제 2 타입의 박막 트랜지스터를 포함하는 반도체 소자를 제공한다.
상기 제 1 타입의 박막 트랜지스터는, 상기 N타입 금속 산화물 활성층에 적어도 일부가 중첩된 제 1 게이트 전극과, 적어도 그 일부가 상기 N 타입 금속 산화물 활성층에 접속된 제 1 소스 및 드레인 전극을 포함하는 것이 바람직하다.
상기 제 1 타입의 박막 트랜지스터는 적어도 상기 N타입 금속 산화물 활성층과 상기 제 1 게이트 전극 사이에 마련된 제 1 게이트 절연막을 더 포함하는 것이 효과적이다.
상기 N타입 금속 산화물 활성층과 상기 제 1 소스 및 드레인 전극 사이에 마련된 제 1 오믹 접촉층을 더 포함하는 것이 바람직하다.
상기 N타입 금속 산화물 활성층으로 Zn계 산화물, Sn계 산화물, In계 산화물, Cd계 산화물, Ga계 산화물, Al계 산화물, ITO(Indium Tin Oxide) 및 상기 산화물(Zn, Sn, In, Ga, Cd, Al 계산화물)들의 화합물 그리고 이들의 합금(alloy)형태(이원계, 삼원계, 사원계)로 이루어진 그룹 중 어느 하나를 사용하는 것이 효과적이다.
상기 P타입 금속 산화물 활성층으로 Ni계 산화물, Fe계 산화물, Co계 산화물, Fe계 산화물, SnO2:N 및 ZnO:N 및 상기 산화물(Ni, Fe, Co, Fe계 산화물)들의 화합물 그리고 이들의 합금(alloy) 형태(이원계, 삼원계, 사원계)로 이루어진 그룹 중 어느 하나를 사용하는 것이 가능하다.
상기 제 2 타입의 박막 트랜지스터는, 상기 P타입 금속 산화물 활성층에 적어도 일부가 중첩된 제 2 게이트 전극과, 적어도 그 일부가 상기 P 타입 금속 산화물 활성층에 접속된 제 2 소스 및 드레인 전극을 포함하는 것이 바람직하다.
상기 제 2 타입의 박막 트랜지스터는 적어도 상기 P타입 금속 산화물 활성층과 상기 제 2 게이트 전극 사이에 마련된 제 2 게이트 절연막을 더 포함하는 것이 효과적이다.
상기 P타입 금속 산화물 활성층과 상기 제 2 소스 및 드레인 전극 사이에 마련된 제 2 오믹 접촉층을 더 포함하는 것이 가능하다.
상기 P타입 금속 산화물 활성층으로 Ni계 산화물, Fe계 산화물, Co계 산화물, Fe계 산화물, W계 산화물, SnO2:N 및 ZnO:N 및 상기 산화물(Ni, Fe, Co, Fe, W계 산화물)들의 화합물 그리고 이들의 합금(alloy) 형태(이원계, 삼원계, 사원계)로 이루어진 그룹 중 어느 하나를 사용하는 것이 바람직하다.
또한, 본 발명에 따른 제 1 및 제 2 영역이 정의된 기판을 마련하는 단계와, 상기 기판의 상기 제 1 영역에 N타입 금속 산화물 활성층을 형성하는 단계 및 상기 기판의 상기 제 2 영역에 P타입 금속 산화물 활성층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
상기 기판의 상기 제 1 영역에 상기 N타입 금속 산화물 활성층을 형성하는 단계는, 상기 기판 상에 N타입 금속 산화물 반도체막을 형성하는 단계와, 상기 N타입 금속 산화물 활성층 영역을 차폐하는 제 1 마스크 패턴을 형성하는 단계와, 상기 제 1 마스크 패턴을 식각마스크로 하는 식각 공정을 통해 노출된 상기 N타입 금속 산화물 반도체막을 제거하는 단계 및 상기 제 1 마스크 패턴을 제거하는 단계를 포함하는 것이 효과적이다.
상기 기판의 상기 제 2 영역에 상기 P타입 금속 산화물 활성층을 형성하는 단계는, 상기 기판 상에 상기 제 1 영역을 차폐하고 상기 제 2 영역을 개방하는 영역 분리 마스크를 형성하는 단계와, 전체 구조상에 P타입 금속 산화물 반도체막을 형성하는 단계와, 상기 P타입 금속 산화물 활성층 영역을 차폐하는 제 2 마스크 패턴을 형성하는 단계와, 상기 제 2 마스크 패턴을 식각마스크로 하는 식각 공정을 통해 노출된 상기 P타입 금속 산화물 반도체막을 제거하는 단계 및 상기 잔류하는 제 2 마스크 패턴과 상기 영역 분리 마스크를 제거하는 단계를 포함하는 것이 바람직하다.
상기 N타입 금속 산화물 활성층으로 Zn계 산화물, Sn계 산화물, In계 산화물, Cd계 산화물, Ga계 산화물, Al계 산화물, ITO(Indium Tin Oxide) 및 상기 산화물(Zn, Sn, In, Ga, Cd, Al 계산화물)들의 화합물 그리고 이들의 합금(alloy)형태(이원계, 삼원계, 사원계)로 이루어진 그룹 중 어느 하나를 사용하고, 상기 P타입 금속 산화물 활성층으로 Ni계 산화물, Fe계 산화물, Co계 산화물, Fe계 산화물, W계 산화물, SnO2:N 및 ZnO:N 및 상기 산화물(Ni, Fe, Co, Fe, W계 산화물)들의 화합물 그리고 이들의 합금(alloy) 형태(이원계, 삼원계, 사원계)로 이루어진 그룹 중 어느 하나를 사용하는 것이 바람직하다.
상기 N타입 금속 산화물 반도체막과, 상기 P타입 금속 산화물 반도체막은 화학 증착법, 스퍼터링, 진공 증착법, 이온 프레이팅법, 스핀코팅법, 딥 코팅법, 임프린팅법, 스탬핑법, 프린팅법, 셀프어셈블리 기법, 원자층 증착법 및 PLD법 중 어느 하나의 방법으로 형성되는 것이 효과적이다.
상술한 바와 같이 본 발명은 N타입과 P타입의 금속 산화물 박막을 박막 트랜지스터의 활성층으로 각기 사용하여 N타입 동작 특성과 P타입 동작 특성을 갖는 박 막 트랜지스터들을 단일 기판 상에 제작할 수 있다.
또한, 본 발명은 금속 산화물 박막을 활성층으로 사용하여 박막 트랜지스터의 동작 특성을 향상시킬 수 있다.
또한, 본 발명은 N타입과 P타입의 박막 트랜지스터를 기판 상에 제작하여 다양한 형태의 회로 소자를 구현할 수 있고, 회로 소자의 동작 특성 또한 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 제 1 영역(A)과 제 2 영역(B)이 정의된 기판(100)을 마련한다. 상기 기판(100)의 제 1 및 제 2 영역(A, B)에 각기 제 1 게이트 전극(110N) 및 제 2 게이트 전극(110P)을 형성한다. 제 1 및 제 2 게이트 전극(110N, 110P)이 형성된 기판(100) 상에 게이트 절연막(120)을 형성한다.
여기서, 본 실시예에서는 기판(100)으로 투광성 절연 기판인 유리를 사용한다. 물론 이에 한정되지 않고, 유리 이외의 플라스틱 또는 아크릴과 같은 투광성 절연 기판 들을 사용할 수 있으며, 또한 얇은 스텐레스 기판 위에 절연막이 코팅된 플렉시블한 기판을 사용할 수 있다.
상기 제 1 및 제 2 게이트 전극(110N, 110P) 형성을 위해 먼저, 기판(100) 상에 CVD법, PVD법 및 스퍼터링법 등을 이용한 증착 방법을 통해 게이트 전극용 제 1 도전층을 형성한다. 이때, 제 1 도전층으로 Cr, Mo, Al, Cu, Nd, W, Ti, Au, Ta 및 ITO, ZnO, Cu계 산화물과 Ag계 산화물을 포함하는 투명 전도막 그리고 이들의 합금 금속 중 어느 하나를 사용하는 것이 바람직하다. 물론 제 1 도전층은 전도성 특성과 저항 특성을 고려하여 복수층으로 제작할 수도 있다. 이어서, 상기 제 1 도전층 상에 감광막을 도포한 다음, 제 1 마스크를 이용한 리소그라피 공정을 실시하여 제 1 감광막 마스크 패턴을 형성한다. 제 1 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 실시하여 제 1 영역(A)에 제 1 게이트 전극(110N)을 형성하고, 제 2 영역(B)에 제 2 게이트 전극(110P)을 형성한다. 이어서, 소정의 스트립 공정을 실시하여 제 1 감광막 마스크 패턴을 제거한다.
여기서, 도시되지 않았지만, 복수의 제 1 박막 트랜지스터의 제 1 게이트 전극(110N)간을 연결하는 제 1 게이트 라인과, 복수의 제 2 박막 트랜지스터의 제 2 게이트 전극(110P)간을 연결하는 제 2 게이트 라인이 함께 형성될 수도 있다. 물론 필요에 따라 상기 제 1 및 제 2 게이트 라인이 하나의 라인으로 제작될 수도 있다. 또한, 각 게이트 라인의 끝단에는 게이트 패드가 형성될 수도 있다. 그리고, 필요 에 따라 스토리지 라인도 형성될 수 있다.
이어서, 제 1 및 제 2 게이트 전극(110N, 110P)이 형성된 기판(100) 상에 게이트 절연막(120)을 형성한다. 게이트 절연막(120)으로 제 1 및 제 2 게이트 전극(110N, 110P)를 감 쌓아 이들을 절연시킨다. 여기서, 게이트 절연막(120)으로 산화막 및/또는 질화막을 포함하는 무기 절연 물질을 사용하는 것이 바람직하다. 물론 이에 한정되지 않고 유기 절연 물질을 사용할 수도 있다.
도 2 내지 도 5를 참조하면, 제 1 영역(A)의 제 1 게이트 전극(110N) 상측의 게이트 절연막(120) 상에 제 1 금속 산화물 활성층(130N)을 형성하고, 제 2 영역(B)의 제 2 게이트 전극(110P) 상측의 게이트 절연막(120) 상에 제 2 금속 산화물 활성층(130P)을 형성한다.
여기서, 제 1 금속 산화물 활성층(130N) 내의 캐리어와 제 2 금속 산화물 활성층(130P)내의 캐리어가 서로 다른 것이 바람직하다. 즉, 제 1 금속 산화물 활성층(130N) 내의 캐리어로 전자를 사용하는 경우 제 2 금속 산화물 활성층(130P)내의 캐리어로 홀이 사용된다. 물론 이의 반대의 경우도 가능하다. 이를 통해 제 1 금속 산화물 활성층(130N)이 박막 트랜지스터의 N채널을 형성하는 경우, 제 2 금속 산화물 활성층(130P)이 박막 트랜지스터의 P채널을 형성하게 된다.
이를 위해 도 2에 도시된 바와 같이 CVD법으로 제 1 금속 산화물 반도체막(131N)을 형성한다. 바람직하게는 유기 금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD)으로 게이트 절연막(120) 상에 제 1 금속 산화물 반도체막(131N)을 형성한다.
즉, 제 1 금속 전구체와 반응 가스 간의 반응을 통해 기판(100) 상에 성막시킨다. 이때, 제공되는 제 1 금속 전구체와 반응 가스의 유량 및 유량의 비율, 기판의 온도, 챔버 압력, 분사부 및 기판의 간격 등에 따라 박막의 증착 속도 및 제 1 금속 산화물 반도체막(131N)의 특성이 변화될 수 있다. 여기서, 반응 가스로는 산소(O)를 포함하는 가스를 사용하는 것이 효과적이다.
여기서, 제 1 금속 산화물 반도체막(131N)으로는 Zn계 산화물, Sn계 산화물, In계 산화물, Cd계 산화물, Ga계 산화물, Al계 산화물 및 ITO(Indium Tin Oxide) 또는 상기 산화물(Zn, Sn, In, Ga, Cd, Al 계산화물)들의 화합물 또는 이들의 합금(alloy)형태(이원계, 삼원계, 사원계) 중 적어도 하나를 사용할 수 있다. 본 실시예에서는 제 1 금속 산화물 반도체막(131N)으로 Zn계 산화물을 사용한다. 이를 위한 금속 전구체로 다이에틸아연(Diethylzinc; DEZ) 또는 다이메틸아연(Dimethylzinc; DMZ)을 사용할 수 있다.
이어서, 도 3에 도시된 바와 같이 제 1 금속 산화물 반도체막(131N)의 일부를 식각하여 제 1 게이트 전극(110N) 상측의 게이트 절연막(120) 상에 제 1 금속 산화물 활성층(130N)을 형성한다.
이를 위해 상기의 제 1 금속 산화물 반도체막(131N) 상에 감광막을 도포한다. 이어서, 제 2 마스크를 이용한 리소그라피 공정을 실시하여 제 2 감광막 마스크 패턴을 형성한다. 제 2 감광막 마스크 패턴은 제 1 영역(A)의 제 1 게이트 전극(110N) 상측의 제 1 금속 산화물 반도체막(131N) 상에 위치한다. 즉, 제 2 감광막 마스크 패턴은 제 1 게이트 전극(110N) 상측 영역의 제 1 금속 산화물 반도체 막(131N)을 차폐하는 형태로 제작된다.
제 2 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 실시하여 노출된 제 1 금속 산화물 반도체막(131N)을 제거하여 제 1 게이트 전극(110N) 상측 영역에 제 1 금속 산화물 활성층(130N)을 형성한다. 이후, 제 2 감광막 마스크 패턴을 제거한다.
이어서, 도 4에 도시된 바와 같이 기판(100) 상에 제 1 영역(A)을 차폐하고, 제 2 영역(B)을 개방하는 영역 분리 마스크(132)를 형성한다. 본 실시예에서는 분리 마스크(132)로 감광막 마스크를 사용한다. 하지만, 이에 한정되지 않고, 다양한 물질의 마스크가 사용될 수 있다. 즉, 본 실시예에서는 기판(100)의 전면에 감광막을 도포하고, 이를 포토 마스크를 이용하여 노광 및 현상하여 제 1 영역(A)을 차폐하는 분리 마스크(132)를 형성한다.
이어서, 분리 마스크(132)형성된 기판(100) 상에 CVD법으로 제 2 금속 산화물 반도체막(131P)을 형성한다. 제 2 금속 산화물 반도체막(131P)는 앞선 제 1 금속 산화물 반도체막(131N)과 유사한 방법으로 성막한다. 이때, 제 2 금속 산화물 반도체막(131P)을 형성하기 위해 제 2 금속 전구체와 반응 가스를 사용한다.
여기서, 제 2 금속 산화물 반도체막(131P)으로는 Ni계 산화물, Fe계 산화물, Mg계 산화물, Co계 산화물, Fe계 산화물, W계 산화물, SnO2:N 및 ZnO:N 또는 상기 산화물(Ni, Fe, Mg, Co, Fe, W계 산화물)들의 화합물 그리고 이들의 합금(alloy) 형태(이원계, 삼원계, 사원계)로 이루어진 그룹 중 어느 하나를 사용할 수 있다.
본 실시예에서는 제 2 금속 산화물 반도체막(131P)으로 Ni계 산화물(즉, NiO)를 사용한다. 이를 위해 상기 제 2 금속 전구체로 Ni(C5H5)2, Ni(CH3C5H4), Ni(C5H7O2)2, Ni(C11H19O2)2, Ni(C7H16NO)[Ni(dmamb)2; Nickel 1-dimethlamino-2methyl-2butanolate], Ni(MeCp)2, Ni(EtCp)2, Ni(IpCp)2, 및 Ni(Cocta)2 중 어느 하나를 사용할 수 있다. 물론 이에 한정되지 않고, 이외의 Ni를 포함하는 모든 금속 유기(metal-organic) 전구체를 사용할 수 있다.
이어서, 도 4에 도시된 바와 같이 제 2 금속 산화물 반도체막(131P)의 일부를 식각하여 제 2 게이트 전극(110P) 상측의 게이트 절연막(120) 상에 제 2 금속 산화물 활성층(130P)을 형성한다.
이를 위해 상기의 제 2 금속 산화물 반도체막(131P) 상에 감광막을 도포한다. 이어서, 제 3 마스크를 이용한 리소그라피 공정을 실시하여 제 3 감광막 마스크 패턴을 형성한다. 제 3 감광막 마스크 패턴은 제 2 영역(B)의 제 2 게이트 전극(110P) 상측의 제 2 금속 산화물 반도체막(131P) 상에 위치한다. 즉, 제 3 감광막 마스크 패턴은 제 2 게이트 전극(110P) 상측 영역의 제 2 금속 산화물 반도체막(131P)을 차폐하는 형태로 제작된다.
그리고, 제 3 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 실시하여 노출된 제 2 금속 산화물 반도체막(131P)을 제거하여 제 2 게이트 전극(110P) 상측 영역에 제 2 금속 산화물 활성층(130P)을 형성한다. 이후, 제 3 감광막 마스크 패턴과 잔류하는 분리 마스크(132)를 제거한다.
상술한 바와 같은 공정을 통해 제 1 영역(A)의 제 1 게이트 전극(110N) 상에 제 1 금속 산화물 활성층(130N)을 형성하고, 제 2 영역(B)의 제 2 게이트 전극(110P) 상에 제 2 금속 산화물 활성층(130P)을 형성하게 된다. 앞서 설명한 바와 같이 본 실시예의 제 1 및 제 2 금속 산화물 활성층(130N, 130P)은 증착되는 금속 산화물의 특성에 따라 각기 N타입과 P타입으로 동작하게 된다. 즉, 주 캐리어로 전자 또는 전공을 보유하게 된다. 이와 같이 별도의 도판트 주입 없이 금속 산화물 반도체막의 증착으로 각기 다른 특성(즉, N타입 특성과, P타입 특성)을 갖는 활성층을 제작할 수 있다.
이때, 상기 공정에서는 한번의 분리 마스크를 형성함에 관해 설명하였다. 하지만, 이에 한정되지 않고, 제 1 금속 산화물 반도체막(131N)의 형성 전에 제 2 영역(B)을 차폐하는 분리 마스크를 더 형성할 수 있다.
또한, 상술한 실시예에서는 CVD법을 통해 제 1 및 제 2 금속 산화물 반도체막(131N, 131P)이 형성됨에 관해 설명하였다.
하지만, 본 발명은 이에 한정되지 않고, 상기 제 1 및 제 2 금속 산화물 반도체막(131N, 131P)이 물리적 증착법(Physical Vapor Deposition; PVD)으로 성막될 수도 있다. 즉, 스퍼터링, 진공증착법 또는 이온 플레이팅법(ion plating)으로 성막될 수 있다. 이때, 만일 스퍼터링에 의해 제 1 및 제 2 금속 산화물 반도체막(131N, 131P)이 형성되는 경우, 앞서 설명한 감광막을 이용한 마스크 패턴을 사용하지 않을 수 있다. 즉, 제 1 스퍼터링 마스크(즉, 쉐도우 마스크)를 이용한 스퍼터링 공정을 통해 제 1 영역(A)의 제 1 게이트 전극(110N) 상에 선택적으로 제 1 금속 산화물 반도체막(131N)을 형성하여 제 1 금속 산화물 활성층(130N)을 형성하고, 제 2 스퍼터링 마스크를 이용한 스퍼터링 공정을 통해 제 2 영역(B)의 제 2 게이트 전극(110P) 상에 선택적으로 제 2 금속 산화물 반도체막(131P)을 형성하여 제 2 금속 산화물 활성층(130P)을 형성할 수 있다.
또한, 이외의 다양한 코팅 방법으로 제 1 및 제 2 금속 산화물 반도체막(131N, 131P)을 형성할 수 있다. 즉, 산화 아연 또는 산화 니켈의 미세 입자가 분산된 콜로이드 용액이나, 산화 아연 또는 산화 니켈 전구체로 이루어진 솔-젤로 구성된 액상을 이용하여 스핀코팅, 딥코팅, 나노 임프린팅등의 임프린팅, 스탬핑, 프린팅, 트랜스퍼 프린팅, 셀프어셈블리 기법등으로 코팅할 수도 있다.
또한, 제 1 및 제 2 금속 산화물 반도체막(131N, 131P)은 원자층 증착(Atomic Layer Deposition; ALD) 및 PLD (Pulsed Laser Deposition)법으로 형성될 수 있다.
또한, 이에 한정되지 않고, 상기 제 1 및 제 2 금속 산화물 반도체막(131N, 131P)은 금속 산화물상에 금속막을 형성하고, 열처리를 통해 금속막의 금속을 금속 산화물 내측으로 확산시켜 제작할 수도 있다. 즉, 기판(100) 상에 ZnO막을 형성하고, 그 상측에 Zn막을 형성한 다음 열처리하여 ZnO막 상의 Zn을 ZnO막 내측으로 확산시킬 수 있다. 물론, NiO막과 Ni막을 형성하고, 열처리하여 NiO막 상의 Ni를 NiO막 내측으로 확산시킬 수도 있다.
도 6을 참조하면, 제 1 영역(A)의 제 1 금속 산화물 활성층(130N) 상측에 제 1 소스 및 제 1 드레인 전극(150N, 160N)을 형성하고, 제 2 영역(B)의 제 2 금속 산화물 활성층(130P) 상측에 제 2 소스 및 제 2 드레인 전극(150P, 160P)을 형성한다.
이를 위해 먼저, 제 1 및 제 2 금속 산화물 활성층(130N, 130P)이 형성된 기판(100) 전면에 제 2 도전층을 형성한다.
여기서, 제 2 도전층으로 Cr, Mo, Al, Cu, Nd, W, Ti, Au, Ta 및 ITO, ZnO, Cu계 산화물과 Ag계 산화물을 포함하는 투명 전도막 그리고 이들의 합금 금속 중 어느 하나를 사용하는 것이 바람직하다. 물론 제 2 도전층은 전도성 특성과 저항 특성을 고려하여 복수층으로 제작할 수도 있다. 이어서, 상기 제 2 도전층 상에 감광막을 도포한 다음, 제 4 마스크를 이용한 리소그라피 공정을 실시하여 제 4 감광막 마스크 패턴을 형성한다. 제 4 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 실시하여 제 1 및 제 2 소스 전극(150N, 150P) 그리고, 제 1 및 제 2 드레인 전극(160N, 160P)을 형성한다. 이어서, 소정의 스트립 공정을 실시하여 제 3 감광막 마스크 패턴을 제거한다. 여기서, 제 1 소스 및 제 1 드레인 전극(150N, 160N)은 그 하측의 제 1 게이트 전극(110N)과 그 일부가 중첩된다. 또한, 제 2 소스 및 제 2 드레인 전극(150P, 160P) 또한 그 하측의 제 2 게이트 전극(110N)과 그 일부가 중첩된다.
상술한 설명에서는 하나의 제 2 도전층과 하나의 제 4 감광막 마스크 패턴을 이용하여 제 1 및 제 2 소스 및 드레인 전극(150N, 150P, 160N, 160P)을 형성함을 설명하였다. 하지만, 제 1 소스 및 드레인 전극(150N, 160N)과 제 2 소스 및 드레인 전극(150P, 160P)가 각기 서로 다른 도전층과 서로 다른 감광막 마스크 패턴을 이용하여 제작될 수도 있다. 즉, 앞선 활성층의 형성시와 같이 하나의 제 2 도전층 물질을 도포하고, 이를 식각하여 제 1 소스 및 드레인 전극(150N, 160N)을 형성하고, 다른 하나의 제 2 도전성 물질을 도포하고 이를 식각하여 제 2 소스 및 드레인 전극(150P, 160P)을 형성할 수도 있다.
본 실시예에서는 도 1 내지 도 6을 바탕으로 설명한 공정을 통해 제 1 및 제 2 영역(A, B)에 각기 제 1 및 제 2 타입의 박막 트랜지스트를 제작할 수 있다. 이때, 제 1 및 제 2 타입의 박막 트랜지스터는 앞서 언급한 바와 같이 채널 영역의 전기적 특성이 서로 다른 것이 바람직하다. 즉, 하나의 박막 트랜지스터의 채널 영역(즉, 활성층)에 전자가 우세한 경우, 다른 하나의 박막 트랜지스터의 채널 영역에는 홀이 우세하다.
따라서, 본 실시예에 따른 반도체 소자는 제 1 및 제 2 영역(A, B)이 정의된 기판(100)과, 제 1 영역(A)에 형성되어 제 1 금속 산화물 활성층(130N) 즉, N타입 금속 산화물 활성층을 갖는 제 1 타입의 박막 트랜지스터와, 제 2 영역(B)에 형성되어 제 1 금속 산화물 활성층(130N)과는 다른 전기적 특성을 갖는 제 2 금속 산화물 활성층(130P) 즉, P타입 금속 산화물 활성층을 갖는 제 2 타입의 박막 트랜지스터를 구비한다. 여기서, N타입 금속 산화물 활성층은 활성층 내에 전자가 우세하고, P타입 금속 산화물 활성층은 활성층 내에 홀이 우세하다. 즉, N타입 금속 산화물 활성층의 주 캐리어는 전자이고, P타입 금속 산화물 활성층의 주 캐리어는 홀이다.
여기서, 제 1 및 제 2 타입의 박막 트랜지스터는 각기 제 1 및 제 2 게이트 전극(110), 게이트 절연막(120), 제 1 및 제 2 소스 전극(150N, 150P) 그리고 제 1 및 제 2 드레인 전극(160N, 160P)을 포함한다.
즉, 도 6에 도시된 바와 같이 반도체 소자는 제 1 및 제 2 영역(A, B)이 정의된 기판(100)과, 상기 기판(100)의 제 1 및 제 2 영역에 각기 형성된 제 1 및 제 2 게이트 전극(110N, 110P)과, 상기 제 1 및 제 2 게이트 전극(110N, 110P)이 형성된 기판(100)의 전면에 형성된 게이트 절연막(120)과, 상기 제 1 게이트 전극(110N) 상측 영역의 상기 게이트 절연막(120) 상에 형성된 제 1 금속 산화물 활성층(130N) 즉, N타입 금속 산화물 활성층과, 상기 제 2 게이트 전극(110P) 상측 영역의 상기 게이트 절연막(120) 상에 형성된 제 2 금속 산화물 활성층(130P) 즉, P타입 금속 산화물 활성층과, 적어도 그 일부가 상기 제 1 금속 산화물 활성층(130N)에 중첩된 제 1 소스 및 제 1 드레인 전극(150N, 160N)과, 적어도 그 일부가 상기 제 2 금속 산화물 활성층(130P)에 중첩된 제 2 소스 및 제 2 드레인 전극(150P, 160P)을 포함한다.
이때, 도시되지 않았지만, 제 1 및 제 2 소스 전극(150N, 150P)과 각기 연결되는 소스 라인(또는 데이터 라인)들이 함께 형성될 수도 있다. 또한, 제 1 및 제 2 데이터 전극(160N, 160P)도 이들에 각기 연결되는 데이터 라인이 함께 형성될 수 있다. 물론 제 1 및 제 2 데이터 전극(160N, 160P)은 별도의 패드에 각기 연결될 수 있다. 그리고, 본 실시예에서는 필요에 따라 제 1 영역(A)의 제 1 소스 전극(150N)과 제 2 영역(B)의 제 2 소스 및/또는 제 2 드레인 전극(150P, 160P)이 접속될 수 있고, 제 1 영역(A)의 제 1 드레인 전극(150P)과 제 2 영역(B)의 제 2 소 스 및/또는 제 2 드레인 전극(150P, 160P)이 접속될 수도 있다.
상술한 본 실시예의 제 1 타입 및 제 2 타입의 박막 트랜지스터는 표시 패널의 스위칭 소자로 사용될 수 있고, 표시 패널 주변 영역에 마련된 회로 소자로 사용될 수도 있다. 이와 같이 상기 제 1 및 제 2 타입의 박막 트랜지스터가 표시 패널에 사용되는 경우, 박막 트랜지스터를 포함하는 기판(100) 전면에 패시베이션막이 형성되고, 패시베이션막 상에 보호막이 형성된다. 그리고, 보호막 상에 화소 전극이 형성될 수 있다.
본 실시예의 반도체 소자는 상술한 실시예에 한정되지 않고, 다양한 변형이 가능하다. 후술되는 설명중 상술한 실시예와 중복되는 설명은 생략한다. 후술되는 변형예의 기술은 상술한 실시예에 적용될 수 있다. 그리고, 변형예들의 기술은 다른 변형예에 적용될 수도 있다.
도 7 내지 도 12는 일 실시예의 변형예들에 따른 반도체 소자의 단면도이다.
도 7에 도시된 변형예에 따른 반도체 소자는 제 1 소스 및 드레인 전극(150N, 160N)과 제 1 금속 산화물 활성층(130N) 사이에 제 1 오믹 접촉층(140N)이 마련될 수 있고, 제 2 소스 및 드레인 전극(150P, 160P)과 제 2 금속 산화물 활성층(130P) 사이에 제 2 오믹 접촉층(140P)이 선택적으로 마련될 수 있다. 이와 같이 제 1 및 제 2 오믹 접촉층(140N, 140P)을 형성하여 활성층과 전극 사이의 접촉 면저항을 줄여줄 수 있을 뿐만 아니라 활성층으로부터 들어오는 캐리어(전자 또는 홀)의 역류를 막아주어 누설 전류를 줄여줄 수도 있다.
여기서, 제 1 오믹 접촉층(140N)으로는 ZnO:B, ZnO:Al, ZnO:Ga, ZnO:In, ZnO:C, ZnO:Si, ZnO:Ge, ZnO:Sn, ZnO:Pb, ZnO:Ti, ZnO:Zr, ZnO:Hf 및 ZnO:Ta 중 적어도 하나의 막을 형성할 수 있다. 또한, 제 2 오믹 접촉층(140N)으로 n+이온이 주입된 a-Si:H를 사용할 수도 있다.
즉, 도 7에 따른 변형예의 반도체 소자는 기판(100)의 제 1 영역(A)에 형성된 제 1 게이트 전극(110N)과, 기판(100)의 제 2 영역(B)에 형성된 제 2 게이트 전극(110P)과, 상기 제 1 및 제 2 게이트 전극(110N, 110P)이 형성된 기판(100)의 전면에 형성된 게이트 절연막(120)과, 적어도 상기 제 1 게이트 전극(110N) 상측 영역을 포함하는 상기 게이트 절연막(120) 상에 형성된 제 1 금속 산화물 활성층(130N)과, 적어도 상기 제 2 게이트 전극(110P) 상측 영역을 포함하는 상기 게이트 절연막(120) 상에 형성된 제 2 금속 산화물 활성층(130P)과, 제 1 금속 산화물 활성층(130N) 상에 형성된 제 1 소스 및 드레인 전극(150N, 160N)과, 제 2 금속 산화물 활성층(130P) 상에 형성된 제 2 소스 및 드레인 전극(150P, 160P)과, 상기 제 1 소스 및 드레인 전극(150N, 160N)과 제 1 금속 산화물 활성층(130N) 사이에 마련된 제 1 오믹 접촉층(140N)과, 제 2 소스 및 드레인 전극(150P, 160P)과 제 2 금속 산화물 활성층(130P) 사이에 마련된 제 2 오믹 접촉층(140P)을 포함한다.
또한, 도 10의 변형예에서는 제 1 및 제 2 게이트 전극(110)의 상측 영역을 제외한 영역에서 소스 및 드레인 전극과 상기 활성층은 동일 평면상에서 동일 형상으로 제작된다. 즉, 제 1 소스 및 드레인 전극(150N, 160N)과 제 1 금속 산화물 활성층(130N)은 동일 평면상에서 동일 형상으로 제작되고, 제 2 소스 및 드레인 전극(150P, 160P)과 제 2 금속 산화물 활성층(130P)은 동일 평면상에서 동일 형상으 로 제작된다.
이는 소스 및 드레인 전극과 상기 활성층이 동일 공정으로 식각됨을 의미한다. 즉, 본 변형예에서는 제 1 금속 산화물 활성층(130N)과 제 1 오믹 접촉층(140N) 그리고, 제 1 소스 및 드레인 전극(150N, 160N)이 하나의 마스크와 감광막 패턴을 이용한 식각 공정에 의해 제작되고, 제 2 금속 산화물 활성층(130P)과 제 2 오믹 접촉층(140P) 그리고, 제 2 소스 및 드레인 전극(150P, 160P)이 다른 하나의 마스크와 감광막 패턴을 이용한 식각 공정에 의해 제작된다.
이를 위해 본 변형예에서는 먼저, 제 1 영역(A)을 개방하는 마스크 패턴을 형성하고, 제 1 영역(A)의 기판(100) 상에 제 1 금속 산화물 반도체막(131N)과 제 1 오믹 접촉층(140N) 그리고, 제 1 소스 및 드레인 전극(150N, 160N)용 도전성막을 형성한다. 이어서, 제 1 소스 및 드레인 전극(150N, 160N)을 패터닝 하기 위한 마스크를 이용하여 감광막 패턴을 형성하고, 상기 감광막 패턴을 이용한 식각 공정으로 제 1 소스 및 드레인 전극(150N, 160N)과 제 1 금속 산화물 반도체막(131N) 및 제 1 오믹 접촉층(140N)을 식각한다. 그리고, 제 1 소스 및 드레인 전극(150N, 160N) 사이의 제 1 오믹 접촉층(140N)을 제거하여 제 1 타입의 박막 트랜지스터를 제작한다. 이어서, 잔류하는 감광막 패턴과, 제 2 영역(B)을 차폐하던 마스크 패턴을 제거한다. 이후에 제 2 영역(B)을 개방하고, 제 1 영역(A)을 차폐하는 마스크 패턴을 형성한다. 제 2 영역(B)의 기판(100) 상에 제 2 금속 산화물 반도체막(131P)과 제 2 오믹 접촉층(140P) 그리고, 제 2 소스 및 드레인 전극(150P, 160P)용 도전성막을 형성하고, 이를 제 2 소스 및 드레인 전극(150P, 160P)을 패터 닝 하기 위한 마스크를 이용한 식각 공정을 통해 식각하여 제 2 타입의 박막 트랜지스터를 제작한다.
또한, 도 8에 도시된 변형예에 따른 반도체 소자는 게이트 절연막(120)을 생략할 수도 있다. 즉, 게이트 절연막(120)을 형성하지 않고, 제 1 영역(A)에 제 1 타입 박막 트랜지스터를 형성하고, 제 2 영역(B)에 제 2 타입 박막 트랜지스터를 형성할 수 있다.
즉, 반도체 소자는 기판(100)의 제 1 및 제 2 영역(A, B)에 각기 형성된 제 1 및 제 2 게이트 전극(110N, 110P)과, 제 1 게이트 전극(110N) 상측에 마련된 제 1 금속 산화물 활성층(130N)과, 제 2 게이트 전극(110P) 상측에 마련된 제 2 금속 산화물 활성층(130P)과, 제 1 금속 산화물 활성층(130N) 상에 마련된 제 1 소스 및 드레인 전극(150N, 160N)과, 제 2 금속 산화물 활성층(130P) 상에 마련된 제 2 소스 및 드레인 전극(150P, 160P)을 구비한다.
여기서, 제 1 및 제 2 금속 산화물 활성층(130N, 130P)을 복수 층으로 제작할 수 있다. 예를 들어, 상기 활성층은 제 1 및 제 2 게이트 전극(110N, 110P)과 인접한 영역의 절연 활성층과 제 1 및 제 2 소스 및 드레인 전극(150N, 150P, 160N, 160P)과 인접한 영역의 채널 활성층을 포함할 수 있다. 절연 활성층은 절연특성이 더 우세한 층을 지칭하고, 채널 활성층은 반도체 특성을 갖는 층을 지칭한다. 여기서, 절연 활성층은 제 1 및 제 2 금속 산화물 활성층(130N, 130P) 즉, ZnO 및 NiO내의 O 농도가 채널 활성층 내의 O의 농도보다 더 높은 것이 바람직하다. 이는 P타입 금속 산화물 활성층(130) 제조시, 초기에 공급되는 O 원료를 제 1 량으로 공급하여 절연 활성층을 형성하고, 이후 O 원료를 상기 제 1 량보다 작은 제 2 량으로 공급하여 채널 활성층을 형성한다.
또한, 도 9에 도시된 변형예에 따른 반도체 소자는 앞선 예의 제 1 및 제 2 타입 박막 트랜지스터의 소스 및 드레인 전극과, 상기 활성층의 위치가 바뀔 수 있다. 제 1 소스 및 드레인 전극(150N, 160N) 상에 제 1 금속 산화물 활성층(130N)이 위치하고, 제 2 소스 및 드레인 전극(150P, 160P) 상에 제 2 금속 산화물 활성층(130P)이 위치할 수 있다.
즉, 도 9의 변형예에 따른 반도체 소자는 기판(100)의 제 1 및 제 2 영역에 각기 마련된 제 1 및 제 2 게이트 전극(110N, 110P)과, 제 1 및 제 2 게이트 전극(110N, 110P)을 각기 감싸는 제 1 및 제 2 게이트 절연막(120N, 120P)과,
적어도 일부가 상기 제 1 게이트 전극(110N) 상측 영역의 제 1 게이트 절연막(120N) 상에 형성된 제 1 소스 및 드레인 전극(150N, 160N)과, 적어도 제 1 게이트 전극(110N) 상측의 제 1 소스 및 드레인 전극(150N, 160N)과 제 1 게이트 절연막(120N) 상에 형성된 제 1 금속 산화물 활성층(130N)과, 적어도 일부가 상기 제 2 게이트 전극(110P) 상측 영역의 제 2 게이트 절연막(120P) 상에 형성된 제 2 소스 및 드레인 전극(150P, 160P)과, 적어도 제 2 게이트 전극(110P) 상측의 제 2 소스 및 드레인 전극(150P, 160P)과 제 2 게이트 절연막(120P) 상에 형성된 제 2 금속 산화물 활성층(130P)을 포함한다.
그리고, 도 9에서는 제 1 및 제 2 게이트 절연막(120N, 120P) 각각이 제 1 및 제 2 게이트 전극(110N, 110P)을 감싸는 섬 또는 라인 형상으로 제작됨이 도시 되었다. 하지만 이에 한정되지 않고, 앞선 실시예와 같이 제 1 및 제 2 게이트 절연막(120N, 120P)이 각기 제 1 및 제 2 게이트 전극(110N, 110P)을 포함하는 기판(100)의 제 1 및 제 2 영역(A, B) 전면에 형성될 수도 있다.
이와 같이 도 9에서는 제 1 및 제 2 게이트 전극(110N, 110P) 상측의 제 1 및 제 2 소스 및 드레인 전극(150N, 150P, 160N, 160P) 사이 공간에 각기 형성된 제 1 및 제 2 금속 산화물 활성층(130N, 130P) 영역에 박막 트랜지스터의 채널이 형성된다.
도 9에 따른 변형예의 반도체 소자를 위해 먼저 기판(100)의 제 1 및 제 2 영역(A, B)에 각기 제 1 및 제 2 게이트 전극(110N, 110P)을 형성하고, 이들 각각의 상측에 제 1 및 제 2 게이트 절연막(120N, 120P)을 형성한다. 이어서, 적어도 제 1 및 제 2 게이트 전극(110N, 110P) 상측 영역의 제 1 및 제 2 게이트 절연막(120N, 120P)과 그 일부가 중첩되도록 제 1 및 제 2 소스 및 드레인 전극(150N, 150P, 160N, 160P)을 형성한다. 이어서, 제 1 소스 및 드레인 전극(150N, 160N)이 형성된 제 1 게이트 전극(110N) 상측 영역에 제 1 금속 산화물 활성층(130N)을 형성한 이후, 제 2 소스 및 드레인 전극(150P, 160P)이 형성된 제 2 게이트 전극(110P) 상측 영역에 제 2 금속 산화물 활성층(130P)을 형성한다.
또한, 도 10에 도시된 변형예에 따른 반도체 소자는 기판(100)의 상면에 게이트 전극과 소스 및 드레인 전극을 형성하고, 그 상측에 활성층을 형성할 수 있다.
즉, 도 10에 따른 반도체 소자는 기판(100)의 제 1 및 제 2 영역(A, B)에 각 기 형성된 제 1 및 제 2 게이트 전극(110N, 110P)과, 상기 제 1 게이트 전극(110N) 양측 기판(100)의 제 1 영역(A) 상에 형성된 제 1 소스 및 드레인 전극(150N, 160N)과, 상기 제 2 게이트 전극(110P) 양측 기판(100)의 제 2 영역(B) 상에 형성된 제 2 소스 및 드레인 전극(150P, 160P)과, 제 1 소스 및 드레인 전극(150N, 160N)의 적어도 일부와 중첩되고, 이들 사이의 제 1 게이트 전극(110N)의 적어도 일부 영역을 덮는 제 1 금속 산화물 활성층(130N)과, 제 2 소스 및 드레인 전극(150P, 160P)의 적어도 일부와 중첩되고, 이들 사이의 제 2 게이트 전극(110P)의 적어도 일부 영역을 덮는 제 2 금속 산화물 활성층(130P)을 포함한다.
이를 위해 본 변형예에서는 기판(100) 상에 도전성막을 형성하고, 이를 식각하여 제 1 및 제 2 영역(A, B)에 각기 제 1 및 제 2 게이트 전극, 소스 전극 및 드레인 전극(110N, 110P, 150N, 150P, 160N, 160P)을 형성할 수 있다. 물론 이에 한정되지 않고, 각 영역 별로 각기 따로 형성할 수도 있고, 각 전극별로 각기 따로 형성할 수도 있다.
또한, 도 11에 도시된 변형예에 따른 반도체 소자는 게이트 전극이 소스 드레인 전극 그리고, 활성층 상에 형성될 수도 있다.
즉, 도 11의 변형예에 따른 반도체 소자는 기판(100)의 제 1 영역(A)에 형성된 제 1 소스 및 드레인 전극(150N, 160N)과, 기판(100)의 제 2 영역(B)에 형성된 제 2 소스 및 드레인 전극(150P, 160P)과, 상기 제 1 소스 및 드레인 전극(150N, 160N) 사이에 마련되고 적어도 일부가 제 1 소스 및 드레인 전극(150N, 160N)과 중첩된 제 1 금속 산화물 활성층(130N)과, 상기 제 2 소스 및 드레인 전극(150P, 160P) 사이에 마련되고 적어도 일부가 제 2 소스 및 드레인 전극(150P, 160P)과 중첩된 제 2 금속 산화물 활성층(130P)과, 적어도 제 1 금속 산화물 활성층(130N) 상에 마련된 제 1 게이트 절연막(120N)과, 상기 제 1 게이트 절연막(120N) 상에 마련된 제 1 게이트 전극(110N)과, 적어도 제 2 금속 산화물 활성층(130P) 상에 마련된 제 2 게이트 절연막(120P)과, 상기 제 2 게이트 절연막(120P) 상에 마련된 제 2 게이트 전극(110P)을 포함한다. 여기서, 제 1 및 제 2 게이트 절연막(120)은 기판(100) 전면에 형성될 수도 있다.
이와 같은 도 11의 변형예에 따른 반도체 소자를 제작하기 위해 먼저 기판(100)에 도전성막을 형성하고, 이를 식각하여 제 1 및 제 2 영역(A, B)에 각기 제 1 및 제 2 소스 전극 및 드레인 전극(150N, 150P, 160N, 160P)을 형성한다. 그리고, 적어도 제 1 및 제 2 소스 전극 및 드레인 전극(150N, 150P, 160N, 160P) 사이 영역에 각기 제 1 및 제 2 금속 산화물 활성층(130N, 130P)을 형성한다. 이어서, 적어도 제 1 및 제 2 금속 산화물 활성층(130N, 130P) 상에 각기 제 1 및 제 2 게이트 절연막(120N, 120P)과, 제 1 및 제 2 게이트 전극(110N, 110P)을 형성한다.
또한, 도 12의 변형예에 도시된 반도체 소자는 활성층 상에 소스 및 드레인 전극 그리고, 게이트 전극이 위치할 수 있다. 즉, 도 12의 변형예에 따른 반도체 소자는 기판(100)의 제 1 및 제 2 영역(A, B)에 형성된 제 1 및 제 2 금속 산화물 활성층(130N, 130P)과, 상기 제 1 및 제 2 금속 산화물 활성층(130N, 130P) 각각의 중심 영역에 마련된 제 1 및 제 2 게이트 전극(110N, 110P)과, 상기 제 1 게이트 전극(110N)의 양 옆의 제 1 금속 산화물 활성층(130N)의 가장자리 영역 일부에 마 련된 제 1 소스 및 드레인 전극(150N, 160N)과, 상기 제 2 게이트 전극(110P)의 양 옆의 제 2 금속 산화물 활성층(130P)의 가장자리 영역 일부에 마련된 제 2 소스 및 드레인 전극(150P, 160P)을 포함한다. 또한, 상기 제 1 및 제 2 게이트 전극(110N, 110P)과 제 1 및 제 2 금속 산화물 활성층(130N, 130P) 각각의 사이에 마련된 제 1 및 제 2 게이트 절연막(120N, 120P)을 더 포함할 수 있다.
이와 같은 도 12의 변형예에 따른 박막 트랜지스터를 제작하기 위해 먼저 기판(100)의 제 1 영역(A)에 제 1 금속 산화물 활성층(130N)을 형성하고, 기판(100)의 제 2 영역(B)에 제 2 금속 산화물 활성층(130P)을 형성한다. 이어서, 상기 제 1 및 제 2 금속 산화물 활성층(130N, 130P) 각각의 상에 제 1 및 제 2 소스 전극과 드레인 전극(150N, 150P, 160N, 160P)을 형성한다. 이어서, 제 1 소스 및 드레인 전극(150N, 160N) 사이에 제 1 게이트 전극(110N)을 형성하고, 제 2 소스 및 드레인 전극(150P, 160P) 사이에 제 2 게이트 전극(110P)을 형성한다. 이를 통해 본 변형예에 따른 반도체 소자를 제작할 수 있다.
본 발명은 상기에서 서술된 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 즉, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 7 내지 도 12는 일 실시예의 변형예들에 따른 반도체 소자의 단면도.
<도면의 주요 부호에 대한 부호의 설명>
100 : 기판 110N, 110P : 게이트 전극
120, 120N, 120P : 게이트 절연막 130N, 130P : 금속 산화물 활성층
150N, 150P : 소스 전극 160N, 160P : 드레인 전극
Claims (15)
- 제 1 영역과 제 2 영역이 정의된 기판;상기 기판의 제 1 영역에 형성된 N 타입 금속 산화물 활성층;상기 기판의 제 2 영역에 형성된 P 타입 금속 산화물 활성층;상기 N 타입 및 P 타입 금속 산화물 활성층에 적어도 일부가 각각 중첩된 제 1 및 제 2 게이트 전극;상기 N 타입 및 P 타입 금속 산화물 활성층과 상기 제 1 및 제 2 게이트 전극 사이에 각각 마련된 게이트 절연막;적어도 그 일부가 상기 N 타입 금속 산화물 활성층에 접속된 제 1 소스 및 제 1 드레인 전극; 및적어도 그 일부가 상기 P 타입 금속 산화물 활성층에 접속된 제 2 소스 및 제 2 드레인 전극을 포함하는 반도체 소자.
- 삭제
- 삭제
- 청구항 1에 있어서,상기 N 타입 금속 산화물 활성층과 상기 제 1 소스 및 제 1 드레인 전극 사이에 마련된 제 1 오믹 접촉층; 및상기 P 타입 금속 산화물 활성층과 상기 제 2 소스 및 제 2 드레인 전극 사이에 마련된 제 2 오믹 접촉층을 더 포함하는 반도체 소자.
- 청구항 1 또는 청구항 4에 있어서,상기 N타입 금속 산화물 활성층으로 Zn계 산화물, Sn계 산화물, In계 산화물, Cd계 산화물, Ga계 산화물, Al계 산화물, ITO(Indium Tin Oxide) 및 상기 산화물(Zn, Sn, In, Ga, Cd, Al 계산화물)들의 화합물 그리고 이들의 합금(alloy)형태(이원계, 삼원계, 사원계)로 이루어진 그룹 중 어느 하나를 사용하는 반도체 소자.
- 청구항 5에 있어서,상기 P타입 금속 산화물 활성층으로 Ni계 산화물, Fe계 산화물, Co계 산화물, Fe계 산화물, SnO2:N 및 ZnO:N 및 상기 산화물(Ni, Fe, Co, Fe계 산화물)들의 화합물 그리고 이들의 합금(alloy) 형태(이원계, 삼원계, 사원계)로 이루어진 그룹 중 어느 하나를 사용하는 반도체 소자.
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- 제 1 및 제 2 영역이 정의된 기판을 마련하는 단계;상기 제 1 및 제 2 영역의 기판 상에 제 1 및 제 2 게이트 전극을 각각 형성한 후 전체 상부에 게이트 절연막을 형성하는 단계;상기 제 1 영역에 상기 제 1 게이트 전극과 적어도 일부 중첩되도록 N 타입 금속 산화물 활성층을 형성하는 단계;상기 N 타입 금속 산화물 활성층 상에 분리 마스크를 형성한 후 상기 제 2 영역에 상기 제 2 게이트 전극과 적어도 일부 중첩되도록 P 타입 금속 산화물 활성층을 형성하는 단계; 및상기 분리 마스크를 제거한 후 상기 N 타입 금속 산화물 활성층 상부에 제 1 소스 및 제 1 드레인 전극을 형성하고, 상기 P 타입 금속 산화물 활성층 상부에 제 2 소스 및 제 2 드레인 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
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- 청구항 11에 있어서,상기 N타입 금속 산화물 활성층으로 Zn계 산화물, Sn계 산화물, In계 산화물, Cd계 산화물, Ga계 산화물, Al계 산화물, ITO(Indium Tin Oxide) 및 상기 산화물(Zn, Sn, In, Ga, Cd, Al 계산화물)들의 화합물 그리고 이들의 합금(alloy)형태(이원계, 삼원계, 사원계)로 이루어진 그룹 중 어느 하나를 사용하고,상기 P타입 금속 산화물 활성층으로 Ni계 산화물, Fe계 산화물, Co계 산화물, Fe계 산화물, W계 산화물, SnO2:N 및 ZnO:N 및 상기 산화물(Ni, Fe, Co, Fe, W계 산화물)들의 화합물 그리고 이들의 합금(alloy) 형태(이원계, 삼원계, 사원계)로 이루어진 그룹 중 어느 하나를 사용하는 반도체 소자의 제조 방법.
- 청구항 14에 있어서,상기 N타입 금속 산화물 활성층과, 상기 P타입 금속 산화물 활성층은 화학 증착법, 스퍼터링, 진공 증착법, 이온 프레이팅법, 스핀코팅법, 딥 코팅법, 임프린팅법, 스탬핑법, 프린팅법, 셀프어셈블리 기법, 원자층 증착법 및 PLD법 중 어느 하나의 방법으로 형성되는 반도체 소자의 제조 방법.
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2008
- 2008-06-25 KR KR1020080060107A patent/KR101456454B1/ko active IP Right Grant
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