KR20110003775A - 금속 산화물 반도체 박막 트랜지스터 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 금속 산화물 반도체 박막 트랜지스터 및 이의 제조 방법에 관한 것으로, 기판 상에 게이트 전극 및 게이트 절연막을 형성하는 단계와, 상기 기판 상에 금속 산화물 반도체막을 형성하는 단계와, 소스 및 드레인 전극 영역에 해당하는 상기 금속 산화물 반도체막의 영역 내측에 전도성 이온을 공급하여 투명 전도성 전극 영역을 형성하는 단계 및 상기 금속 산화물 반도체막의 일부를 제거하여 활성층과 상기 활성층의 양측에 각기 위치하는 소스 및 드레인 전극을 형성하는 단계를 포함하는 금속 산화물 반도체 박막 트랜지스터 제조 방법과 이를 통해 제작된 박막 트랜지스터를 제공한다.
금속 산화물, 이온 공급, 주입, 열처리, 식각, 패터닝, 마스크
Description
본 발명은 금속 산화물 반도체 박막 트랜지스터 및 이의 제조 방법에 관한 것으로, 투명 평판 표시 장치에 사용하는 투명 박막 트랜지스터의 전극으로 금속 산화물 박막에 금속을 추가 도핑하여 제작된 투명 전극을 사용하는 금속 산화물 반도체 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.
종래의 평판 표시 장치는 그 내부의 스위칭 소자로 박막 트랜지스터를 사용하였다. 이러한 평판 표시 장치의 경우 투명 기판(예를 들어 유리, 플라스틱 기판) 상에 박막 트랜지스터를 제작하여 사용하였다. 종래의 박막 트랜지스터의 경우, 활성층으로 실리콘 박막을 사용하였다. 하지만, 평판 표시 장치에 사용하는 투명 기판의 경우 열에 매우 취약한 특성을 갖고 있다. 따라서, 양질의 실리콘 박막을 증착하여 이를 박막 트랜지스터의 활성층으로 사용하는 데는 그 한계가 있었다.
따라서, 이러한 문제 해결을 위해 최근에는 스퍼터를 이용하여 형성된 금속 산화물(예를 들어 산화 아연층)을 박막 트랜지스터의 활성층으로 사용하였다.
이러한 박막 트랜지스터의 제조 방법을 살펴보면, 기판 상에 금속 물질로 소스 및 드레인 전극을 형성한 다음 활성층용 금속 산화물을 형성하였다. 이후에 활성층 형성을 위한 식각 공정을 통해 활성층용 금속 산화물의 일부를 제거하였다. 하지만, 이러한 활성층 형성 식각 공정시 활성층용 금속 산화물 하측에 위치한 소스 및 드레인 전극의 계면이 손상을 받게 되어 박막 트랜지스터의 특성을 저하시키는 문제가 있다. 또한, 다른 제조 방법을 살펴보면, 기판 상에 금속 산화물을 이용하여 활성층을 형성한 다음, 소스 및 드레인 전극 형성을 위한 금속막을 형성하였다. 이후에 소스 및 드레인 전극 형성을 위한 식각 공정을 통해 소스 및 드레인 전극을 형성하였다. 하지만, 이러한 전극 형성 식각 공정시 금속막 하측에 위치한 활성층이 손상 받게 되어 박막 트랜지스터의 특성이 저하되는 문제가 있다.
또한, 활성층 형성을 위한 제 1 식각 공정과, 소스 및 드레인 전극 형성을 위한 제 2 식각 공정과 같이 두번의 식각 공정을 수행하여야 하기 때문에 공정이 복잡하고 비용이 증가하는 단점이 있다.
상술한 바와 같은 문제를 해결하기 위해 소스 및 드레인 전극과 활성층을 동일 평면상에서 제작하여 제조 공정을 단순화하고 제작 비용을 줄일 수 있고, 게이트 전극을 형성한 다음 소스/드레인 전극과 활성층을 제작하여 게이트 전극 손상을 방지할 수 있는 금속 산화물 반도체 박막 트랜지스터 및 이의 제조 방법을 제공한다.
본 발명에 따른 기판 상에 게이트 전극 및 게이트 절연막을 형성하는 단계와, 상기 기판 상에 금속 산화물 반도체막을 형성하는 단계와, 소스 및 드레인 전극 영역에 해당하는 상기 금속 산화물 반도체막의 영역 내측에 전도성 이온을 공급하여 투명 전도성 전극 영역을 형성하는 단계 및 상기 금속 산화물 반도체막의 일부를 패터닝하여 활성층과 상기 활성층의 양측에 각기 위치하는 소스 및 드레인 전극을 형성하는 단계를 포함하는 금속 산화물 반도체 박막 트랜지스터 제조 방법을 제공한다.
상기 투명 전도성 전극 영역을 형성하는 단계는, 상기 금속 산화물 반도체막 상에 상기 소스 및 드레인 전극 영역을 노출하는 이온 공급 마스크 패턴을 형성하는 단계와, 노출된 상기 금속 산화물 반도체막에 불순물 이온을 주입하는 단계 및 상기 이온 공급 마스크 패턴을 제거하는 단계를 포함하는 것이 효과적이다.
상기 불순물 이온으로 Al, Cu, Ag, Au 및 Ga 를 포함하는 금속 이온, 3가 또는 5가의 원소중에서 선택되는 이온중 어느 하나를 사용하는 것이 가능하다.
상기 투명 전도성 전극 영역을 형성하는 단계는, 상기 금속 산화물 반도체막 상에 상기 소스 및 드레인 전극 영역을 노출하는 이온 공급 마스크 패턴을 형성하는 단계와, 상기 노출된 금속 산화물 반도체막 상에 상기 금속막을 형성하는 단계와, 열처리 공정을 수행하여 상기 금속막 내의 금속 원자를 상기 금속막에 접속된 상기 금속 산화물 반도체막 내측으로 확산시키는 단계 및 잔류하는 상기 금속막과, 이온 공급 마스크 패턴을 제거하는 단계를 포함하는 것이 가능하다.
상기 금속 산화물 반도체막의 일부를 패터닝하여 활성층과 상기 활성층의 양측에 각기 위치하는 소스 및 드레인 전극을 형성하는 단계는, 상기 금속 산화물 반도체막 상에 상기 활성층, 소스 및 드레인 전극 영역을 제외한 나머지 영역을 개방하는 전극 및 활성층 패턴 마스크를 형성하는 단계와, 식각 공정을 통해 노출된 상기 금속 산화물 반도체막을 제거하는 단계 및 상기 전극 및 활성층 패턴 마스크를 제거하는 단계를 포함하는 것이 가능하다.
상기 게이트 전극으로 Cr, Mo, Al, Cu, Nd, W, Ti, Au, Ta 및 ITO와 ZnO를 포함하는 투명 전도막 그리고 이들의 합금 금속 중 어느 하나를 사용하고, 상기 금속 산화물 반도체막으로 Zn계 산화물, Sn계 산화물, In계 산화물, Cd계 산화물, Ga계 산화물, Al계 산화물 및 ITO(Indium Tin Oxide) 중 적어도 하나를 사용할 수 있고, 또는 상기 산화물(Zn, Sn, In, Ga, Cd, Al 계산화물)들의 화합물 또는 이들의 합금(alloy)형태(이원계, 삼원계, 사원계) 중 적어도 하나를 사용하는 것이 가능하 다.
또한, 본 발명에 따른 기판 상에 형성된 게이트 전극과, 상기 게이트 전극 상측을 포함하는 기판 상에 형성된 게이트 절연막과, 상기 게이트 전극 상부의 상기 게이트 절연막 상측에 형성된 활성층 및 상기 활성층의 양측면에 상기 활성층과 동일 물질로 제작되고, 상기 활성층 보다 더 높은 전도도를 갖는 소스 및 드레인 전극을 포함하는 금속 산화물 반도체 박막 트랜지스터를 제공한다.
상기 활성층과 상기 소스 및 드레인 전극은 Zn계 산화물, Sn계 산화물, In계 산화물, Cd계 산화물, Ga계 산화물, Al계 산화물 및 ITO(Indium Tin Oxide) 중 적어도 하나를 사용할 수 있고, 또는 상기 산화물(Zn, Sn, In, Ga, Cd, Al 계산화물)들의 화합물 또는 이들의 합금(alloy)형태(이원계, 삼원계, 사원계) 중 적어도 하나를 사용하여 제작된 금속 산화물 반도체 박막으로 제작되고, 상기 소스 및 드레인 전극은 상기 금속 산화물 반도체 박막에 전도성 이온을 추가로 공급하여 형성될 수 있다.
상술한 바와 같이 본 발명은 소스 및 드레인 전극과 활성층을 동일 물질로 동일 평면 상에 제작하여 제조 공정을 단순화하고, 제작 비용을 줄일 수 있다.
또한, 본 발명은 게이트 전극 형성 후에 금속 산화물 반도체층 형성하고,금속 산화물 반도체층에 불순물 이온을 주입/확산시켜 소스 및 드레인 전극을 제작하되, 이온 공급 마스크를 형성한 이후에 불순물 이온을 주입/확산시킴으로 인해 하 부 게이트 전극에 이온이 공급되는 것을 차단하여 게이트 전극의 전기적 특성이 변화하는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 금속 산화물 반도체 박막 트랜지스터 제조 방법을 설명하기 위한 도면이다. 도 5는 일 실시예의 변형예에 따른 금속 산화물 반도체 박막 트랜지스터 제조 방법을 설명하기 위한 도면이다.
도 1을 참조하면, 기판(100) 상에 게이트 전극(110)과 게이트 절연막(120)을 형성한다.
본 실시예에서는 기판(100)으로 절연 기판인 유리, 플라스틱 및 아크릴과 같은 투광성 절연 기판 또는 절연막이 코팅된 스텐레스 기판을 사용할 수 있다. 물론 상기 기판(100)으로 가요성 기판을 사용할 수 있다.
먼저, 상기 기판(100) 상에 CVD법, PVD법 및 스퍼터링법 등을 이용한 증착 방법을 통해 게이트 전극용 제 1 도전층을 형성한다. 이때, 제 1 도전층으로 Cr, Mo, Al, Cu, Nd, W, Ti, Au, Ta 및 ITO와 ZnO를 포함하는 투명 전도막 그리고 이들의 합금 금속 중 어느 하나를 사용하는 것이 바람직하다. 본 실시예에서는 투명 박막 트랜지스터 제작을 위해 상기 제 1 도전층으로 투명 전도막(TCO: Transparant Conducting Oxide)을 사용한다. 물론 제 1 도전층은 전도성 특성과 저항 특성을 고려하여 복수층으로 제작할 수도 있다.
이어서, 상기 제 1 도전층 상에 감광막을 도포한 다음, 제 1 마스크를 이용한 리소그라피 공정을 실시하여 제 1 감광막 마스크 패턴을 형성한다. 제 1 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 실시하여 게이트 전극(210)을 형성한다. 이어서, 소정의 스트립 공정을 실시하여 제 1 감광막 마스크 패턴을 제거한다. 이때, 도시되지 않았지만, 기판에 형성되는 소자에 따라 게이트 전극(210)과 연결되는 게이트 라인(또는 워드라인, 제 1 배선)이 함께 형성되는 것이 바람직하다.
물론 상기 게이트 전극(110)은 쉐도우 마스크를 이용한 스퍼터링을 통해 기판(100) 상에 직접 형성할 수도 있다. 또한, 프린팅 기법을 통해 게이트 전극(110)을 형성할 수도 있다.
이어서, 게이트 전극(110)이 형성된 기판(100) 상에 게이트 절연막(120)을 형성한다. 여기서, 게이트 절연막(120)으로 산화막 및/또는 질화막을 포함하는 무기 절연 물질을 사용하는 것이 바람직하다. 물론 이에 한정되지 않고 유기 절연 물질을 사용할 수도 있다.
도 2를 참조하면, 게이트 절연막(120) 상에 금속 산화물 반도체막(131)을 형 성한다.
여기서, 금속 산화물 반도체막(131)은 화학 기상 증착법(CVD), 물리 기상 증착법(PVD) 및 스퍼터를 통해 제작될 수 있다. 본 실시예에서는 저온 증착이 가능한 유기 금속 화학 증착법(MOCVD)을 통해 금속 산화물 반도체막(131)을 형성한다.
이때, 금속 산화물 반도체막(131)은 Zn계 산화물, Sn계 산화물, In계 산화물, Cd계 산화물, Ga계 산화물, Al계 산화물 및 ITO(Indium Tin Oxide) 중 적어도 하나를 사용할 수 있고, 또는 상기 산화물(Zn, Sn, In, Ga, Cd, Al 계산화물)들의 화합물 또는 이들의 합금(alloy)형태(이원계, 삼원계, 사원계) 중 적어도 하나를 사용할 수 있다. 본 실시예에서는 금속 산화물 반도체막(131)으로 Zn계 산화물을 사용한다. 따라서, 금속 전구체로 다이에틸아연(Diethylzinc; DEZ) 또는 다이메틸아연(Dimethylzinc; DMZ)을 사용할 수 있다.
이때, 금속 산화물 반도체막(131)이 절연성 기판(100)이 아닌 게이트 절연막(120) 상에 형성됨으로 인해 금속 산화물 반도체막(131)의 증착 최대 온도를 기판(100) 대비 2 내지 40% 정도 낮출 수 있다. 이는 유리, 플라스틱 또는 플렉서블 기판 보다 산화막 및/또는 질화막으로 구성된 게이트 절연막(120) 상에서 금속 산화물 반도체막(131)의 성장이 더욱 잘 이루어지기 때문이다. 따라서, 금속 산화물 반도체막(131)을 100도 이하에서 상온 사이의 온도에서도 증착이 가능할 수 있다.
이어서, 금속 산화물 반도체막(131)의 일부의 내측에 전도성 이온을 공급하여 투명 전도성 전극 영역(140)(즉, 소스/드레인)을 형성한다.
이를 위해 먼저 금속 산화물 반도체막(131)이 형성된 기판(100) 상에 감광막 을 도포한 다음, 포토리소그라피 공정을 통해 투명 전도성 전극 영역(140)을 개방하는 이온 공급 마스크(141)를 형성한다. 이온 공급 마스크(141)는 레티클을 이용한 노광 및 현상을 수행하여 감광막의 일부를 제거하여 제작된다. 이때, 게이트 전극(110) 상측 바로 위 영역에 형성된 금속 산화물 반도체막(131)은 활성층(130)으로 작용한다. 이러한 활성층(130)의 대향하는 양측면 영역이 투명 전도성 전극 영역(140)으로 정의된다. 따라서, 이온 마스크(141)에 의해 노출되는 영역은 게이트 전극(110) 상측 바로 위 영역의 양 측면 영역이 된다. 그리고, 이 양 측면 영역에 위치한 금속 산화물 반도체막(131)에 이온 주입을 수행하여 각기 소스/드레인 전극(140a, 140b)으로 사용될 투명 전도성 전극 영역(140)이 된다.
이어서, 도 2에 도시된 바와 같이 이온 주입 공정을 수행하여 이온 공급 마스크(141)에 의해 노출된 영역에 이온을 주입한다.
이때, 주입되는 이온으로 Al, Cu, Ag, Au 및 Ga 를 포함하는 금속 이온, 3가 또는 5가의 원소중에서 선택되는 이온중 어느 하나를 사용하는 것이 효과적이다. 이때, 3가 원소로 보른(B)을 사용할 수 있고, 5가의 원소로 인(P)를 사용할 수 있다. 그리고, 이때 주입되는 이온량으로는 1×1016atom/㎤ 내지 1×1021atom/㎤인 것이 효과적이다.
여기서, 본 실시예에서는 이온 공급 마스크(141)를 형성한 이후에 이온 주입을 수행한다. 이를 통해 금속 산화물 반도체막(131) 하측에 위치한 게이트 전극(110)에 불순물 이온이 주입되는 것을 방지할 수 있다. 즉, 불순물 이온이 게이 트 전극(110)에 주입되는 경우 게이트 전극(110)의 전기적 특성이 국부적으로 변화하게 되는 문제가 발생한다. 하지만, 본 실시예에서는 게이트 전극(110)이 금속 산화물 반도체막(131) 하측에 있고, 또한, 이온 공급 마스크(141)를 활성층(130) 영역 즉, 게이트 전극(110) 상측 영역에 형성한 다음 이온 주입을 실시함으로 인해 게이트 전극(110)에 불순물 이온이 주입되지 않는다. 이를 통해 최초 증착시의 게이트 전극(110) 특성에 변화를 주지 않을 수 있다. 따라서, 소자 특성 편차를 줄일 수 있다.
상기와 같은 이온 주입 공정을 통해 이온 공급 마스크(141)에 의해 노출된 영역에 투명 전도성 전극 영역(140)을 형성한다. 이는 이온이 주입된 영역의 금속 산화물 반도체막(131)의 전도도가 다른 영역의 금속 산화물 반도체막(131)의 전도도보다 향상되기 때문이다.
여기서, 이온 주입 공정 후에 이온의 균일한 확산을 위해 열처리 공정을 수행할 수도 있다.
이어서, 투명 전도성 전극 영역(140)을 형성한 이후, 이온 공급 마스크(141)를 제거한다.
물론 상기 투명 전도성 전극 영역(140)의 형성 방법은 상술한 설명에 한정되지 않고, 다양한 변형이 가능하다. 예를 들어 이온 주입 대신, 금속 증착후 열처리를 수행하여 금속 원자가 금속 산화물 반도체막(131) 내부로 확산시켜 투명 전도성 전극 영역(140)을 형성할 수 있다.
도 5에 도시된 바와 같이 금속 산화물 반도체막(131) 상에 투명 전도성 전극 영역(140)이 노출된 이온 공급 마스크(141)를 형성한다. 이어서, 적어도 이온 공급 마스크(141)에 의해 노출된 금속 산화물 반도체막(131) 상에 금속막(142)을 형성한다. 이때, 금속막(142)으로는 Al, Cu, Ag, Au 및 Ga 중 적어도 어느 하나를 사용할 수 있다.
이어서, 열처리를 수행하여 금속막(142) 내의 금속 원자를 이온 공급 마스크(141)에 의해 노출된 금속 산화물 반도체막(131) 내측으로 확산(즉, 도핑)시킨다. 이때, 열처리는 고온(300도 이상 600도 이하)에서 짧은 시간(1초 내지 60초)수행할 수 있고, 저온(150 이상 300도 미만)에서 장시간(30초 내지 30분) 수행할 수 있다.
이와 같이 열처리를 수행함으로 인해 게이트 전극(110) 상측의 양옆 영역에 투명 전도성 전극 영역(140)을 형성할 수 있다.
이어서, 투명 전도성 전극 영역(140) 형성후에 식각 공정을 통해 잔류하는 금속막(142)을 제거하고, 이온 공급 마스크(141)도 순차적으로 제거한다.
도 3에 도시된 바와 같이 전극 및 활성층 패턴 마스크(143)를 이용한 식각 공정을 통해 게이트 절연막(120) 상의 금속 산화물 반도체층(131)의 일부를 제거하여 게이트 전극(110) 상측 영역에 활성층(130)과 소스/드레인 전극(140a, 140b)을 형성한다.
이를 위해 먼저, 투명 전도성 전극 영역(140)이 형성된 금속 산화물 반도체층(131) 상에 감광막을 도포하고, 포토리소그라피 공정을 통해 전극 및 활성층 패턴 마스크(143)을 형성한다. 이때, 전극 및 활성층 패턴 마스크(143)는 소스/드레 인 전극(140a, 140b)과 활성층(130) 영역을 차폐하는 패턴으로 제작된다. 즉, 소스/드레인 전극(140a, 140b)과 활성층(130) 영역을 제외한 금속 산화물 반도체층(131)을 노출시킨다.
이어서, 식각 공정을 수행하여 노출된 금속 산화물 반도체층(131)을 제거한다. 이를 통해 소스/드레인 전극(140a, 140b)과, 소스/드레인 전극(140a, 140b) 사이에 위치하는 활성층(130)을 형성한다.
본 실시예에서는 소스/드레인 전극(140a, 140b)과 활성층(130)이 동일 평면상에 형성다. 소스/드레인 전극(140a, 140b)과 활성층(130)이 게이트 절연막(120) 상에 형성되고, 이들이 동일 물질로 제작되며, 동시에 증착 및 패터닝 된다.
이를 통해 기판(100) 상측에 게이트 전극(110)이 위치하고, 게이트 전극(110) 상부에 활성층(130)과 소스/드레인 전극(140a, 140b)이 위치하고, 이들 사이에 게이트 절연물(120)이 위치한 박막 트랜지스터가 제작된다.
이어서, 도 4에 도시된 바와 같이 전극 및 활성층 패턴 마스크(143)를 제거한다. 이후에 기판(100) 전면에 보호막(150)을 형성한다. 이때, 보호막(150)으로 유기 절연 물질 또는 무기 절연 물질을 사용하는 것이 효과적이다. 물론 보호막(150) 형성 전에 하부 박막 트랜지스터(즉, 노출된 소스/드레인 전극(140a, 140b)과 활성층(130))의 보호를 위해 질화막을 소스/드레인 전극(140a, 140b)과 활성층(130) 상에 증착할 수도 있다.
이어서, 상기 보호막(150)의 일부를 제거하여 소스/드레인 전극(140a, 140b)의 일부를 노출시키는 노출홈을 형성한다. 이때, 노출홈은 소정의 마스크 패턴을 이용하여 형성할 수도 있고, 보호막(150)에 직접 노광 및 현상을 실시하여 제작할 수도 있다.
이어서, 보호막(150) 상에 노출홈을 통해 소스/드레인 전극(140a, 140b)에 각기 접속되는 소스/드레인 라인(160, 170)을 형성한다. 여기서, 소스/드레인 라인(160, 170)은 앞선 게이트 라인과 동일한 물질로 제작되는 것이 효과적이다.
물론 본 발명은 상술한 설명에 한정되지 않고, 다양한 변형이 가능하다. 즉, 이온 주입을 통해 소스/드레인 전극(140a, 140b) 형성을 위한 투명 전도성 전극 영역(140)을 제작하는 경우, 소스/드레인 라인 형성을 위한 라인 영역까지 함께 제작할 수 있다. 그리고, 소스/드레인 전극(140a, 140b) 패턴을 위한 식각 공정시 이러한 소스/드레인 라인 까지 한꺼번에 식각하여 소스/드레인 전극(140a, 140b)에 접속된 소스/드레인 라인까지 동시에 제작할 수 있다.
본 발명은 상기에서 서술된 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 즉, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 금속 산화물 반도체 박막 트랜지스터 제조 방법을 설명하기 위한 도면.
도 5는 일 실시예의 변형예에 따른 금속 산화물 반도체 박막 트랜지스터 제조 방법을 설명하기 위한 도면.
<도면의 주요 부호에 대한 부호의 설명>
100 : 기판 110 : 게이트 전극
120 : 게이트 절연막 131 : 금속 산화물 반도체막
130 : 활성층 140 : 투명 전도성 전극 영역
Claims (8)
- 기판 상에 게이트 전극 및 게이트 절연막을 형성하는 단계;상기 기판 상에 금속 산화물 반도체막을 형성하는 단계;소스 및 드레인 전극 영역에 해당하는 상기 금속 산화물 반도체막의 영역 내측에 전도성 이온을 공급하여 투명 전도성 전극 영역을 형성하는 단계; 및상기 금속 산화물 반도체막의 일부를 패터닝하여 활성층과 상기 활성층의 양측에 각기 위치하는 소스 및 드레인 전극을 형성하는 단계를 포함하는 금속 산화물 반도체 박막 트랜지스터 제조 방법.
- 청구항 1에 있어서, 상기 투명 전도성 전극 영역을 형성하는 단계는,상기 금속 산화물 반도체막 상에 상기 소스 및 드레인 전극 영역을 노출하는 이온 공급 마스크 패턴을 형성하는 단계;노출된 상기 금속 산화물 반도체막에 불순물 이온을 주입하는 단계; 및상기 이온 공급 마스크 패턴을 제거하는 단계를 포함하는 금속 산화물 반도체 박막 트랜지스터 제조 방법.
- 청구항 2에 있어서,상기 불순물 이온으로 Al, Cu, Ag, Au 및 Ga 를 포함하는 금속 이온, 3가 또는 5가의 원소중에서 선택되는 이온중 어느 하나를 사용하는 금속 산화물 반도체 박막 트랜지스터 제조 방법.
- 청구항 1에 있어서, 상기 투명 전도성 전극 영역을 형성하는 단계는,상기 금속 산화물 반도체막 상에 상기 소스 및 드레인 전극 영역을 노출하는 이온 공급 마스크 패턴을 형성하는 단계;상기 노출된 금속 산화물 반도체막 상에 상기 금속막을 형성하는 단계;열처리 공정을 수행하여 상기 금속막 내의 금속 원자를 상기 금속막에 접속된 상기 금속 산화물 반도체막 내측으로 확산시키는 단계; 및잔류하는 상기 금속막과, 이온 공급 마스크 패턴을 제거하는 단계를 포함하는 금속 산화물 반도체 박막 트랜지스터 제조 방법.
- 청구항 1에 있어서, 상기 금속 산화물 반도체막의 일부를 제거하여 활성층과 상기 활성층의 양측에 각기 위치하는 소스 및 드레인 전극을 형성하는 단계는,상기 금속 산화물 반도체막 상에 상기 활성층, 소스 및 드레인 전극 영역을 제외한 나머지 영역을 개방하는 전극 및 활성층 패턴 마스크를 형성하는 단계;식각 공정을 통해 노출된 상기 금속 산화물 반도체막을 제거하는 단계; 및상기 전극 및 활성층 패턴 마스크를 제거하는 단계를 포함하는 금속 산화물 반도체 박막 트랜지스터 제조 방법.
- 청구항 1에 있어서,상기 게이트 전극으로 Cr, Mo, Al, Cu, Nd, W, Ti, Au, Ta 및 ITO와 ZnO를 포함하는 투명 전도막 그리고 이들의 합금 금속 중 어느 하나를 사용하고,상기 금속 산화물 반도체막으로 Zn계 산화물, Sn계 산화물, In계 산화물, Cd계 산화물, Ga계 산화물, Al계 산화물 및 ITO(Indium Tin Oxide) 중 적어도 하나를 사용할 수 있고, 또는 상기 산화물(Zn, Sn, In, Ga, Cd, Al 계산화물)들의 화합물 또는 이들의 합금(alloy)형태(이원계, 삼원계, 사원계) 중 적어도 하나를 사용하는 금속 산화물 반도체 박막 트랜지스터 제조 방법.
- 기판 상에 형성된 게이트 전극;상기 게이트 전극 상측을 포함하는 기판 상에 형성된 게이트 절연막;상기 게이트 전극 상부의 상기 게이트 절연막 상측에 형성된 활성층; 및상기 활성층의 양측면에 상기 활성층과 동일 물질로 제작되고, 상기 활성층 보다 더 높은 전도도를 갖는 소스 및 드레인 전극을 포함하는 금속 산화물 반도체 박막 트랜지스터.
- 청구항 7에 있어서,상기 활성층과 상기 소스 및 드레인 전극은 Zn계 산화물, Sn계 산화물, In계 산화물, Cd계 산화물, Ga계 산화물, Al계 산화물 및 ITO(Indium Tin Oxide) 중 적어도 하나를 사용할 수 있고, 또는 상기 산화물(Zn, Sn, In, Ga, Cd, Al 계산화물) 들의 화합물 또는 이들의 합금(alloy)형태(이원계, 삼원계, 사원계) 중 적어도 하나를 사용하여 제작된 금속 산화물 반도체 박막으로 제작되고,상기 소스 및 드레인 전극은 상기 금속 산화물 반도체 박막에 전도성 이온을 추가로 공급하여 형성된 금속 산화물 반도체 박막 트랜지스터.
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-
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- 2009-07-06 KR KR1020090061217A patent/KR20110003775A/ko not_active Application Discontinuation
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