WO2024106620A1 - 성능이 향상된 산화물 박막 트랜지스터 및 그 제조 방법 - Google Patents

성능이 향상된 산화물 박막 트랜지스터 및 그 제조 방법 Download PDF

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WO2024106620A1
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배병성
유은성
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호서대학교 산학협력단
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Definitions

  • the present invention relates to an oxide thin film transistor with improved performance and a method of manufacturing the same. More specifically, the present invention relates to an oxide thin film transistor with improved performance and a method of manufacturing the same. More specifically, the gate insulating film is not formed by deposition and coating using a conventional vapor deposition or solution process method, but is formed by forming an oxide semiconductor layer patterned through heat treatment ( By oxidizing the interface between the active layer and the gate electrode to form a gate insulating film, an ultra-thin insulating film is possible and manufacturing costs are reduced by simplifying the insulating film formation process, while covering all slopes of the metal oxide, which is the active layer of the transistor. It relates to a manufacturing method for improving the characteristics of a transistor by surrounding it with a gate, and an oxide thin film transistor manufactured by such manufacturing method.
  • the threshold voltage In order to reduce the power supply voltage used, the threshold voltage must be reduced, and in this case, the gate insulating film must be thinned to reduce the threshold voltage. In order to extremely reduce the threshold voltage and operating voltage, if a gate insulating film is formed using the interface reaction between the metal film and the oxide film used as the gate electrode, a separate gate insulating film deposition process is not required and the driving voltage can be lowered with a thin gate insulating film. there is.
  • Biosensor devices for portable devices, wearable devices, or health care applications require increasingly lower power consumption, and the operating voltage of the thin film transistor used to construct the sensor must be lowered. Additionally, in the process of forming the insulating film, it must be formed using chemical vapor deposition (CVD) or physical vapor deposition (PVD), which requires a lot of investment and maintenance costs and can cause ion damage to the semiconductor layer while depositing the insulating film. there is. Therefore, since the transistor operates at a lower driving voltage as the thickness of the insulating film becomes thinner, there is an urgent need for the development of a high-performance thin film transistor that can form a thin insulating film and simplify the insulating film process.
  • CVD chemical vapor deposition
  • PVD physical vapor deposition
  • the performance of the transistor can be further improved by forming an electrode that surrounds all surfaces of the active layer with a gate electrode and forming a gate insulating film between the gate electrode and the active layer.
  • This improves the performance of transistors, such as improving the performance of GAA (Gate-All-Around), which is processed with semiconductor wafers, and allows more detailed control of the flow of current.
  • GAA Gate-All-Around
  • the present invention was conceived in consideration of the above-mentioned matters, and the purpose of the present invention is to heat-treat the interface between the metal oxide film, which is a semiconductor layer, and the gate electrode without going through a separate deposition process such as a gate insulating film deposition method or solution process method.
  • the aim is to provide a method of forming an oxide film and using it as a gate insulating film. Therefore, the insulating film process is simplified and the purpose is to improve the control ability of the transistor by surrounding all four sides of the semiconductor layer with gate electrodes.
  • Another object of the present invention is to form an ultra-thin insulating film using the interface reaction between the semiconductor layer and the gate electrode through heat treatment, and to create a thin film transistor that can produce a low-voltage, high-performance thin film transistor without a gate insulating film deposition process. To provide a transistor and a method of manufacturing the same. These low-voltage transistors can reduce the power consumption of the transistor circuit.
  • the method of manufacturing an oxide thin film transistor as a first embodiment according to the present invention includes (a) depositing a metal (hereinafter referred to as 'first metal') on a substrate and forming a pattern to form a lower gate electrode.
  • 'first metal' a metal
  • step (b) depositing an oxide semiconductor on the first metal and forming a pattern; (c) depositing a metal (hereinafter referred to as 'second metal') on the first metal and the oxide semiconductor and forming a pattern to form top and side gate electrodes; (d) forming a gate insulating film by oxidizing the interface between the top, side, and bottom gate electrodes (hereinafter collectively referred to as 'gate electrodes') and the oxide semiconductor through heat treatment; (e) depositing a first interlayer insulating film on the substrate and the gate electrode; (f) depositing metal on both ends of the exposed surface of the oxide semiconductor and forming a pattern to form source and drain electrode connection electrodes; And, (g) forming a gate electrode connection electrode by depositing metal on the gate electrode and forming a pattern.
  • steps (d) and (e) doping the exposed surface of the oxide semiconductor to lower the resistance of the oxide semiconductor exposed outside the gate electrode. there is.
  • step (f1) of depositing a second interlayer insulating film on the first interlayer insulating film may be further included.
  • the step (f) includes (f01) forming contact holes at each exposed end portion of the oxide semiconductor; And, (f02) it may include forming source and drain electrode connection electrodes by depositing and patterning metal in each of the contact holes to be connected to the oxide semiconductor.
  • the step (g) includes (g01) forming contact holes in each of the gate electrodes; And, (g02) may include forming a gate electrode connection electrode by depositing and patterning a metal in the contact hole to be connected to the gate electrode.
  • an oxide thin film transistor manufactured by the oxide thin film transistor manufacturing method of the first embodiment is disclosed.
  • the method of manufacturing an oxide thin film transistor as a second embodiment includes the steps of (a) depositing a metal (hereinafter referred to as 'first metal') on a substrate and forming a pattern to form a lower gate electrode; (b) depositing an oxide semiconductor on the first metal and forming a pattern; (c) depositing a metal (hereinafter referred to as 'second metal') on the first metal and the oxide semiconductor and forming a pattern to form top and side gate electrodes; (d) forming a gate insulating film by oxidizing the interface between the top, side, and bottom gate electrodes (hereinafter collectively referred to as 'gate electrodes') and the oxide semiconductor through heat treatment; (e) depositing a first interlayer insulating film on the substrate and the gate electrode; (f) depositing metal on both ends of the exposed surface of the oxide semiconductor and forming a pattern to form source and drain electrode connection electrodes; And, (g) depositing a metal on the gate electrode and
  • the step (c) When the deposition approaches the target thickness within a preset range, oxygen is injected to perform reactive sputtering, so that a metal oxide film is deposited on a certain portion of the surface of the first metal and a pattern is formed, the step (c) ), at the beginning of the deposition, reactive sputtering using both argon and oxygen is used to deposit a metal oxide film on a certain portion of the surface of the second metal. Afterwards, the supply of oxygen is stopped and the metal is deposited using only argon to form the metal. It is deposited to a preset thickness and a pattern is formed.
  • steps (d) and (e) doping the exposed surface of the oxide semiconductor to lower the resistance of the oxide semiconductor exposed outside the gate electrode. there is.
  • step (f1) of depositing a second interlayer insulating film on the first interlayer insulating film may be further included.
  • the step (f) includes (f01) forming contact holes at each exposed end portion of the oxide semiconductor; And, (f02) it may include forming source and drain electrode connection electrodes by depositing and patterning metal in each of the contact holes to be connected to the oxide semiconductor.
  • the step (g) includes (g01) forming contact holes in each of the gate electrodes; And, (g02) may include forming a gate electrode connection electrode by depositing and patterning a metal in the contact hole to be connected to the gate electrode.
  • an oxide thin film transistor manufactured by the oxide thin film transistor manufacturing method according to the second embodiment is disclosed.
  • the gate insulating film is formed by oxidizing the interface between the patterned oxide semiconductor layer (active layer) and the gate electrode through heat treatment without using a deposition or solution process method as in the prior art.
  • a deposition or solution process method as in the prior art.
  • the gate insulating film ultra-thin, it is possible to develop low-voltage, high-performance TFT, which utilizes ambient energy such as bioenergy. There is an advantage that it can be usefully applied even in the case of energy harvest combination type.
  • the gate electrode is formed to cover all four sides of the oxide semiconductor layer, which has the effect of improving the control ability of the transistor.
  • FIGS. 1A to 1H are diagrams showing a manufacturing process of a thin film transistor as a first embodiment according to the present invention.
  • FIGS. 2A to 2H are diagrams showing a manufacturing process of a thin film transistor as a second embodiment according to the present invention.
  • the thin film transistor manufacturing method of the present invention will be briefly described and then each step of each manufacturing method will be described in detail with reference to FIGS. 1A to 1H and 2A to 2H.
  • first step 1 is depositing and patterning a metal on a substrate
  • step 2 is depositing a metal oxide to be used as a channel layer and forming a pattern
  • step 3 is depositing and patterning the metal again.
  • step 4 of forming a metal oxide film at the interface between the metal oxide and the metal through heat treatment
  • step 5 a doping process to lower the metal oxide resistance in the area where the source and drain will be formed
  • depositing an interlayer insulating film and forming a contact hole It is a 6-step process, followed by a 7-step process of depositing metal and forming source/drain electrode connection electrodes and gate connection electrodes.
  • Another modified method is to deposit metal on a substrate, and when the metal deposition approaches the target thickness within a preset range, oxygen is mixed with Ar, the sputtering gas, and reactive sputtering is used to form an oxide film on the top of the metal and pattern it.
  • Step 2 is to deposit metal oxide to be used as a channel layer and form a pattern, followed by step 3 to deposit metal again and pattern it.
  • an oxide film is deposited first through reactive sputtering using oxygen to an initial predetermined thickness. Then, using only argon, metal is deposited to the target thickness and a pattern is formed.
  • step 4 is to improve the characteristics of the deposited oxide film by reacitve sputtering at the interface between the metal oxide and the metal through heat treatment and to form a metal oxide film
  • step 5 is a doping process to lower the metal oxide resistance in the area where the source and drain will be formed. It is a 6-step process of depositing an interlayer insulating film and forming a contact hole, followed by a 7-step process of depositing metal and forming source/drain electrode connection electrodes and gate connection electrodes.
  • the substrate used is preferably a silicon substrate, glass substrate, or plastic substrate.
  • the oxide semiconductor is preferably IGZO metal oxide, which is an amorphous indium (In), gallium (Ga), and zinc oxide (ZnO) material.
  • various oxide semiconductors can be applied.
  • the deposition of the oxide semiconductor is performed using any one of sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, electron beam deposition, and evaporation, and the formation of the active layer is performed using a photo mask. It is preferable to apply a photolithography process and pattern it by wet etching or dry etching.
  • the metal thin film for the gate electrode may be any one of Cs, Al, Ti, Mo, and Ta, which can easily react with oxides.
  • the deposition of the metal thin film is performed by any one of sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, electron beam deposition, and evaporation, and the formation of the gate electrode is performed using a photo mask. It is preferable to apply a photolithography process and pattern it by wet etching or dry etching.
  • Deposition of the interlayer insulating film and the conductive thin film may be performed by any one of sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, electron beam deposition, and evaporation.
  • the left drawing is a top view of the thin film transistor in the manufacturing process
  • the right drawing is a front view.
  • FIGS. 1A to 1H are diagrams showing the manufacturing process of the thin film transistor 100 as a first embodiment according to the present invention.
  • a substrate 101 is prepared as a thin film transistor substrate.
  • the substrate 101 may be a silicon substrate, a glass substrate, or a plastic substrate.
  • a metal (hereinafter referred to as 'first metal') 102 is deposited on a substrate 101 and a pattern is formed to form a lower gate electrode of the semiconductor layer. It is preferable to use Cs, Al, Ti, Mo, Ta, etc., which can easily react with oxides, as these types of metals.
  • the first metal 102 may be deposited using sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, electron beam deposition, or evaporation. In addition to the metals listed above, metals with a high oxidation tendency can be used.
  • the oxide semiconductor 103 is deposited and a pattern is formed.
  • the oxide semiconductor 103 is most preferably IGZO metal oxide, which is an amorphous indium (In), gallium (Ga), and zinc oxide (ZnO) material.
  • IGZO metal oxide an amorphous indium (In), gallium (Ga), and zinc oxide (ZnO) material.
  • any oxide material can be used, and the type of oxide material is not limited.
  • the oxide semiconductor 103 can be deposited using sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, electron beam deposition, and evaporation.
  • Various oxide semiconductor layers are being proposed and studied for the semiconductor layer, and various metal oxide films can be used.
  • a second metal (hereinafter referred to as 'second metal') 104 is deposited and a pattern is formed.
  • the second metal 104 is of the same type as the first metal 102, but if necessary, a different metal may be used.
  • a pattern is formed by etching the metal through a photolithography process, which becomes the top and side gate electrodes.
  • the interface between the top, side, and bottom gate electrodes (hereinafter collectively referred to as 'gate electrodes') and the active layer of the oxide semiconductor 103 is oxidized through heat treatment to form the gate.
  • An insulating film 104.1 is formed.
  • the oxygen (O) bond in the active layer which is the oxide semiconductor 103, is broken, and the oxygen (O) is bonded to the metal electrode 104, which is the gate electrode (ex: Al->Al2O3) .
  • a gate insulating film 104.1 is formed between the gate electrode 104 and the gate electrode 104 due to an interface reaction between the gate electrode 104 and the active layer of the oxide semiconductor 103.
  • the oxide film 105 represents an oxide film formed by reacting with oxygen during heat treatment. This oxide film 105 is formed when the exposed part of the metal combines with oxygen and the entire surface is evenly oxidized. If it is done in a vacuum, it may not form, but if it is done in the air or oxygen, the metal surface is exposed and can be oxidized. .
  • doping is performed on the exposed surface of the oxide semiconductor 103 to lower the resistance of the oxide semiconductor 103 exposed outside the gate electrode.
  • Doping is performed through plasma treatment in a gas atmosphere, and various gases such as argon, oxygen, and nitrogen can be used. Through this doping, the resistance of the oxide film outside the gate electrode is lowered so that it can be used as a source and drain electrode.
  • a first interlayer insulating film 106 is deposited on the substrate 101 and the gate electrode as shown in FIG. 1E.
  • the first interlayer insulating film 106 can be made of nitride, oxide, organic insulating material, etc., and can be formed using sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, vapor deposition, electron beam deposition, solution method, etc. .
  • a contact hole (107, 108) process is performed on the first interlayer insulating film (106). When the pattern width of the oxide semiconductor 103 is small, the width of the contact holes 107 and 108 may be wider than the pattern width of the oxide semiconductor 103.
  • the contact holes 107 and 108 are formed on exposed both end portions of the oxide semiconductor 103, and this process can be formed using wet etching, dry etching, etc. Additionally, a contact hole 109 (see FIG. 1F) is formed on the gate metal 102.
  • metal is deposited on it, patterns 110, 111, and 112 are formed, and source and drain electrodes are connected and gate electrodes are connected as shown in FIG. 1f.
  • the source and drain connection metals and the gate connection metal are on the same layer.
  • deposition of source and drain connecting metals and formation of patterns 116, 117 are performed as shown in FIG. 1G, and then the second interlayer is formed.
  • An insulating film 119 is deposited.
  • a contact hole 115 is formed in the gate connection area as shown in FIG. 1H, and then a gate connection metal is deposited and a pattern 118 is formed to complete the gate connection wiring.
  • FIGS. 2A to 2H are diagrams showing the manufacturing process of the thin film transistor 200 as a second embodiment according to the present invention.
  • a metal (hereinafter referred to as 'first metal') 202 is deposited on the substrate 201 and a pattern is formed to form the lower gate electrode of the semiconductor layer. It is preferable to use Cs, Al, Ti, Mo, Ta, etc., which can easily react with oxides, as these types of metals.
  • the first metal 202 may be deposited using sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, electron beam deposition, or evaporation. In addition to the metals listed above, metals with a high oxidation tendency can be used.
  • sputtering is initially performed with argon gas to deposit the first metal 202, and before the end of deposition, oxygen is injected to perform reactive sputtering to deposit the first metal (202).
  • the thickness of a certain portion of the surface of 202) allows the metal oxide film 202.1 to be deposited.
  • the oxide semiconductor 203 is deposited and a pattern is formed.
  • the oxide semiconductor 203 is most preferably IGZO metal oxide, which is an amorphous indium (In), gallium (Ga), and zinc oxide (ZnO) material.
  • IGZO metal oxide is an amorphous indium (In), gallium (Ga), and zinc oxide (ZnO) material.
  • any oxide material can be used, and the type of oxide material is not limited.
  • the oxide semiconductor 203 can be deposited using sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, electron beam deposition, and evaporation.
  • Various oxide semiconductor layers are being proposed and studied for the semiconductor layer, and various metal oxide films can be used.
  • a second metal (hereinafter referred to as 'second metal') 204 is deposited and a pattern is formed.
  • the second metal 204 is of the same type as the first metal 202, but if necessary, a different metal may be used.
  • a pattern is formed by etching the metal through a photolithography process, which becomes the top and side gate electrodes.
  • argon and oxygen are used simultaneously to perform oxygen reactive sputtering, so that a metal oxide film is deposited in an initial portion. Then, the supply of oxygen is stopped and the metal is deposited using only argon.
  • the interface between the top, side, and bottom gate electrodes (hereinafter collectively referred to as 'gate electrodes') and the active layer of the oxide semiconductor 203 is oxidized through heat treatment to form a gate.
  • An insulating film 204.1 is formed.
  • a gate insulating film is piled up around the metal oxide, which is the active layer, by reactive sputtering, and additional oxidation is performed through interfacial oxidation heat treatment.
  • the oxide film 205 represents an oxide film formed by reacting with oxygen during heat treatment. This oxide film 205 is formed when the exposed part of the metal combines with oxygen and the entire surface is evenly oxidized. If it is done in a vacuum, it may not form, but if it is done in the air or oxygen, the metal surface is exposed and can be oxidized. .
  • doping is performed on the exposed surface of the oxide semiconductor 203 to lower the resistance of the oxide semiconductor 203 exposed outside the gate electrode.
  • Doping is performed through plasma treatment in a gas atmosphere, and various gases such as argon, oxygen, and nitrogen can be used. Through this doping, the resistance of the oxide film outside the gate electrode is lowered so that it can be used as a source and drain electrode.
  • a first interlayer insulating film 206 is deposited on the substrate 201 and the gate electrode as shown in FIG. 2E.
  • the interlayer insulating film can be made of nitride, oxide, organic insulating material, etc., and can be formed using sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, vapor method, electron beam deposition method, solution method, etc.
  • a contact hole process is performed on the first interlayer insulating film 206.
  • the width of the contact holes 207 and 208 may be wider than the pattern width of the oxide semiconductor 203.
  • the contact holes 207 and 208 are formed on exposed both end portions of the oxide semiconductor 203, and this process can be formed using wet etching, dry etching, etc. Additionally, a contact hole 209 (FIG. 2f) is formed on the gate metal 202.
  • metal is deposited on it, patterns 210, 211, and 212 are formed, and source and drain electrodes are connected and gate electrodes are connected as shown in FIG. 2f.
  • the source and drain connecting metal layer and the gate connecting metal layer need to be separated by an insulating film, after depositing the first interlayer insulating film 206 and forming the contact holes 207, 208 or 213, 214 in FIG. 2E. As shown in FIG. 2G, source and drain connecting metals are deposited and patterns 216 and 217 are formed, and then a second interlayer insulating film 219 is deposited.
  • a contact hole 215 is formed in the gate connection area as shown in FIG. 2H, and then a gate connection metal is deposited and a pattern 218 is formed to complete the gate connection wiring.

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Abstract

본 발명은 성능이 향상된 산화물 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 게이트 절연막을 종래와 같이 증착법 또는 용액 공정법등으로 증착 및 코팅으로 형성하지 않고, 열처리를 통하여 패터닝된 산화물 반도체 층(활성층)과 게이트 전극사이의 계면을 산화시켜 게이트 절연막을 형성함으로써, 초박형 절연막이 가능함과 동시에 절연막 형성 공정의 단순화에 의해 제조 비용을 절감하도록 하면서 트랜지스터의 활성층(active layer)인 금속 산화물의 사면을 모두 게이트로 둘러싸게 하여 트랜지스터의 특성을 향상시키는 제조 방법 및, 그러한 제조 방법에 의해 제조된 산화물 박막 트랜지스터에 대한 것이다.

Description

성능이 향상된 산화물 박막 트랜지스터 및 그 제조 방법
본 발명은 성능이 향상된 산화물 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 게이트 절연막을 종래와 같이 증착법 또는 용액 공정법등으로 증착 및 코팅으로 형성하지 않고, 열처리를 통하여 패터닝된 산화물 반도체 층(활성층)과 게이트 전극사이의 계면을 산화시켜 게이트 절연막을 형성함으로써, 초박형 절연막이 가능함과 동시에 절연막 형성 공정의 단순화에 의해 제조 비용을 절감하도록 하면서 트랜지스터의 활성층(active layer)인 금속 산화물의 사면을 모두 게이트로 둘러싸게 하여 트랜지스터의 특성을 향상시키는 제조 방법 및, 그러한 제조 방법에 의해 제조된 산화물 박막 트랜지스터에 대한 것이다.
디스플레이의 발전과 집적회로의 발전은 전자산업의 고도화를 이루어가고 있지만 집적도의 증가 및 동작속도의 증가에 따라 소비전력이 기하급수적으로 증가하고 있다. 현재 디스플레이를 중심으로 널리 사용되는 박막 트랜지스터의 응용분야로는 바이오센서 플랫폼 등이 있으며, 박막 트랜지스터의 응용 분야에서도 저소비 전력이 요구되어 박막 트랜지스터의 저전력화가 필요하다.
사용 전원전압을 줄이기 위해서는 문턱 전압을 줄여야 하고, 이 경우 게이트 절연막을 얇게 해야 문턱 전압을 줄일 수 있다. 상기 문턱 전압 및 동작 전압을 극도로 줄이기 위하여 게이트 전극으로 사용되는 금속막과 산화막의 계면 반응을 이용하여 게이트 절연막을 형성하면 별도의 게이트 절연막 증착 공정이 필요하지 않으며 얇은 게이트 절연막으로 구동전압을 낮출 수 있다.
휴대기기, 웨어러블 디바이스(wearable device) 혹은 헬스케어(health care) 용도의 바이오센서 장치는 더욱더 저소비전력이 요구되며, 센서를 구성하기 위하여 사용되는 박막 트랜지스터의 동작 전압이 낮아져야 한다. 또한 절연막을 형성하는 과정에서 화학 기상 증착(CVD), 물리 기상 증착(PVD)으로 형성해야 하는데, 이 경우, 투자 유지비용이 많이 들어가고 절연막을 증착하는 동안 반도체층에 이온 데미지(damage)를 입힐 수 있다. 따라서, 트랜지스터는 절연막 두께가 얇을수록 낮은 구동 전압에서 동작하기 때문에 절연막을 얇게 형성하고, 절연막 공정을 단순화할 수 있는 고성능 박막 트랜지스터의 개발이 절실히 요구된다.
그리고 트랜지스터의 성능 향상을 위하여 활성층의 모든 면을 게이트 전극으로 둘러싸는 전극을 형성하도록 하며 게이트 전극과 활성층 사이에는 게이트 절연막이 형성되도록 하면 트랜지스터의 성능을 더욱 향상시킬 수 있다. 이것은 반도체 웨이퍼로 공정을 진행하는 GAA(Gate-All-Around)에서의 성능의 향상과 같이 트랜지스터의 성능을 향상시켜 전류의 흐름을 더욱 세밀하게 제어할 수 있다.
본 발명은 전술한 바와 같은 사항들을 감안하여 안출한 것으로, 본 발명의 목적은 게이트 절연막을 증착법 또는 용액공정법 등 별도의 증착 과정을 거치지 않고 반도체 층인 금속 산화막과 게이트 전극사이의 계면을 열처리를 통하여 산화막이 생기도록 하여 게이트절연막으로 사용하는 방법을 제공하는 것이다. 따라서 절연막 공정이 단순화되며 동시에 반도체 층 사면을 모두 게이트 전극으로 둘러싸도록 하여 트랜지스터의 조절 능력을 향상시키도록 하는데 그 목적이 있다.
본 발명의 또 다른 목적은, 열처리를 통한 반도체 층과 게이트 전극의 계면반응을 이용하여 초박형 절연막을 형성시키고, 또한 게이트 절연막의 증착 공정 없이 박막 트랜지스터를 구현함으로써, 저전압 고성능 박막 트랜지스터의 제조가 가능한 박막 트랜지스터 및 그 제조 방법을 제공하는 것이다. 이러한 저전압 트랜지스터는 트랜지스터 회로의 소비전력을 줄일 수 있다.
이와 같은 목적을 달성하기 위하여 본 발명에 따른 제1 실시예로서의 산화물 박막 트랜지스터 제조 방법은, (a) 기판 위에 금속(이하 '제1 금속'이라 한다)을 증착하고 패턴 형성하여 하부 게이트 전극을 형성하는 단계; (b) 상기 제1 금속 위에 산화물 반도체를 증착하고 패턴을 형성하는 단계; (c) 상기 제1 금속 및 상기 산화물 반도체 위에 금속(이하 '제2 금속'이라 한다)을 증착하고 패턴을 형성하여 상부 및 측면 게이트 전극을 형성하는 단계; (d) 열처리를 통하여 상기 상부와 측면 및 하부 게이트 전극(이하, 통칭하는 경우 '게이트 전극'이라 한다)과 상기 산화물 반도체 사이의 계면을 산화시켜 게이트 절연막을 형성하는 단계; (e) 상기 기판 및 상기 게이트 전극 위에 제1 층간 절연막을 증착하는 단계; (f) 상기 산화물 반도체의 노출된 표면 양단에 각각 메탈을 증착하고 패턴을 형성하여 소스 및 드레인 전극 연결전극을 형성하는 단계; 및, (g) 상기 게이트 전극에 메탈을 증착하고 패턴을 형성하여 게이트 전극 연결전극을 형성하는 단계를 포함한다.
상기 단계(d)와 단계(e) 사이에, (d1) 상기 게이트 전극 바깥 부분에 노출된 상기 산화물 반도체의 저항을 낮추기 위해 상기 산화물 반도체의 노출된 표면에 도핑을 수행하는 단계를 더 포함할 수 있다.
상기 단계(f)와 단계(g) 사이에, (f1) 상기 제1 층간 절연막 위에 제2 층간 절연막을 증착하는 단계를 더 포함할 수 있다.
상기 단계(f)는, (f01) 상기 산화물 반도체의 노출된 양단 부위에 각각 컨택 홀(contact hole)을 형성하는 단계; 및, (f02) 상기 각 컨택 홀에, 상기 산화물 반도체와 연결이 되도록 금속을 증착하고 패턴 형성하여 소스 및 드레인 전극 연결전극을 형성하는 단계를 포함할 수 있다.
상기 단계(g)는, (g01) 상기 게이트 전극에 각각 컨택 홀(contact hole)을 형성하는 단계; 및, (g02) 상기 컨택 홀에, 상기 게이트 전극과 연결이 되도록 금속을 증착하고 패턴 형성하여 게이트 전극 연결전극을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 상기 제1 실시예로서의 산화물 박막 트랜지스터 제조 방법에 의해 제조된 산화물 박막 트랜지스터가 개시된다.
본 발명의 또 다른 측면에 따르면, 제2 실시예로서의 산화물 박막 트랜지스터 제조 방법은, (a) 기판 위에 금속(이하 '제1 금속'이라 한다)을 증착하고 패턴 형성하여 하부 게이트 전극을 형성하는 단계; (b) 상기 제1 금속 위에 산화물 반도체를 증착하고 패턴을 형성하는 단계; (c) 상기 제1 금속 및 상기 산화물 반도체 위에 금속(이하 '제2 금속'이라 한다)을 증착하고 패턴을 형성하여 상부 및 측면 게이트 전극을 형성하는 단계; (d) 열처리를 통하여 상기 상부와 측면 및 하부 게이트 전극(이하, 통칭하는 경우 '게이트 전극'이라 한다)과 상기 산화물 반도체 사이의 계면을 산화시켜 게이트 절연막을 형성하는 단계; (e) 상기 기판 및 상기 게이트 전극 위에 제1 층간 절연막을 증착하는 단계; (f) 상기 산화물 반도체의 노출된 표면 양단에 각각 메탈을 증착하고 패턴을 형성하여 소스 및 드레인 전극 연결전극을 형성하는 단계; 및, (g) 상기 게이트 전극에 메탈을 증착하고 패턴을 형성하여 게이트 전극 연결전극을 형성하는 단계를 포함하고, 상기 단계(a)의 증착시, 아르곤 개스로 스퍼터링을 시작하고, 상기 제1 금속의 증착이 목표 두께에 기 설정된 범위 내로 가까워지면 산소를 주입하여 리액티브 스퍼터링(reactive sputtering)이 이루어지도록 하여 상기 제1 금속의 표면 일정 부분에는 금속 산화막이 증착되도록 하고 패턴 형성하며, 상기 단계(c)의 증착시, 증착 초기에는 아르곤과 산소 동시에 사용하는 리액티브 스퍼터링이 되도록 하여 상기 제2 금속의 표면 일정 부분에는 금속 산화막이 증착되도록 하고, 이후 산소는 공급을 중단하고 아르곤 만으로 금속을 증착하여 금속이 기 설정된 두께까지 증착되도록 하고 패턴 형성한다.
상기 단계(d)와 단계(e) 사이에, (d1) 상기 게이트 전극 바깥 부분에 노출된 상기 산화물 반도체의 저항을 낮추기 위해 상기 산화물 반도체의 노출된 표면에 도핑을 수행하는 단계를 더 포함할 수 있다.
상기 단계(f)와 단계(g) 사이에, (f1) 상기 제1 층간 절연막 위에 제2 층간 절연막을 증착하는 단계를 더 포함할 수 있다.
상기 단계(f)는, (f01) 상기 산화물 반도체의 노출된 양단 부위에 각각 컨택 홀(contact hole)을 형성하는 단계; 및, (f02) 상기 각 컨택 홀에, 상기 산화물 반도체와 연결이 되도록 금속을 증착하고 패턴 형성하여 소스 및 드레인 전극 연결전극을 형성하는 단계를 포함할 수 있다.
상기 단계(g)는, (g01) 상기 게이트 전극에 각각 컨택 홀(contact hole)을 형성하는 단계; 및, (g02) 상기 컨택 홀에, 상기 게이트 전극과 연결이 되도록 금속을 증착하고 패턴 형성하여 게이트 전극 연결전극을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 상기 제2 실시예로서의 산화물 박막 트랜지스터 제조 방법에 의해 제조된 산화물 박막 트랜지스터가 개시된다.
본 발명에 따른 박막 트랜지스터의 제조 방법에 의하면, 게이트 절연막을 종래와 같이 증착법 또는 용액 공정법을 사용하지 않고, 열처리를 통하여 패터닝된 산화물 반도체 층(활성층)과 게이트 전극의 계면을 산화시켜 게이트 절연막을 형성함으로써, 초박형 절연막이 가능함과 동시에 절연막 형성 공정의 단순화에 의해 제조비용을 절감할 수 있는 효과가 있다.
또한, TFT의 저전력화가 가능하여 TFT 차세대 응용 분야인 loT, Wearable, Bio 센서 플랫폼 등에 유용하게 적용할 수 있으며, 게이트 절연막의 초박형화에 의해 저전압 고성능 TFT 개발이 가능하여, 생체 에너지 등 주변 에너지를 이용하는 에너지 harvest 결합형의 경우에도 유용하게 적용할 수 있는 장점이 있다. 또한 산화물반도체층 사면을 모두 감싸도록 게이트 전극이 형성되어 트랜지스터의 조절 능력을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1h는 본 발명에 따른 제1 실시예로서의 박막 트랜지스터의 제조 공정을 나타내는 도면.
도 2a 내지 도 2h는 본 발명에 따른 제2 실시예로서의 박막 트랜지스터의 제조 공정을 나타내는 도면.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
먼저, 본 발명의 박막 트랜지스터 제조 방법을 간단히 요약하여 설명한 후, 도 1a 내지 도 1h, 도 2a 내지 도 2h를 참조하여 각 제조 방법의 각 단계를 상세히 설명하기로 한다.
본 발명의 박막 트랜지스터 제조 방법을 간단히 요약하면, 먼저 기판 상에 금속을 증착하고 패턴 하는 1단계, 채널 층으로 사용할 금속 산화물을 증착 하고 패턴 형성하는 2단계, 이어서 다시 금속을 증착하고 패턴하는 3단계, 이어서 열처리를 통하여 금속산화물과 금속 사이의 계면에서 금속 산화막을 형성하는 4단계, 소스 및 드레인이 형성될 부분의 금속 산화물 저항을 낮추기 위한 도핑과정인 5단계, 층간 절연막을 증착하고 컨택 홀을 형성하는 6단계, 이어서 메탈을 증착하고 소스/드레인 전극 연결전극과 게이트 연결전극을 형성하는 7단계 공정이다.
또 다른 변형된 방법은, 기판 상에 금속을 증착할 때 금속의 증착이 목표 두께에 기 설정된 범위 내로 가까워지면 스퍼터링 기체인 Ar에 산소를 섞어 reactive sputtering으로 금속 상부는 산화막이 형성되도록 하고 패턴하는 1단계, 채널 층으로 사용할 금속 산화물을 증착 하고 패턴 형성 하는 2단계, 이어서 다시 금속을 증착하고 패턴하는 3단계이며 이때 금속을 증착할 때 초기 소정의 두께 만큼 산소를 사용하는 reactive sputtering으로 산화막이 먼저 증착되도록 하고 이어서 아르곤만 사용하여 금속을 목표 두께 까지 증착하고 패턴 형성한다.
이어서 열처리를 통하여 금속산화물과 금속 사이의 계면에서의 reacitve sputtering으로 증착된 산화막의 특성을 좋게 하며 금속 산화막이 형성되도록 하는 4단계, 소스 드레인이 형성 될 부분의 금속 산화물 저항을 낮추기 위한 도핑과정인 5단계, 층간 절연막을 증착하고 컨택홀을 형성 하는 6단계, 이어서 메탈을 증착하고 소스/드레인 전극 연결전극과 게이트 연결전극을 형성하는 7단계 공정이다.
상기 사용하는 기판은, 실리콘 기판, 유리 기판, 또는 플라스틱 기판인 것이 바람직하다. 또한, 상기 산화물 반도체는 비정질 인듐(In)·갈륨(Ga)·산화아연(ZnO) 물질인 이그조(IGZO) 금속 산화물인 것이 바람직하다. 그 외 다양한 산화물 반도체가 적용될 수 있다. 또한, 상기 산화물 반도체의 증착은 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법, 및 증기법(evaporation) 중 어느 하나를 이용하여 수행하고, 상기 활성층의 형성은 포토 마스크를 사용하는 포토리소그라피 공정을 적용하여 습식 식각 또는 건식 식각으로 패터닝함이 바람직하다.
상기 게이트 전극용 금속 박막은 산화물과 쉽게 반응할 수 있는 Cs, Al, Ti, 및 Mo, Ta 중 어느 하나일 수 있다.
또한, 상기 금속 박막의 증착은 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법,및 증기법(evaporation) 중 어느 하나에 의해 수행되며, 상기 게이트 전극의 형성은 포토 마스크를 사용하는 포토리소그라피 공정을 적용하여 습식 식각 또는 건식 식각으로 패터닝함이 바람직하다.
층간 절연막의 증착 및 상기 전도성 박막의 증착은 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법, 및 증기법(evaporation) 중 어느 하나에 의해 수행될 수 있다.
이하에서는 도 1a 내지 도 1h, 도 2a 내지 도 2h를 참조하여 각 제조 방법의 각 단계를 상세히 설명한다.
도 1a 내지 도 1h, 도 2a 내지 도 2h의 각 도면에서, 좌측 도면은 제조 공정 중인 박막 트랜지스터를 위에서 내려다 본 도면이고, 우측 도면은 정면에서 바라본 도면이다.
도 1a 내지 도 1h는 본 발명에 따른 제1 실시예로서의 박막 트랜지스터(100)의 제조 공정을 나타내는 도면이다.
박막 트랜지스터 기재로서 기판(101)을 준비한다. 기판(101)은, 실리콘 기판, 유리 기판, 또는 플라스틱 기판 등일 수 있다.
도 1a에 도시된 바와 같이, 기판(101)상에 금속(이하 '제1 금속'이라 한다)(102)을 증착하고 패턴을 형성하여 반도체 층의 하부 게이트 전극을 형성한다. 이러한 금속의 종류로는 산화물과 쉽게 반응할 수 있는 Cs, Al, Ti, Mo, Ta 등이 사용됨이 바람직하다. 제1 금속(102)의 증착은 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법, 증기법(evaporation) 등을 사용하여 형성할 수 있다. 위에서 제시된 금속 외에도 산화경향이 높은 금속을 사용할 수 있다.
이어서, 도 1b에 도시된 바와 같이, 산화물 반도체(103)를 증착하고 패턴을 형성한다.
산화물 반도체(103)는 비정질 인듐(In)·갈륨(Ga)·산화아연(ZnO) 물질인 이그조(IGZO) 금속 산화물이 가장 바람직하다. 그러나, 모든 산화물 재료를 사용할 수 있으며, 그 산화 재료의 종류를 한정하는 것은 아니다. 산화물 반도체(103)의 증착은 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법 및 증기법(evaporation) 등을 사용하여 형성할 수 있다. 반도체층을 위한 다양한 산화물 반도체 층이 제안되고 연구되고 있으며 다양한 금속 산화막이 사용될 수 있다.
계속해서, 도 1c에 도시된 바와 같이, 2번째 금속(이하 '제2 금속'이라 한다)(104)을 증착하고 패턴을 형성한다. 제2 금속(104)은, 제1 금속(102)과 동일한 종류를 사용하며 필요한 경우는 상이한 금속을 사용할 수도 있다. 포토리소피 공정으로 금속을 에칭하여 패턴을 형성하며 상부 및 측면 게이트 전극이 된다.
계속해서, 도 1d에 도시된 바와 같이, 열처리를 통하여 상기 상부와 측면 및 하부 게이트 전극(이하, 통칭하는 경우 '게이트 전극'이라 한다)과 산화물 반도체(103)인 활성층 사이의 계면을 산화시켜 게이트 절연막(104.1)을 형성한다.
여기서 그와 같은 열처리로 인해 산화물 반도체(103)인 활성층의 산소(O) 결합이 끊어지며, 산소(O)는 게이트 전극인 금속 전극(104)과 결합되어지는 것이다(ex : Al->Al2O3).
즉, 열처리를 통하여 상기 게이트 전극(104)과 산화물 반도체(103)인 활성층의 계면 반응으로 게이트 전극(104)과의 사이에 게이트 절연막(104.1)이 형성되어지는 것이다.
이때, 금속 전극(104)에 양의 전압을 가하여 계면의 산화시 더욱 산화를 촉진할 수 있다. 이때 산화막(105)은, 열처리 중 산소와 반응하여 형성되는 산화막을 표시한 것이다. 이러한 산화막(105)은, 메탈의 노출된 부분이 산소와 결합하여 전체 표면이 골고루 산화가 되어 형성되며, 진공 중에서 하면 안 생길 수도 있지만 대기나 산소 중에서 하면 금속 표면이 노출되어 있어 산화가 될 수 있다.
계면 산화가 끝나면, 게이트 전극 바깥 부분에 노출된 산화물 반도체(103)의 저항을 낮추기 위해 산화물 반도체(103)의 노출된 표면에 도핑을 수행한다.
개스 분위기에서 플라즈마 처리를 하여 도핑이 실시되며 아르곤, 산소, 질소 등 다양한 개스가 사용될 수 있다. 이 도핑을 통하여 게이트 전극 바깥쪽의 산화막의 저항을 낮추어 소스와 드레인 전극으로 사용이 될 수 있도록 한다.
이어서 도 1e와 같이 기판(101) 및 게이트 전극 위에 제1 층간 절연막(106)을 증착한다. 제1 층간 절연막(106)은 질화물, 산화물, 유기 절연물 등을 사용할 수 있으며, 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 증기법, 전자빔 증착법, 용액법 등을 사용하여 형성할 수 있다. 이어서, 제1 층간 절연막(106)에 컨택 홀(contact hole)(107,108) 공정을 진행한다. 산화물 반도체(103)의 패턴 폭이 작을 경우에는 컨택 홀(107,108)의 폭이 산화물 반도체(103)의 패턴 폭보다 넓을 수도 있다. 컨택 홀(107,108)은 산화물 반도체(103)의 노출된 양단 부위에 형성되는데, 이 공정은 습식 식각 및 건식 식각 등을 사용하여 형성할 수 있다. 또한 게이트 메탈(102) 위에도 컨택 홀(109, 도 1f 참조)을 형성한다.
이어서 그 위에 금속을 증착하고 패턴(110,111,112)을 형성하여 소스 및 드레인 전극 연결 및 게이트 전극 연결을 도 1f와 같이 진행한다.
회로를 구성할 경우에는 소스 및 드레인 연결금속과 게이트 연결금속이 같은 층에 있으면 회로 구성이 어려울 수 있다. 이 경우에는 도 1e에서 제1 층간 절연막(106) 증착 및 컨택 홀(107,108 또는 113,114) 형성 후 도 1g와 같이 소스 및 드레인 연결금속의 증착 및 패턴(116,117) 형성을 수행하고, 이후에 제2 층간 절연막(119)을 증착한다.
이어서 도 1h와 같이 게이트 연결부위에 컨택 홀(115)을 형성하고 이어서 게이트 연결 메탈을 증착하고 패턴(118)을 형성하여 게이트 연결 배선을 완성한다.
도 2a 내지 도 2h는 본 발명에 따른 제2 실시예로서의 박막 트랜지스터(200)의 제조 공정을 나타내는 도면이다.
도 2a에 도시된 바와 같이, 기판(201)상에 금속(이하 '제1 금속'이라 한다)(202)을 증착하고 패턴을 형성하여 반도체 층의 하부 게이트 전극을 형성한다. 이러한 금속의 종류로는 산화물과 쉽게 반응할 수 있는 Cs, Al, Ti, Mo, Ta 등이 사용됨이 바람직하다. 제1 금속(202)의 증착은 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법, 증기법(evaporation) 등을 사용하여 형성할 수 있다. 위에서 제시된 금속 외에도 산화경향이 높은 금속을 사용할 수 있다.
이 공정에서 제1 금속(202)을 증착할 때 처음에는 아르곤 개스로 스퍼터링을 진행하여 제1 금속(202)이 증착되며 증착이 끝나기 전에 산소를 주입하여 리액티브 스퍼터링이 이루어지도록 하여 제1 금속(202)의 표면 일정 부분의 두께는 금속 산화막(202.1)이 증착되도록 한다.
이어서, 도 2b에 도시된 바와 같이, 산화물 반도체(203)를 증착하고 패턴을 형성한다.
산화물 반도체(203)는 비정질 인듐(In)·갈륨(Ga)·산화아연(ZnO) 물질인 이그조(IGZO) 금속 산화물이 가장 바람직하다. 그러나, 모든 산화물 재료를 사용할 수 있으며, 그 산화 재료의 종류를 한정하는 것은 아니다. 산화물 반도체(203)의 증착은 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법 및 증기법(evaporation) 등을 사용하여 형성할 수 있다. 반도체층을 위한 다양한 산화물 반도체 층이 제안되고 연구되고 있으며 다양한 금속 산화막이 사용될 수 있다.
계속해서, 도 2c에 도시된 바와 같이, 2번째 금속(이하 '제2 금속'이라 한다)(204)을 증착하고 패턴을 형성한다. 제2 금속(204)은, 제1 금속(202)과 동일한 종류를 사용하며 필요한 경우는 상이한 금속을 사용할 수도 있다. 포토리소피 공정으로 금속을 에칭하여 패턴을 형성하며 상부 및 측면 게이트 전극이 된다.
이 공정에서 금속은 초기 증착 때는 아르곤과 산소를 동시에 사용하여 산소 리액티브 스퍼터링이 되도록 하여 초기 일정 부분은 금속 산화막이 증착 되도록 한다. 이어서 산소는 공급을 중단하고 아르곤 만으로 금속을 증착하여 금속이 증착 되도록 한다.
계속해서, 도 2d에 도시된 바와 같이, 열처리를 통하여 상기 상부와 측면 및 하부 게이트 전극(이하, 통칭하는 경우 '게이트 전극'이라 한다)과 산화물 반도체(203)인 활성층 사이의 계면을 산화시켜 게이트 절연막(204.1)을 형성한다. 이때 액티브 층인 금속산화물 주변으로 리액티브 스퍼터링에 의한 게이트 절연막이 쌓여 있으며 계면산화 열처리로 추가산화가 실시된다.
이때, 금속 전극(204)에 양의 전압을 가하여 계면의 산화시 더욱 산화를 촉진할 수 있다. 이때 산화막(205)은, 열처리 중 산소와 반응하여 형성되는 산화막을 표시한 것이다. 이러한 산화막(205)은, 메탈의 노출된 부분이 산소와 결합하여 전체 표면이 골고루 산화가 되어 형성되며, 진공 중에서 하면 안 생길 수도 있지만 대기나 산소 중에서 하면 금속 표면이 노출되어 있어 산화가 될 수 있다.
계면 산화가 끝나면, 게이트 전극 바깥 부분에 노출된 산화물 반도체(203)의 저항을 낮추기 위해 산화물 반도체(203)의 노출된 표면에 도핑을 수행한다.
개스 분위기에서 플라즈마 처리를 하여 도핑이 실시되며 아르곤, 산소, 질소 등 다양한 개스가 사용될 수 있다. 이 도핑을 통하여 게이트 전극 바깥쪽의 산화막의 저항을 낮추어 소스와 드레인 전극으로 사용이 될 수 있도록 한다.
이어서 도 2e와 같이 기판(201) 및 게이트 전극 위에 제1 층간 절연막(206)을 증착한다. 층간 절연막은 질화물, 산화물, 유기 절연물 등을 사용할 수 있으며, 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 증기법, 전자빔 증착법, 용액법 등을 사용하여 형성할 수 있다. 이어서, 제1 층간 절연막(206)에 컨택 홀(contact hole) 공정을 진행한다. 산화물 반도체(203)의 패턴 폭이 작을 경우에는 컨택 홀(207,208)의 폭이 산화물 반도체(203)의 패턴 폭보다 넓을 수도 있다. 컨택 홀(207,208)은 산화물 반도체(203)의 노출된 양단 부위에 형성되는데, 이 공정은 습식 식각 및 건식 식각 등을 사용하여 형성할 수 있다. 또한 게이트 메탈(202) 위에도 컨택 홀(209, 도 2f)을 형성한다.
이어서 그 위에 금속을 증착하고 패턴(210,211,212)을 형성하여 소스 및 드레인 전극 연결 및 게이트 전극 연결을 도 2f와 같이 진행한다.
이 경우도 제1 실시예의 공정과 마찬가지로 소스 및 드레인 연결 금속 층과 게이트 연결 금속층이 절연막으로 분리될 필요가 있을 때는 도 2e에서 제1 층간 절연막(206) 증착 및 컨택 홀(207,208 또는 213,214) 형성 후 도 2g와 같이 소스 및 드레인 연결금속의 증착 및 패턴(216,217) 형성을 수행하고, 이후에 제2 층간 절연막(219)을 증착한다.
이어서 도 2h와 같이 게이트 연결부위에 컨택 홀(215)을 형성하고 이어서 게이트 연결 메탈을 증착하고 패턴(218)을 형성하여 게이트 연결 배선을 완성한다.

Claims (12)

  1. 산화물 박막 트랜지스터 제조 방법으로서,
    (a) 기판 위에 금속(이하 '제1 금속'이라 한다)을 증착하고 패턴 형성하여 하부 게이트 전극을 형성하는 단계;
    (b) 상기 제1 금속 위에 산화물 반도체를 증착하고 패턴을 형성하는 단계;
    (c) 상기 제1 금속 및 상기 산화물 반도체 위에 금속(이하 '제2 금속'이라 한다)을 증착하고 패턴을 형성하여 상부 및 측면 게이트 전극을 형성하는 단계;
    (d) 열처리를 통하여 상기 상부와 측면 및 하부 게이트 전극(이하, 통칭하는 경우 '게이트 전극'이라 한다)과 상기 산화물 반도체 사이의 계면을 산화시켜 게이트 절연막을 형성하는 단계;
    (e) 상기 기판 및 상기 게이트 전극 위에 제1 층간 절연막을 증착하는 단계;
    (f) 상기 산화물 반도체의 노출된 표면 양단에 각각 메탈을 증착하고 패턴을 형성하여 소스 및 드레인 전극 연결전극을 형성하는 단계; 및,(g) 상기 게이트 전극에 메탈을 증착하고 패턴을 형성하여 게이트 전극 연결전극을 형성하는 단계
    를 포함하고,
    상기 단계(a)의 증착시,
    아르곤 개스로 스퍼터링을 시작하고, 상기 제1 금속의 증착이 목표 두께에 기 설정된 범위 내로 가까워지면 산소를 주입하여 리액티브 스퍼터링(reactive sputtering)이 이루어지도록 하여 상기 제1 금속의 표면 일정 부분에는 금속 산화막이 증착되도록 하고 패턴 형성하며,
    상기 단계(c)의 증착시,
    증착 초기에는 아르곤과 산소 동시에 사용하는 리액티브 스퍼터링이 되도록 하여 상기 제2 금속의 표면 일정 부분에는 금속 산화막이 증착되도록 하고, 이후 산소는 공급을 중단하고 아르곤 만으로 금속을 증착하여 금속이 기 설정된 두께까지 증착되도록 하고 패턴 형성하는,
    산화물 박막 트랜지스터 제조 방법.
  2. 청구항 1에 있어서,
    상기 단계(d)와 단계(e) 사이에,
    (d1) 상기 게이트 전극 바깥 부분에 노출된 상기 산화물 반도체의 저항을 낮추기 위해 상기 산화물 반도체의 노출된 표면에 도핑을 수행하는 단계
    를 더 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터 제조 방법.
  3. 청구항 1에 있어서,
    상기 단계(f)와 단계(g) 사이에,
    (f1) 상기 제1 층간 절연막 위에 제2 층간 절연막을 증착하는 단계
    를 더 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터 제조 방법.
  4. 청구항 1에 있어서,
    상기 단계(f)는,
    (f01) 상기 산화물 반도체의 노출된 양단 부위에 각각 컨택 홀(contact hole)을 형성하는 단계; 및,
    (f02) 상기 각 컨택 홀에, 상기 산화물 반도체와 연결이 되도록 금속을 증착하고 패턴 형성하여 소스 및 드레인 전극 연결전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터 제조 방법.
  5. 청구항 4에 있어서,
    상기 단계(g)는,
    (g01) 상기 게이트 전극에 각각 컨택 홀(contact hole)을 형성하는 단계; 및,
    (g02) 상기 컨택 홀에, 상기 게이트 전극과 연결이 되도록 금속을 증착하고 패턴 형성하여 게이트 전극 연결전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터 제조 방법.
  6. 청구항 1의 산화물 박막 트랜지스터 제조 방법에 의해 제조된 산화물 박막 트랜지스터.
  7. 산화물 박막 트랜지스터 제조 방법으로서,
    (a) 기판 위에 금속(이하 '제1 금속'이라 한다)을 증착하고 패턴 형성하여 하부 게이트 전극을 형성하는 단계;
    (b) 상기 제1 금속 위에 산화물 반도체를 증착하고 패턴을 형성하는 단계;
    (c) 상기 제1 금속 및 상기 산화물 반도체 위에 금속(이하 '제2 금속'이라 한다)을 증착하고 패턴을 형성하여 상부 및 측면 게이트 전극을 형성하는 단계;
    (d) 열처리를 통하여 상기 상부와 측면 및 하부 게이트 전극(이하, 통칭하는 경우 '게이트 전극'이라 한다)과 상기 산화물 반도체 사이의 계면을 산화시켜 게이트 절연막을 형성하는 단계;
    (e) 상기 기판 및 상기 게이트 전극 위에 제1 층간 절연막을 증착하는 단계;
    (f) 상기 산화물 반도체의 노출된 표면 양단에 각각 메탈을 증착하고 패턴을 형성하여 소스 및 드레인 전극 연결전극을 형성하는 단계; 및,
    (g) 상기 게이트 전극에 메탈을 증착하고 패턴을 형성하여 게이트 전극 연결전극을 형성하는 단계
    를 포함하고,
    상기 단계(a)의 증착시,
    아르곤 개스로 스퍼터링을 시작하고, 상기 제1 금속의 증착이 목표 두께에 기 설정된 범위 내로 가까워지면 산소를 주입하여 리액티브 스퍼터링(reactive sputtering)이 이루어지도록 하여 상기 제1 금속의 표면 일정 부분에는 금속 산화막이 증착되도록 하고 패턴 형성하며,
    상기 단계(c)의 증착시,
    증착 초기에는 아르곤과 산소 동시에 사용하는 리액티브 스퍼터링이 되도록 하여 상기 제2 금속의 표면 일정 부분에는 금속 산화막이 증착되도록 하고, 이후 산소는 공급을 중단하고 아르곤 만으로 금속을 증착하여 금속이 기 설정된 두께까지 증착되도록 하고 패턴 형성하는,
    산화물 박막 트랜지스터 제조 방법.
  8. 청구항 7에 있어서,
    상기 단계(d)와 단계(e) 사이에,
    (d1) 상기 게이트 전극 바깥 부분에 노출된 상기 산화물 반도체의 저항을 낮추기 위해 상기 산화물 반도체의 노출된 표면에 도핑을 수행하는 단계
    를 더 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터 제조 방법.
  9. 청구항 7에 있어서,
    상기 단계(f)와 단계(g) 사이에,
    (f1) 상기 제1 층간 절연막 위에 제2 층간 절연막을 증착하는 단계
    를 더 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터 제조 방법.
  10. 청구항 7에 있어서,
    상기 단계(f)는,
    (f01) 상기 산화물 반도체의 노출된 양단 부위에 각각 컨택 홀(contact hole)을 형성하는 단계; 및,
    (f02) 상기 각 컨택 홀에, 상기 산화물 반도체와 연결이 되도록 금속을 증착하고 패턴 형성하여 소스 및 드레인 전극 연결전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터 제조 방법.
  11. 청구항 10에 있어서,
    상기 단계(g)는,
    (g01) 상기 게이트 전극에 각각 컨택 홀(contact hole)을 형성하는 단계; 및,
    (g02) 상기 컨택 홀에, 상기 게이트 전극과 연결이 되도록 금속을 증착하고 패턴 형성하여 게이트 전극 연결전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터 제조 방법.
  12. 청구항 7의 산화물 박막 트랜지스터 제조 방법에 의해 제조된 산화물 박막 트랜지스터.
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