KR101211265B1 - 액정표시장치용 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 액정표시장치(LCD ; Liquid Crystal Display device)에 관한 것으로, 특히 저마스크 기술을 이용한 액정표시장치용 어레이 기판 및 그 제조 방법에 관한 것이다.
본 발명에 따르면, 마스크의 사용횟수를 줄임으로써 공정 단가를 절감하고 공정시간을 단축하고, 본 발명은 스토리지 커패시터에 MIM(Metal-Insulator-Metal) 구조를 적용한 액정표시장치용 어레이 기판 및 그 제조방법을 제공한다.
또한, 상기 스토리지 커패시터에 원자량이 적은 금속막을 이용하여 형성하는 액정표시장치용 어레이 기판을 제공하여 별도의 스토리지 도핑공정을 생략할 수 있으므로 마스크를 저감하여 공정이 간단하고 제조수율이 향상된다.
또한, 본 발명은 상기 스토리지 금속막을 다결정실리콘층 상에 스퍼터링하여 증착시킬때 원자량이 적은 금속을 사용함으로써 다결정 실리콘에 손상(damage)을 주지 않아 박막 트랜지스터 특성이 향상된다.
MIM, 도핑, 스토리지, 8마스크
Description
도 1은 종래 기술에 의한 CMOS 박막 트랜지스터 어레이 기판의 평면도.
도 2a 내지 도 2i는 종래 기술에 의한 CMOS 박막 트랜지스터 어레이 기판의 공정 단면도.
도 3은 본 발명에 따른 CMOS 박막 트랜지스터 어레이 기판의 평면도.
도 4a 내지 도 4m은 본 발명에 의한 CMOS 박막 트랜지스터 어레이 기판의 공정 단면도.
도 5는 본 발명에 따른 박막 트랜지스터 특성을 보여주는 그래프.
<발명의 주요부분에 대한 부호 설명>
111 : 기판 112 : 게이트 전극
112a : 게이트 배선 113 : 게이트 절연막
115 : 데이터 배선 116 : 보호막
117 : 화소 전극 123 : 층간 절연막
115a, 115b : 제 1 소스/드레인 영역
125a, 125b : 제 2 소스/드레인 영역
115c, 115d : 제 1 소스/드레인 전극
125c, 125d : 제 2 소스/드레인 전극
152 : 버퍼층 154a, 154b, 154c : 제 1, 제 2, 제 3 반도체층
155 : 스토리지 금속막 190 : 포토 마스크
본 발명은 액정표시장치(LCD ; Liquid Crystal Display device)에 관한 것으로, 특히 저마스크 기술을 이용한 액정표시장치용 어레이 기판 및 그 제조 방법에 관한 것이다.
액정표시장치는 콘트라스트(contrast) 비가 크고, 계조 표시나 동화상 표시에 적합하며 전력소비가 적다는 특징 때문에 평판 디스플레이 중에서도 그 비중이 증대되고 있다.
이러한 액정표시장치는 동작 수행을 위해 기판에 구동소자 또는 배선 등의 여러 패턴들을 형성하는데, 패턴을 형성하기 위해 사용되는 기술 중 일반적인 것이 포토리소그래피(photolithography)기술이다.
상기 방법은 패턴이 형성될 기판에 자외선으로 감광하는 재료인 포토 레지스트를 코팅하고, 광 마스크에 형성된 패턴을 포토 레지스트 위에 노광하여 현상하고, 이와 같이 패터닝된 포토 레지스트를 마스크로 활용하여 원하는 물질층을 식각한 후 포토 레지스트를 스트립핑하는 일련의 복잡한 과정으로 이루어진다.
그래서, 포토 리소그래피 공정의 횟수를 최소한으로 줄여 생산성을 높이고 공정 마진을 확보하고자 "저마스크 기술"에 대한 연구가 활발하게 진행되고 있다.
한편, 액정표시소자는, 신호를 화소 전극에 선택적으로 인가하기 위한 박막 트랜지스터(TFT:Thin Film Transistor)와, 단위 화소 영역이 다음에 어드레싱(addressing)될 때까지 충전 상태를 유지하게 하는 스토리지가 구비된 어레이 기판과, 색상 구현을 위한 컬러필터층이 구비된 컬러필터 기판과, 상기 두 기판 사이에 봉입된 액정층과, 상기 어레이 기판을 구동하기 위한 구동회로를 구비하여 각종 외부신호에 의해 화상을 표시한다.
여기서, 구동회로는 별도의 PCB 기판에 형성되어 TCP에 의해 상기 어레이 기판에 연결된다. 그러나, 최근에는 상기 구동회로를 별도의 PCB에 형성하지 않고 상기 어레이 기판에 형성하는 방법이 제안되었다.
따라서, 상기 어레이 기판의 표시영역에는 각 화소마다 형성되어 상기 각 화소를 구동하는 화소 구동용 박막 트랜지스터가 형성되고, 비표시 영역에는 상기 화소구동용 박막 트랜지스터를 작동하여 주사선(gate line)과 신호선(data line)에 신호를 인가하는 구동회로용 박막 트랜지스터가 형성된다.
최근, 상기 박막 트랜지스터 중 화소 구동용 박막 트랜지스터는 고속 동작이 가능한 n형 박막 트랜지스터로 하고, 구동회로용 박막 트랜지스터는 상기 n형 박막 트랜지스터와 더불어 소비 전력이 우수한 p형 박막 트랜지스터로 하는 CMOS(Complementary Metal-Oxide Semiconductor) 박막 트랜지스터에 대한 연구가 활발하다.
이하, 도면을 참조로 종래의 CMOS 박막 트랜지스터 어레이 기판 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 종래 기술에 의한 CMOS 박막 트랜지스터 어레이 기판의 평면도이고, 도 2a 내지 도 2i는 종래 기술에 의한 CMOS 박막 트랜지스터 어레이 기판의 공정 단면도이다.
종래 기술에 의한 CMOS 박막 트랜지스터 어레이 기판은 복수 개의 화소 영역 내에 n형 박막 트랜지스터가 구비되어 화상을 표시하는 액티브 영역과, n형 박막트랜지스터 및 P형 박막 트랜지스터가 구비되어 상기 액티브 영역을 구동하는 구동회로부 영역으로 정의된다.
여기서, 상기 액티브 영역에는, 도 1에 도시된 바와 같이, 일렬로 배치된 게이트 배선(12a)과 상기 게이트 배선(12a)에 수직으로 교차 배치되는 데이터 배선(15)에 의해 단위 화소가 정의되며, 상기 단위 화소 내에는 전압의 턴-온(turn-on) 또는 턴-오프(turn-off)를 제어하는 n형 박막 트랜지스터와, 빛을 투과시키는 영역으로 액정층에 신호전압을 걸어주는 화소전극(17)과, 상기 게이트 배선(12a)에 평행하는 스토리지 커패시터(storage capacity)가 더 구비되어 레밸-쉬프트(Level-shift) 전압을 작게 하고 박막 트랜지스터의 턴-오프 구간동안(비선택 기간 동안)에 액정에 충전된 전하를 유지시켜준다.
이 때, 상기 n형 박막 트랜지스터는 n형 불순물이 도핑된 소스/드레인 영역과 채널층을 가지는 제 1 반도체층(54a)과, 상기 제 1 반도체층(54a)을 포함한 전면에 형성된 게이트 절연막(도 2i의 13)과, 상기 게이트 절연막 상에서 상기 제 1 반도체층(54a)의 채널층 상부에 오버랩되는 제 1 게이트 전극(12)과, 상기 제 1 게 이트 전극(12a)을 포함한 전면에 형성된 층간절연막(도 2i의 23)과, 상기 층간절연막 상에서 제 1 콘택홀(71)을 통해 상기 제 1 반도체층(54a)의 소스/드레인 영역에 각각 콘택되는 제 1 소스/드레인 전극(15a,15b)으로 구성되며, 상기 드레인 전극(15b)은 제 2 콘택홀(81)을 통해서 상기 화소전극(17)에 연결되어 화소전극에 전압을 인가한다.
그리고, 상기 스토리지 커패시터는 불순물이 도핑된 제 2 반도체층(54b)과, 상기 게이트 배선(12a)과 동일층에 배치되는 스토리지 전극(19)과, 그 사이에 개재된 게이트 절연막으로 구성된다. 이 때, 상기 제 2 반도체층(54b)과 스토리지 전극(19)은 액티브 영역 외부에까지 연장형성되어 액티브 영역 외부에서 전압을 인가받는다.
상기의 CMOS 박막 트랜지스터 어레이 기판의 제조방법을 살펴보면 다음과 같다.
우선, 도 2a에 도시된 바와 같이, 절연기판(11) 상에 버퍼층(52)을 형성하고, 상기 버퍼층(52) 상에 비정질 실리콘(Amorphous Silicon)을 증착한 후, 그 위에 레이저 등으로 열을 가하여 급속히 용융 및 응고시킴으로써 비정질실리콘을 다결정 실리콘으로 결정화한다.
다음, 제 1 마스크를 이용한 포토식각기술로, 상기 다결정 실리콘을 패터닝하여 제 1 ,제 2 ,제 3 반도체층(54 ;54a,54b,54c)을 형성한다.
상기 반도체층(54)은 세 종류의 섬(island) 모양으로 패터닝되는데, 그 중 제 1 ,제 3 반도체층(54a,54c)에는 후공정을 통해 각각 n형 박막트랜지스터(TFT)와 p형 박막트랜지스터(TFT)가 형성되게 되고, 제 2 반도체층(54b)에는 후공정을 통
해 스토리지가 형성되게 된다.
한편, 상기 버퍼층(52)은 실리콘 산화물(SiOx)과 같은 절연물질로 이루어진 것으로, 후속 공정에서 절연기판(11)의 이물질이 반도체층(54)으로 침투하는 것을 방지하는 역할을 한다.
다음, 도 2b에 도시된 바와 같이, 절연기판(11) 전면에 제 1 포토레지스트(31)를 도포한 후, n형 박막 트랜지스터 영역의 제 1 반도체층(54a)의 전영역과 p형 박막 트랜지스터 영역의 제 3 반도체층(54c)의 전영역을 덮도록 제 2 마스크를 이용하여 패터닝한다.
그 후, 기판 전면에 스토리지 도핑(Storage Doping)을 수행한다. 따라서, 스토리지 영역의 제 2 반도체층(54b)에만 불순물이 도핑된다.
이어서, 도 2c에 도시된 바와 같이, 절연기판(11) 전면에 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연 물질을 통상, 플라즈마 강화형 화학 증기 증착(PECVD:plasma enhanced chemical vapor depostion) 방법으로 증착하여 게이트 절연막(13)을 형성한다.
그리고, 각 반도체층(54a,54b,54c) 상부의 상기 게이트 절연막(13) 상에 저저항 금속층 일예로, 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-우라늄(MoW) 등을 증착하고 제 3 마스크를 이용한 포토식각기술로 제 1, 제 2 게이트(12,22) 및 스토리지 전극(19)을 형성한다.
이 때, 상기 제 1 ,제 2 게이트 전극(12,22)은 게이트 배선(도 1의 12a)에서 분기되도록 연장 형성하고, 이후 형성될 n형 박막 트랜지스터 영역과 p형 박막 트랜지스터 영역에서의 제 1 ,제 2 채널층(14,24)과 겹치도록 소정 영역에 형성한다.
그리고, 스토리지 전극(19)은 상기 게이트 배선에 평행하도록 형성하되 스토리지 영역에서의 제 2 반도체층(54b)과 겹치도록 형성하여 스토리지 커패시터를 구성한다.
다음, 상기 제 1 ,제 2 게이트 전극(12,22) 및 스토리지 전극(19)을 마스크로 하여 절연기판(11) 전면에 저농도의 n형 불순물 이온을 도핑하여, 상기 제 1 ,제 2 게이트 전극(12,22) 양측에 LDD(Lightly Doped Drain) 도핑층(88)을 형성한다.
이 때, n형 불순물이 도핑이 되지 않은 영역이 제 1 ,제 2 채널층(14,24)이 된다.
이와 같이, 이후 형성될 소스/드레인 영역의 일정 부분을 저농도로 도핑하여 LDD 도핑층을 형성하는 이유는, 그 영역에서의 저항으로 인해 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있도록 하기 위함이다.
그 후, 도 2d에 도시된 바와 같이, 상기 제 1 게이트 전극(12)을 포함한 전면에 제 2 포토레지스트(33)를 도포한 후, 제 4 마스크를 이용한 포토식각기술로, p형 박막 트랜지스터 영역과 스토리지 영역이 완전히 블로킹되고 n형 박막 트랜지스터 영역의 제 1 반도체층(54a)이 노출되도록 패터닝한다.
이 때, 상기 n형 박막 트랜지스터 영역의 게이트 전극(12) 위에 상기 게이트 전극(12)의 폭보다 넓게 제 3 포토레지스트(33)를 남긴다. 이로써, n형 박막 트랜지스터 영역의 LDD 도핑층(88)이 블로킹되어 당해 영역으로의 이온 주입을 방지할 수 있다.
계속하여, 절연기판(11) 전면에 인(P) 등을 이용하여 고농도의 n형 불순물 이온을 도핑하여 n형 박막 트랜지스터 영역의 제 1 반도체층(54a)에 제 1 소스/드레인 영역(15a, 15b)을 형성한다. 다음, 상기 제1 소스/드레인 영역(15a,15b)을 활성화시킨다.
이어서, 상기 제 2 포토레지스트(33)를 스트립핑한 후, 도 2e에 도시된 바와 같이, 상기 제 1 게이트 전극(12)을 포함한 전면에 제 3 포토레지스트(35)를 도포한 후, 제 5 마스크를 이용한 포토식각기술로, p형 박막 트랜지스터 영역의 제 3 반도체층(54c)이 노출되도록 패터닝한다. 이로써, n형 박막 트랜지스터 영역과 스토리지 영역이 블로킹되어 당해 영역으로의 이온 주입을 방지할 수 있다.
이후, 절연기판(11) 전면에 붕소(B) 등을 이용하여 고농도의 p형 불순물 이온을 도핑하여 p형 박막 트랜지스터 영역의 제 3 반도체층(54c)에 제 2 소스/드레인 영역(25a, 25b)을 형성한다. 그리고, 상기 제2 소스/드레인 영역(25a,25b)을 활성화시킨다.
그 후, 상기 제 3 포토레지스트(35)를 제거하고, 도 2f에 도시한 바와 같이, 제 1 게이트 전극(12)을 포함한 기판 전면에 실리콘 산화물 또는 실리콘 질화물 등의 절연물질을 PECVD 방법으로 증착하여 층간 절연막(23)을 형성한 후, 상기 제 1 및 제 2 소스/드레인 영역(15a, 15b, 25a, 25b)의 소정부위가 드러나도록 상기 게이트 절연막(13) 및 층간 절연막(23)에 제 1 콘택홀(71)을 형성한다.
상기 제 1 콘택홀(71)은 상기 게이트 절연막(13) 및 층간 절연막(23)의 소정 부위를 선택적으로 제거하여 형성하는데, 제 6 마스크를 이용한 포토식각기술로 패터닝한다.
그 후, 도 2g에 도시된 바와 같이, 상기 제 1 콘택홀(71)을 통해 제 1 및 제 2 소스/드레인 영역(15a,15b,25a,25b)과 연결되는 제 1, 제 2 소스/드레인 전극(15c, 15d, 25c, 25d)을 형성하여 n형 박막 트랜지스터 및 p형 박막 트랜지스터를 구비한 CMOS 박막트랜지스터를 완성한다.
즉, 상기 제 1 콘택홀(71)에 매립되도록 저저항 금속층 일예로, 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-우라늄(MoW) 등을 증착하고 제 7 마스크를 이용한 포토식각기술로 패터닝하여 제 1, 제 2 소스/드레인 전극(15c, 15d, 25c, 25d)을 형성한다. 상기 제 1, 제 2 소스 전극(15c, 25c)은 데이터 배선(도 1의 15)에서 분기되도록 연장 형성한다.
이로써, 상기 제 1 게이트 전극(12), 제 1 소스/드레인 전극(15c, 15d), 제 1 채널층(14)으로 구성되어 각 화소마다에 형성되고 상기 각 화소를 구동하는 n형 박막 트랜지스터와, 상기 제 2 게이트 전극(22), 제 2 소스/드레인 전극(25c, 25d) 제 2 채널층(24)으로 구성되어 구동회로부에 형성되고 각 주사선, 신호선에 신호를 인가하는 p형 박막 트랜지스터와, 상기 제 2 반도체층(54b), 게이트 절연막(13), 스토리지 전극(19)으로 구성되어 각 화소마다에 형성되는 스토리지가 완성된다. 여기서, 상기 n형 박막 트랜지스터는 상기 P형 박막 트랜지스터와 더불어 구동회로부에 형성되기도 한다.
이후, 도 2h에 도시된 바와 같이, 상기 제 1 소스/드레인 전극(15c, 15d)을 포함한 전면에 실리콘 질화물 또는 실리콘 산화물 등의 무기절연물질을 증착하거나 또는 BCB(Benzocyclobutene) 또는 아크릴계 물질과 같은 유기 절연물질을 도포하여 보호막(16)을 형성한다.
이어서, 제 8 마스크를 이용한 포토식각기술로 상기 제 1 드레인 전극(15d)이 노출되도록 상기 보호막(16) 및 층간절연막(23)을 식각하여 제 2 콘택홀(81)을 형성한다.
마지막으로, 도 2i에 도시된 바와 같이, 상기 제 2 콘택홀(81)을 통해 상기 제 1 드레인 전극(15d)과 콘택되도록 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등을 증착한 후, 제 9 마스크를 이용한 포토식각기술로 패터닝하여 화소전극(17)을 형성한다.
이와 같이 형성된 CMOS 박막 트랜지스터 어레이 기판은 통상, 총 9번의 마스크를 사용하여 n형 박막 트랜지스터 및 p형 박막 트랜지스터를 포함하는 어레이 기판을 형성한다.
이와같이, 다양한 박막트랜지스터(TFT)가 형성된 어레이 기판은 도시하지는 않았으나, 대향기판과 스페이서를 그 사이에 두고 실란트에 의해 접착된다. 그리고 두 기판 사이에 액정을 주입하여 액정층을 형성하고 액정주입구를 봉지함으로써 액 정표시소자를 완성한다.
그러나 이와같은 종래의 액정표시장치용 어레이 기판 제조방법에 있어서는, 총 9번의 마스크를 이용하여 제조하므로 공정이 복잡하고, 9번의 포토식각기술을 수행해야 하므로 제조비가 증가하는 문제점이 있다.
본 발명은 마스크의 사용횟수를 줄임으로써 공정 단가를 절감하고 공정시간을 단축하는 액정표시장치용 어레이 기판 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 스토리지 커패시터에 MIM(Metal-Insulator-Metal) 구조를 적용한 액정표시장치용 어레이 기판 및 그 제조방법을 제공하는데 다른 목적이 있다.
또한, 상기 스토리지 커패시터에 원자량이 적은 금속막을 이용하여 형성하는 액정표시장치용 어레이 기판을 제공하는데 또 다른 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 액정표시장치용 어레이 기판은, 복수개의 화소영역을 구비하여 화상을 표시하는 액티브 영역과 상기 액티브 영역을 구동하는 구동회로 영역으로 구분되는 기판과; 상기 각 화소영역에 형성된 제 1, 2 반도체층과 상기 구동회로 영역에 형성된 제 3 반도체층과; 상기 제 2 반도체층 상에 형성된 스토리지 금속막과; 상기 제 1, 제 2, 제 3 반도체층을 포함한 전면에 형성된 게이트 절연막과; 상기 제 1 ,제 3 반도체층 상의 게이트 절연막 위에 형성된 제 1, 제 2 게이트 전극 및 상기 제 2 반도체층에 대응하는 스토리지 전극과; 상기 기판 전면에 형성된 층간절연막과; 상기 제 1, 제 3 반도체층의 소스 및 드레인 영역에 콘택되는 제 1, 제 2 소스 및 드레인 전극과; 상기 제 1, 제 2 소스 및 드레인 전극을 포함한 전면에 형성된 보호막과; 상기 드레인 전극에 연결되는 화소전극을 포함하여 구성되는 것을 특징으로 한다.
상기 스토리지 금속막은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo)중에서 선택된 하나의 물질로 형성된 것을 특징으로 한다.
상기 스토리지 금속막과 상기 제 2 반도체층 사이에는 배리어 금속막을 더 포함하는 것을 특징으로 한다.
상기 배리어 금속막은 알루미늄 또는 알루미늄 합금으로 이루어지는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 액정표시장치용 어레이 기판의 제조 방법은, 기판 상에 복수개의 화소영역을 구비하여 화상을 표시하는 액티브 영역과 상기 액티브 영역을 구동하는 구동회로 영역을 포함하는 액정표시장치에서, 상기 기판 상에 제 1, 제 2, 제 3 반도체층 및 상기 제 2 반도체층 상에 적층된 스토리지 금속막을 회절 노광으로 형성하는 단계와; 상기 기판 전면에 게이트 절연막을 형성하고, 상기 제 1, 제 3 반도체층 상부의 상기 게이트 절연막 상에 제 1, 제 2 게이트 전극 및 상기 제 2 반도체층에 대응하는 스토리지 전극을 형성하는 단계와; 상기 제 1, 제 2 게이트 전극을 포함한 전면에 층간 절연막을 형성하는 단계; 상기 제 1, 제 3 반도체층에 각각 연결되는 제 1, 2 소스 및 드레인 전극 을 형성하는 단계와; 상기 드레인 전극과 연결되는 화소전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
여기서, 상기 층간 절연막을 형성하는 단계 이전에, 상기 제 1 반도체층에 LDD층을 형성하는 단계와; 상기 제 1 반도체층에 n+도핑층을 형성하는 단계와; 상기 제 3 반도체층에 p+도핑층을 형성하는 단계;를 더 포함하여 이루어지는 것을 특징으로 한다.
그리고, 상기 기판 상에 제 1, 제 2, 제 3 반도체층을 형성하고, 회절 노광으로 상기 제 2 반도체층 상에 스토리지 금속막을 형성하는 단계에 있어서, 상기 기판 상에 다결정 실리콘층과 금속막을 적층하는 단계와; 상기 금속막 상에 포토 레지스트를 형성하는 단계와; 상기 포토 레지스트를 투과부, 반투과부, 차단부가 있는 포토마스크를 이용하여 단차가 있는 포토 레지스트 패턴을 형성하는 단계와; 상기 포토 레지스트 패턴을 마스크로 하여 제 1, 제 2, 제 3 반도체층과 이에 적층된 금속막 패턴을 형성하는 단계와; 상기 제 1, 3 반도체층 상에 형성된 포토 레지스트 패턴을 애슁하고 금속막 패턴을 식각하여 상기 제 1, 제 3 반도체층을 형성하는 단계와; 상기 제 2 반도체층 상에 형성된 포토레지스트 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부한 도면을 참조로 하여 본 발명에 따른 액정표시장치용 어레이 기판 및 그 제조 방법을 구체적으로 설명한다.
도 3은 본 발명에 따른 CMOS 박막 트랜지스터 어레이 기판의 평면도이다.
본 발명에 의한 어레이 기판은 복수 개의 화소 영역 내에 n형 박막 트랜지스 터가 구비되어 화상을 표시하는 액티브 영역과, n형 박막트랜지스터(TFT) 및 P형 박막 트랜지스터(TFT)가 구비되어 상기 액티브 영역을 구동하는 구동회로부 영역으로 정의된다.
여기서, 상기 액티브 영역에는, 도 3에 도시된 바와 같이, 일렬로 배치된 게이트 배선(112a)과 상기 게이트 배선(112a)에 수직으로 교차 배치되는 데이터 배선(115)에 의해 단위 화소가 정의되며, 상기 단위 화소 내에는 전압의 턴-온(turn-on) 또는 턴-오프(turn-off)를 제어하는 n형 박막 트랜지스터와, 빛을 투과시키는 영역으로 액정층에 신호전압을 걸어주는 화소전극(117)과, 상기 게이트 배선(112a)에 평행하는 스토리지 커패시터(storage capacity)가 더 구비되어 레밸-쉬프트(Level-shift) 전압을 작게 하고 박막 트랜지스터의 턴-오프 구간동안(비선택 기간 동안)에 액정에 충전된 전하를 유지시켜준다.
이 때, 상기 n형 박막 트랜지스터는 n형 불순물이 도핑된 소스/드레인 영역과 채널층을 가지는 제 1 반도체층(154a)과, 상기 제 1 반도체층(154a)을 포함한 전면에 형성된 게이트 절연막(도 4의 113)과, 상기 게이트 절연막 상에서 상기 제 1 반도체층(154a)의 채널층 상부에 오버랩되는 제 1 게이트 전극(112)과, 상기 제 1 게이트 전극(112)을 포함한 전면에 형성된 층간절연막(도 4의 123)과, 상기 층간절연막 상에서 제 1 콘택홀(171)을 통해 상기 제 1 반도체층(154a)의 소스/드레인 영역(115a,115b)에 각각 콘택되는 제 1 소스/드레인 전극(115c,115d)으로 구성되며, 상기 드레인 전극(115d)은 제 2 콘택홀(181)을 통해서 상기 화소전극(117)에 연결되어 화소전극(117)에 전압을 인가한다.
그리고, 상기 스토리지 커패시터는 다결정 실리콘으로 이루어진 상기 제 1 반도체층(154a)과 연결된 제 2 반도체층(154b)과, 상기 제 2 반도체층(154b) 상에 연속 증착된 스토리지 금속막(155)과, 상기 게이트 배선(112a)과 동일층에 배치되는 스토리지 전극(119)과, 그 사이에 개재된 게이트 절연막으로 구성된다.
상기 스토리지 금속막(155)은 알루미늄, 알루미늄 합금, 몰리브덴 등으로 이루어지며, 상기 스토리지 금속막(155)은 상기 알루미늄 또는 알루미늄 합금으로 배리어(barrier) 금속막을 형성하고 연속적으로 몰리브덴을 스토리지 금속막으로 증착하여 2중으로 형성할 수도 있다.
이 때, 상기 스토리지 전극(119)은 액티브 영역 외부에까지 연장형성되어 액티브 영역 외부에서 전압을 인가받는다.
한편, 상기 제 2 반도체층(154b)은 상기 제 1 반도체층(154a)과 일체형으로 형성한다.
상기 제 2 반도체층(154b), 스토리지 금속막(155), 게이트 절연막(113), 스토리지 전극(119)이 스토리지 커패시터를 구성한다.
상기의 CMOS 박막 트랜지스터 어레이 기판의 제조방법을 살펴보면 다음과 같다.
도 4a 내지 도 4m은 본 발명에 의한 CMOS 박막 트랜지스터 어레이 기판의 공정 단면도이다.
그리고, 도 5는 본 발명에 따른 박막 트랜지스터의 특성을 보여주는 그래프이다.
우선, 도 4a에 도시된 바와 같이, 절연기판(111) 상에 버퍼층(152)을 형성하고, 상기 버퍼층(152) 상에 비정질 실리콘(Amorphous Silicon)을 증착한 후, 그 위에 레이저 등으로 열을 가하여 급속히 용융 및 응고시킴으로써 비정질실리콘을 다결정 실리콘으로 결정화한다.
그리고, 상기 다결정실리콘층(151) 상에 알루미늄(Al), 알루미늄 합금(예를 들어, AlNd), 몰리브덴(Mo)과 같은 금속을 스퍼터링(sputtering)등의 방법으로 증착하여 스토리지 금속막(155)을 형성한다.
상기 알루미늄,알루미늄 합금은 실리콘(Si)과 원자량이 비슷하여 스퍼터링시 다결정실리콘층(151)에 데미지(damage)를 주지 않으므로, 상기 알루미늄, 알루미늄 합금 등으로 형성된 스토리지 금속막(155)을 패터닝한 후 다결정실리콘층(151)으로 액티브층을 형성하면 양호한 특성의 박막 트랜지스터가 구성될 수 있으며 이는 도 5에 도시된 그래프와 같다.
또한, 상기 알루미늄 또는 알루미늄 합금으로 배리어(barrier) 금속막을 형성하고 연속적으로 몰리브덴을 스토리지 금속막으로 증착하여 2중으로 형성할 수도 있다.
다음, 도 4b에 도시된 바와 같이, 제 1 마스크를 이용한 포토리소그래피기술로 상기 스토리지 금속막(155) 상에 단차가 있는 포토 레지스트 패턴(180a, 180b, 180c)을 형성한다.
구체적으로, 상기 스토리지 금속막(155) 상에 감광성 재료인 네거티브 포토 레지스트(negative photo resist)를 형성시킨다.
이때, 상기 네거티브 포토 레지스트는 광이 조사되면 경화되는 물질인 감광성 재료이다.
그리고, 상기 네거티브 포토 레지스트 상에 포토 마스크(190)를 씌우고, 광을 조사한다.
상기 포토 마스크는 투과부(C)와 반투과부(B)와 차단부(A)로 이후어지며, 상기 투과부는 광을 그대로 투과시키고, 상기 반투과부(B)는 격자무늬로 형성되어 광을 회절시켜 통과시키고, 상기 차단부(A)는 광을 완전히 차단시킨다.
따라서, 상기 포토 마스크(190)의 투과부(C)와 대향하는 네거티브 포토 레지스트는 조사되는 광에 의해 경화되어 스토리지 영역에 단차가 높은 포토 레지스트 패턴(180a)을 형성하고, 상기 반투과부(B)와 대향하는 n형 박막 트랜지스터와 p형 박막 트랜지스터 영역 상의 네거티브 포토 레지스트는 회절되어 투과되는 광에 의해 반경화되므로 단차가 낮은 포토 레지스트 패턴(180b, 180c)이 형성된다.
그리고, 상기 포토 마스크(190)의 차단부(A)와 대향하는 네거티브 포토 레지스트는 제거되어 스토리지 금속막(155)을 노출시킨다.
이어서, 도 4c에 도시된 바와 같이, 상기 포토 레지스트 패턴(180a, 180b, 180c)을 마스크로 하여 식각함으로써 노출된 스토리지 금속막(155)과 다결정 실리콘층(151)을 패터닝한다.
그리고, 도 4d에 도시된 바와 같이, 상기 포토 레지스트 패턴(180a, 180b, 180c)을 애슁(ashing)하면 단차가 낮은 n형 박막 트랜지스터와 p형 박막 트랜지스터 영역 상에 형성된 포토 레지스트 패턴(180b, 180c)은 제거되어 스토리지 금속막 (155)이 노출되고 스토리지 영역 상의 포토 레지스트 패턴(180a)만 남게 된다.
상기 노출된 스토리지 금속막(155)이 식각되면, 도 4e에 도시된 바와 같이, 상기 n형 박막 트랜지스터와 p형 박막 트랜지스터 영역에 제 1, 3 반도체층(154a, 154c)이 형성된다.
이후, 도 4f에 도시된 바와 같이, 상기 스토리지 영역에 남아있는 포토 레지스트 패턴(180a)을 제거하면 제 1 ,제 2 ,제 3 반도체층(154 ;154a,154b,154c)을 형성하고, 상기 제 2 반도체층(154b) 상에는 스토리지 금속막(155)이 연속 증착되어 형성된다.
상기 제 1 반도체층(154a)과 상기 제 2 반도체층(154b)은 서로 연결되어 화소 내에 패터닝되는데, 상기 제 1 ,제 3 반도체층(154a,154c)에는 후공정을 통해 각각 n형 박막트랜지스터(TFT)와 p형 박막트랜지스터(TFT)가 형성되게 되고, 상기 제 2 반도체층(154b)과 스토리지 금속막(155)은 후공정을 통해 스토리지가 형성되게 된다.
상기 스토리지를 형성하는 제 2 반도체층(154b) 상에 스토리지 금속막(155)을 형성함으로써 상기 제 2 반도체층(154b)에 불순물 이온을 주입하여 스토리지 도핑(storage doping)을 하는 공정을 생략할 수 있다.
한편, 상기 버퍼층(152)은 실리콘 산화물(SiOx)과 같은 절연물질로 이루어진 것으로, 후속 공정에서 절연기판(111)의 이물질이 반도체층(154)으로 침투하는 것을 방지하는 역할을 한다.
이어서, 도 4g에 도시된 바와 같이, 절연기판(111) 전면에 실리콘 산화물 (SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연 물질을 통상, 플라즈마 강화형 화학 증기 증착(PECVD:plasma enhanced chemical vapor depostion) 방법으로 증착하여 게이트 절연막(113)을 형성한다.
그리고, 각 반도체층(154a,154b,154c) 상부의 상기 게이트 절연막(113) 상에 저저항 금속층 일예로, 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-우라늄(MoW) 등을 증착하고 제 2 마스크를 이용한 포토리소그래피기술로 제 1 ,제 2 게이트(112,122) 및 스토리지 전극(119)을 형성한다.
이 때, 상기 제 1 ,제 2 게이트 전극(112,122)은 게이트 배선(도 3의 112a)에서 분기되도록 연장 형성하고, 이후 형성될 n형 박막 트랜지스터 영역과 p형 박막 트랜지스터 영역에서의 제 1 ,제 2 채널층(114,124)과 겹치도록 소정 영역에 형성한다.
그리고, 스토리지 전극(119)은 상기 게이트 배선(112a)에 평행하도록 형성하되 스토리지 영역에서의 제 2 반도체층(154b), 스토리지 금속막(155)과 겹치도록 형성하여 스토리지 커패시터(storage capacitor)를 구성한다.
다음, 상기 제 1 ,제 2 게이트 전극(112,122) 및 스토리지 전극(119)을 마스크로 하여 절연기판(111) 전면에 저농도의 n형 불순물 이온을 도핑하여, 상기 제 1 ,제 2 게이트 전극(112,122) 양측에 LDD(Lightly Doped Drain) 도핑층(188)을 형성한다.
이 때, n형 불순물이 도핑이 되지 않은 영역이 제 1 ,제 2 채널층(114,124) 이 된다.
이와 같이, 이후 형성될 소스/드레인 영역의 일정 부분을 저농도로 도핑하여 LDD 도핑층(188)을 형성하는 이유는, 그 영역에서의 저항으로 인해 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있도록 하기 위함이다.
그 후, 도 4h에 도시된 바와 같이, 상기 제 1 게이트 전극(112)을 포함한 전면에 포토레지스트(133)를 도포한 후, 제 3 마스크를 이용한 포토리소그래피기술로, p형 박막 트랜지스터 영역과 스토리지 영역이 완전히 블로킹되고 n형 박막 트랜지스터 영역의 제 1 반도체층(154a)이 노출되도록 패터닝한다.
이 때, 상기 n형 박막 트랜지스터 영역의 게이트 전극(112) 위에 상기 게이트 전극(112)의 폭보다 넓게 포토레지스트(133)를 남긴다. 이로써, n형 박막 트랜지스터 영역의 LDD 도핑층(188)이 블로킹되어 당해 영역으로의 이온 주입을 방지할 수 있다.
계속하여, 절연기판(111) 전면에 인(P) 등을 이용하여 고농도의 n형 불순물 이온을 도핑하여 n형 박막 트랜지스터 영역의 제 1 반도체층(154a)에 제 1 소스/드레인 영역(115a, 115b)을 형성한다. 다음, 상기 제1 소스/드레인 영역(115a,115b)을 활성화시킨다.
이어서, 상기 포토레지스트(133)를 스트립핑한 후, 도 4i에 도시된 바와 같이, 상기 제 1 게이트 전극(112)을 포함한 전면에 포토레지스트(135)를 도포한 후, 제 4 마스크를 이용한 포토리소그래피기술로, p형 박막 트랜지스터 영역의 제 3 반 도체층(154c)이 노출되도록 패터닝한다. 이로써, n형 박막 트랜지스터 영역과 스토리지 영역이 블로킹되어 당해 영역으로의 이온 주입을 방지할 수 있다.
이후, 절연기판(111) 전면에 붕소(B) 등을 이용하여 고농도의 p형 불순물 이온을 도핑하여 p형 박막 트랜지스터 영역의 제 3 반도체층(154c)에 제 2 소스/드레인 영역(125a, 125b)을 형성한다. 그리고, 상기 제2 소스/드레인 영역(125a,125b)을 활성화시킨다.
그 후, 상기 포토레지스트(135)를 제거하고, 도 4j에 도시한 바와 같이, 제 1 게이트 전극(112)을 포함한 기판 전면에 실리콘 산화물 또는 실리콘 질화물 등의 절연물질을 PECVD 방법으로 증착하여 층간 절연막(123)을 형성한 후, 상기 제 1 및 제 2 소스/드레인 영역(115a,115b,125a,125b)의 소정부위가 드러나도록 상기 게이트 절연막(113) 및 층간 절연막(123)에 제 1 콘택홀(171)을 형성한다.
상기 제 1 콘택홀(171)은 상기 게이트 절연막(113) 및 층간 절연막(123)의 소정 부위를 선택적으로 제거하여 형성하는데, 제 5 마스크를 이용한 포토리소그래피기술로 패터닝한다.
그 후, 도 4k에 도시된 바와 같이, 상기 제 1 콘택홀(171)을 통해 제 1 및 제 2 소스/드레인 영역(115a,115b,125a,125b)과 연결되는 제 1 ,제 2 소스/드레인 전극(115c,115d,125c,125d)을 형성하여 n형 박막 트랜지스터 및 p형 박막 트랜지스터를 구비한 CMOS 박막트랜지스터를 완성한다.
즉, 상기 제 1 콘택홀(171)에 매립되도록 저저항 금속층 일예로, 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨 (Ta), 몰리브덴-우라늄(MoW) 등을 증착하고 제 6 마스크를 이용한 포토리소그래피기술로 패터닝하여 제 1 ,제 2 소스/드레인 전극(115c,115d,125c,125d)을 형성한다.
상기 제 1 ,제 2 소스 전극(115c,125c)은 데이터 배선(도 3의 115)에서 분기되도록 연장 형성한다.
이로써, 상기 제 1 게이트 전극(112), 제 1 소스/드레인 전극(115c,115d), 제 1 채널층(114)으로 구성되어 각 화소마다에 형성되고 상기 각 화소를 구동하는 n형 박막 트랜지스터와, 상기 제 2 게이트 전극(122), 제 2 소스/드레인 전극(125c,125d) 제 2 채널층(124)으로 구성되어 구동회로부에 형성되고 각 주사선, 신호선에 신호를 인가하는 p형 박막 트랜지스터와, 상기 제 2 반도체층(154b), 스토리지 금속막(155), 게이트 절연막(113), 스토리지 전극(119)으로 구성되어 각 화소마다에 형성되는 스토리지가 완성된다.
여기서, 상기 n형 박막 트랜지스터는 상기 P형 박막 트랜지스터와 더불어 구동회로부에 형성되기도 한다.
이후, 도 4l에 도시된 바와 같이, 상기 제 1 소스/드레인 전극(115c,115d)을 포함한 전면에 실리콘 질화물 또는 실리콘 산화물 등의 무기절연물질을 증착하거나 또는 BCB(Benzocyclobutene) 또는 아크릴계 물질과 같은 유기 절연물질을 도포하여 보호막(116)을 형성한다.
이어서, 제 7 마스크를 이용한 포토리소그래피기술로 상기 제 1 드레인 전극(115d)이 노출되도록 상기 보호막(116) 및 층간절연막(123)을 식각하여 제 2 콘택 홀(181)을 형성한다.
마지막으로, 도 4m에 도시된 바와 같이, 상기 제 2 콘택홀(181)을 통해 상기 제 1 드레인 전극(115d)과 콘택되도록 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등을 증착한 후, 제 8 마스크를 이용한 포토식각기술로 패터닝하여 화소전극(117)을 형성한다.
이와 같이 형성된 CMOS 박막 트랜지스터 어레이 기판은 통상, 총 8번의 마스크를 사용하여 n형 박막 트랜지스터 및 p형 박막 트랜지스터를 포함하는 어레이 기판을 형성한다.
이와같이, 다양한 박막트랜지스터(TFT)가 형성된 어레이 기판은 도시하지는 않았으나, 대향기판과 스페이서를 그 사이에 두고 실란트에 의해 접착된다. 그리고 두 기판 사이에 액정을 주입하여 액정층을 형성하고 액정주입구를 봉지함으로써 액정표시장치를 완성한다.
본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 액정 표시 장치용 어레이 기판 및 그 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명은 액정표시장치용 어레이 기판에서 스토리지 금속막을 회절 노광으로 형성함으로써 별도의 스토리지 도핑공정을 생략할 수 있어 마스크를 저감하여 공정이 간단하고 제조수율이 향상되는 효과가 있다.
또한, 본 발명은 상기 스토리지 금속막을 다결정실리콘층 상에 스퍼터링하여 증착시킬때 원자량이 적은 금속을 사용함으로써 다결정 실리콘에 데미지를 주지 않아 박막 트랜지스터 특성이 향상되는 효과가 있다.
Claims (24)
- 복수개의 화소영역을 구비하여 화상을 표시하는 액티브 영역과 상기 액티브 영역을 구동하는 구동회로 영역으로 구분되는 기판과;상기 기판 상의 버퍼층과;상기 액티브 영역에 형성된 제 1, 2 반도체층과 상기 구동회로 영역에 형성된 제 3 반도체층과;상기 제 2 반도체층 상에 형성된 스토리지 금속막과;상기 스토리지 금속막과 상기 제 2 반도체층 사이에 형성된 배리어 금속막과;상기 제 1, 제 2, 제 3 반도체층을 포함한 전면에 형성된 게이트 절연막과;상기 제 1, 제 3 반도체층 상의 게이트 절연막 위에 형성된 제 1, 제 2 게이트 전극 및 상기 제 2 반도체층에 대응하는 스토리지 전극과;상기 기판 전면에 형성된 층간절연막과;상기 제 1, 제 3 반도체층의 소스 및 드레인 영역에 콘택되는 제 1, 제 2 소스 및 드레인 전극과;상기 제 1, 제 2 소스 및 드레인 전극을 포함한 전면에 형성된 보호막과;상기 드레인 전극에 연결되는 화소전극;을 포함하며상기 제 2 반도체층, 배리어 금속막, 스토리지 금속막, 게이트 절연막 및 스토리지 전극이 스토리지 커패시터를 형성하고, 상기 제 2 반도체층은 불순물이 도핑되지 않은 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 제 1항에 있어서,상기 스토리지 금속막은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo)중에서 선택된 하나의 물질로 형성된 것을 특징으로 하는 액정표시장치용 어레 이 기판.
- 삭제
- 제 1항에 있어서,상기 배리어 금속막은 알루미늄 또는 알루미늄 합금으로 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 삭제
- 제 1항에 있어서,상기 제 2 반도체층은 상기 제 1 반도체층과 일체형인 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 삭제
- 제 1항에 있어서,상기 제 1 반도체층의 소스 및 드레인 영역은 n형 불순물이 도핑된 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 제 1항에 있어서,상기 제 3 반도체층의 소스 및 드레인 영역은 p형 불순물 또는 n형 불순물이 도핑된 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 제 1항에 있어서,상기 제 1 반도체층의 소스 및 드레인 영역에는 LDD층이 더 구비되는 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 제 1항에 있어서,상기 제 1, 2, 3 반도체층은 다결정 실리콘층인 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 기판 상에 복수개의 화소영역을 구비하여 화상을 표시하는 액티브 영역과 상기 액티브 영역을 구동하는 구동회로 영역으로 구분되는 액정표시장치용 어레이 기판의 제조방법에서,상기 기판 상에 다결정 실리콘층과 금속막을 적층하는 단계와;상기 금속막 상에 포토 레지스트를 형성시키는 단계와;상기 포토 레지스트를 투과부와 반투과부와 차단부가 있는 포토 마스크를 이용하여, 스토리지 영역 상의 포토 레지스트를 n형 박막 트랜지스터와 p형 박막 트랜지스터 영역 상의 포토 레지스트 보다 단차가 높게 포토 레지스트 패턴을 형성하는 단계와;상기 포토 레지스트 패턴을 마스크로 하여, n형 박막 트랜지스터 영역에 제 1 반도체층과 적층된 금속막 패턴을 형성하고, p형 박막 트랜지스터 영역에 제 3 반도체층과 적층된 금속막 패턴을 형성하고, 스토리지 영역에 제 2 반도체층과 적층된 스토리지 금속막을 형성하는 단계와;상기 포토 레지스트 패턴을 애슁하여, 제 1 및 제 3 반도체층 상에 적층된 금속막 패턴을 노출시키고, 이를 식각하여 상기 제 1 및 제 3 반도체층을 노출하는 단계와;상기 제 2 반도체층에 적층된 스토리지 금속막 상의 포토 레지스트 패턴을 제거하는 단계와;상기 기판 전면에 게이트 절연막을 형성하고, 상기 제 1 ,제 3 반도체층 상부의 상기 게이트 절연막 상에 제 1 ,제 2 게이트 전극 및 상기 제 2 반도체층에 대응하는 스토리지 전극을 형성하는 단계와;상기 제 1 ,제 2 게이트 전극을 포함한 전면에 층간 절연막을 형성하는 단계;상기 제 1 ,제 3 반도체층에 각각 연결되는 제 1, 2 소스 및 드레인 전극을 형성하는 단계와;상기 드레인 전극과 연결되는 화소전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 12항에 있어서,상기 층간 절연막을 형성하는 단계 이전에,상기 제 1 반도체층에 LDD층을 형성하는 단계와;상기 제 1 반도체층에 n+도핑층을 형성하는 단계와;상기 제 3 반도체층에 p+도핑층을 형성하는 단계;를 더 포함하여 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 삭제
- 제 12항에 있어서,상기 스토리지 금속막은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo)중에서 선택된 하나의 물질로 형성된 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 12항에 있어서,상기 스토리지 금속막과 상기 제 2 반도체층 사이에는 배리어(barrier) 금속 막을 더 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 16항에 있어서,상기 배리어 금속막은 알루미늄 또는 알루미늄 합금으로 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 12항에 있어서,상기 제 2 반도체층은 상기 제 1 반도체층과 일체형으로 형성되는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 12항에 있어서,상기 제 2 반도체층, 스토리지 금속막, 게이트 절연막, 스토리지 전극이 스토리지 커패시터를 구성하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 13항에 있어서,상기 n+도핑층은 상기 제 1 게이트 전극 양측의 상기 제 1 반도체층에 형성하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 13항에 있어서,상기 p+도핑층은 상기 제 2 게이트 전극 양측의 상기 제 3 반도체층에 형성하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 12항에 있어서,상기 제 2 반도체층은 도핑되지 않는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 12항에 있어서,상기 기판 상에 버퍼층을 형성하는 단계를 더 포함함을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 12항에 있어서,상기 소스 및 드레인 전극과 화소전극 사이에 보호막을 형성하는 단계를 더 포함함을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
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