JP3558257B2 - フォールトトレラント回路構成及びそれが組み込まれたアクティブマトリクス装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、フォールトトレラント（欠陥許容性）回路構成に関し、より詳細には、例えばアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）用の駆動回路及び制御回路に用いられ得る、フォールトトレラント薄膜トランジスタ（ＴＦＴ）回路に関する（但し、これに限定されるわけではない）。
【０００２】
【従来の技術】
典型的なアクティブマトリクス表示装置は、駆動回路及び制御回路を表示領域の周辺部に有している。これら駆動回路及び制御回路は、入力情報を処理してアクティブディスプレイマトリクスに供給する。典型的には、ディスプレイマトリクスはＤＲＡＭ構造に類似しており、電圧の形でデータを運ぶ列配線、及び、タイミング信号が印加されることにより列配線と行配線との交差部に位置する画素スイッチング素子のスイッチングを制御するための行配線を有する。画素スイッチング素子の機能は、データ電圧を画素容量に伝達することにより、表示材料の特性の一部を変調することである。
【０００３】
最も一般的な形態のアクティブマトリクスディスプレイは、ＡＭＬＣＤである。この形態のディスプレイにおいては、画素に蓄えられた電圧を用いて、液晶材料の薄層の光学的特性を変調する。
【０００４】
従来、このようなディスプレイにおける画素スイッチング素子は、アモルファスシリコン薄膜トランジスタ（ａＳｉ−ＴＦＴ）である。また、周辺部の駆動回路及び制御回路は、単結晶シリコンから製造されたカスタム集積回路であって、ディスプレイの端部周囲に接合され、アクティブマトリクスのデータ配線及び走査配線（それぞれ上述の列配線及び行配線に対応する）に接続されている。しかし、最近では、ディスプレイに用いられるガラス基板との一体化を可能にするような低温で製造される、ポリシリコン薄膜トランジスタの使用に興味がもたれている。ポリシリコン薄膜トランジスタは、周辺部の駆動回路及び制御回路を基板上に製造することを可能にするのに十分な性能を有し、製造コスト及び画素ピッチの観点での利点を有する。
【０００５】
【発明が解決しようとする課題】
しかし、そのような駆動回路及び制御回路の一体化は、一体型駆動回路及び制御回路の内部でのフォールト（欠陥）に起因した製造歩留まりの低下をもたらし得る。さらに、そのような回路は、大面積化及び薄膜トランジスタの性能に特有のばらつきのために故障し易く、また、１つのトランジスタにおけるフォールト（欠陥）が、パネル全体の致命的な欠陥を引き起こしてしまうことがある。スレッショルド電圧やトランジスタ移動度などのパラメータのばらつきは、特定のトランジスタが同一回路内の隣接するトランジスタの性能とマッチしないことによるソフトエラーとして現れることがある。
【０００６】
これらの理由から、ＡＭＬＣＤアプリケーションにおいて一体型駆動回路を備えたディスプレイの歩留まりを上げるために、また、薄膜エレクトロニクスを用いた他の大面積アプリケーションにおいても、フォールトトレラント回路設計が、ますます重要になってきている。
【０００７】
いくつかのフォールトトレラント設計技術が、すでに公知である。
【０００８】
リダンダンシー・ウィズ・リペア（リペアを伴う冗長性；ＲＷＲ）技術では、基本機能回路を２重に複製し、製造後に機能回路の１つが欠陥を有することが発見された場合に、所定の手段を用いてリペア作業を行う。ＲＷＲ技術をＡＭＬＣＤに応用した例が、例えば米国特許第５，１１１，０６０号、及びＹ． ＴａｋｅｆｕｊｉらによりＳＩＤ’９３ Ｄｉｇｅｓｔの第３８３〜３８６頁に、開示されている。
【０００９】
さらに図１に、ＡＭＬＣＤの周辺回路のためのＲＷＲ回路構成を示す。この構成において、複数の基本機能回路を２重に複製して、シフトレジスタ素子対（１、１ａ）、（２、２ａ）、（３、３ａ）、ｅｔｃ．を形成している。すなわち、図１のＲＷＲ回路構成において、シフトレジスタ素子１ａ、２ａ、３ａ、ｅｔｃ．が、切断パッド６及び７によって対応する回路の入力及び出力間に接続されている。また、スペアのシフトレジスタ１、２、３、ｅｔｃ．が、溶接パッド４及び５によって、対応する回路の入力及び出力間に、シフトレジスタ素子１ａ、２ａ、３ａ、ｅｔｃ．と並列に接続されている。このため、切断パッド６及び７にレーザ照射することによって、欠陥を有するシフトレジスタ素子（例えば素子１ａ）を完全に回路から除去するとともに、交換用シフトレジスタ素子（例えば１）を、溶接パッド４及び５によって接続することが可能な構成となっている。
【００１０】
ＲＷＲ技術によれば、容認し得る程度のオーバーヘッド（ｏｖｅｒｈｅａｄ）で且つ回路性能に対して無視し得る程度の副作用で、大きなフォールトトレランス性が提供される。しかし、その一方で、この技術における低レベル試験及びリペア工程を製造プロセスに組み込むことが、コストの点で（すなわち、高価になり過ぎるために）困難であるようなアプリケーションも、また多く存在する。また、回路のリペアを必要とせずにフォールトトレランス性が提供される方が好ましい。
【００１１】
図２に概略図を示すトリプル・モジュラー・リダンダンス（３重モジュール式冗長性；ＴＭＲ）技術では、基本機能回路を３重に複製し、回路１０、１１及び１２の出力を共通多数決回路１３に接続することによって、回路１０、１１及び１２の出力の多数決に対応する出力を生成する。このような技術は、例えば、Ｃ． ＢｏｌｃｈｉｎｉらによるＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ １９９４の第８３〜８６頁に、及び、Ａ． Ａ． Ｓｏｒｅｎｓｏｎによる”Ｄｉｇｉｔａｌ ｃｉｒｃｕｉｔ ｒｅｌｉａｂｉｌｉｔｙ ｔｈｒｏｕｇｈ ｒｅｄｕｎｄａｎｃｙ”、Ｅｌｅｃｔｒｏ−Ｔｅｃｈｎｏｌｏｇｙ、ｖｏｌ．６７、Ｎｏ．７、第１１８〜１２５頁（１９６１年７月）から、公知である。
【００１２】
上述の技術は、回路１０、１１及び１２の出力を、共通のＯＲゲートを駆動する３つのＡＮＤゲートに接続することによって実現可能であることが、理解されるであろう。このような構成は、３つの回路１０、１１及び１２のいずれにおけるフォールトに対しても、許容性を有する。
【００１３】
しかし、このような構成が追加的なフォールトに対して許容性を有する可能性は、限られている。さらに、回路を３重に設けること、並びに関連する（多数決回路のような）決定ロジックを設けることにより、この技術はコストがかかる。また、上記の構成は、３つの並列回路によって構成される追加的な負荷、及び決定ロジックを通過することに伴う遅延のために、非冗長性回路が正しく機能している場合に比べて、電力消費及び速度の面において性能がかなり劣る。これらの理由のために、ＴＭＲ技術は、高速動作が要求される単純な繰返し回路であるＡＭＬＣＤの決定回路に対しては、実用的ではない。
【００１４】
文献での記載が少ない別の技術として、Ｒ．Ｋｕｅｎの”Ｃｏｍｐｕｔｅｒ ｒｅｄｕｎｄａｎｃｙ： ｄｅｓｉｇｎ， ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ ｆｕｔｕｒｅ”、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｒｅｌｉａｂｉｌｉｔｙ、Ｖｏｌ． Ｒ−１８、Ｎｏ．１、第３〜１１頁に言及されている、クオード・マスキング（４角形状マスキング；ＱＭ）技術と呼ばれるものがある。
【００１５】
図３の概略図に示されるように、ＱＭ技術では、４つの基本機能回路１５、１６、１７及び１８を、回路１５と１６とが直列になり、且つ回路１７と１８とが直列になるように、接続する。回路１５及び１６のペアと回路１７及び１８のペアとは、共通の入力及び出力の間に、２つの並列パスで接続される。このような技術は、ＴＭＲ技術よりもずっとロバストであり、回路のうち少なくとも２つが故障しないかぎり、回路構成全体としての故障は起こらない。
【００１６】
図３における接続１９（点線）は、スタックオープン（非導通）フォールト及びスタッククローズド（導通）フォールトの発生の相対確率に基づいて、形成される。もし、スタックオープン（非導通）フォールトの方が発生しやすければ、接続１９を形成することにより、回路構成中に別のパスを設ける。一方、もしスタッククローズド（導通）フォールトの方が発生しやすければ、接続１９を形成しない。両タイプのフォールトが同じ程度に起こりやすい場合には、接続１９を形成してもしなくても構わない。
【００１７】
この技術は非常にロバストであり、薄膜ＭＯＳの実現のための若干の面積を必要とするだけであるが、このタイプのロジックによって構成される回路構成は、同様な非冗長回路に比較して、動作が遅く且つ電力消費が大きくなる。
【００１８】
本発明は、上記のような課題を解決するためになされたものであり、その目的は、（１）非常にロバストで且つフォールト（欠陥）に対する許容性が高く、ＡＭＬＣＤの駆動回路及び制御回路などのような、多くのトランジスタが用いられていてフォールトトレランス性が重要になる集積回路において特に有用である、フォールトトレラント回路構成を提供すること、及び、（２）上述のフォールトトレラント回路構成を有するアクティブマトリクス装置を提供すること、を目的とする。
【００１９】
【課題を解決するための手段】
本発明により、４重冗長性を有するフォールトトレラントな回路構成が提供される。本回路構成は、入力と、出力と、第１の回路素子、第２の回路素子、第３の回路素子、及び第４の回路素子と、制御素子と、を備えており、該第１〜第４の回路素子は、該第１及び第２の回路素子が、該入力及び出力の間に直列に接続されて第１の直列接続体を構成し、該第３及び第４の回路素子が、該入力及び出力の間に直列に接続されて第２の直列接続体を構成し、該第１の直列接続体が、該入力及び出力の間において、該第２の直列接続体と並列に接続されるように設けられており、該制御素子は、該第１及び第２の回路素子の接続点と該第３及び第４の回路素子の接続点との間に接続されていて、該制御素子は、該接続点の間での電流の流れが許容される導通状態と、該接続点の間での電流の流れが妨げられる非導通モードとに、制御信号によって切り替え可能であり、該第１〜第４の回路素子の各々は、電流の流れを許容する導通状態と電流の流れを妨げる非導通モードとに切り替え可能であって、該制御信号によって、該制御素子の導通状態、非導通モードと同じ状態に同時に制御される。このような特徴によって、上記の目的が達成される。
【００２０】
このような回路構成は、薄膜トランジスタ（ＴＦＴ）構造に特に適用可能であり、他の形態のフォールトトレラント冗長回路に比べて、面積オーバーヘッドが少ない。この構成により、レーザリペアの必要なしに高いフォールトトレランス性が提供され、従来のクオードマスキング回路と比較して、より高い信頼性が提供される。このことから、本構成は、ＡＭＬＣＤなどのアクティブマトリクス装置の駆動回路及び制御回路に特に適していることが明らかである。
【００２１】
好ましくは、第１〜第４の回路素子及び／或いは制御素子は、例えばＭＯＳＦＥＴなどのスイッチング素子である。
【００２２】
全ての素子は、薄膜トランジスタ（ＴＦＴ）構造（例えばアモルファスシリコン薄膜トランジスタ構造或いはポリシリコン薄膜トランジスタ構造）の一部をなし得る。
【００２３】
具体的には、第１、第２、第３、及び第４の回路素子並びに制御素子の各々は、単一の薄膜トランジスタ構造（例えばアモルファスシリコン薄膜トランジスタ構造或いはポリシリコン薄膜トランジスタ構造）を有し得る。
【００２４】
或いは、第１、第２、第３、及び第４の回路素子並びに制御素子を互いに一体的に形成して、複合トランジスタ構造を構成し得る（例えばアモルファスシリコントランジスタ構造或いはポリシリコントランジスタ構造）。この場合、複合トランジスタ構造は、全ての回路素子に共通なゲート電極と、ソース電極と、ドレイン電極と、を有し得る。
【００２５】
本発明のフォールトトレラント回路構成は、アクティブマトリクス装置の制御回路を形成し得る。
【００２６】
本発明の別の局面によれば、上述のフォールトトレラント回路構成を有するアクティブマトリクス装置が提供され、これによって、上記の目的が達成される。
【００２７】
アクティブマトリクス装置は、ディスプレイ基板と、ディスプレイ基板上に作成された駆動回路に含まれたフォールトトレラント回路と、を有するディスプレイ装置であり得る。
【００２８】
アクティブマトリクス装置は、アクティブマトリクス液晶表示装置であり得る。
【００２９】
【発明の実施の形態】
図４は、本発明による好適なＱＭ直列／並列回路構成（フォールトトレラント回路構成）を示している。本構成は、入力２５と出力２６との間に接続された４重に繰り返された回路素子２０、２１、２２及び２３（例えばＭＯＳＦＥＴなどの形態である）を有している。
【００３０】
具体的には、第１及び第２の回路素子２０、２１は、入力２５と出力２６との間に直列に接続されている。同様に、第３及び第４の回路素子２２、２３は、入力２５と出力２６との間に直列に接続されている。さらに、直列に接続された第１及び第２の回路素子２０及び２１（第１及び第２の回路素子２０及び２１の直列接続体）は、入力２５と出力２６との間において、直列に接続された第３及び第４の回路素子２２及び２３（第３及び第４の回路素子２２及び２３の直列接続体）と、並列に接続されている。
【００３１】
例えばＭＯＳＦＥＴの形態である制御素子２４は、第１及び第２の回路素子２０及び２１の間の接続点Ａと、第３及び第４の回路素子２２及び２３の間の接続点Ｂとの間に、接続されている。制御素子２４は、制御入力２７に印加される制御信号によって、導通モード（接続点Ａ−Ｂ間で電流が流れることが可能である）と、非導通モード（接続点Ａ−Ｂ間で電流が流れることが禁止される）との間を、切り替えることが可能であるように構成されている。
【００３２】
制御入力２７は、５つの素子２０〜２４の各々のゲートに接続されており、制御入力２７に印加された制御信号が、素子２０〜２４の各々のソース−ドレイン間パスの導通を、同時に制御する。
【００３３】
制御信号がLOWのとき、制御素子２４が非導通状態にされるため、接続点Ａ−Ｂ間に実質的に電流パスは存在しない。このような非導通モードは、回路素子２０、２１、２２及び２３のうちの１つ或いはそれ以上の回路素子におけるスタッククローズドフォールトに対するロバスト性を増加させるために、望ましい。逆に、制御信号がHIGHであるとき、制御素子２４は、通常は導通状態にされる。このため、接続点Ａ−Ｂ間に電流パスが存在する可能性が高い。これは、回路素子２０、２１、２２及び２３におけるスタックオープンフォールトに対するロバスト性を増加させるために望ましい。
【００３４】
当然のことながら、制御素子２４自体も、スタックオープンフォールト或いはスタッククローズドフォールトを起こし得る。このために、制御素子２４が本来は非導通状態であることが期待される場合に、制御素子２４を通じて導通してしまう状態が起こる可能性がある。或いは逆に、制御素子２４が本来は導通状態であることが期待される場合に、制御素子２４を通じての導通が生じない可能性もある。
【００３５】
次に、フォールトトレラント回路構成におけるフォールトの発生確率を説明する。
【００３６】
フォールトトレラント回路構成に含まれる各トランジスタをゲートによる制御下にある単純なデジタルスイッチと見なせば、一般に、各トランジスタ（「Ｍ」と記す）は、「欠陥を有さない」（フォールトなし、「ＯＫ」と示す）か、「永久的に非導通状態」（スタックオープン、「ＳＯ」と示す）であるか、或いは、「永久的に導通状態」（スタッククローズド、「ＳＣ」と示す）であるか、である。１個のトランジスタＭにおける各状態の相対確率は、
スタックオープンフォールトの確率 ；Ｐ（Ｍ_ＳＯ）＝ ｐ
スタッククローズドフォールトの確率；Ｐ（Ｍ_ＳＣ）＝ ｑ
欠陥を有さない確率（フォールトが無く、正しく動作する確率）；
Ｐ（Ｍ_ＯＫ）＝ １−ｐ−ｑ
となると考えられる。
【００３７】
図３に示す従来のＱＭ回路構成において接続１９が形成されていない場合、スタックオープン確率Ｐ（ＭＰＳ_ＳＯ）、スタッククローズド確率Ｐ（ＭＰＳ_ＳＣ）、フォールト無しの確率Ｐ（ＭＰＳ_ＯＫ）は、それぞれ、
Ｐ（ＭＰＳ_ＳＯ）＝ ４ｐ^２
Ｐ（ＭＰＳ_ＳＣ）＝ ２ｑ^２
Ｐ（ＭＰＳ_ＯＫ）＝ １−（４ｐ^２＋２ｑ^２）
と計算される。但し、上式における「ＭＰＳ」は、「並列接続された直列複合トランジスタ構成」を表している。
【００３８】
同様に、図３に示す従来のＱＭ回路構成において接続１９が形成されている場合、対応するスタックオープン確率Ｐ（ＭＳＰ_ＳＯ）、スタッククローズド確率Ｐ（ＭＳＰ_ＳＣ）、フォールト無しの確率Ｐ（ＭＳＰ_ＯＫ）は、それぞれ、
Ｐ（ＭＳＰ_ＳＯ）＝ ２ｐ^２
Ｐ（ＭＳＰ_ＳＣ）＝ ４ｑ^２
Ｐ（ＭＳＰ_ＯＫ）＝ １−（２ｐ^２＋４ｑ^２）
と計算される。但し、上式における「ＭＳＰ」は、「直列接続された並列複合トランジスタ構成」を表している。
【００３９】
比較として、図４に示すような５つのトランジスタ２０〜２４を有する本発明のＱＭ回路構成において、対応するスタックオープン確率Ｐ（ＭＮ_ＳＯ）、スタッククローズド確率Ｐ（ＭＮ_ＳＣ）、フォールト無しの確率Ｐ（ＭＮ_ＯＫ）は、それぞれ、
Ｐ（ＭＮ_ＳＯ）＝ ２ｐ^２
Ｐ（ＭＮ_ＳＣ）＝ ２ｑ^２
Ｐ（ＭＮ_ＯＫ）＝ １−（２ｐ^２＋２ｑ^２）
と計算される。但し、上式における「ＭＮ」は、本発明による複合トランジスタ構成を表している。
【００４０】
上述の確率Ｐ（ＭＮ_ＯＫ）、すなわち図４に示す本発明のＱＭ回路構成においてフォールトが存在しないことを示す確率は、全てのｐ及びｑの値について、従来のＱＭ回路構成においてフォールトが存在しないことを示す対応する確率Ｐ（ＭＰＳ_ＯＫ）及び確率Ｐ（ＭＳＰ_ＯＫ）よりも、常に大きいことが示される。
【００４１】
従って、本発明に基づいて図４のＱＭ回路構成中に制御素子２４を設けることにより、回路構成のフォールトトレランス性が、従来のＱＭ回路構成に比べて増大することが理解される。これは、許容され得る素子の故障の組合せ（すなわち、構成全体が故障していることにはならない範囲の故障組合せ）の数を、増やしていることによる。特に、２つ以上の素子がスタックオープン或いはスタッククローズド状態になる故障に対する、構成全体の許容性を高めている。
【００４２】
また、図４のＱＭ回路構成の特別な効果として、薄膜トランジスタ（ＴＦＴ）と一般に同様な方法により、トランジスタ、さらには複合トランジスタとして製造することが可能であることが、挙げられる。
【００４３】
図５（ａ）〜（ｅ）は、図４に示す回路構成中の各素子を実現するために用いられ得る、単一のＴＦＴ構造（その平面図は図５（ｆ）に示されている）の連続製造工程の一例を示す。以下の説明において、ポリシリコンを用いてＴＦＴ構造をガラス基板３０の上に作成しているが、同様なＴＦＴ構造をアモルファスシリコンを用いて作成し得ることが、理解されるであろう。
【００４４】
まず、図５（ａ）に示すように、二酸化シリコン（ＳｉＯ_２）層３１を、例えばプラズマエンハンスト化学的気相蒸着法（ＰＥＣＶＤ）などの公知の方法により、ガラス基板３０の上に堆積する。この層３１は、作成するトランジスタをガラス基板３０の内部の不純物から保護する。
【００４５】
次に、図５（ｂ）に示すように、アモルファスシリコン層３２を二酸化シリコン層３１の上に堆積する。図５（ｃ）に示す次の工程では、基板３０を６００℃未満の温度に保ちながら、アモルファスシリコン層３２をエキシマレーザ３３で照射してアニールすることにより、ポリシリコン層３４を形成する。
【００４６】
次に、ポリシリコン層３４を、例えばＣＦ_４プラズマエッチングなどの公知の方法でエッチングすることにより、トランジスタ本体を構成するポリシリコン島を形成する。次に、図５（ｄ）に示すように、二酸化シリコン（ＳｉＯ_２）層３６をポリシリコン島の上に堆積することにより、ゲート絶縁体（ゲート酸化層）３６を形成する。
【００４７】
次に、アルミニウム層をゲート酸化層３６の上に所定のパターンでスパッタリングすることにより、ゲート電極３７を形成する。次に、ゲート酸化層３６を、ゲート電極３７をマスクとして用いてエッチングすることにより、パターニングする（図５（ｄ）参照）。ポリシリコン層３４は、このエッチングプロセスにおいてエッチングされない。
【００４８】
次に、ｎ型或いはｐ型ドーパント３５を用いてポリシリコン層３４にイオン注入工程を行うことにより、マスク４７（図５（ｆ）の平面図を参照）及びゲート電極３７によって規定される領域に、ドーピングを施す。このドーピング工程においては、ポリシリコン層３４の領域３４ｄ（得られるトランジスタのソース／ドレイン領域３４ｄとなる）にドーパント３５がドープされる一方で、ゲート電極３７の下の領域３４ｕ（得られるトランジスタのチャネル領域３４ｕとなる）は、ドープされない。ドープされたドーパント３５を次にエキシマレーザアニーリングで活性化することにより、トランジスタのソース／ドレイン領域３４ｄを形成する。
【００４９】
次に、二酸化シリコン絶縁層４６をトランジスタ構成の全体の上に堆積し、図５（ｅ）及び図５（ｆ）に示すように、アルミニウムのソース電極３８及びドレイン電極３９をソース／ドレイン領域３４ｄに接続するためのコンタクトホール４５を開口する。
【００５０】
図４の回路構成中の各素子２０〜２４は、図５（ｆ）に示すような独立した単一のＴＦＴ構造として実現され得る。すなわち、図４に示す回路構成は、単一のＴＦＴ構造を５つ用いることによって、構成し得る。或いは、図４の回路構成中の各素子２０〜２４を、例えば図５（ｇ）に示すような１個の複合ＴＦＴ構造として一体に構成してもよい。
【００５１】
図５（ｇ）は、図４に示す本発明の回路構成が組み込まれた一体型４重ロジックＴＦＴ構造を示す平面図である。図５（ｇ）の構造は、図５（ｆ）の単一ＴＦＴ構造を作成するための前記工程と同様な一連の製造工程を用いて、形成され得る。図５（ｇ）の中で、図５（ｆ）と同様の部分は、同様の参照符号にダッシュ（’）を付して示している。
【００５２】
この場合、重複ゲート及びドレイン拡散領域を用いて、５つのＭＯＳＦＥＴを形成し、共通の入力、出力、及び制御線を、ソース電極３８’、ドレイン電極３９’、及びゲート電極３７’に対して、それぞれ接続する。
【００５３】
図５（ｇ）に示すこのような複合ＴＦＴ構造が必要とする面積は、図５（ｆ）に示す単一ＴＦＴ構造に必要な面積の約２．５倍である。しかし、総占有面積を考えれば、図５（ｇ）の複合ＴＦＴ構造を用いて図４の回路構成を構成する方が、図５（ｆ）に示す単一のＴＦＴ構造を５つ組み合わせた場合に比べて、総占有面積が大きく減少される。
【００５４】
このように面積オーバーヘッドが比較的小さいのは、ＴＦＴサイズの大部分が、大きなコンタクト領域（典型的には大きなサイズを有する基板に対して、正確な位置合わせを行うために必須である）で占められるためである。複合ＴＦＴ構造は大面積を必要としないため、このような構造をＡＭＬＣＤの周辺駆動回路及び制御回路に適用することができる。このような構造はまた、ロバスト性や小さいサイズが望まれる場合に、軽ドープのドレイン拡散を用いる形態で、ＡＭＬＣＤの画素に用いることができる。
【００５５】
図６は、そのようなＱＭ回路構成をＡＭＬＣＤに適用した例を示す概略図である。
【００５６】
図６のＡＭＬＣＤが有するアクティブマトリクス４０は、マトリクス４０の各行にサンプル信号を供給し、画像データのシリアル−パラレル変換用のタイミング信号を供給するための、一体型の走査線駆動回路４１及びデータ線駆動回路４２（ディスプレイの周辺部に設けられたシフトレジスタの形態である）を備えている。詳細図４３は、マトリクス４０の各画素用の典型的なアクティブ回路４３を示している。
【００５７】
さらに、詳細図４４は、必要なフォールトトレランス性を得るために、図４に示す本発明のＱＭ回路構成４４が、周辺部の走査線駆動回路４１及びデータ線駆動回路４２のキーとなる素子として用いられている様子を示している。このような素子からなるＱＭ回路構成４４は、使用時において大きなロバスト性が得られるだけでなく、一体型制御回路を備えたそのようなＡＭＬＣＤを製造する際において、正しく動作するディスプレイが得られる可能性を増大させる。
【００５８】
本発明のフォールトトレラント回路構成は、アナログ入力信号を受け取る場合にもデジタル入力信号を受け取る場合にも、動作し得る。
【００５９】
【発明の効果】
以上のように、本発明によれば、非常にロバストで且つフォールト（欠陥）に対する許容性が高く、ＡＭＬＣＤの駆動回路及び制御回路などのような、多くのトランジスタが用いられていてフォールトトレランス性が重要になる集積回路において特に有用である、フォールトトレラント回路構成が提供される。
【００６０】
このような回路構成は、薄膜トランジスタ（ＴＦＴ）構造に特に適用可能であり、他の形態のフォールトトレラント冗長回路に比べて、面積オーバーヘッドが少ない。この構成により、レーザリペアの必要なしに高いフォールトトレランス性が提供され、従来のクオードマスキング回路と比較して、より高い信頼性が提供される。このことから、本発明のフォールトトレラント回路構成は、ＡＭＬＣＤなどのアクティブマトリクス装置の駆動回路及び制御回路に特に適している。
【００６１】
さらに、本発明によれば、上述のようなフォールトトレラント回路構成を有するアクティブマトリクス装置が提供される。
【図面の簡単な説明】
【図１】図１は、ＡＭＬＣＤ制御回路のための従来のＲＷＲ回路構成を示す図である。
【図２】図２は、従来のＴＭＲ回路構成の図である。
【図３】図３は、従来のＱＭ回路構成の図である。
【図４】図４は、本発明による、ＱＭ回路の実現例を示す。
【図５】（ａ）〜（ｅ）は、図４に示す本発明のＱＭ回路を作成するための各製造工程の例をそれぞれ示す概略図であり、（ｆ）は、図４に示す本発明のＱＭ回路を実現するために用いられ得る単一薄膜トランジスタ（ＴＦＴ）構造の例を示す概略平面図であり、（ｇ）は、図４に示す本発明のＱＭ回路が組み込まれている一体型４重ロジックＴＦＴ構造の例を示す概略平面図である。
【図６】本発明のＱＭ回路を一体型周辺回路を有するＡＭＬＣＤに用いた例を示す概略図である。
【符号の説明】
２０、２１、２２、２３ 回路素子（ＭＯＳＦＥＴ）
２４ 制御素子（ＭＯＳＦＥＴ）
２５ 入力
２６ 出力
２７ 制御入力
３０、３０’ ガラス基板
３１ 二酸化シリコン層
３２ アモルファスシリコン層
３３ エキシマレーザ
３４ ポリシリコン層
３４ｄ ソース／ドレイン領域（ドープされる領域）
３４ｕ チャネル領域（ドープされない領域）
３５ ドーパント
３６ ゲート絶縁体（ゲート酸化層）
３７、３７’ ゲート電極
３８、３８’ ソース電極
３９、３９’ ドレイン電極
４０ アクティブマトリクス
４１ 走査線駆動回路
４２ データ線駆動回路
４３ 画素用アクティブ回路
４４ ＱＭ回路構成
４５、４５’ コンタクトホール
４６ 二酸化シリコン絶縁層
４７、４７’ マスク

Claims (14)

1. 入力と、
   出力と、
   第１の回路素子、第２の回路素子、第３の回路素子、及び第４の回路素子と、
   制御素子と、
   を備えており、
   該第１〜第４の回路素子は、該第１及び第２の回路素子が、該入力及び出力の間に直列に接続されて第１の直列接続体を構成し、該第３及び第４の回路素子が、該入力及び出力の間に直列に接続されて第２の直列接続体を構成し、該第１の直列接続体が、該入力及び出力の間において、該第２の直列接続体と並列に接続されるように設けられており、
   該制御素子は、該第１及び第２の回路素子の接続点と該第３及び第４の回路素子の接続点との間に接続されていて、該制御素子は、該接続点の間での電流の流れが許容される導通状態と、該接続点の間での電流の流れが妨げられる非導通モードとに、制御信号によって切り替え可能であり、
   該第１〜第４の回路素子の各々は、電流の流れを許容する導通状態と電流の流れを妨げる非導通モードとに切り替え可能であって、該制御信号によって、該制御素子の導通状態、非導通モードと同じ状態に同時に制御される、フォールトトレラント回路構成。
2. 前記第１、第２、第３、及び第４の回路素子の各々はスイッチング素子である、請求項１に記載のフォールトトレラント回路構成。
3. 前記第１、第２、第３、及び第４の回路素子の各々はMOSFETである、請求項２に記載のフォールトトレラント回路構成。
4. 前記制御素子はスイッチング素子である、請求項１に記載のフォールトトレラント回路構成。
5. 前記制御素子はMOSFETである、請求項４に記載のフォールトトレラント回路構成。
6. 前記第１、第２、第３、及び第４の回路素子並びに前記制御素子の各々は、単一薄膜トランジスタ構造を有している、請求項１に記載のフォールトトレラント回路構成。
7. 前記各々の薄膜トランジスタ構造は、アモルファスシリコン薄膜トランジスタ構造或いはポリシリコン薄膜トランジスタ構造である、請求項６に記載のフォールトトレラント回路構成。
8. 前記第１、第２、第３、及び第４の回路素子並びに前記制御素子がお互いに一体的に形成されて、複合トランジスタ構造を構成している、請求項１に記載のフォールトトレラント回路構成。
9. 前記複合トランジスタ構造は、アモルファスシリコン薄膜トランジスタ構造或いはポリシリコン薄膜トランジスタ構造である、請求項８に記載のフォールトトレラント回路構成。
10. 前記複合トランジスタ構造は、
    前記第１、第２、第３、及び第４の回路素子並びに前記制御素子の全てに共通なゲート電極と、
    ソース電極と、
    ドレイン電極と、
    を備える、請求項８に記載のフォールトトレラント回路構成。
11. アクティブマトリクス装置の制御回路を形成している、請求項１に記載のフォールトトレラント回路構成。
12. 請求項１に記載のフォールトトレラント回路構成が組み込まれている、アクティブマトリクス装置。
13. 前記アクティブマトリクス装置は、ディスプレイ基板を有するディスプレイ装置であって、前記フォールトトレラント回路は、該ディスプレイ基板の上に作成された駆動回路に含まれている、請求項１１に記載のアクティブマトリクス装置。
14. アクティブマトリクス液晶表示装置である、請求項１１に記載のアクティブマトリクス装置。

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