WO2014013575A1 - 遅延回路及びそれを有する集積回路 - Google Patents

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WO2014013575A1
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gates
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Inventor
井手将生
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富士通株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Definitions

  • the present invention relates to a delay circuit and an integrated circuit having the same.
  • a delay circuit is inserted into a signal or clock path laid out in the LSI so that timing constraints are satisfied.
  • the delay circuit has, for example, a configuration in which a plurality of stages of CMOS inverters are connected (Patent Document 1).
  • the delay time of this delay circuit is determined by the operating speed of the MOS transistor of the CMOS inverter and the operating speed of the CMOS inverter resulting therefrom.
  • the operating speed of the MOS transistor and the operating speed of the CMOS inverter may vary due to variations in the manufacturing process.
  • the LSI cannot satisfy the timing constraint and becomes a defective product.
  • an object of the present invention is to provide a delay circuit that generates a desired delay time even if the operating speed of the MOS transistor varies due to variations in manufacturing processes, and an integrated circuit having the delay circuit.
  • the first aspect of the delay circuit is Consists of one-stage or multiple-stage inverters having the same type of transistor, and has three or more types of delay gates for inputting an input signal and outputting a delayed signal after a delay time.
  • Each of the three or more types of delay gates is of a different type.
  • a delay gate group in which the delay times of the three or more types of delay gates are set to the same design delay time;
  • the delay signal of each delay gate of the delay gate group is input, and based on the delay signal output from a majority of delay gates having an actual delay time equivalent to the design delay time among the delay gates of the delay gate group.
  • a majority circuit for outputting an output signal having an actual delay time equivalent to the design delay time.
  • FIG. 1 is a diagram illustrating an example of a delay gate provided in a path so that timing constraints are satisfied.
  • the delay gate usually has a structure in which multiple stages of CMOS inverters using MOS transistors of the same technology are connected.
  • a technology is a type of transistor, and the same technology means that, for example, the same type of transistor is manufactured in the same manufacturing process, and the characteristics such as size, threshold voltage, and operation speed are equal.
  • the delay time of the delay gate can be obtained by multiplying the design value of the delay time generated by the one-stage CMOS inverter and the number of stages.
  • the delay gate D0 in FIG. 1 is constituted by a four-stage CMOS inverter C0. Therefore, if the operating speed per stage of the CMOS inverter C01 is S0 and the delay time generated by the one-stage CMOS inverter C0 is Z0, the input signal input to the input terminal A is delayed by 4 ⁇ Z0 by the delay gate D0. Output from the output terminal X with a delay. That is, the delay gate D0 has a delay time 4 ⁇ Z0.
  • the operation speed of the CMOS inverter C0 depends on the threshold voltage, gate length, and gate width of the MOS transistor constituting the CMOS inverter.
  • the operation speed of the CMOS inverter C0 increases as the gate length of the MOS transistor is shorter, the gate width is longer, or the threshold voltage is lower.
  • the longer the gate length of the MOS transistor, the shorter the gate width, or the higher the threshold voltage the slower the operating speed of the CMOS inverter C0.
  • the delay time of the delay gate D0 does not become a desired delay time (design delay time). In other words, due to manufacturing variations, the delay time of the delay gate varies and the timing constraint cannot be satisfied. This reduces the chip yield.
  • the threshold voltage is higher in the order of the first technology MOS transistor, the second technology MOS transistor, and the third technology MOS transistor, The operating speed of the MOS transistor increases in the order of the third technology, the second technology, and the first technology.
  • the MOS transistor when the gate length of the MOS transistor is different for each technology, if the gate length is long in the order of the MOS transistor of the first technology, the MOS transistor of the second technology, and the MOS transistor of the third technology, the MOS transistor The operation speed increases in the order of the third technology, the second technology, and the first technology.
  • the gate width of the MOS transistor differs for each technology, assuming that the gate width is shorter in the order of the MOS transistor of the first technology, the MOS transistor of the second technology, and the MOS transistor of the third technology, the MOS transistor The operation speed increases in the order of the third technology, the second technology, and the first technology.
  • CMOS inverters configured by MOS transistors having the lowest threshold voltage and CMOS inverters configured by MOS transistors having the next lowest threshold voltage. Even if the actual operating speed of both CMOS inverters matches or is approximately equal to the design value, the actual operating speed of the CMOS inverter composed of MOS transistors having the highest threshold voltage deviates significantly from the design value due to manufacturing variations. Sometimes. The same thing as described above also occurs in the case of an LSI having MOS transistors having different gate lengths and gate widths.
  • a delay circuit 10 that generates a desired delay time (design delay time) even if there are CMOS inverters with varying operating speeds. , 20 is used.
  • FIG. 2 is a diagram illustrating the delay circuit according to the first embodiment. 2 includes delay gates D1 to D3 to which an input signal IN is input via an input terminal A, and a majority circuit M1 that is connected to the outputs of the delay gates D1 to D3 and outputs an output signal OUT. .
  • the input signal IN inputted from the input terminal A to the delay gates D1, D2, D3 is delayed by actual delay times (actual delay times) Ya1, Ya2, Ya3, respectively, and the delay gate D1 as delay signals DA, DB, DC. , D2 and D3.
  • the delayed signals DA, DB, and DC are input to the input terminals MA, MB, and MC of the majority circuit M1, respectively.
  • FIG. 3 is a diagram illustrating an example of the delay gate according to the first embodiment.
  • the delay gates D1 to D3 shown in FIGS. 3 (1) to 3 (3) correspond to the delay gates D1 to D3 in FIG. 2, and are composed of CMOS inverters using MOS transistors having different threshold voltages for each technology.
  • the delay time is designed to be the same desired delay time (design delay time) Yd.
  • the delay gate D1 has six stages of CMOS inverters C1 composed of MOS transistors having a threshold voltage Vth1.
  • the delay gate D2 has four stages of CMOS inverters C2 formed of MOS transistors having a threshold voltage Vth2.
  • the delay gate D3 has two stages of CMOS inverters C3 composed of MOS transistors having a threshold voltage Vth3.
  • the threshold voltage Vth1 of the CMOS inverter C1 is the lowest, and the threshold voltage Vth3 of the CMOS inverter C3 is the highest. Therefore, the relationship between the threshold voltages of the CMOS inverters C1 to C3 is expressed as Vth1 ⁇ Vth2 ⁇ Vth3.
  • Sd1> Sd2> Sd3 is expressed from the relationship of the threshold voltages.
  • FIG. 3 shows an example of delay gates having different threshold voltages of MOS transistors, but delay gates having different gate lengths or gate widths of MOS transistors may be used.
  • the operating speed of one of the three MOS transistors may vary due to manufacturing variations, but all three of them may vary. It has been empirically found that the operating speed of MOS transistors of this technology is not affected by manufacturing variations. In other words, the operation speeds of at least two types of CMOS inverters among the CMOS inverters C1 to C3 do not vary and match the design values, or fall within the range of variations in the operation speed allowable as a delay gate. Therefore, the actual delay time of at least one of the delay gates D1 to D3 is the design delay time Yd.
  • the majority circuit M1 in FIG. 2 has a delay time of the design delay time Yd based on the delay signals DA, DB, and DC in which at least two delay signals are equivalent to the design delay time.
  • Output signal OUT is output.
  • FIG. 4 is a diagram showing a first majority circuit in the first embodiment.
  • the majority circuit M1 includes AND gates 41 to 43 that output an internal signal that is the logical product of any two of the delayed signals DA, DB, and DC input to the input terminals MA, MB, and MC, and AND gates 41 to 43. And an OR gate 44 for outputting a logical sum of the output internal signals.
  • the design delay time Yd can be generated by the delay circuit 10.
  • “equivalent” includes not only the case where the actual operation speed of the CMOS inverter matches the design value, but also the variation in delay time that can be allowed as a delay gate even if the actual operation speed deviates from the design value. It is included in the range of and can be regarded as almost equal.
  • FIG. 5 is a first timing chart of the majority circuit in the first embodiment.
  • FIG. 5 shows a case where the actual delay times Ya1 and Ya2 are equal to the design delay time Yd for the delay gates D1 and D2, but the actual delay time Ya3 is longer than the design delay time Yd for the delay gate D3.
  • Delay signals DA and DB of delay gates D1 and D2 fall at time T1 delayed by Yd from time T0 in response to the fall of input signal IN at time T0.
  • the delay signal DC of the delay gate D3 affected by the manufacturing variation falls at the time T2 delayed by Ya3 from the time T0 in response to the fall of the input signal IN at the time T0.
  • the delay signals DA and DB rise at time T4 delayed by Yd from time T3 in response to the rise of the input signal IN at time T3.
  • the delay signal DC rises at time T5 delayed by Ya3 from time T3 in response to the rise of the input signal IN at time T3.
  • the internal signal AB outputted from the AND gate 41 to which the delay signals DA and DB are inputted falls at the time T1 and rises at the time T4.
  • the internal signal BC output from the AND gate 42 to which the delay signals DB and DC are input falls at time T1 and rises at time T5.
  • the internal signal CA output from the AND gate 43 to which the delay signals DC and DA are input falls at time T1 and rises at time T5.
  • the output signal OUT of the majority circuit M1 falls at time T1 and rises at time T4. That is, the delay time of the output signal OUT becomes the same design delay time Yd as the delay signals DA and DB of the delay gates D1 and D2 that are not affected by manufacturing variations.
  • the majority circuit M1 takes a majority decision based on the actual delay times of the three delay signals DA to DC, and generates the design delay time Yd.
  • the internal signal CA of the OR gate 43 falls at time T1 and rises at time T5 as in FIG. That is, the delay time of the output signal OUT becomes the same design delay time Yd as the delay signals DA and DB.
  • the output internal signal becomes L level.
  • the internal signals BC and CA of the AND gates 42 and 43 including the delay signals having time variations are lower than the internal signal AB of the AND gate 41 in which the input delay signals all have the design delay time Yd. The width becomes wider.
  • the OR gate 44 selects and outputs the internal signal AB having the narrowest L level pulse width among the internal signals AB to CA of each AND gate. As a result, the delay time of the output signal OUT becomes the design delay time Yd.
  • FIG. 6 is a second timing chart of the majority circuit in the first embodiment.
  • FIG. 6 is a special example, but is a timing chart when the falling or rising edge of any one of the delay signals DA, DB, and DC deviates from the design delay time Yd.
  • the delay time Ya11 and Ya12 of the delay signal DA are both equal to the design delay time Yd.
  • the delay gate D2 the falling delay time Ya21 of the delay signal DB is longer than the design delay time Yd, and the rising delay time Ya22 is equivalent to the design delay time Yd.
  • the delay time Ya31 of the fall of the delay signal DC is equal to the design delay time Yd, but the rise delay time Ya32 is longer than the design delay time Yd.
  • the delay signals DA and DC output from the delay gates D1 and D3 fall at time T11 delayed by Yd from time T10 in response to the fall of the input signal IN at time T10.
  • the delay signal DB output from the delay gate D2 falls at time T12 delayed by Ya2 from time T10.
  • the delay signals DA and DB output from the delay gates D1 and D2 rise at time T14 delayed by Yd from time T13 in response to the rise of the input signal IN at time T13.
  • the delay signal DC output from the delay gate D3 rises at time T15 delayed by Ya32 from time T3.
  • the internal signal AB of the AND gate 41 falls at time T11 and rises at time T14.
  • the internal signal BC of the AND gate 42 and the internal signal CA of the AND gate 43 fall at time T11 and rise at time T15.
  • the output signal OUT of the majority circuit M1 falls at the same time T11 as the delay signals DA and DC, and rises at the same time T14 as the delay signals DA and DB. Therefore, the delay time of the output signal OUT is the design delay time Yd. Become. In this way, in FIG. 6, the majority circuit M1 takes a majority decision with the actual delay times of the falling edge and the falling edge, and generates the design delay time Yd.
  • the internal signals AB and BC of the AND gates 41 and 42 are It falls at a timing earlier than time T11, delayed by Ya21 from T10.
  • the fall timing of the internal signal CA of the AND gate 43 and the rise of the internal signals AB to CA are the same as those in the solid line portion of FIG.
  • the output signal OUT falls at the same time T11 as the delay signals DA and DC, and rises at the same time T14 as the delay signals DA and DB, so the delay time of the output signal OUT becomes the design delay time Yd. .
  • the majority gate M1 in FIG. 4 uses the AND gate whose falling edge of the input delay signal is all the design delay time Yd.
  • the falling edge of the internal signal output by is the slowest.
  • the rising edge of the internal signal output from the AND gate whose rising edges of the input delay signal are all the design delay time Yd is the fastest.
  • the output signal OUT of the OR gate 44 falls based on the internal signal of the AND gate having the slowest falling edge, and rises based on the internal signal of the AND gate having the fastest rising edge. As a result, the delay time of the output signal OUT becomes the design delay time Yd.
  • the majority circuit M1 is not limited to the configuration shown in FIG. 4, and for example, as shown in FIG. 7, the AND gates 41 to 43 may be replaced with OR gates, and the OR gate 44 may be replaced with an AND gate.
  • FIG. 7 is a diagram showing a second majority circuit in the first embodiment.
  • the majority circuit M1 of FIG. 7 includes OR gates 61 to 63 that output an internal signal that is the logical sum of any two of the delayed signals DA, DB, and DC input to the input terminals MA, MB, and MC, and the OR gate 61. And an AND gate 64 for outputting the logical product of the internal signals of .about.63.
  • FIG. 8 is a first timing chart of the second majority circuit in the first embodiment.
  • FIG. 8 is a specific example of a timing chart when the delay signals DA to DC are supplied to the majority circuit M1 of FIG.
  • the output internal signal becomes an H level.
  • the internal signals BC and CA output from the OR gates 62 and 63 including a certain delay signal are higher in level than the internal signal AB output from the OR gate 61 in which all the input delay signals have the design delay time Yd.
  • the pulse width becomes wider.
  • the AND gate 64 selects and outputs the internal signal with the narrowest H-level pulse width among the internal signals AB to CA output from each OR gate. As a result, the delay time of the output signal OUT becomes the design delay time Yd.
  • FIG. 9 is a second timing chart of the second majority circuit in the first embodiment.
  • FIG. 9 is a timing chart when the falling or rising edge of any one of the delay signals DA, DB, and DC deviates from the design delay time Yd, as in FIG.
  • the majority gate M1 in FIG. 7 uses the AND gate whose falling edge of the input delay signal is all the design delay time Yd.
  • the internal signal that is output has the fastest fall.
  • the rising edge of the internal signal output from the AND gate whose rising edges of the input delay signal are all the design delay time Yd is the latest.
  • the output signal OUT of the OR gate 44 falls based on the internal signal of the AND gate having the earliest falling edge, and rises based on the internal signal of the AND gate having the slowest rising edge. As a result, the delay time of the output signal OUT becomes the design delay time Yd.
  • the delay circuit 10 can generate the delay time Yd. As a result, a chip having a delay gate whose actual delay time is deviated can be used, and a decrease in yield can be prevented.
  • FIG. 10 is a diagram illustrating a delay circuit according to the second embodiment.
  • the delay circuit 20 of FIG. 10 includes delay gates D1 to D5 to which an input signal IN is input via an input terminal A, and a majority circuit M2 that is connected to the outputs of the delay gates D1 to D5 and outputs an output signal OUT. .
  • the delay gates D1 to D5 are five types of delay gates in which a plurality of CMOS inverters having different threshold voltages of MOS transistors are connected in the same manner as in FIG. 3, so that each delay time has the same design delay time Yd. It is designed.
  • the input signals IN input from the input terminal A to the delay gates D1, D2, D3, D4, D5 are delayed by the actual delay times Ya1, Ya2, Ya3, Ya4, Ya5, respectively, and the delayed signals DA, DB, DC, DD , DE are output.
  • the delayed signals DA, DB, DC, DD, DE are input to the input terminals MA, MB, MC, MD, ME of the majority circuit M2, respectively, and the output signal OUT is output from the output terminal MX of the majority circuit M2. .
  • FIG. 11 is a diagram showing a majority circuit in the second embodiment.
  • the majority circuit M2 includes AND gates 81 to 85 that output an internal signal that is a logical product of any three of the delayed signals DA, DB, DC, DD, and DE input to the input terminals MA, MB, and MC, and an AND gate.
  • An OR gate 86 for outputting a logical sum of internal signals ABC, BCD, CDE, DEA, and EAB of 81 to 85.
  • the delay time of at least any three of the five types of delay gates is equal to the design delay time Yd, one of the internal signals of the AND gates 81 to 85 is selected.
  • the output is equivalent to the design delay time Yd.
  • the output OUT of the OR gate 86 becomes equivalent to the design delay time Yd.
  • FIG. 12 is a timing chart of the majority circuit in the second embodiment.
  • the actual delay times Ya1, Ya2, Ya3 are equal to the design delay time Yd.
  • the actual delay time Ya4 is longer than the design delay time Yd due to manufacturing variations
  • the actual delay time Ya5 is shorter than the design delay time Yd due to manufacturing variations.
  • Delay signals DA, DB, and DC output from the delay gates D1, D2, and D3 fall at time T22 delayed by Yd from time T20 in response to the fall of the input signal IN at time T20.
  • the delay signal DD output from the delay gate D4 affected by the manufacturing variation falls at the time T23 delayed by Ya4 from the time T20 in response to the falling of the input signal IN at the time T20.
  • the delay signal DD rises at time T27 delayed by Ya4 from time T24 in response to the rise of the input signal IN at time T24.
  • the delay signal DE output from the delay gate D5 affected by the manufacturing variation falls at the time T21 delayed by Ya5 from the time T20 in response to the falling of the input signal IN at the time T20.
  • the delay signal DE rises at time T25 delayed by Ya5 from time T24 in response to the rise of the input signal IN at time T24.
  • the internal signal ABC of the AND gate 81 to which the delay signals DA, DB, and DC are input falls at time T22 and rises at time T26.
  • the internal signal BCD of the AND gate 82 to which the delay signals DB, DC and DD are input falls at time T22 and rises at time T27.
  • the internal signal CDE of the AND gate 83 to which the delay signals DC, DD and DE are input falls at time T21 and rises at time T27.
  • the internal signal DEA of the AND gate 84 to which the delay signals DD, DE and DA are input falls at time T21 and rises at time T27.
  • the internal signal EAB of the AND gate 85 to which the delay signals DE, DA and DB are input falls at time T21 and rises at time T26.
  • the output OUT of the OR gate 86 falls at time T22 and rises at time T26. That is, the delay time of the output signal OUT of the majority circuit M2 becomes the same design delay time Yd as the delay signals DA to DC. As described above, in FIG. 12, the majority circuit M2 takes a majority decision based on the actual delay times of the five delay signals DA to DE, and generates the design delay time Yd.
  • the pulse width of the L level becomes narrower than the internal signals BCD to EAB of the AND gates 82 to 85 including the delayed signals having variations of.
  • the OR gate 86 selects and outputs the internal signal ABC having the narrowest L-level pulse width among the internal signals ABC to EAB of the AND gates.
  • the delay circuit 20 can generate the delay time Yd.
  • FIG. 13 is a diagram illustrating a first application example of the delay circuit according to the third embodiment.
  • the chopper circuit 120 of FIG. 13 has a CMOS inverter 121 whose delay time is designed as Zd, a delay circuit 124 designed so that the delay time becomes the design delay time Yd, and a NAND gate 122, and has an input terminal.
  • an output signal OUTA that is a pulse waveform with a desired width W1 is output.
  • the input signal IN is input to the CMOS inverter 121 and the delay circuit 124 at the input terminal A.
  • the delay signal DA1 output from the CMOS inverter 121 and the delay signal DA2 output from the delay circuit 124 are input to the NAND gate 122.
  • An output signal OUT is output from the NAND gate 122.
  • FIG. 14 is a timing chart of the first application example in the third embodiment.
  • the delay signal DA1 of the CMOS inverter 121 rises at time T31 when the actual delay time Za has elapsed from time T30, and the delay signal DA2 of the delay circuit 124 changes from the time T30 to the actual delay time Ya. It rises at time T32 when only elapses.
  • the chopper circuit 120 operates in the same manner after time T33, thereby generating a pulse waveform.
  • the pulse width corresponds to the difference between the delay time Za of the CMOS inverter 121 and the actual delay time Ya of the delay circuit 124, and the actual delay times Za and Ya are equal to the design value Zd and the design delay time Yd, respectively.
  • the pulse width is a desired width W1.
  • the output signal OUTA of the chopper circuit 120 has a desired width if the actual delay time Ya varies due to manufacturing variations. W1 will not be.
  • the actual delay time Za may be shifted from the design value Zd due to manufacturing variations.
  • the CMOS inverter 31 is applied to the CMOS inverter 31 and the delay circuit 124, such as the delay circuit 10 of FIG. 2 and the delay circuit 20 of FIG. .
  • the delay signal DA1 is a signal waveform obtained by inverting the input signal IN
  • the plurality of types of delay gates of the delay circuit applied to the CMOS inverter 121 need to be configured by odd-numbered CMOS inverters. There is.
  • the chopper circuit 120 can output the output signal OUTA that is a pulse waveform having a desired width W1.
  • FIG. 15 is a diagram illustrating a second application example of the delay circuit according to the third embodiment.
  • a clock signal CLK generated based on the input signal IN by a chopper circuit 141 similar to the chopper circuit 120 of FIG. 13 is input to the flip-flops F1, F2, and F3.
  • the flip-flop F1 latches the signal DI0 in response to the clock signal CLK and outputs the signal DI1.
  • the combinational circuits 142 and 143 receive the signal DI1 and output signals DI2 and DI3, respectively.
  • the flip-flop F2 latches the signal DI2 output from the combinational circuit 142 in response to the clock signal CLK.
  • the delay circuit 144 receives the signal DI3 and outputs the signal DI4 after the actual delay time Ya.
  • the flip-flop F3 latches the signal DI4 in response to the clock signal CLK.
  • the flip-flops F2 and F3 latch the signals DI2 and DI4, respectively, at the same timing.
  • the combinational circuit 142 has more gates than the combinational circuit 143, and the delay time of the signal DI2 output from the combinational circuit 142 is the delay time of the signal DI3 output from the combinational circuit 143. Longer than. Therefore, a delay circuit 144 is provided between the combinational circuit 143 and the flip-flop F3 so as to satisfy the setup / hold timing of the flip-flop F3.
  • the signal DI4 output from the delay circuit 144 has an actual delay time Ya corresponding to the difference between the delay time of the signal DI2 and the delay time of the signal DI3.
  • the delay circuit 144 By applying to the delay circuit 144 a delay circuit having a plurality of types of delay gates and majority circuits using MOS transistors of a plurality of technologies, such as the delay circuit 10 of FIG. 2 or the delay circuit 20 of FIG. It is possible to suppress a variation in delay time that may occur and to obtain an actual delay time Ya equivalent to the design delay time Yd.
  • the flip-flops F1, F2, F3 may be latch circuits.

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Abstract

同一種類のトランジスタを有する１段又は複数段のインバータで構成され，入力信号を入力し遅延時間後に遅延信号を出力するディレイゲートを３種類以上有し，３種類以上のディレイゲートは各々異なる種類のトランジスタのインバータで構成され，３種類以上のディレイゲートの遅延時間は同じ設計遅延時間に設定されたディレイゲート群と，ディレイゲート群の各ディレイゲートの遅延信号を入力し，ディレイゲート群のディレイゲートのうち設計遅延時間と同等な実遅延時間を有する過半数のディレイゲートから出力される遅延信号に基づいて，設計遅延時間と同等の実遅延時間を有する出力信号を出力する多数決回路とを有する遅延回路。

Description

遅延回路及びそれを有する集積回路
　本発明は，遅延回路及びそれを有する集積回路に関する。
　一般的にＬＳＩの設計の際，タイミング制約が満たされるように，ＬＳＩ内に張り巡らされた信号又はクロックのパスに，遅延回路が挿入される。遅延回路は，例えば複数段のＣＭＯＳインバータを接続した構成を有する（特許文献１）。この遅延回路の遅延時間は，ＣＭＯＳインバータのＭＯＳトランジスタの動作速度及びそれに起因するＣＭＯＳインバータの動作速度によって決まる。
特公昭６２－００３４５２号公報
　しかしながら，製造プロセスのばらつきにより，ＭＯＳトランジスタの動作速度及びＣＭＯＳインバータの動作速度がばらつくことがある。これにより，ＬＳＩはタイミング制約を満たすことができなくなり不良品となってしまう。
　そこで，本発明の目的は，製造プロセスのばらつきによりＭＯＳトランジスタの動作速度がばらついても所望の遅延時間を生成する遅延回路及びそれを有する集積回路を提供することとする。
　遅延回路の第１の側面は，
　同一種類のトランジスタを有する１段又は複数段のインバータで構成され，入力信号を入力し遅延時間後に遅延信号を出力するディレイゲートを３種類以上有し，前記３種類以上のディレイゲートは各々異なる種類のトランジスタで構成され，前記３種類以上のディレイゲートの前記遅延時間は同じ設計遅延時間に設定されたディレイゲート群と，
　前記ディレイゲート群の各ディレイゲートの前記遅延信号を入力し，前記ディレイゲート群のディレイゲートのうち前記設計遅延時間と同等な実遅延時間を有する過半数のディレイゲートから出力される前記遅延信号に基づいて，前記設計遅延時間と同等の実遅延時間を有する出力信号を出力する多数決回路とを有する。
　第１の側面によれば，所望の遅延時間を生成する遅延回路を提供することができる。
タイミング制約が満たされるようにパスに設けられるディレイゲートの一例を示す図である。 第１の実施の形態における遅延回路を示す図である。 第１の実施の形態におけるディレイゲートの一例を示す図である。 第１の実施の形態における第１の多数決回路を示す図である。 第１の実施の形態における多数決回路の第１のタイミングチャートである。 第１の実施の形態における多数決回路の第２のタイミングチャートである。 第１の実施の形態における第２の多数決回路を示す図である。 第１の実施の形態における第２の多数決回路の第１のタイミングチャートである。 第１の実施の形態における第２の多数決回路の第２のタイミングチャートである。 第２の実施の形態における遅延回路を示す図である。 第２の実施の形態における多数決回路を示す図である。 第２の実施の形態における多数決回路のタイミングチャートである。 第３の実施の形態における遅延回路の第１の適用例を示す図である。 第３の実施の形態における第１の適用例のタイミングチャートである。 第３の実施の形態における遅延回路の第２の適用例を示す図である。
　以下，図面を用いて本発明の実施の形態について説明する。
　図１は，タイミング制約が満たされるようにパスに設けられるディレイゲートの一例を示す図である。
　ディレイゲートは，通常同じテクノロジーのＭＯＳトランジスタによるＣＭＯＳインバータを複数段接続した構成をしている。テクノロジーとは，トランジスタの種別であり，同じテクノロジーとは，例えば，同じ製造工程で製造され，サイズや閾値電圧，動作速度等特性が等しく，トランジスタの種類が同じであることを意味する。
　また，ディレイゲートの遅延時間は，１段のＣＭＯＳインバータによって生じる遅延時間の設計値と段数との積で求められる。
　例えば，図１のディレイゲートＤ０は，４段のＣＭＯＳインバータＣ０により構成される。よって，ＣＭＯＳインバータＣ０１段あたりの動作速度をＳ０とし，１段のＣＭＯＳインバータＣ０により生じる遅延時間をＺ０とすると，入力端子Ａに入力された入力信号は，ディレイゲートＤ０により遅延時間４・Ｚ０だけ遅れて出力端子Ｘから出力される。すなわち，ディレイゲートＤ０は遅延時間４・Ｚ０を有する。
　また，ＣＭＯＳインバータＣ０の動作速度は，ＣＭＯＳインバータを構成するＭＯＳトランジスタの閾値電圧やゲート長，ゲート幅に依存する。ＭＯＳトランジスタのゲート長が短く，ゲート幅が長く，又は閾値電圧が低くなる程，一般にＣＭＯＳインバータＣ０の動作速度は速くなる。反対に，ＭＯＳトランジスタのゲート長が長く，ゲート幅が短く，又は閾値電圧が高くなる程，ＣＭＯＳインバータＣ０の動作速度は遅くなる。
　しかしながら，製造ばらつきにより，チップに形成されたＭＯＳトランジスタの閾値電圧等が設計値からずれると，ＭＯＳトランジスタの動作速度が設計値からずれる。そのため，ディレイゲートＤ０の遅延時間は，所望の遅延時間（設計遅延時間）とならない。つまり，製造ばらつきにより，ディレイゲートの遅延時間がばらつくことでタイミング制約を満たせなくなる。これにより，チップの歩留まりが低下してしまう。
　ところで，最近のＬＳＩは，複数のテクノロジーのＭＯＳトランジスタを有する。
　例えば，テクノロジー毎に閾値電圧が異なる３つのＭＯＳトランジスタを有するＬＳＩでは，第１のテクノロジーのＭＯＳトランジスタ，第２のテクノロジーのＭＯＳトランジスタ，第３のテクノロジーのＭＯＳトランジスタの順に閾値電圧が高いとすると，ＭＯＳトランジスタの動作速度は，第３のテクノロジー，第２のテクノロジー，第１のテクノロジーの順に速くなる。
　また，テクノロジー毎にＭＯＳトランジスタのゲート長が異なる場合には，第１のテクノロジーのＭＯＳトランジスタ，第２のテクノロジーのＭＯＳトランジスタ，第３のテクノロジーのＭＯＳトランジスタの順にゲート長が長いとすると，ＭＯＳトランジスタの動作速度は，第３のテクノロジー，第２のテクノロジー，第１のテクノロジーの順に速くなる。
　さらに，テクノロジー毎にＭＯＳトランジスタのゲート幅が異なる場合には，第１のテクノロジーのＭＯＳトランジスタ，第２のテクノロジーのＭＯＳトランジスタ，第３のテクノロジーのＭＯＳトランジスタの順にゲート幅が短いとすると，ＭＯＳトランジスタの動作速度は，第３のテクノロジー，第２のテクノロジー，第１のテクノロジーの順に速くなる。
　そして，１つのテクノロジーのＭＯＳトランジスタの動作速度が製造ばらつきによりばらつくことはあっても，全てのテクノロジーのＭＯＳトランジスタの動作速度が，製造ばらつきの影響を受けるとは限らないことが経験的にわかってきている。
　例えば，閾値電圧が異なるＭＯＳトランジスタを有するＬＳＩを製造すると，閾値電圧が最も低いＭＯＳトランジスタで構成されたＣＭＯＳインバータ及び閾値電圧が次に低いＭＯＳトランジスタで構成されたＣＭＯＳインバータについては，製造ばらつきは無く両ＣＭＯＳインバータの実際の動作速度が設計値と一致して又はほぼ等しくても，閾値電圧が最も高いＭＯＳトランジスタで構成されたＣＭＯＳインバータの実際の動作速度が，製造ばらつきにより設計値と大幅にずれることがある。ゲート長，ゲート幅が異なるＭＯＳトランジスタを有するＬＳＩの場合についても，上記と同様のことが生じる。
　そこで，以下第１，第２及び第３の実施の形態では，後述するように，動作速度にばらつきのあるＣＭＯＳインバータが存在しても所望の遅延時間（設計遅延時間）を生成する遅延回路１０，２０を用いる。
　［第１の実施の形態］
　図２は，第１の実施の形態における遅延回路を示す図である。図２の遅延回路１０は，入力端子Ａを介して入力信号ＩＮが入力されるディレイゲートＤ１～Ｄ３と，ディレイゲートＤ１～Ｄ３の出力に接続し出力信号ＯＵＴを出力する多数決回路Ｍ１とを有する。
　入力端子ＡからディレイゲートＤ１，Ｄ２，Ｄ３に入力された入力信号ＩＮは，それぞれ実際の遅延時間（実遅延時間）Ｙａ１，Ｙａ２，Ｙａ３だけ遅れて，遅延信号ＤＡ，ＤＢ，ＤＣとしてディレイゲートＤ１，Ｄ２，Ｄ３から出力される。そして，遅延信号ＤＡ，ＤＢ，ＤＣは多数決回路Ｍ１の入力端子ＭＡ，ＭＢ，ＭＣにそれぞれ入力される。
　図３は，第１の実施の形態におけるディレイゲートの一例を示す図である。図３（１）～（３）に示されるディレイゲートＤ１～Ｄ３は，図２のディレイゲートＤ１～Ｄ３に該当し，テクノロジー毎に閾値電圧が異なるＭＯＳトランジスタを使用したＣＭＯＳインバータで構成され，各遅延時間が同じ所望の遅延時間（設計遅延時間）Ｙｄとなるように設計されたものである。
　ディレイゲートＤ１は，閾値電圧Ｖｔｈ１のＭＯＳトランジスタで構成されたＣＭＯＳインバータＣ１を６段有する。また，ディレイゲートＤ２は，閾値電圧Ｖｔｈ２のＭＯＳトランジスタで構成されたＣＭＯＳインバータＣ２を４段有する。そして，ディレイゲートＤ３は，閾値電圧Ｖｔｈ３のＭＯＳトランジスタで構成されたＣＭＯＳインバータＣ３を２段有する。
　ＣＭＯＳインバータＣ１～Ｃ３のなかでＣＭＯＳインバータＣ１の閾値電圧Ｖｔｈ１が最も低く，ＣＭＯＳインバータＣ３の閾値電圧Ｖｔｈ３が最も高いものとする。よって，ＣＭＯＳインバータＣ１～Ｃ３の閾値電圧の関係はＶｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３と表される。
　また，ＣＭＯＳインバータＣ１～Ｃ３の動作速度の設計値をそれぞれＳｄ１，Ｓｄ２，Ｓｄ３とすると，上記閾値電圧の関係より，Ｓｄ１＞Ｓｄ２＞Ｓｄ３と表される。そして，ＣＭＯＳインバータＣ１～Ｃ３により生じる遅延時間の設計値をＺｄ１，Ｚｄ２,Ｚｄ３とすると，Ｚｄ１＜Ｚｄ２＜Ｚｄ３と表される。よって，ディレイゲートＤ１～Ｄ３の設計遅延時間Ｙｄは，Ｙｄ＝６・Ｚｄ１＝４・Ｚｄ２＝２・Ｚｄ２と表される。
　なお，図３は，ＭＯＳトランジスタの閾値電圧が異なるディレイゲートを例にしているが，ＭＯＳトランジスタのゲート長又はゲート幅が異なるディレイゲートであってもよい。
　このような３種類のディレイゲートＤ１，Ｄ２，Ｄ３を有するＬＳＩでは，上述のように，３つのうち，１つのテクノロジーのＭＯＳトランジスタの動作速度が製造ばらつきによりばらつくことはあっても，３つ全てのテクノロジーのＭＯＳトランジスタの動作速度が製造ばらつきの影響を受けることはあまりないことが経験的にわかってきている。つまり，ＣＭＯＳインバータＣ１～Ｃ３のうち少なくとも２種類のＣＭＯＳインバータの動作速度はばらつかず，設計値と一致するか，又はディレイゲートとして許容できる動作速度のばらつきの範囲内になる。そのため，ディレイゲートＤ１～Ｄ３のうち，少なくとも種類のディレイゲートの実遅延時間は，設計遅延時間Ｙｄとなる。
　そこで，第１の実施の形態では，図２の多数決回路Ｍ１は，少なくとも２つの遅延信号は設計遅延時間と同等となる遅延信号ＤＡ，ＤＢ，ＤＣに基づいて，遅延時間が設計遅延時間Ｙｄの出力信号ＯＵＴを出力する。
　図４は，第１の実施の形態における第１の多数決回路を示す図である。多数決回路Ｍ１は，入力端子ＭＡ，ＭＢ，ＭＣに入力された遅延信号ＤＡ，ＤＢ，ＤＣのいずれか２つの論理積である内部信号を出力するＡＮＤゲート４１～４３と，ＡＮＤゲート４１～４３から出力された内部信号の論理和を出力するＯＲゲート４４とを有する。
　製造ばらつきにより１つのテクノロジーのＭＯＳトランジスタの動作速度がばらついても，他の２つのテクノロジーのＭＯＳトランジスタの動作速度はばらつかないので，ディレイゲートＤ１～Ｄ３の遅延信号ＤＡ，ＤＢ，ＤＣのうち２つの遅延信号の実遅延時間は，設計遅延時間Ｙｄと同等になる。その結果，ＡＮＤゲート４１～４３の内部信号ＡＢ，ＢＣ，ＣＡのいずれか１つの内部信号は設計遅延時間Ｙｄとなり，後述するようにＯＲゲート４４の出力ＯＵＴは設計遅延時間Ｙｄとなる。つまり，遅延回路１０により，設計遅延時間Ｙｄを生成することができる。
　なお，「同等」には，ＣＭＯＳインバータの実際の動作速度が設計値と一致している場合だけでなく，実際の動作速度が設計値とずれていても，ディレイゲートとして許容できる遅延時間のばらつきの範囲内にあり，ほぼ等しいとみなすことができる場合も含まれる。
　次に，図５～図９を参照し，図２の遅延回路１０の動作の具体例について説明する。まず，図５は，第１の実施の形態における多数決回路の第１のタイミングチャートである。
　図５は，ディレイゲートＤ１，Ｄ２については実遅延時間Ｙａ１，Ｙａ２が設計遅延時間Ｙｄと同等となったが，ディレイゲートＤ３については実遅延時間Ｙａ３が設計遅延時間Ｙｄよりも長い場合である。
　ディレイゲートＤ１，Ｄ２の遅延信号ＤＡ，ＤＢは，時間Ｔ０の入力信号ＩＮの立ち下がりに応答して，時間Ｔ０からＹｄだけ遅延した時間Ｔ１で立ち下がる。一方，製造ばらつきの影響を受けたディレイゲートＤ３の遅延信号ＤＣは，時間Ｔ０の入力信号ＩＮの立ち下がりに応答して，時間Ｔ０からＹａ３だけ遅延した時間Ｔ２で立ち下がる。
　そして，遅延信号ＤＡ，ＤＢは，時間Ｔ３の入力信号ＩＮの立ち上がりに応答して，時間Ｔ３からＹｄだけ遅延した時間Ｔ４で立ち上がる。遅延信号ＤＣは，時間Ｔ３の入力信号ＩＮの立ち上がりに応答して，時間Ｔ３からＹａ３だけ遅延した時間Ｔ５で立ち上がる。
　これにより，遅延信号ＤＡ及びＤＢを入力されるＡＮＤゲート４１から出力された内部信号ＡＢは，時間Ｔ１で立ち下がり，時間Ｔ４で立ち上がる。また，遅延信号ＤＢ及びＤＣを入力されるＡＮＤゲート４２から出力された内部信号ＢＣは，時間Ｔ１で立ち下がり，時間Ｔ５で立ち上がる。そして，遅延信号ＤＣ及びＤＡを入力されるＡＮＤゲート４３から出力された内部信号ＣＡは，時間Ｔ１で立ち下がり，時間Ｔ５で立ち上がる。
　その結果，多数決回路Ｍ１の出力信号ＯＵＴは，時間Ｔ１で立ち下がり，時間Ｔ４で立ち上がる。すなわち，出力信号ＯＵＴの遅延時間は，製造ばらつきの影響を受けなかったディレイゲートＤ１，Ｄ２の遅延信号ＤＡ，ＤＢと同じ設計遅延時間Ｙｄとなる。このように図５では，多数決回路Ｍ１は，３つの遅延信号ＤＡ～ＤＣの実遅延時間で多数決をとり，設計遅延時間Ｙｄを生成する。
　なお，ディレイゲートＤ３の実遅延時間Ｙａ３が設計遅延時間Ｙｄよりも短い場合，ＡＮＤゲート４２，４３の内部信号ＢＣ，ＣＡは，時間Ｔ０からＹａ３だけ遅延した，時間Ｔ１よりも早いタイミングで立ち下がり，時間Ｔ３からＹｄだけ遅延した時間Ｔ４で立ち上がる。
　その結果，この場合もＯＲゲート４３の内部信号ＣＡは，図５と同じく時間Ｔ１で立ち下がり，時間Ｔ５で立ち上がる。つまり，出力信号ＯＵＴの遅延時間は，遅延信号ＤＡ，ＤＢと同じ設計遅延時間Ｙｄとなる。
　このように，図５では，図４の多数決回路Ｍ１のＡＮＤゲートに入力される遅延信号にＬレベルの信号があれば出力される内部信号がＬレベルになるため，入力される遅延信号に遅延時間のばらつきのある遅延信号が含まれるＡＮＤゲート４２，４３の内部信号ＢＣ，ＣＡは，入力される遅延信号が全て設計遅延時間Ｙｄを有するＡＮＤゲート４１の内部信号ＡＢよりも，Ｌレベルのパルス幅が広くなる。
　そして，ＯＲゲート４４によって，各ＡＮＤゲートの内部信号ＡＢ～ＣＡのうち，Ｌレベルのパルス幅が最も狭い内部信号ＡＢが選択され出力される。その結果，出力信号ＯＵＴの遅延時間は設計遅延時間Ｙｄとなる。
　次に，図６は，第１の実施の形態における多数決回路の第２のタイミングチャートである。図６は，特殊な例であるが，遅延信号ＤＡ，ＤＢ，ＤＣのうちいずれかの立ち下がり又は立ち上がりエッジが設計遅延時間Ｙｄからずれた場合のタイミングチャートである。
　具体的には，まず，ディレイゲートＤ１については，遅延信号ＤＡの立ち下がり及び立ち上がりの遅延時間Ｙａ１１，Ｙａ１２は共に設計遅延時間Ｙｄと同等となる。また，ディレイゲートＤ２については，遅延信号ＤＢの立ち下がりの遅延時間Ｙａ２1は設計遅延時間Ｙｄよりも長い，立ち上がりの遅延時間Ｙａ２２は設計遅延時間Ｙｄと同等となる。そして，ディレイゲートＤ３については，遅延信号ＤＣの立ち下がりの遅延時間Ｙａ３１は設計遅延時間Ｙｄと同等であるが，立ち上がりの遅延時間Ｙａ３２は設計遅延時間Ｙｄよりも長い。
　この場合，ディレイゲートＤ１，Ｄ３から出力される遅延信号ＤＡ，ＤＣは，時間Ｔ１０の入力信号ＩＮの立ち下がりに応答して，時間Ｔ１０からＹｄだけ遅延した時間Ｔ１１で立ち下がる。ディレイゲートＤ２から出力される遅延信号ＤＢは，時間Ｔ１０からＹａ２だけ遅延した時間Ｔ１２で立ち下がる。
　そして，ディレイゲートＤ１，Ｄ２から出力される遅延信号ＤＡ，ＤＢは，時間Ｔ１３の入力信号ＩＮの立ち上がりに応答して，時間Ｔ１３からＹｄだけ遅延した時間Ｔ１４で立ち上がる。ディレイゲートＤ３から出力される遅延信号ＤＣは，時間Ｔ３からＹａ３２だけ遅延した時間Ｔ１５で立ち上がる。
　これにより，ＡＮＤゲート４１の内部信号ＡＢは，時間Ｔ１１で立ち下がり，時間Ｔ１４で立ち上がる。また，ＡＮＤゲート４２の内部信号ＢＣ及びＡＮＤゲート４３の内部信号ＣＡは，時間Ｔ１１で立ち下がり，時間Ｔ１５で立ち上がる。
　その結果，多数決回路Ｍ１の出力信号ＯＵＴは，遅延信号ＤＡ及びＤＣと同じ時間Ｔ１１で立ち下がり，遅延信号ＤＡ及びＤＢと同じ時間Ｔ１４で立ち上がるため，出力信号ＯＵＴの遅延時間は設計遅延時間Ｙｄとなる。このように図６では，多数決回路Ｍ１は，立ち下がりエッジ及び立ち下がりエッジそれぞれの実遅延時間で多数決をとり，設計遅延時間Ｙｄを生成する。
　なお，図６の点線部分のように，ディレイゲートＤ２の遅延信号ＤＢの立ち下がりエッジの遅延時間Ｙａ２１が設計遅延時間Ｙｄよりも短い場合，ＡＮＤゲート４１，４２の内部信号ＡＢ，ＢＣは，時間Ｔ１０からＹａ２１だけ遅延した，時間Ｔ１１よりも早いタイミングで立ち下がる。ＡＮＤゲート４３の内部信号ＣＡの立ち下がりタイミング，及び内部信号ＡＢ～ＣＡの立ち上がりは図６の実線部分と同様である。
　その結果，この場合も出力信号ＯＵＴは，遅延信号ＤＡ及びＤＣと同じ時間Ｔ１１で立ち下がり，遅延信号ＤＡ及びＤＢと同じ時間Ｔ１４で立ち上がるため，出力信号ＯＵＴの遅延時間は設計遅延時間Ｙｄとなる。
　図６のように，立ち下がり又は立ち上がりエッジのいずれかで遅延時間にばらつきがある場合，図４の多数決回路Ｍ１によって，入力される遅延信号の立ち下がりエッジが全て設計遅延時間ＹｄであるＡＮＤゲートが出力する内部信号は，立ち下がりエッジが最も遅くなる。また，入力される遅延信号の立ち上がりエッジが全て設計遅延時間ＹｄであるＡＮＤゲートが出力する内部信号は，立ち上がりエッジが最も早くなる。
　そして，ＯＲゲート４４の出力信号ＯＵＴは，立ち下がりエッジが最も遅いＡＮＤゲートの内部信号に基づいて立ち下がり，立ち上がりエッジが最も早いＡＮＤゲートの内部信号に基づいて立ち上がる。その結果，出力信号ＯＵＴの遅延時間は設計遅延時間Ｙｄとなる。
　なお，多数決回路Ｍ１は図４の構成に限らず，例えば，図７に示すようにＡＮＤゲート４１～４３をそれぞれＯＲゲートに置き換えて，ＯＲゲート４４をＡＮＤゲートに置き換えた構成でもよい。
　図７は，第１の実施の形態における第２の多数決回路を示す図である。図７の多数決回路Ｍ１は，入力端子ＭＡ，ＭＢ，ＭＣに入力された遅延信号ＤＡ，ＤＢ，ＤＣのいずれか２つの論理和である内部信号を出力するＯＲゲート６１～６３と，ＯＲゲート６１～６３の内部信号の論理積を出力するＡＮＤゲート６４とを有する。
　図８は，第１の実施の形態における第２の多数決回路の第１のタイミングチャートである。図８は，図６の多数決回路Ｍ１に遅延信号ＤＡ～ＤＣが供給された場合のタイミングチャートの具体例である。
　図８では，図７の多数決回路Ｍ１のＯＲゲートに入力される遅延信号にＨレベルの信号があれば出力される内部信号がＨレベルになるため，入力される遅延信号に遅延時間のばらつきのある遅延信号が含まれるＯＲゲート６２，６３から出力される内部信号ＢＣ，ＣＡは，入力される遅延信号が全て設計遅延時間Ｙｄを有するＯＲゲート６１から出力される内部信号ＡＢよりも，Ｈレベルのパルス幅が広くなる。
　そして，ＡＮＤゲート６４によって，各ＯＲゲートが出力する内部信号ＡＢ～ＣＡのうちＨレベルのパルス幅が最も狭い内部信号が選択され出力される。その結果，出力信号ＯＵＴの遅延時間は設計遅延時間Ｙｄとなる。
　次に，図９は，第１の実施の形態における第２の多数決回路の第２のタイミングチャートである。図９は，図６と同様に，遅延信号ＤＡ，ＤＢ，ＤＣのうちいずれかの立ち下がり又は立ち上がりエッジが設計遅延時間Ｙｄからずれた場合のタイミングチャートである。
　図９のように，立ち下がり又は立ち上がりエッジのいずれかで遅延時間にばらつきがある場合，図７の多数決回路Ｍ１によって，入力される遅延信号の立ち下がりエッジが全て設計遅延時間ＹｄであるＡＮＤゲートが出力する内部信号は，立ち下がりが最も早くなる。また，入力される遅延信号の立ち上がりエッジが全て設計遅延時間ＹｄであるＡＮＤゲートが出力する内部信号は，立ち上がりエッジは最も遅くなる。
　そして，ＯＲゲート４４の出力信号ＯＵＴは，立ち下がりエッジが最も早いＡＮＤゲートの内部信号に基づいて立ち下がり，立ち上がりエッジが最も遅いＡＮＤゲートの内部信号に基づいて立ち上がる。その結果，出力信号ＯＵＴの遅延時間は設計遅延時間Ｙｄとなる。
　以上のように，第１の実施の形態では，設計遅延時間Ｙｄで設計された３種類のディレイゲートのうち，１種類のディレイゲートの実遅延時間が設計遅延時間Ｙｄからずれても，他の２種類のディレイゲートの実遅延時間が設計遅延時間Ｙｄと同等であれば，遅延回路１０は遅延時間Ｙｄを生成することができる。これにより，実遅延時間がずれたディレイゲートを有するチップも使用することができ，歩留まりの低下を防ぐことができる。
　［第２の実施の形態］
　第２の実施の形態では，ＭＯＳトランジスタのテクノロジーが異なる５種類のＣＭＯＳインバータをＬＳＩが有する場合の遅延回路の構成と動作について説明する。
　図１０は，第２の実施の形態における遅延回路を示す図である。図１０の遅延回路２０は，入力端子Ａを介して入力信号ＩＮが入力されるディレイゲートＤ１～Ｄ５と，ディレイゲートＤ１～Ｄ５の出力に接続し出力信号ＯＵＴを出力する多数決回路Ｍ２とを有する。
　ディレイゲートＤ１～Ｄ５は，図３と同様，構成するＭＯＳトランジスタの閾値電圧がそれぞれ異なるＣＭＯＳインバータを複数段接続した５種類のディレイゲートであり，各遅延時間が同じ設計遅延時間Ｙｄとなるように設計されたものである。
　入力端子ＡからディレイゲートＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５に入力された入力信号ＩＮは，それぞれ実遅延時間Ｙａ１，Ｙａ２，Ｙａ３，Ｙａ４，Ｙａ５だけ遅れて，遅延信号ＤＡ，ＤＢ，ＤＣ，ＤＤ，ＤＥとなって出力される。そして，遅延信号ＤＡ，ＤＢ，ＤＣ，ＤＤ，ＤＥは，多数決回路Ｍ２の入力端子ＭＡ，ＭＢ，ＭＣ，ＭＤ，ＭＥにそれぞれ入力され，多数決回路Ｍ２の出力端子ＭＸから出力信号ＯＵＴが出力される。
　図１１は，第２の実施の形態における多数決回路を示す図である。多数決回路Ｍ２は，入力端子ＭＡ，ＭＢ，ＭＣに入力された遅延信号ＤＡ，ＤＢ，ＤＣ，ＤＤ，ＤＥのいずれか３つの論理積である内部信号を出力するＡＮＤゲート８１～８５と，ＡＮＤゲート８１～８５の内部信号ＡＢＣ，ＢＣＤ，ＣＤＥ，ＤＥＡ，ＥＡＢの論理和を出力するＯＲゲート８６とを有する。
　よって，後述するように，５種類のディレイゲートのうち，少なくともいずれか３種類のディレイゲートの遅延時間が設計遅延時間Ｙｄと同等であれば，ＡＮＤゲート８１～８５の内部信号のいずれか１つの出力は設計遅延時間Ｙｄと同等になる。その結果，ＯＲゲート８６の出力ＯＵＴは設計遅延時間Ｙｄと同等になる。
　図１２は，第２の実施の形態における多数決回路のタイミングチャートである。図１２では，ディレイゲートＤ１～Ｄ３については，実遅延時間Ｙａ１，Ｙａ２，Ｙａ３が設計遅延時間Ｙｄと同等である。しかし，ディレイゲートＤ４については，製造ばらつきにより実遅延時間Ｙａ４が設計遅延時間Ｙｄより長く，ディレイゲートＤ５については，製造ばらつきにより実遅延時間Ｙａ５が設計遅延時間Ｙｄより短い。
　ディレイゲートＤ１，Ｄ２，Ｄ３からそれぞれ出力される遅延信号ＤＡ，ＤＢ，ＤＣは，時間Ｔ２０の入力信号ＩＮの立ち下がりに応答して，時間Ｔ２０からＹｄだけ遅延した時間Ｔ２２で立ち下がる。また，遅延信号ＤＡ，ＤＢ，ＤＣは，時間Ｔ２４の入力信号ＩＮの立ち上がりに応答して，時間Ｔ２４からＹｄだけ遅延した時間Ｔ２６に立ち上がる。
　製造ばらつきの影響を受けたディレイゲートＤ４から出力される遅延信号ＤＤは，時間Ｔ２０の入力信号ＩＮの立ち下がりに応答して，時間Ｔ２０からＹａ４だけ遅延した時間Ｔ２３で立ち下がる。また，遅延信号ＤＤは，時間Ｔ２４の入力信号ＩＮの立ち上がりに応答して，時間Ｔ２４からＹａ４だけ遅延した時間Ｔ２７に立ち上がる。
　製造ばらつきの影響を受けたディレイゲートＤ５から出力される遅延信号ＤＥは，時間Ｔ２０の入力信号ＩＮの立ち下がりに応答して，時間Ｔ２０からＹａ５だけ遅延した時間Ｔ２１で立ち下がる。また，遅延信号ＤＥは，時間Ｔ２４の入力信号ＩＮの立ち上がりに応答して，時間Ｔ２４からＹａ５だけ遅延した時間Ｔ２５に立ち上がる。
　これにより，遅延信号ＤＡ，ＤＢ及びＤＣを入力されるＡＮＤゲート８１の内部信号ＡＢＣは，時間Ｔ２２で立ち下がり，時間Ｔ２６で立ち上がる。遅延信号ＤＢ，ＤＣ及びＤＤを入力されるＡＮＤゲート８２の内部信号ＢＣＤは，時間Ｔ２２で立ち下がり，時間Ｔ２７で立ち上がる。遅延信号ＤＣ，ＤＤ及びＤＥを入力されるＡＮＤゲート８３の内部信号ＣＤＥは，時間Ｔ２１で立ち下がり，時間Ｔ２７で立ち上がる。遅延信号ＤＤ，ＤＥ及びＤＡを入力されるＡＮＤゲート８４の内部信号ＤＥＡは，時間Ｔ２１で立ち下がり，時間Ｔ２７で立ち上がる。遅延信号ＤＥ，ＤＡ及びＤＢを入力されるＡＮＤゲート８５の内部信号ＥＡＢは，時間Ｔ２１で立ち下がり，時間Ｔ２６で立ち上がる。
　その結果，ＯＲゲート８６の出力ＯＵＴは，時間Ｔ２２で立ち下がり，時間Ｔ２６で立ち上がる。すなわち，多数決回路Ｍ２の出力信号ＯＵＴの遅延時間は，遅延信号ＤＡ～ＤＣと同じ設計遅延時間Ｙｄとなる。このように図１２では，多数決回路Ｍ２は，５つの遅延信号ＤＡ～ＤＥの実遅延時間で多数決をとり，設計遅延時間Ｙｄを生成する。
　また，図１２では，図５と同様に，図１１の多数決回路Ｍ２によって，入力される遅延信号が全て設計遅延時間Ｙｄを有するＡＮＤゲート８１の内部信号ＡＢＣは，入力される遅延信号に遅延時間のばらつきのある遅延信号が含まれるＡＮＤゲート８２～８５の内部信号ＢＣＤ～ＥＡＢよりも，Ｌレベルのパルス幅が狭くなる。そして，ＯＲゲート８６によって，各ＡＮＤゲートの内部信号ＡＢＣ～ＥＡＢのうちＬレベルのパルス幅が最も狭い内部信号ＡＢＣが選択され出力される。
　以上のように，第２の実施の形態では，設計遅延時間Ｙｄに設計された５種類のディレイゲートのうち，実遅延時間が設計遅延時間Ｙｄからずれたディレイゲートが存在しても，少なくとも３種類のディレイゲートの実遅延時間が設計遅延時間Ｙｄと同等であれば，遅延回路２０は遅延時間Ｙｄを生成することができる。
　［第３の実施の形態］
　第３の実施の形態では，図２の遅延回路１０又は図１０の遅延回路２０の適用例について説明する。
　図１３は，第３の実施の形態における遅延回路の第１の適用例を示す図である。図１３のチョッパ回路１２０は，遅延時間の設計値がＺｄであるＣＭＯＳインバータ１２１と，遅延時間が設計遅延時間Ｙｄとなるよう設計された遅延回路１２４と，ＮＡＮＤゲート１２２とを有し，入力端子Ａに入力された入力信号ＩＮに応答して，所望の幅Ｗ１のパルス波形である出力信号ＯＵＴＡを出力する。
　入力端子Ａに入力信号ＩＮは，ＣＭＯＳインバータ１２１と遅延回路１２４に入力される。ＣＭＯＳインバータ１２１から出力された遅延信号ＤＡ１及び遅延回路１２４から出力された遅延信号ＤＡ２は，ＮＡＮＤゲート１２２に入力される。そして，ＮＡＮＤゲート１２２から出力信号ＯＵＴが出力される。
　図１４を参照して，チョッパ回路１２０の動作について説明する。図１４は，第３の実施の形態における第１の適用例のタイミングチャートである。
　入力信号ＩＮが時間Ｔ３０で立ち下がると，ＣＭＯＳインバータ１２１の遅延信号ＤＡ１は時間Ｔ３０から実遅延時間Ｚａだけ経過した時間Ｔ３１に立ち上がり，遅延回路１２４の遅延信号ＤＡ２は，時間Ｔ３０から実遅延時間Ｙａだけ経過した時間Ｔ３２に立ち上がる。
　これにより，出力信号ＯＵＴＡは，時間Ｔ３１で立ち下がり，時間Ｔ３２で立ち上がる。そして，チョッパ回路１２０は，時間Ｔ３３以降も同様に動作することで，パルス波形が生成する。また，そのパルス幅は，ＣＭＯＳインバータ１２１の遅延時間Ｚａと遅延回路１２４の実遅延時間Ｙａとの差に相当し，実遅延時間Ｚａ，Ｙａがそれぞれ設計値Ｚｄ，設計遅延時間Ｙｄと同等であればパルス幅は所望の幅Ｗ１となる。
　ここで，１つのテクノロジーのＭＯＳトランジスタによるＣＭＯＳインバータで構成されたディレイゲートが遅延回路１２４に使用された場合，製造ばらつきにより実遅延時間Ｙａがばらつくとチョッパ回路１２０の出力信号ＯＵＴＡは，所望の幅Ｗ１にならない。また，ＣＭＯＳインバータ１２１にも，製造ばらつきにより実遅延時間Ｚａが設計値Ｚｄとずれる可能性がある。
　そこで，図２の遅延回路１０や図１０の遅延回路２０等，複数のテクノロジーのＭＯＳトランジスタによる複数種類のディレイゲートと多数決回路とを有する遅延回路を，ＣＭＯＳインバータ３１と遅延回路１２４とに適用する。なお，図１３では，遅延信号ＤＡ１は入力信号ＩＮを反転した信号波形であるため，ＣＭＯＳインバータ１２１に適用する遅延回路の複数種類のディレイゲートは，それぞれ奇数段のＣＭＯＳインバータで構成されている必要がある。
　これにより，製造ばらつきのあるディレイゲートが存在しても，遅延信号ＤＡ１の実際の遅延信号Ｚａは設計値Ｚｄと同等となり，遅延信号ＤＡ２の実遅延時間Ｙａは設計遅延時間Ｙｄと同等となる。その結果，チョッパ回路１２０は，所望の幅Ｗ１のパルス波形である出力信号ＯＵＴＡを出力することができる。
　図１５は，第３の実施の形態における遅延回路の第２の適用例を示す図である。図１５の集積回路１４０では，図１３のチョッパ回路１２０と同様なチョッパ回路１４１が入力信号ＩＮに基づいて生成したクロック信号ＣＬＫが，フリップフロップＦ１，Ｆ２，Ｆ３に入力される。
　フリップフロップＦ１はクロック信号ＣＬＫに応答して信号ＤＩ０をラッチし，信号ＤＩ１を出力する。組合せ回路１４２及び１４３は信号ＤＩ１を入力し，それぞれ信号ＤＩ２，ＤＩ３を出力する。フリップフロップＦ２は，クロック信号ＣＬＫに応答して組合せ回路１４２から出力される信号ＤＩ２をラッチする。遅延回路１４４は信号ＤＩ３を入力し，実遅延時間Ｙａ後に信号ＤＩ４を出力する。フリップフロップＦ３は，クロック信号ＣＬＫに応答して信号ＤＩ４をラッチする。フリップフロップＦ２，Ｆ３は同じタイミングでそれぞれ信号ＤＩ２，ＤＩ４をラッチする。
　ここで，組合せ回路１４２は，組合せ回路１４３よりも多くの段数のゲートを有しており，組合せ回路１４２から出力される信号ＤＩ２の遅延時間は，組合せ回路１４３から出力される信号ＤＩ３の遅延時間よりも長い。そのため，フリップフロップＦ３のセットアップ・ホールドタイミングを満たすように，組合せ回路１４３とフリップフロップＦ３との間に遅延回路１４４が設けられている。これにより，遅延回路１４４から出力される信号ＤＩ４は，信号ＤＩ２の遅延時間と信号ＤＩ３の遅延時間との差分に対応した実遅延時間Ｙａを有する。
　遅延回路１４４に，図２の遅延回路１０又は図１０の遅延回路２０等，複数のテクノロジーのＭＯＳトランジスタによる複数種類のディレイゲートと多数決回路とを有する遅延回路を適用することにより，遅延回路１４４で生じ得る遅延時間のばらつきを抑え，設計遅延時間Ｙｄと同等な実遅延時間Ｙａを得ることができる。ちなみにフリップフロップＦ１,Ｆ２，Ｆ３，はラッチ回路でもよい。
Ａ：入力端子
Ｘ：出力端子
Ｃ０～Ｃ３：ＣＭＯＳインバータ
Ｄ０～Ｄ３：ディレイゲート
Ｍ１，Ｍ２：多数決回路
ＩＮ：入力信号
ＯＵＴ：出力信号
Ｙｄ：ディレイゲートの設計遅延時間
Ｙａ：ディレイゲートの実遅延時間
Ｚｄ：ＣＭＯＳインバータの設計遅延時間
Ｚａ：ＣＭＯＳインバータの実遅延時間

Claims (10)

  1. 　同一種類のトランジスタを有する１段又は複数段のインバータで構成され，入力信号を入力し遅延時間後に遅延信号を出力するディレイゲートを３種類以上有し，前記３種類以上のディレイゲートは各々異なる種類のトランジスタのインバータで構成され，前記３種類以上のディレイゲートの前記遅延時間は同じ設計遅延時間に設定されたディレイゲート群と，
    　前記ディレイゲート群の各ディレイゲートの前記遅延信号を入力し，前記ディレイゲート群のディレイゲートのうち前記設計遅延時間と同等な実遅延時間を有する過半数のディレイゲートから出力される前記遅延信号に基づいて，前記設計遅延時間と同等の実遅延時間を有する出力信号を出力する多数決回路とを有する遅延回路。
  2. 　請求項１において，
    　前記３種類以上のディレイゲートは，各々閾値電圧が異なる前記トランジスタを有する前記インバータで構成される遅延回路。
  3. 　請求項１において，
    　前記３種類以上のディレイゲートは，各々ゲート長が異なる前記トランジスタを有する前記インバータで構成される遅延回路。
  4. 　請求項１において，
    　前記３種類以上のディレイゲートは，各々ゲート幅が異なる前記トランジスタを有する前記インバータで構成される遅延回路。
  5. 　請求項１において，
    　前記多数決回路は，前記３種類以上のディレイゲートのうち過半数のディレイゲートから出力される前記遅延信号の論理積である複数の内部信号のなかから，Ｌレベルのパルス幅が最も狭い前記内部信号を選択して出力する遅延回路。
  6. 　請求項１において，
    　前記遅延信号の立ち下がりエッジでは，前記３種類以上のディレイゲートのうち過半数のディレイゲートの前記実遅延時間が前記設計遅延時間と同等となり，
    　前記遅延信号の立ち上がりエッジでは，前記３種類以上のディレイゲートのうち過半数のディレイゲートの前記実遅延時間が前記設計遅延時間と同等となり，
    　前記多数決回路は，前記３種類以上のディレイゲートのうちの過半数のディレイゲートから出力される前記遅延信号の論理積である複数の内部信号のうち，立ち下がりエッジが最も遅い前記内部信号に基づいて立ち下がり，立ち上がりエッジが最も早い前記内部信号に基づいて立ち上がる前記出力信号を出力する遅延回路。
  7. 　請求項１において，
    　前記多数決回路は，前記３種類以上のディレイゲートのうち過半数のディレイゲートから出力される前記遅延信号の論理和である複数の内部信号のなかから，Ｈレベルのパルス幅が最も狭い前記内部信号を選択して出力する遅延回路。
  8. 　請求項１において，
    　前記遅延信号の立ち下がりエッジでは，前記３種類以上のディレイゲートのうち過半数のディレイゲートの前記実遅延時間が前記設計遅延時間と同等となり，
    　前記遅延信号の立ち上がりエッジでは，前記３種類以上のディレイゲートのうち過半数のディレイゲートの前記実遅延時間が前記設計遅延時間と同等となり，
    　前記多数決回路は，前記３種類以上のディレイゲートのうちの過半数のディレイゲートから出力される前記遅延信号の論理和である複数の内部信号のうち，立ち下がりエッジが最も早い前記内部信号に基づいて立ち下がり，立ち上がりエッジが最も遅い前記内部信号に基づいて立ち上がる前記出力信号を出力する遅延回路。
  9. 　請求項１に記載の遅延回路の前記出力信号と前記入力信号とを合成し，前記出力信号が有する前記実遅延時間に対応したパルス幅を有するパルス波形を生成するチョッパ回路を有する集積回路。
  10. 　請求項１記載の遅延回路を有する集積回路であって，
    　クロックに応答して第１の信号をラッチし第２の信号を出力する第１のフリップフロップと，
    　前記第２の信号を入力し第３の信号を出力する第１の組合せ回路と，
    　前記クロックに応答して前記第３の信号をラッチする第２のフリップフロップと，
    　前記第２の信号を入力し前記第４の信号を出力する第２の組合せ回路と，
    　前記第４の信号を前記入力信号として入力し前記出力信号を出力する前記遅延回路と，
    　前記クロックに応答して前記出力信号をラッチする第３のフリップフロップとを有し，
    　前記遅延回路は，前記第３の信号が有する遅延時間と前記第４の信号が有する遅延時間との差分に対応した実遅延時間を有する集積回路。
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* Cited by examiner, † Cited by third party
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