JP2010212934A

JP2010212934A - 半導体装置

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Publication number: JP2010212934A
Application number: JP2009056119A
Authority: JP
Inventors: Fumihiko Tachibana; 文彦橘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-03-10
Filing date: 2009-03-10
Publication date: 2010-09-24
Also published as: US20100231273A1

Abstract

【課題】より適切にリセット信号を出力することが可能な半導体装置を提供する。
【解決手段】半導体装置は、信号端子の電圧に応じてリセット信号が出力される出力端子と、信号端子と電源との間に接続され、接地にゲートが接続された第１のＭＯＳトランジスタと、信号端子と接地との間に接続された第１の容量素子と、信号端子と接地との間に接続され、第１の端子にゲートが接続された第２のＭＯＳトランジスタと、電源と第１の端子との間に接続され、接地にゲートが接続された第３のＭＯＳトランジスタと、第１の端子と第２の端子との間に接続され、接地にゲートが接続された第４のＭＯＳトランジスタと、電源と第２の端子との間に接続された第２の容量素子と、第２の端子と接地との間に接続され、電源にゲートが接続された第５のＭＯＳトランジスタと、を備える。
【選択図】図１

Description

本発明は、回路の状態をリセットするためのリセット信号を出力する半導体装置に関する。

基板バイアス技術を使用した回路では、電源立ち上げの際、電源電圧と基板電圧の乖離が大きくなりラッチアップを引き起こす可能性がある。このため、電源立ち上げ時には、基板電圧を電源電圧にシャント（ｓｈｕｎｔ）する必要がある。

従来のパワーオンリセット回路（例えば、特許文献１参照。）は、電源立ち上げ直後、直列に接続された抵抗素子と容量素子からなる電圧検知回路の出力が“Ｌｏｗ”レベルである。このため、発振器の信号をカウントするカウンタの値やフリップフロップの値がリセットされた状態であり、該フリップフロップの出力が“Ｌｏｗ”レベルとなる。そして、時間の経過とともに該抵抗素子を介して該容量素子に電荷が蓄積され、該電圧検知回路の出力が“Ｈｉｇｈ”レベルになると、該発振器が動作し始める。該カウンタの値が規定値になると該フリップフロップのＣＬＫ端子に信号が入り、該フリップフロップの出力が“Ｈｉｇｈ”レベルとなる。このフリップフロップの出力を基板バイアス発生回路向けのリセット信号として使用する。これにより、電源立ち上げ時に、一定時間リセットを掛けて、基板電圧を電源電圧にシャントすることが可能である。

しかし、上記従来のパワーオンリセット回路では、電源を立ち下げた後も該容量素子に電荷が残るため、電源の再立ち上げ時にリセット信号が“Ｌｏｗ”レベルとならない。これにより、フリップフロップの出力がリセットされなくなるという問題があった。

上記問題を解決するものとして、他の従来のパワーオンリセット回路には、放電回路（ｐＭＯＳトランジスタ）を備えるものがある（例えば、特許文献２参照）。

このパワーオンリセット回路は、電源オフ時に、容量素子間の電圧を該ｐＭＯＳトランジスタの閾値電圧まで下げることが可能である。

しかし、このパワーオンリセット回路では、該ｐＭＯＳトランジスタの閾値電圧が高い場合、容量素子間の電圧が十分に下がり切らず、リセット信号が適切に発生しない問題があった。

特開２０００−１３８３４８号公報（第１０図）特開平０９−２７０６８６号公報（第１図）

本発明は、より適切にリセット信号を出力することが可能な半導体装置（パワーオンリセット回路）を提供することを目的とする。

本発明の一態様に係る半導体装置は、
信号端子と、
前記信号端子の電圧に応じてリセット信号が出力される出力端子と、
前記信号端子と第１の電源線との間に接続され、第２の電源線にゲートが接続された第１導電型の第１のＭＯＳトランジスタと、
前記信号端子と前記第２の電源線との間に接続された第１の容量素子と、
前記信号端子と前記第２の電源線との間に接続され、第１の端子にゲートが接続された第１導電型の第２のＭＯＳトランジスタと、
前記第１の電源線と前記第１の端子との間に接続され、前記第２の電源線にゲートが接続された第１導電型の第３のＭＯＳトランジスタと、
前記第１の端子と第２の端子との間に接続され、前記第２の電源線にゲートが接続された第２導電型の第４のＭＯＳトランジスタと、
前記第１の電源線と前記第２の端子との間に接続された第２の容量素子と、
前記第２の端子と前記第２の電源線との間に接続され、前記第１の電源線にゲートが接続された第２導電型の第５のＭＯＳトランジスタと、を備える
ことを特徴とする。

本発明の他の態様に係る半導体装置は、
信号端子と、
前記信号端子の電圧に応じてリセット信号が出力される出力端子と、
前記信号端子と第１の電源線との間に接続され、第２の電源線にゲートが接続された第１導電型の第１のＭＯＳトランジスタと、
前記信号端子と前記第２の電源線との間に接続された第１の容量素子と、
前記信号端子と前記第２の電源線との間に接続され、第１の端子にゲートが接続された第１導電型の第２のＭＯＳトランジスタと、
前記第１の電源線と前記第１の端子との間に接続され、前記第２の電源線にゲートが接続された第１導電型の第３のＭＯＳトランジスタと、
前記第１の端子と第２の端子との間に接続され、前記第２の電源線にゲートが接続された第２導電型の第４のＭＯＳトランジスタと、
前記第１の電源線と前記第２の端子との間に接続された第２の容量素子と、
前記第２の端子と前記第２の電源線との間に接続され、ダイオード接続された第５のＭＯＳトランジスタと、を備える
ことを特徴とする。

本発明に係る半導体装置によれば、より適切にリセット信号を出力することができる。

本発明の一態様である実施例１に係るパワーオンリセット回路１００の構成を示す回路図である。図１に示すパワーオンリセット回路１００の電圧生成部Ａの動作の一例を示す図である。電源立ち上げと電源立ち下げを繰り返した場合における、図１に示すパワーオンリセット回路１００の各信号の波形の一例を示す波形図である。本発明の一態様である実施例２に係るパワーオンリセット回路２００の構成を示す回路図である。本発明の一態様である実施例３に係るパワーオンリセット回路３００の構成を示す回路図である。本発明の一態様である実施例４に係るパワーオンリセット回路４００の構成を示す回路図である。本発明の一態様である実施例５に係るパワーオンリセット回路５００の構成を示す回路図である。

以下、本発明を適用した実施例について図面を参照しながら説明する。

なお、以下では、第１導電型のＭＯＳトランジスタをｐＭＯＳトランジスタとし、第２導電型のＭＯＳトランジスタをｎＭＯＳトランジスタとし、第１の電源線が電源に接続されており、第２の電源線が接地に接続されているものとして、説明する。

しかし、第１導電型のＭＯＳトランジスタをｎＭＯＳトランジスタとし、第２導電型のＭＯＳトランジスタをｐＭＯＳトランジスタとし、第１の電源線が接地に接続されており、第２の電源線が電源に接続されているものとしても、本発明は同様に適用される。

図１は、本発明の一態様である実施例１に係るパワーオンリセット回路（半導体装置）１００の構成を示す回路図である。

図１に示すように、パワーオンリセット回路（半導体装置）１００は、信号端子１と、出力端子２と、第１のＭＯＳトランジスタ３と、第１の容量素子４と、第２のＭＯＳトランジスタ５と、第３のＭＯＳトランジスタ６と、第４のＭＯＳトランジスタ７と、第２の容量素子８と、第５のＭＯＳトランジスタ９と、インバータ回路１０と、を備える。

出力端子２は、信号端子１の電圧ＲＥＳＥＴ０に応じてリセット信号ＲＥＳＥＴが出力されるようになっている。

第１のＭＯＳトランジスタ３は、第１導電型のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）であり、信号端子１と第１の電源線１００ａとの間に接続され、第２の電源線１００ｂにゲートが接続されている。

第１の容量素子４は、信号端子１と第２の電源線１００ｂとの間に接続されている。

第２のＭＯＳトランジスタ５は、第１導電型のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）であり、信号端子１と第２の電源線１００ｂとの間に接続され、第１の端子ＰＩＮにゲートが接続されている。

第３のＭＯＳトランジスタ６は、第１導電型のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）であり、第１の電源線１００ｂと第１の端子ＰＩＮとの間に接続され、第２の電源線１００ｂにゲートが接続されている。

第４のＭＯＳトランジスタ７は、第２導電型のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）であり、第１の端子ＰＩＮと第２の端子ＰＩＮ０との間に接続され、第２の電源線１００ｂにゲートが接続されている。

第２の容量素子８は、第１の電源線１００ａと第２の端子ＰＩＮ０との間に接続されている。

第５のＭＯＳトランジスタ９は、第２導電型のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）であり、第２の端子ＰＩＮ０と第２の電源線１００ｂとの間に接続され、第１の電源線１００ａにゲートが接続されている。

なお、この第５のＭＯＳトランジスタ９と第２の容量素子８とは、電源オフ時に負電圧を生成する電圧生成部Ａを構成する。

インバータ回路１０は、信号端子１に入力側が接続され、出力端子２に出力側が接続され、直列に接続されたインバータ１０ａ、１０ｂを有する。このインバータ回路１０は、信号端子１の電圧ＲＥＳＥＴ０に応じてリセット信号ＲＥＳＥＴを出力端子２に出力するようになっている。

なお、好ましくは、第１から第３のＭＯＳトランジスタ３、５、６は、同じ閾値電圧Ｖｔｈｐを有する。さらに、第４および第５のＭＯＳトランジスタ７、９は、同じ閾値電圧Ｖｔｈｎを有する。すなわち、好ましくは、同じ導電型のＭＯＳトランジスタは、同じ閾値電圧を有する。

次に、以上のような構成を有するパワーオンリセット回路１００がリセット信号を出力する動作の一例について説明する。

なお、以下では、電源が立ち下がった場合には、電源電圧ＶＤＤは、接地電圧ＶＳＳと等しくなるものとし、電源が立ち上がった場合には、電源電圧ＶＤＤは、規定値ＶＤＤＨ（＞接地電圧ＶＳＳ）になるものとする。

図２は、図１に示すパワーオンリセット回路１００の電圧生成部Ａの動作の一例を示す図である。

図２に示すように、電源立ち上げ（電源オン）時は、電源電圧ＶＤＤ＝規定値ＶＤＤHであり、第５のＭＯＳトランジスタ９がオンしている。このため、第２の端子ＰＩＮ０の電圧は、接地電圧ＶＳＳとなる。

次に、電源立ち下げ（電源オフ）時は、電源電圧ＶＤＤ＜第５のＭＯＳトランジスタの閾値電圧Ｖｔｈｎでは、第５のＭＯＳトランジスタ９がオフする。このため、電源電圧ＶＤＤが下がっても、第２の容量素子における電位差（Ｖｔｈｎ−ＶＳＳ）は保持されたままである。

次に、電源電圧ＶＤＤがさらに低下し、電源電圧ＶＤＤ＝接地電圧ＶＳＳでは、第５のＭＯＳトランジスタ９がオフしたままでる。上述のように、第２の容量素子における電位差（Ｖｔｈｎ−ＶＳＳ）は保持されるので、第２の端子ＰＩＮ０は、−Ｖｔｈｎになる。すなわち、電圧生成部Ａは、負電圧を生成する。

ここで、図３は、電源立ち上げと電源立ち下げを繰り返した場合における、図１に示すパワーオンリセット回路１００の各信号の波形の一例を示す波形図である。

図３に示すように、電源オン時には、第１の端子ＰＩＮは、第３のＭＯＳトランジスタ６がオンするため電源電圧ＶＤＤにプルアップ（ｐｕｌｌ−ｕｐ）される（〜時間ｔ１）。このとき、電源電圧ＶＤＤ＝規定値ＶＤＤHであり、第５のＭＯＳトランジスタ９がオンしている。このため、第２の端子ＰＩＮ０の電圧は、接地電圧ＶＳＳとなる。また、信号端子１の電圧ＲＥＳＥＴ０は電源電圧ＶＤＤであり、出力端子２のリセット信号ＲＥＳＥＴは、“Ｈｉｇｈ”レベルである。

一方、電源オフ時は、電源電圧ＶＤＤが低下すると、第１の端子ＰＩＮの電圧が低下する。これにより、第２のＭＯＳトランジスタ５がオンして、信号端子１の電圧ＲＥＳＥＴ０が低下するのと連動して、出力端子２の出力信号ＲＥＳＥＴのレベルも低下する（時間ｔ１〜ｔ２）。このとき、第３のＭＯＳトランジスタ６もオフすることとなる。

そして、図２で説明したように、時間ｔ２で第５のＭＯＳトランジスタがオフし、第２の端子ＰＩＮ０の電圧が接地電圧ＶＳＳより下がり始めると、第４のＭＯＳトランジスタ７がオンし、第１の端子ＰＩＮは第２の端子ＰＩＮ０と導通する（時間ｔ２〜）。このため、第１の端子ＰＩＮは、負電圧になる。

これにより、第２のＭＯＳトランジスタ５は、この第２のＭＯＳトランジスタ５の閾値電圧Ｖｔｈｐから第５のＭＯＳトランジスタ９の閾値電圧Ｖｔｈｎを引いた電圧(この電圧が接地電圧ＶＳＳ以下の場合は、接地電圧ＶＳＳ) まで、信号端子ＲＥＳＥＴ０の電圧を従来技術と比較して下げることができる（時間ｔ３〜ｔ４）。

そして、電源立ち上げ（時間ｔ４）により、電源電圧ＶＤＤが上昇し始めると、第１、第２の端子ＰＩＮ、ＰＩＮ０が上昇するとともに第５のＭＯＳトランジスタ９がオンし、第４のＭＯＳトランジスタ７がオフする（時間ｔ５）。これにより、第１の端子ＰＩＮは第２の端子ＰＩＮ０と遮断される（時間ｔ５〜）。

そして、電源電圧ＶＤＤが上昇する（時間ｔ７で電源電圧ＶＤＤ＝規定値ＶＤＤＨ）と、第１の端子ＰＩＮの電圧が上昇する（時間ｔ６〜）。これにより、第２のＭＯＳトランジスタ５がオフして、信号端子１の電圧ＲＥＳＥＴ０が上昇するのと連動して、出力端子２の出力信号ＲＥＳＥＴのレベルも上昇する（時間ｔ６〜ｔ８）。このとき、第３のＭＯＳトランジスタ６もオンすることとなる。

このように、パワーオンリセット回路１００は、電源電圧ＶＤＤの立ち上がりに応じて、リセット信号ＲＥＳＥＴ（“Ｈｉｇｈ”レベル）を出力する。

以上のように、信号端子ＲＥＳＥＴ０における電位差が、従来技術と比較して、大きくなる。これにより、パワーオンリセット回路１００は、電源立ち下げ直後に電源を立ち上げした時に、より適切にリセット信号を出力することができる。

以上のように、本実施例に係るパワーオンリセット回路によれば、より適切にリセット信号を出力することができる。

実施例１では、負電圧を容量とＭＯＳトランジスタで生成する構成の一例について説明した。

本実施例２では、負電圧を容量とＭＯＳトランジスタで生成する構成の他の例について述べる。

図４は、本発明の一態様である実施例２に係るパワーオンリセット回路（半導体装置）２００の構成を示す回路図である。なお、図４において図１の符号と同じ符号は実施例１と同様の構成を示す。

図４に示すように、パワーオンリセット回路（半導体装置）２００は、信号端子１と、出力端子２と、第１のＭＯＳトランジスタ３と、第１の容量素子４と、第２のＭＯＳトランジスタ５と、第３のＭＯＳトランジスタ６と、第４のＭＯＳトランジスタ７と、第２の容量素子８と、第５のＭＯＳトランジスタ２０９と、インバータ回路１０と、を備える。

第５のＭＯＳトランジスタ２０９は、第２の端子ＰＩＮ０と第２の電源線１００ｂとの間に接続され、ダイオード接続されている（ゲートがドレインに接続されている）。

なお、好ましくは、第１から第３のＭＯＳトランジスタ３、５、６は、同じ閾値電圧Ｖｔｈｐを有する。さらに、第４および第５のＭＯＳトランジスタ７、２０９は、同じ閾値電圧Ｖｔｈｎを有する。すなわち、好ましくは、同じ導電型のＭＯＳトランジスタは、同じ閾値電圧を有する。

パワーオンリセット回路２００の第５のＭＯＳトランジスタ２０９以外の構成は、実施例１のパワーオンリセット回路１００の他の構成と同様である。

以上のような構成を有するパワーオンリセット回路２００がリセット信号を出力する動作は、既述の実施例１のパワーオンリセット回路１００の動作と同様である。

ここで、既述のように、実施例１では、第５のＭＯＳトランジスタ９のゲートが第１の電源線１００ａに接続されている。このため、電源オフ時に第２の端子ＰＩＮ０が負電圧になると第５のＭＯＳトランジスタ９のゲート電圧がＶｔｈｎとなり、第２の容量素子８における電位差が少しずつ減少する可能性がある。

一方、本実施例２では、第５のＭＯＳトランジスタ２０９がダイオード接続されているので、電源オフ時に第５のＭＯＳトランジスタ２０９のゲート電圧が０V（接地電圧ＶＳＳ）に固定されるため、実施例１と比べて第２の容量素子８における電位差を長時間保持できる。

これにより、電圧生成回路Ａは、より安定して負電圧を出力することができる。したがって、信号端子ＲＥＳＥＴ０における電位差が、従来技術と比較して、より大きくなる。これにより、パワーオンリセット回路２００は、電源立ち下げ直後に電源を立ち上げした時に、より適切にリセット信号を出力することができる。

本実施例３では、負電圧を容量とＭＯＳトランジスタで生成する構成のさらに他の例について述べる。

図５は、本発明の一態様である実施例３に係るパワーオンリセット回路（半導体装置）３００の構成を示す回路図である。なお、図５において図１の符号と同じ符号は実施例１と同様の構成を示す。

図５に示すように、パワーオンリセット回路（半導体装置）３００は、信号端子１と、出力端子２と、第１のＭＯＳトランジスタ３と、第１の容量素子４と、第２のＭＯＳトランジスタ５と、第３のＭＯＳトランジスタ６と、第４のＭＯＳトランジスタ７と、第２の容量素子８と、第５のＭＯＳトランジスタ９と、第６のＭＯＳトランジスタ３０９と、インバータ回路１０と、を備える。すなわち、パワーオンリセット回路３００は、実施例１のパワーオンリセット回路１００と比較して、第６のＭＯＳトランジスタ３０９をさらに備える。

第６のＭＯＳトランジスタ３０９は、第２の端子ＰＩＮ０と第２の電源線１００ｂとの間で、第５のＭＯＳトランジスタ９と直列に接続され、ダイオード接続されている（ゲートがドレインに接続されている）。特に、第６のＭＯＳトランジスタ３０９は、第５のＭＯＳトランジスタと第２の電源線１００ｂとの間に接続されている。

なお、第５のＭＯＳトランジスタ９、第６のＭＯＳトランジスタ３０９、および第２の容量素子８は、電源オフ時に負電圧を生成する電圧生成部Ａを構成する。

なお、好ましくは、第１から第３のＭＯＳトランジスタ３、５、６は、同じ閾値電圧Ｖｔｈｐを有する。さらに、第４ないし第６のＭＯＳトランジスタ７、９、３０９は、同じ閾値電圧Ｖｔｈｎを有する。すなわち、好ましくは、同じ導電型のＭＯＳトランジスタは、同じ閾値電圧を有する。

パワーオンリセット回路３００の第６のＭＯＳトランジスタ３０９以外の構成は、実施例１のパワーオンリセット回路１００の他の構成と同様である。

以上のような構成を有するパワーオンリセット回路３００がリセット信号を出力する動作は、既述の実施例１のパワーオンリセット回路１００の動作と同様である。

ここで、パワーオンリセット回路３００の第５のＭＯＳトランジスタ９は、ソースの電圧がＶｔｈｎであるため、電源電圧ＶＤＤ＝２Ｖｔｈｎ（ｎＭＯＳトランジスタの閾値電圧の２倍）のときオフになる。このため、実施例１、２と比べて、パワーオンリセット回路３００の電圧生成回路Ａは、より大きな負電圧を出力することが可能である。

これにより、電圧生成回路Ａは、より安定して負電圧を出力することができる。したがって、信号端子ＲＥＳＥＴ０における電位差が、従来技術と比較して、より大きくなる。これにより、パワーオンリセット回路３００は、電源立ち下げ直後に電源を立ち上げした時に、より適切にリセット信号を出力することができる。

本実施例４では、負電圧を容量とＭＯＳトランジスタで生成する構成のさらに他の例について述べる。

図６は、本発明の一態様である実施例４に係るパワーオンリセット回路（半導体装置）４００の構成を示す回路図である。なお、図６において図１の符号と同じ符号は実施例１と同様の構成を示す。

図６に示すように、パワーオンリセット回路（半導体装置）４００は、信号端子１と、出力端子２と、第１のＭＯＳトランジスタ３と、第１の容量素子４と、第２のＭＯＳトランジスタ５と、第３のＭＯＳトランジスタ６と、第４のＭＯＳトランジスタ７と、第２の容量素子８と、第５のＭＯＳトランジスタ９と、第６のＭＯＳトランジスタ４０９と、インバータ回路１０と、を備える。すなわち、パワーオンリセット回路４００は、実施例１のパワーオンリセット回路１００と比較して、第６のＭＯＳトランジスタ４０９をさらに備える。

第６のＭＯＳトランジスタ４０９は、第２の端子ＰＩＮ０と第２の電源線１００ｂとの間で、第５のＭＯＳトランジスタ９と直列に接続され、ダイオード接続されている（ゲートがドレインに接続されている）。特に、第６のＭＯＳトランジスタ４０９は、第５のＭＯＳトランジスタと第２の端子ＰＩＮ０との間に接続されている。

なお、第５のＭＯＳトランジスタ９、第６のＭＯＳトランジスタ４０９、および第２の容量素子８とは、電源オフ時に負電圧を生成する電圧生成部Ａを構成する。

なお、好ましくは、第１から第３のＭＯＳトランジスタ３、５、６は、同じ閾値電圧Ｖｔｈｐを有する。さらに、第４ないし第６のＭＯＳトランジスタ７、９、４０９は、同じ閾値電圧Ｖｔｈｎを有する。すなわち、好ましくは、同じ導電型のＭＯＳトランジスタは、同じ閾値電圧を有する。

パワーオンリセット回路４００の第６のＭＯＳトランジスタ４０９以外の構成は、実施例１のパワーオンリセット回路１００の他の構成と同様である。

以上のような構成を有するパワーオンリセット回路４００がリセット信号を出力する動作は、既述の実施例１のパワーオンリセット回路１００の動作と同様である。

ここで、実施例３では、電源電圧ＶＤＤ＝２Ｖｔｈｎ（ｎＭＯＳトランジスタの閾値電圧の２倍）で第５のＭＯＳトランジスタ９がオフになる。このため、低温かつ高Ｖｔｈｎのとき、規定値ＶＤＤH＜２Ｖｔｈｎ（ｎＭＯＳトランジスタの閾値電圧の２倍）となって第２の容量素子８における電位差が小さくなる。このため、電源を立ち下げた時に、所望の負電圧が得られなくなる可能性がある。

一方、本実施例４では、電源オン時には、第５のＭＯＳトランジスタ９はオンになるため、第２の容量素子８における電位差は、電源電圧ＶＤＤ−第６のＭＯＳトランジスタ４０９の閾値電圧Ｖｔｈｎとなる。そして、電源オフ時に、電源電圧ＶＤＤが下がることによって、第５のＭＯＳトランジスタ９もオフになる。このため、実施例１、２と比べて大きな負電圧を得ることが可能である。

これにより、電圧生成回路Ａは、より安定して負電圧を出力することができる。したがって、信号端子ＲＥＳＥＴ０における電位差が、従来技術と比較して、より大きくなる。これにより、パワーオンリセット回路４００は、電源立ち下げ直後に電源を立ち上げした時に、より適切にリセット信号を出力することができる。

負電圧を容量とＭＯＳトランジスタで生成する構成のさらに他の例について述べる。

図７は、本発明の一態様である実施例５に係るパワーオンリセット回路（半導体装置）５００の構成を示す回路図である。なお、図７において図１の符号と同じ符号は実施例１と同様の構成を示す。

図７に示すように、パワーオンリセット回路（半導体装置）５００は、信号端子１と、出力端子２と、第１のＭＯＳトランジスタ３と、第１の容量素子４と、第２のＭＯＳトランジスタ５と、第３のＭＯＳトランジスタ６と、第４のＭＯＳトランジスタ７と、第２の容量素子８と、第５のＭＯＳトランジスタ９と、第６のＭＯＳトランジスタ５０９と、インバータ回路１０と、を備える。すなわち、パワーオンリセット回路５００は、実施例１のパワーオンリセット回路１００と比較して、第６のＭＯＳトランジスタ５０９をさらに備える。

第６のＭＯＳトランジスタ５０９は、第５のＭＯＳトランジスタ９の他端（ソース）と第２の電源線１００ｂとの間に接続され、第２の端子ＰＩＮ０にゲートが接続されている。

なお、第５のＭＯＳトランジスタ９、第６のＭＯＳトランジスタ５０９、および第２の容量素子８とは、電源オフ時に負電圧を生成する電圧生成部Ａを構成する。

なお、好ましくは、第１から第３のＭＯＳトランジスタ３、５、６は、同じ閾値電圧Ｖｔｈｐを有する。さらに、第４ないし第６のＭＯＳトランジスタ７、９、５０９は、同じ閾値電圧Ｖｔｈｎを有する。すなわち、好ましくは、同じ導電型のＭＯＳトランジスタは、同じ閾値電圧を有する。

パワーオンリセット回路５００の第６のＭＯＳトランジスタ５０９以外の構成は、実施例１のパワーオンリセット回路１００の他の構成と同様である。

以上のような構成を有するパワーオンリセット回路５００がリセット信号を出力する動作は、既述の実施例１のパワーオンリセット回路１００の動作と同様である。

ここで、電源オン時には、パワーオンリセット回路５００の第５のＭＯＳトランジスタ９は、オンになるため、第２の容量素子８における電位差は、電源電圧ＶＤＤ−第６のＭＯＳトランジスタ５０９の閾値電圧Ｖｔｈｎとなる。そして、電源オフ時に、電源電圧ＶＤＤが下がることによって、第５のＭＯＳトランジスタ９もオフになる。このため、実施例１、２と比べて、パワーオンリセット回路５００の電圧生成回路Ａは、より大きな負電圧を出力することが可能である。

これにより、電圧生成回路Ａは、より安定して負電圧を出力することができる。したがって、信号端子ＲＥＳＥＴ０における電位差が、従来技術と比較して、より大きくなる。これにより、パワーオンリセット回路５００は、電源立ち下げ直後に電源を立ち上げした時に、より適切にリセット信号を出力することができる。

１信号端子
２出力端子
３第１のＭＯＳトランジスタ
４第１の容量素子
５第２のＭＯＳトランジスタ
６第３のＭＯＳトランジスタ
７第４のＭＯＳトランジスタ
８第２の容量素子
９、２０９、第５のＭＯＳトランジスタ
３０９、４０９、５０９第６のＭＯＳトランジスタ
１０インバータ回路
１０ａ、１０ｂインバータ
１００、２００、３００、４００、５００パワーオンリセット回路（半導体装置）
１００ａ第１の電源線
１００ｂ第２の電源線
Ａ電圧生成部
ＰＩＮ第１の端子
ＰＩＮ０第２の端子

Claims

信号端子と、
前記信号端子の電圧に応じてリセット信号が出力される出力端子と、
前記信号端子と第１の電源線との間に接続され、第２の電源線にゲートが接続された第１導電型の第１のＭＯＳトランジスタと、
前記信号端子と前記第２の電源線との間に接続された第１の容量素子と、
前記信号端子と前記第２の電源線との間に接続され、第１の端子にゲートが接続された第１導電型の第２のＭＯＳトランジスタと、
前記第１の電源線と前記第１の端子との間に接続され、前記第２の電源線にゲートが接続された第１導電型の第３のＭＯＳトランジスタと、
前記第１の端子と第２の端子との間に接続され、前記第２の電源線にゲートが接続された第２導電型の第４のＭＯＳトランジスタと、
前記第１の電源線と前記第２の端子との間に接続された第２の容量素子と、
前記第２の端子と前記第２の電源線との間に接続され、前記第１の電源線にゲートが接続された第２導電型の第５のＭＯＳトランジスタと、を備える
ことを特徴とする半導体装置。
信号端子と、
前記信号端子の電圧に応じてリセット信号が出力される出力端子と、
前記信号端子と第１の電源線との間に接続され、第２の電源線にゲートが接続された第１導電型の第１のＭＯＳトランジスタと、
前記信号端子と前記第２の電源線との間に接続された第１の容量素子と、
前記信号端子と前記第２の電源線との間に接続され、第１の端子にゲートが接続された第１導電型の第２のＭＯＳトランジスタと、
前記第１の電源線と前記第１の端子との間に接続され、前記第２の電源線にゲートが接続された第１導電型の第３のＭＯＳトランジスタと、
前記第１の端子と第２の端子との間に接続され、前記第２の電源線にゲートが接続された第２導電型の第４のＭＯＳトランジスタと、
前記第１の電源線と前記第２の端子との間に接続された第２の容量素子と、
前記第２の端子と前記第２の電源線との間に接続され、ダイオード接続された第５のＭＯＳトランジスタと、を備える
ことを特徴とする半導体装置。
前記第２の端子と前記第２の電源線との間で、前記第５のＭＯＳトランジスタと直列に接続され、ダイオード接続された第６のＭＯＳトランジスタを、さらに備える
ことを特徴とする請求項１に記載の半導体装置。
前記第５のＭＯＳトランジスタの他端と前記第２の電源線との間に接続され、前記第２の端子にゲートが接続された第２導電型の第６のＭＯＳトランジスタと、を備える
ことを特徴とする請求項１に記載の半導体装置。
前記信号端子に入力側が接続され、前記出力端子に出力側が接続されたインバータを有し、前記信号端子の電圧に応じて前記リセット信号を前記出力端子に出力するインバータ回路を、さらに備える
ことを特徴とする請求項１ないし４の何れかに記載の半導体装置。