KR20090030407A - 정전기 방전 보호회로를 구비하는 반도체 장치 및 이장치의 테스트 방법 - Google Patents

정전기 방전 보호회로를 구비하는 반도체 장치 및 이장치의 테스트 방법 Download PDF

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Abstract

본 발명은 정전기 방전 보호회로를 구비하는 반도체 장치 및 이 장치의 테스트 방법을 공개한다. 본 발명은 테스트 인에이블 신호에 응답하여 테스트 제어신호 및 선택 제어신호를 출력하는 테스트 회로, 테스트 제어신호에 응답하여 지정된 소정의 동작을 수행하여 복수개의 테스트 신호를 출력하는 내부회로, 선택 제어신호에 응답하여 선택 신호를 출력하는 선택신호 발생부, 복수개의 테스트 신호를 인가받고, 선택신호에 응답하여 복수개의 테스트 신호 중 하나를 선택하여 선택 테스트 신호를 출력하거나, 선택 테스트 신호를 출력하지 않도록 하는 적어도 하나의 먹스, 적어도 하나의 먹스에 대응하고, 선택 테스트 신호를 인가받는 적어도 하나의 테스트 패드, 및 먹스와 테스트 패드 사이에 각각 구비되어 테스트 패드를 통해 인가되는 정전기를 외부로 방전하는 적어도 하나의 정전기 방전 보호회로를 구비하는 적어도 하나의 칩을 구비하는 것을 특징으로 한다. 따라서, 칩의 크기를 작게 할 수 있을 뿐만 아니라 테스트하지 않는 경우에 테스트 신호가 정전기 방전 보호회로를 경유하지 않도록 하여 신호의 특성을 개선할 수 있으며, 패키지 상태에서도 테스트 가능하다.

Description

정전기 방전 보호회로를 구비하는 반도체 장치 및 이 장치의 테스트 방법{semiconductor device with electrostatic discharge protection circuit and method of testing the same}
본 발명은 반도체 장치에 관한 것으로서, 특히 정전기 방전 보호회로를 구비하는 반도체 장치 및 이 장치의 테스트 방법에 관한 것이다.
반도체 장치가 점차 고집적화 및 다기능화 되어감에 따라 칩 크기의 축소와 핀 수의 증가로 인하여 불량의 원인 또한 증가하게 되는데, 정전기도 불량의 원인 중 한가지로서, 제품의 신뢰성과 관련하여 매우 중요시되고 있다.
정전기는 상호 절연되어 있던 물체가 접촉할 때, 양 물체간의 매우 큰 전압 차에 따른 전류가 순간적으로 흐르는 현상을 말한다. 따라서 전원 전압이 통상 수 볼트 이하인 조건에서 정상적으로 동작하도록 설계되어 있는 반도체 칩의 내부회로에 정전기에 의한 전류가 흐르게 되면, 내부회로에 치명적인 손상을 입히게 된다. 그러므로 정전기에 의한 전류가 반도체 칩의 내부회로로 인가되지 않도록 정전기에 의한 전류를 반도체 칩의 외부로 방전하는 보호회로가 요구된다.
일반적으로 정전기를 반도체 칩의 외부로 방전하여 반도체 칩을 보호하는 회 로를 정전기 방전(ElectroStatic Discharge, ESD) 보호회로라고 하며, 정전기 방전 보호회로는 정전기에 접하기 쉬운 외부 핀(external pin)에 연결된 패드(pad)와 내부회로 사이에 삽입된다. 따라서 외부 핀을 통해 패드로 정전기가 인가되는 경우, 상기 정전기 방전 보호회로는 인가된 정전기를 방전하여 높은 전압의 정전기로부터 반도체 장치의 내부회로를 보호할 수 있다. 그러나 정전기 방전회로는 정전기로부터 내부회로를 보호하면서, 제품의 특성이나 신뢰성에 영향을 주지 않는 범위에서 설계되어져야 한다.
도1 은 종래에 방전 보호회로를 구비하는 반도체 장치의 일예를 나타내는 도면이다.
도1 에 도시된 바와 같이, 정전기 방전 보호회로(10)는 반도체 장치가 외부 장치와 신호를 입출력하는 외부 핀과 연결된 패드(PAD)와 지정된 소정의 기능을 수행하는 내부회로(20)사이에 배치된다. 정전기 방전 보호회로(10)는 2개의 다이오드(D1, D2)를 구비한다. 다이오드(D1)는 전원 전압(Vdd)과 제1 노드(ND1) 사이에 연결되고, 게이트로 전원 전압(Vdd)을 인가받는 PMOS 트랜지스터로 구현할 수 있으며, 다이오드(D2)는 접지 전압(Vss)과 제1 노드(ND1) 사이에 연결되고, 게이트로 접지 전압(Vss)을 인가받는 NMOS 트랜지스터로 구현할 수 있다.
다이오드(D1, D2)는 정전기가 인가되지 않는 경우에는 역바이어스(reverse bias)상태이다. 따라서 패드(PAD)와 내부회로(20) 사이에 전송되는 신호가 전원 전압(Vdd)과 접지 전압(Vss) 사이의 전압 레벨을 갖는 정상적인 신호인 경우에는 다이오드(D1, D2)로 전류가 흐르지 않는다. 그러나 전원 전압(Vdd)보다 높은 전압 레 벨의 정전기가 패드(PAD)를 통해 인가되면 다이오드(D1)가 정전기를 방전하고, 접지 전압(Vss)보다 낮은 전압 레벨의 정전기가 패드(PAD)를 통해 인가되면 다이오드(D2)가 정전기를 방전한다.
그러므로 정전기 방전 보호회로(10)는 전원 전압(Vdd)보다 높은 전압 레벨, 또는 접지 전압(Vss)보다 낮은 전압 레벨의 정전기가 패드(PAD)에 인가되는 경우에 정전기를 전원 전압(Vdd) 또는 접지 전압(Vss)으로 방전함으로서 내부회로(20)를 보호한다.
도1 에서는 일예로서 하나의 패드(PAD)와 하나의 정전기 방전 보호회로(10)만을 도시하였으나, 일반적인 반도체 장치는 외부와 입출력해야하는 신호의 개수만큼 외부 핀을 구비하고, 외부 핀에 대응하는 복수개의 패드(PAD)를 구비한다. 그리고 정전기 방전 보호회로(10)는 복수개의 패드(PAD)와 내부회로(20) 사이에 각각 구비되므로, 반도체 장치는 복수개의 패드(PAD)와 동일한 개수의 정전기 방전 보호회로(10)를 구비한다.
한편 전자 제품의 소형화, 다기능화에 의해 반도체 장치 또한 고집적화, 다기능화가 요구되고 있다. 이러한 요구에 의해 복수개의 칩이 하나의 반도체 패키지로 패키지 되는 멀티 칩 패키지(multi chip package : MCP) 반도체 장치가 등장하였다. 멀티 칩 패키지 반도체 장치는 단층형 멀티 칩 패키지 반도체 장치와 다층형 멀티 칩 패키지 반도체 장치로 구분할 수 있다. 단층형 멀티 칩 패키지 반도체 장치는 복수개의 칩을 서로 나란하게 배치하여 패키징하는 반도체 장치이다. 그리고 다층형 멀티 칩 패키지 반도체 장치는 통상 스택형 반도체 장치로 알려진 반도체 장치로서 복수개의 칩을 적층하여 패키징하는 반도체 장치이다.
도2 는 멀티 칩 패키지 반도체 장치의 일예를 나타내는 도면으로 멀티 칩 패키지 반도체 장치 중에서 3개의 칩을 적층한 스택형 반도체 장치를 도시하였다. 적층된 복수개의 칩(C1 ~ C3)은 동일한 칩일 수도 있으며, 서로 다른 칩일 수도 있다. 인터페이스 칩(IFC)은 스택형 반도체 장치와 외부 장치 사이에 신호를 입출력하기 위하여 구비되는 칩으로, 반도체 장치의 외부 핀(PIN)과 전기적으로 연결되는 복수개의 패드(PAD)를 구비한다. 복수개의 패드(PAD)는 적층된 복수개의 칩(C1 ~ C3)에서 인가되는 신호를 외부 핀(PIN)을 통해 외부로 출력하거나, 외부 핀(PIN)을 통해 입력되는 신호를 적층된 복수개의 칩(C1 ~ C3)으로 전송한다. 도2 에서는 인터페이스 칩(IFC)이 복수개의 패드(PAD)만을 구비하는 것으로 도시되어 있으나, 테스트 회로와 같은 부가 회로를 구비할 수도 있다. 또한 적층된 복수개의 칩(C1 ~ C3) 중 하나의 칩이 인터페이스 칩(IFC)의 기능을 수행하도록 구성하여 인터페이스 칩(IFC)을 구비하지 않을 수도 있다.
멀티 칩 패키지 반도체 장치에서 사용되는 신호는 3가지로 구분할 수 있다. 첫 번째로 각각의 칩의 내부에서만 사용되는 칩 내부 신호가 있다. 칩 내부 신호는 각각의 칩 내부회로에서만 사용하기 때문에 다른 칩이나 반도체 장치의 외부로 신호를 전송할 필요가 없는 신호이다. 따라서 각 칩(C1 ~ C3)의 내부회로를 구성하는 소자(21)들 사이를 연결하는 신호 라인(L1)을 통해서만 전송된다.
두 번째로 복수개의 칩이 공통으로 사용되는 칩 공통 신호가 있다. 칩 내부 신호와 달리 칩 공통 신호는 각 칩(C1 ~ C3)의 내부회로 뿐만 아니라 다른 칩으로 도 신호를 전송해야하므로 복수개의 칩(C1 ~ C3) 사이에 신호를 전송하기 위한 신호 라인이 필요하다. 도2 에서 신호 라인(L2)이 복수개의 칩(C1 ~ C3) 사이에 신호를 전송하는 라인이다. 따라서 칩 공통 신호는 신호 라인(L1, L2)을 통해 전송된다. 그러나 칩 공통 신호 또한 외부로 신호를 전송되지는 않는다.
세 번째 신호는 반도체 장치의 외부로 전송되는 외부 입출력 신호이다. 외부 입출력 신호는 각각의 칩에서만 사용될 수도 있고, 복수개의 칩(C1 ~ C3)에서 공통으로 사용될 수도 있다. 그러나 외부 입출력 신호는 외부로 전송되는 신호이기 때문에 인터페이스 칩(IFC)의 패드(PAD)와 연결되는 신호 라인(L3)이 필요하다.
상기한 3가지의 신호 중에서 칩 내부 신호와 칩 공통 신호는 반도체 장치 외부로 입출력되지 않는 내부 신호이기 때문에 기본적으로는 도1 의 정전기 방전 보호회로(10)가 필요하지 않다. 그러나 멀티 칩 패키지 반도체 장치에서 복수개의 칩(C1 ~ C3) 각각은 웨이퍼 레벨에서 테스트를 수행한 후에 패키지 된다. 그리고 테스트 시에는 외부로 입출력되지 않는 내부 신호 또한 테스트 되어야 한다. 따라서 도2 에서는 도시되지 않았지만 복수개의 칩(C1 ~ C3) 각각은 내부 신호를 테스트하기 위하여 복수개의 테스트 패드를 구비한다. 그리고 웨이퍼 레벨에서의 테스트 시에는 칩(C1 ~ C3)이 패키지 되지 않았으므로, 패키지 된 이후에 외부로 출력되는 외부 입출력 신호도 웨이퍼 레벨에서는 테스트 할 수 없다. 결과적으로 내부 신호뿐만 아니라 외부 입출력 신호 또한 웨이퍼 레벨에서 테스트하기 위해서는 각각의 반도체 칩이 테스트 패드를 구비해야 한다.
단일 칩 패키지 반도체 장치에서도 칩 내부 신호와 외부 입출력 신호를 사용 한다. 그리고 멀티 칩 패키지 반도체 장치와 마찬가지로 웨이퍼 레벨에서 테스트 한다. 따라서 단일 칩 패키지 반도체 장치의 칩 또한 복수개의 테스트 패드를 구비한다. 그러나 단일 칩 패키지 반도체 장치에서는 외부 입출력 신호에 대한 패드는 구비되어 있으므로, 칩 내부 신호에 대한 테스트 패드만 추가로 구비하면 된다.
도3 은 종래의 반도체 장치의 칩을 나타내는 도면이다. 도3 에서 반도체 장치의 칩(CH)은 웨이퍼 레벨에서 내부 신호 및 외부 입출력 신호를 테스트할 수 있도록 테스트 패드(TPAD1, TPAD2)를 구비한다. 그리고 테스트 시에 발생할 수 있는 정전기로부터 내부회로(20)를 보호하기 위하여, 테스트 패드(TPAD1, TPAD2)와 내부회로(20) 사이에 각각 정전기 방전 보호회로(11, 12)를 구비한다.
테스트 회로(40)는 테스트 시에 테스트 인에이블 신호(TME)를 인가받아 내부회로(20)를 테스트하기 위한 테스트 제어신호(Tcon)를 출력한다. 그리고 테스트 회로(40)는 또한 인터페이스부(30)로 인터페이스 제어신호(Tifc)를 출력한다.
내부회로(20)는 테스트 제어신호(Tcon)에 응답하여 지정된 소정의 동작을 수행하고, 결과로서 테스트 신호(Tsig)를 출력한다. 예를 들어 테스트되는 칩이 메모리 칩인 경우 메모리 셀에 저장된 데이터를 테스트 신호(Tsig)로서 출력할 수 있다.
인터페이스부(30)는 칩(CH)으로 입출력되는 신호를 드라이빙한다. 멀티 칩 패키지 반도체 장치는 상기한 바와 같이 복수개의 칩이 동일한 칩일 수도 있으며, 서로 다른 칩일 수도 있다. 복수개의 칩이 서로 다른 칩인 경우에 인터페이스부(30)는 복수개의 칩 사이에 전송되는 신호가 정상적으로 송수신될 수 있도록 각 각의 신호를 드라이빙 한다. 따라서 복수개의 칩이 동일한 칩인 경우에는 인터페이스부(30)는 생략 될 수도 있다. 그러나 멀티 칩 패키지 반도체 장치뿐만 아니라 단일 칩 패키지 반도체 장치에서도 외부 장치와의 원활한 신호 전송을 위하여 인터페이스부(30)를 구비한다. 도3 에서 인터페이스부(30)는 테스트 회로(40)에서 인가되는 인터페이스 제어신호(Tifc)에 응답하여 내부회로(20)에서 인가되는 테스트 신호(Tsig)를 드라이빙하여 출력한다.
그리고 버퍼(b1, b2)는 각각 내부회로(20)에서 인가되는 테스트 신호(Tsig1 ~ Tsig4)를 버퍼링하여 대응하는 테스트 패드(TPAD1, TPAD2)로 출력한다. 신호 라인(L21, L22)은 도2 의 신호 라인(L2)과 같이 멀티 칩 패키지 반도체 장치에서 복수개의 칩 사이를 전기적으로 연결하는 라인으로 단일 칩 패키지 반도체 장치에서는 구비되지 않는다.
도3 에 도시된 바와 같이 종래의 칩은 웨이퍼 레벨에서의 테스트를 위하여 내부회로(20)에서 출력되는 각각의 신호에 대하여 테스트 패드(TPAD1, TPAD2)와 정전기 방전 보호회로(11, 12)를 구비한다. 그러나 패키징 이후에는 테스트 패드(TPAD1, TPAD2)로 인가될 필요가 없는 테스트 신호(Tsig1 ~ Tsig4)를 위하여 많은 개수의 테스트 패드(TPAD1, TPAD2)와 테스트 패드(TPAD1, TPAD2)에 대응하는 정전기 방전 보호회로(11, 12)를 구비하는 것은 칩의 크기를 크게 하는 문제가 있다. 또한 내부회로(20)의 신호가 테스트 이후에도 정전기 방전 보호회로(11, 12)와 연결되어 있으면, 정전기 방전 보호회로(11, 12)의 부하(load)로 인하여 신호 감쇄(signal degradation)가 발생하는 문제가 있다. 그리고 각각의 칩에 구비되는 테 스트 패드(11, 12)는 멀티 칩 패키지 반도체 장치가 패키징 된 후에는 외부와 연결 될 수 없으므로, 패키징 된 후에는 테스트를 할 수 없다.
본 발명의 목적은 테스트를 위한 테스트 패드와 정전기 방전 보호회로의 개수를 줄이고, 내부 신호의 감쇄를 줄일 수 있는 정전기 방전 보호회로를 구비하는 반도체 장치 및 이 장치의 테스트 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치는 테스트 인에이블 신호에 응답하여 테스트 제어신호 및 선택 제어신호를 출력하는 테스트 회로, 상기 테스트 제어신호에 응답하여 지정된 소정의 동작을 수행하여 복수개의 테스트 신호를 출력하는 내부회로, 상기 선택 제어신호에 응답하여 선택 신호를 출력하는 선택신호 발생부, 상기 복수개의 테스트 신호를 인가받고, 상기 선택신호에 응답하여 상기 복수개의 테스트 신호 중 하나를 선택하여 선택 테스트 신호를 출력하거나, 상기 선택 테스트 신호를 출력하지 않도록 하는 적어도 하나의 먹스, 상기 적어도 하나의 먹스에 대응하고, 상기 선택 테스트 신호를 인가받는 적어도 하나의 테스트 패드, 및 상기 먹스와 상기 테스트 패드 사이에 각각 구비되어 상기 테스트 패드를 통해 인가되는 정전기를 외부로 방전하는 적어도 하나의 정전기 방전 보호회로를 구비하는 적어도 하나의 칩을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 테스트 신호는 상기 반도체 장치가 테 스트 동작 시에 테스트 되어야하지만 정상동작 시에는 상기 적어도 하나의 칩 각각에서 직접 외부로 출력되지 않는 신호인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 칩은 상기 복수개의 테스트 신호를 인가받아 드라이빙하여 출력하거나 또는 복수개의 테스트 신호를 출력하지 않도록 하는 인터페이스부를 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치는 상기 칩이 복수개인 경우 복수개의 칩 사이를 전기적으로 연결하는 전송 라인을 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치는 상기 적어도 하나의 칩 각각에서 인가되는 상기 복수개의 테스트 신호를 상기 전송 라인을 통해 인가받아 외부로 출력하는 인터페이스 칩을 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 인터페이스 칩은 상기 반도체 장치가 테스트 동작 시에 상기 테스트 인에이블 신호와 최종 선택 제어 신호를 출력하고, 상기 선택신호 발생부를 추가로 제어하기 위한 칩 선택 제어 신호를 출력하는 테스트 제어회로, 상기 최종 선택 제어 신호에 응답하여 최종 선택 신호를 출력하는 최종 선택신호 발생부, 상기 최종 선택 신호에 응답하여 상기 전송 라인을 통해 상기 적어도 하나의 칩 각각에서 인가되는 상기 복수개의 테스트 신호 중 하나의 신호를 선택하여 출력 테스트 신호를 출력하는 적어도 하나의 인터페이스 먹스, 상기 출력 테스트 신호를 인가받는 적어도 하나의 테스트 인터페이스 패드, 및 상기 적어도 하나의 인터페이스 먹스와 상기 적어도 하나의 테스트 인터페이스 패드사이에 각각 구비되어 상기 테스트 인터페이스 패드를 통해 인가되는 정전기를 외부로 방전하는 적어도 하나의 인터페이스 정전기 방전 보호회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 인터페이스부는 상기 적어도 하나의 칩을 구비하는 반도체 장치에서 하나의 인터페이스부만이 활성화되어 상기 복수개의 테스트 신호를 출력하고, 나머지 인터페이스부는 비활성화 되어 상기 복수개의 테스트 신호를 출력하지 않는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 테스트 방법은 지정된 소정의 동작을 수행하는 내부회로, 적어도 하나의 테스트 패드, 상기 적어도 하나의 테스트 패드에 대응하는 적어도 하나의 정전기 방전 보호회로 및 적어도 하나의 먹스를 각각 구비하는 적어도 하나의 칩을 구비하는 반도체 장치에 있어서, 테스트 인에이블 신호에 응답하여 테스트 제어신호와 선택 제어신호 및 인터페이스 제어신호를 생성하는 제1 제어신호 생성 단계, 상기 테스트 제어신호에 응답하여 상기 내부회로가 지정된 소정의 동작을 수행하고, 복수개의 테스트 신호를 출력하는 제1 테스트 신호 출력 단계, 상기 인터페이스 제어신호에 응답하여 상기 복수개의 테스트 신호를 인가받아 드라이빙하여 상기 먹스로 출력하는 제1 인터페이스 단계, 상기 선택 제어 신호에 응답하여 상기 먹스에서 상기 복수개의 테스트 신호들 중 적어도 하나의 테스트 신호를 선택하여 선택 테스트 신호를 출력하는 선택 테스트 신호 선택 단계, 및 상기 선택 테스트 신호를 상기 적어도 하나의 정전기 방전 보호회로를 통해 상기 적어도 하나의 테스트 패드로 각각 전송하는 선택 테스트 신호 출력 단계를 구비하여, 상기 적어도 하나의 칩 각각을 웨이퍼 레벨에서 테스트 하는 웨이퍼 테 스트 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 복수개의 테스트 신호들은 테스트 동작 시에 테스트 되어야하지만 정상 동작 시에는 상기 적어도 하나의 칩 각각에서 직접 외부로 출력되지 않는 신호인 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 선택 테스트 신호 선택 단계는 상기 선택 제어 신호에 응답하여 상기 복수개의 테스트 신호 중 하나의 테스트 신호를 선택하기 위한 선택 신호를 생성하는 선택 신호 생성 단계, 및 상기 선택 신호에 응답하여 상기 먹스에서 상기 복수개의 테스트 신호를 정해진 순서에 따라 순차적으로 선택하여 상기 선택 테스트 신호를 출력하는 테스트 신호 출력 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 장치의 테스트 방법은
외부와 신호를 입출력하는 적어도 하나의 외부 핀과 전기적으로 연결되는 적어도 하나의 테스트 인터페이스 패드, 상기 적어도 하나의 테스트 인터페이스 패드에 대응하는 적어도 하나의 인터페이스 정전기 방전 보호회로 및 적어도 하나의 인터페이스 먹스를 구비하는 인터페이스 칩을 추가로 더 구비하는 반도체 장치에 있어서, 외부에서 인가되는 테스트 명령에 응답하여 상기 테스트 인에이블 신호 및 칩 제어 신호를 발생하는 테스트 시작 신호 발생단계, 상기 적어도 하나의 칩 각각에서 상기 테스트 인에이블 신호에 응답하여 상기 테스트 제어신호, 상기 인터페이스 제어신호를 생성하는 제2 제어신호 생성 단계, 상기 적어도 하나의 칩 각각에서 상기 내부회로가 상기 테스트 제어신호에 응답하여 지정된 소정의 동작을 수행하 고, 복수개의 테스트 신호를 각각 출력하는 제2 테스트 신호 출력 단계, 상기 적어도 하나의 칩 중 하나의 칩에서 상기 인터페이스 제어신호에 응답하여 상기 복수개의 테스트 신호를 인가받아 드라이빙하여 상기 인터페이스 칩으로 출력하고, 나머지 칩에서는 상기 인터페이스 제어신호에 응답하여 상기 복수개의 테스트 신호를 출력하지 않는 제2 인터페이스 단계, 상기 제2 인터페이스 단계에서 출력되는 상기 복수개의 테스트 신호를 상기 인터페이스 먹스에서 인가받고, 상기 복수개의 테스트 신호 중 적어도 하나의 테스트 신호를 선택하여 최종 선택 테스트 신호를 출력하는 최종 선택 테스트 신호 선택 단계, 및 상기 최종 선택 테스트 신호를 상기 인터페이스 정전기 방전 보호회로를 통해 상기 적어도 하나의 테스트 인터페이스 패드로 각각 전송하는 최종 선택 테스트 신호 출력 단계를 구비하여, 상기 적어도 하나의 칩과 상기 인터페이스 칩이 패키지 된 상기 반도체 장치를 패키지 레벨에서 테스트하는 패키지 테스트 단계를 추가로 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 패키지 테스트 단계는 상기 칩 제어 신호에 응답하여 상기 먹스에서 상기 적어도 하나의 칩 각각에서 상기 정전기 방전 보호회로와 상기 테스트 패드로 상기 복수개의 테스트 신호가 인가되지 않도록 하는 테스트 신호 차단 단계를 추가로 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 최종 선택 테스트 신호 출력 단계는 최종 선택 제어 신호를 생성하는 최종 선택 제어 신호 생성 단계, 상기 최종 선택 제어 신호에 응답하여 상기 복수개의 테스트 신호 중 하나의 테스트 신호를 선택하기 위한 최종 선택 신호를 생성하는 최종 선택 신호 생성 단계, 및 상기 최 종 선택 신호에 응답하여 상기 인터페이스 먹스에서 상기 복수개의 테스트 신호를 정해진 순서에 따라 순차적으로 선택하여 상기 최종 선택 테스트 신호를 출력하는 최종 테스트 신호 출력 단계를 구비하는 것을 특징으로 한다.
따라서, 본 발명의 정전기 방전 보호회로를 구비하는 멀티 칩 패키지 반도체 장치 및 이 장치의 테스트 방법은 내부회로의 각종 신호의 테스트를 위한 테스트 패드의 개수와 정전기 방전 보호회로의 개수를 줄여서, 칩의 크기를 작게 할 수 있다. 뿐만 아니라 테스트하지 않는 경우에는 신호가 정전기 방전 보호회로를 경유하지 않도록 하여 신호의 특성을 개선할 수 있다. 또한 멀티 칩 패키지 반도체 장치가 패키지 된 후에도 각종 신호를 테스트 할 수 있도록 한다.
이하, 첨부한 도면을 참고로 하여 정전기 방전 보호회로를 구비하는 반도체 장치 및 이 장치의 테스트 방법을 설명하면 다음과 같다.
도4 는 본 발명의 반도체 장치의 칩의 일 예를 나타내는 도면이다. 도4 에 도시된 칩(CH)은 멀티 칩 패키지 반도체 장치의 칩을 도시하였으나, 단일 칩 패키지 반도체 장치의 칩도 이와 유사하다.
테스트 회로(140)는 테스트 시에 인가되는 테스트 인에이블 신호(TME)에 응답하여 내부회로(20)를 테스트하기 위한 테스트 제어신호(Tcon)를 출력한다. 테스트 인에이블 신호(TME)는 테스트 시작을 나타내는 신호로서 외부에서 인가되는 신호이다. 그리고 인터페이스부(130)로 테스트 동작을 알리는 인터페이스 제어신 호(Tifc)를 출력한다.
내부회로(120)는 도3 의 내부회로(20)와 같이 테스트 제어신호(Tcon)에 응답하여 지정된 소정의 동작을 수행하고 테스트 신호(Tsig)를 출력한다. 예를 들어 테스트되는 칩(CH)이 메모리 칩인 경우 메모리 셀에 저장된 데이터를 테스트 신호(Tsig)로서 출력할 수 있다.
인터페이스부(130)는 테스트 회로(140)에서 인가되는 인터페이스 제어신호(Tifc)에 응답하여 내부회로(20)에서 인가되는 테스트 신호(Tsig)를 드라이빙하여 출력한다. 인터페이스 제어신호(Tifc)는 칩이 테스트 동작 상태인지 또는 정상 동작 상태인지를 나타내는 신호로서, 인터페이스부(130)는 인터페이스 제어신호(Tifc)에 응답하여 내부회로(20)에서 인가되는 신호를 서로 다른 레벨로 구동하여 출력한다.
버퍼(b1, b2)는 각각 인터페이스부(130)에서 인가되는 테스트 신호(Tsig1 ~ Tsig4)를 버퍼링하여 먹스(160)로 출력한다.
먹스(160)는 선택신호 발생부(150)에서 인가되는 선택신호(sel)에 응답하여 복수개의 테스트 신호(Tsig1 ~ Tsig4) 중 하나를 선택하여 선택 테스트 신호(TS)를 테스트 패드(TP)로 출력한다. 여기서 테스트 신호(Tsig1 ~ Tsig4)는 내부회로(20)에서 출력되는 신호 전체 또는 일부 신호이다. 테스트 시에도 내부회로(20)에서 출력되는 신호 모두가 테스트되는 것은 아니다. 그리고 테스트 되는 칩(CH)이 단일 칩 패키지 반도체 장치의 칩인 경우에 내부회로(20)에서 출력되는 신호 중에는 상기한 바와 같이 외부 입출력 신호도 있다. 단일 칩 패키지 반도체 장치에서 외부 입출력 신호는 칩(CH)상의 대응하는 패드(PAD)와 정전기 방전 보호회로(110)가 구비되어 있으므로, 테스트 패드(TP)가 필요하지 않다. 또한 멀티 칩 패키지 반도체 장치에서도 복수개의 칩 각각은 직접 외부 핀(PIN)과 연결되는 패드(PAD)와 정전기 방전 보호회로(110)를 구비할 수 있다. 따라서 내부회로(20)에서 출력되는 신호들 중 대응하는 패드(PAD)가 구비되는 신호들은 테스트 패드(TP)를 통해 출력될 필요가 없다. 그러므로 도4 에서 먹스(160)는 내부회로(20)에서 출력되는 신호들 중 테스트가 필요하지만 패키지 이후에는 칩(CH)에서 직접 외부로 출력되지 않기 때문에 별도의 테스트 패드(TP)와 정전기 방전 보호회로(110)가 필요한 테스트 신호(Tsig1 ~ Tsig4)들만을 인가받도록 구성된다.
또한 먹스(160)는 칩(CH)이 테스트 동작 상태가 아닌 경우에는 테스트 신호(Tsig1 ~ Tsig4)를 선택하지 않는다. 즉 정상 동작 시에 선택 테스트 신호(TS)가 출력되지 않도록 한다. 따라서 정전기 방전 보호회로(110)로 테스트 신호(Tsig1 ~ Tsig4)가 인가되지 않도록 하므로, 테스트 신호(Tsig1 ~ Tsig4)의 부하를 줄여서 신호 감쇄를 줄일 수 있다.
도4 에서는 먹스(160)와 테스트 패드(TP) 및 정전기 방전 보호회로(110)를 각각 1개씩만 구비하는 것으로 도시하였으나, 테스트 신호(Tsig1 ~ Tsig4)가 많은 경우에 1개의 먹스로서 모든 테스트 신호(Tsig1 ~ Tsig4)를 선택하여 출력하면 테스트 시간이 길어지므로 먹스(160)와 테스트 패드(TP) 및 정전기 방전 보호회로(110)를 복수개로 구비할 수도 있다.
선택신호 발생부(150)는 테스트 회로(140)에서 인가되는 선택 제어신 호(TScon)에 응답하여 선택신호(sel)를 출력한다. 그러나 테스트 회로(140)에서 선택신호(sel)를 출력하도록 구성하는 경우에는 생략할 수 있다.
신호 라인(L21 ~ L24)은 도3 의 신호 라인(L21, L22)과 같이 멀티 칩 패키지 반도체 장치에서 복수개의 칩 사이를 전기적으로 연결하는 라인이다. 따라서 칩(CH)이 단일 패키지 반도체 장치의 칩인 경우에는 신호라인(L21, L22)을 구비하지 않는다.
도4 를 참조하여 본 발명의 반도체 메모리 장치의 칩의 테스트 동작을 설명하면, 먼저 칩 외부에서 테스트 인에이블 신호(TME)가 인가되면, 테스트 회로(140)는 테스트 인에이블 신호(TME)에 응답하여 테스트 제어신호(Tcon)와 인터페이스 제어신호(Tifc), 및 선택 제어신호(TScon)를 출력한다. 내부회로(120)는 테스트 제어신호(Tcon)에 응답하여 테스트 신호(Tsig)를 출력한다. 인터페이스부(130)는 인터페이스 제어신호(Tifc)에 응답하여 테스트 신호(Tsig)를 드라이빙하여 테스트 신호(Tsig1 ~ Tsig4)를 출력한다. 그리고 반도체 장치가 테스트 동작을 하지 않는 경우에는 테스트 신호(Tsig1 ~ Tsig4)가 출력되지 않도록 한다.
그리고 선택신호 발생부(150)는 선택 제어신호(TScon)에 응답하여 테스트 신호(Tsig1 ~ Tsig4)중 하나를 선택하기 위한 선택신호(sel)를 출력한다. 테스트 신호(Tsig1 ~ Tsig4)를 인가받는 먹스(160)는 선택신호에 응답하여 테스트 신호(Tsig1 ~ Tsig4) 중 하나를 선택하여 선택 테스트 신호(TS)를 출력한다. 선택 테스트 신호(TS)는 정전기 방전 보호회로(110)를 거쳐 테스트 패드(TP)로 출력된다. 선택 테스트 신호(TS)가 테스트 된 이후에 선택신호 발생부(150)는 먹스(160)가 다 른 테스트 신호(Tsig1 ~ Tsig4)를 선택하도록 선택신호(sel)를 출력한다. 테스트가 완료되면 테스트 회로(40)는 선택 제어신호(TScon)를 선택신호 발생부(150)로 출력하고, 선택신호 발생부(150)는 선택 제어신호(TScon)에 응답하여 먹스(160)가 테스트 신호(Tsig1 ~ Tsig4)를 선택하지 않도록 선택신호(sel)를 출력한다. 테스트 동작이 아닌 경우에는 인터페이스부(50)는 테스트 신호(Tsig1 ~ Tsig4)를 출력하지 않고, 먹스(160) 또한 테스트 신호(Tsig1 ~ Tsig4)를 선택하지 않으므로, 테스트 신호(Tsig1 ~ Tsig4)는 모두 정전기 방전 보호회로(110)로 인가되지 않는다. 그러나 인터페이스부(50)는 테스트 동작이 아닌 경우에도 내부회로(20)에서 출력되는 신호들 중 테스트 신호(Tsig1 ~ Tsig4)가 아닌 신호들은 드라이빙하여 출력한다. 즉 도4 에서는 인터페이스부(50)가 테스트 신호(Tsig1 ~ Tsig4)만을 인가받는 것으로 도시하였으나, 인터페이스부(50)는 내부회로(20)로부터 테스트 신호(Tsig1 ~ Tsig4) 이외의 신호들도 인가받아 드라이빙하여 출력한다.
도3 에 도시된 종래의 반도체 장치의 칩은 테스트되는 모든 신호에 대하여 각각 패드 또는 테스트 패드(TPAD1, TPAD2)와 정전기 방전 보호회로(11, 12)를 구비하였으므로 칩의 크기가 컸으며, 패키지된 이후에는 외부로 입출력되지 않는 신호들이 테스트 동작을 하지 않을 때에도 정전기 방전 보호회로(11, 12)와 연결되어 있으므로 신호가 감쇄하였다. 그러나 도4 의 칩(CH)은 도3 의 칩과 달리 테스트 신호(Tsig1 ~ Tsig4) 각각에 대하여 테스트 패드(TPAD1, TPAD2)를 구비하지 않는다. 도4 에서 칩(CH)은 테스트가 필요하지만 패키지 이후에는 칩(CH)에서 외부로 출력되지 않는 테스트 신호(Tsig1 ~ Tsig4)에 대하여 먹스(160)를 구비하고, 먹스(160) 가 테스트 신호(Tsig1 ~ Tsig4)를 선택적으로 출력하도록 구성하여 테스트 패드(TP)의 개수를 줄일 수 있다. 또한 테스트 패드(TP)의 개수가 줄었으므로 테스트 패드(TP)에 대응하는 정전기 방전 보호회로(110)의 개수 또한 줄일 수 있다. 따라서 칩(CH)의 크기를 작게 할 수 있을 뿐만 아니라 테스트 동작을 하지 않는 경우에는 먹스(160)가 테스트 신호(Tsig1 ~ Tsig4)를 선택하지 않도록 하므로, 테스트 신호(Tsig1 ~ Tsig4)가 정전기 방전 보호회로(110)에 인가되지 않으므로 신호의 감쇄를 방지할 수 있다.
도5 는 본 발명의 멀티 칩 패키지 반도체 장치의 일예를 나타내는 도면으로 도2 와 같이 3개의 칩(C1 ~ C3)을 적층하는 스택형 반도체 장치이다. 도5 에서 복수개의 칩(C1 ~ C3) 각각은 도4 의 칩(CH)이 적용된다. 도4 에서 설명한 바와 같이 복수개의 칩(C1 ~ C3) 각각은 먹스(161 ~ 163)를 구비하여, 테스트 신호(Tsig11 ~ Tsig34)를 선택적으로 출력하므로 테스트 패드(TP1 ~ TP3)와 정전기 방전 보호회로(111 ~ 113)의 개수를 줄였다. 그러나 각각의 칩(C1 ~ C3)에 구비되는 테스트 패드(TP1 ~ TP3)와 정전기 방전 보호회로(111 ~ 113)는 칩(C1 ~ C3)이 패키징 된 이후에는 사용 할 수가 없다. 도5 의 멀티 칩 패키지 반도체 장치는 인터페이스 칩(IFC)이 복수개의 칩(C1 ~ C3)으로부터 테스트 신호(Tsig11 ~ Tsig34)를 인가받고, 복수개의 테스트 신호(Tsig11 ~ Tsig34) 중 하나를 선택하여 외부로 출력할 수 있도록 하여, 패키징 이후에도 테스트가 가능하도록 한다.
복수개의 칩(C1 ~ C3) 각각의 구성은 도4 와 동일하다. 다만 복수개의 칩(C1 ~ C3) 각각에서 선택신호 발생부(151 ~ 153)는 테스트 회로(141 ~ 143)에서 인 가되는 선택 제어신호(TScon1 ~ TScon3) 뿐만 아니라 인터페이스 칩(IFC)의 테스트 제어회로에서 인가되는 칩 제어신호(Scon)에 응답하여 대응하는 먹스(161 ~ 163)를 제어할 수 있도록 구성된다.
인터페이스 칩(IFC)은 멀티 칩 반도체 장치 전체의 테스트 동작을 제어하기 위한 테스트 제어회로(180)와 복수개의 칩(C1 ~ C3)에서 인가되는 테스트 신호(Tsig11 ~ Tsig34) 중 하나를 선택하여 테스트 인터페이스 패드(TPF)로 출력하기 위한 인터페이스 먹스(164) 및 상기 인터페이스 먹스(164)를 제어하기 위한 최종 선택신호 발생부(154)를 구비한다. 인터페이스 칩(IFC)에서도 인터페이스 먹스(164)는 1개만 도시되어 있으나, 복수개로 구비할 수 있다.
테스트 동작 시에 테스트 제어회로(180)는 테스트 인에이블 신호(TME)를 복수개의 칩(C1 ~ C3)으로 출력한다. 각각의 테스트 회로(141 ~ 143)는 테스트 인에이블 신호(TME)에 응답하여 테스트 제어신호(Tcon1 ~ Tcon3)와 인터페이스 제어신호(Tifc1 ~ Tifc3) 및 선택 제어신호(TScon1 ~ TScon3)를 출력한다. 경우에 따라서는 각각의 테스트 회로(141 ~ 143)에 인가되는 테스트 인에이블 신호(TME)를 서로 다른 신호로 구분할 수도 있다. 테스트 인에이블 신호(TME)를 서로 다른 신호로 구분하여 출력하는 경우에는 각각의 칩(C1 ~ C3)을 개별적으로 테스트할 수 있다. 각각의 칩을 개별적으로 테스트하면 웨이퍼 레벨에서 테스트하는 것과 동일한 환경으로 테스트 할 수 있다. 내부회로(121 ~ 123)는 테스트 제어신호(Tcon)에 응답하여 각각 테스트 신호(Tsig10 ~ Tsig30)를 출력한다.
인터페이스부(131 ~ 133)는 인터페이스 제어신호(Tifc1 ~ Tifc3)에 각각 응 답하여 테스트 신호(Tsig10 ~ Tsig30)를 드라이빙하여 테스트 신호(Tsig11 ~ Tsig34)를 출력한다. 그러나 인터페이스부(131 ~ 133) 각각에서 출력되는 테스트 신호(Tsig11 ~ Tsig34)는 신호 라인(L21 ~ L24)으로 공통으로 인가되는 신호이기 때문에, 복수개의 인터페이스부(131 ~ 133) 중에서 하나만 테스트 신호(Tsig11 ~ Tsig34)를 출력해야한다. 이를 위하여 인터페이스부(131 ~ 133) 각각은 인터페이스 제어신호(Tifc1 ~ Tifc3)에 응답하여 하나의 인터페이스부만이 선택적으로 활성화되어 테스트 신호(Tsig11 ~ Tsig34)를 출력한다. 그러나 인터페이스부(131 ~ 133)가 테스트 제어회로(180)로부터 별도의 제어신호를 인가받아 테스트 신호(Tsig11 ~ Tsig34)를 출력할 수도 있음은 자명하다.
선택신호 발생부(151 ~153)는 인터페이스 제어신호(Tifc1 ~ Tifc3)와 칩 제어신호(Scon)에 응답하여 선택신호(sel1 ~ sel3)를 출력한다. 상기한 바와 같이 각각의 칩(C1 ~ C3)에 구비되는 테스트 패드(TP1 ~ TP3)와 정전기 방전 보호회로(111 ~ 113)는 칩(C1 ~ C3)이 패키징 된 이후에는 사용 할 수가 없다. 따라서 먹스(161 ~ 163)는 패키징 된 이후에는 선택 테스트 신호(TS1 ~ TS3)를 출력하지 않아야 한다. 따라서 칩이 패키지된 이후 선택신호 발생부(151 ~153)는 테스트 제어회로(180)에서 인가되는 칩 선택 제어신호(Scon)에 응답하여 먹스(161 ~ 163)가 선택 테스트 신호(TS1 ~ TS3)를 출력하지 않도록 한다.
최종 선택신호 발생부(154)는 테스트 제어회로(180)에서 인가되는 최종 선택 제어신호(Sconf)에 응답하여 최종 선택신호(fsel)를 인터페이스 먹스(164)로 출력한다. 패키지 된 이후에 복수개의 칩(C1 ~ C3)은 각각의 칩에 구비된 테스트 패 드(TP1 ~ TP3)를 통해 테스트 신호(Tsig11 ~ Tsig34)를 출력할 수 없으므로, 테스트 신호(Tsig11 ~ Tsig34)는 인터페이스 칩(IFC)을 통해 외부로 출력된다. 각각의 칩(C1 ~ C3)에서 출력되는 테스트 신호(Tsig11 ~ Tsig34)는 전송 라인(L21 ~ L24)을 통해 인터페이스 먹스(164)로 인가되고, 인터페이스 먹스(164)는 최종 선택신호(fsel)에 응답하여 테스트 신호(Tsig11 ~ Tsig34)중 하나를 선택하여 출력 테스트 신호(TSF)를 테스트 인터페이스 패드(TPF)로 출력한다. 필요하다면 전송 라인(L21 ~ L24)과 인터페이스 먹스(164) 사이에 버퍼를 추가로 더 구비할 수도 있다. 그리고 테스트 동작을 하지 않는 경우에 인터페이스 먹스(164)는 최종 선택신호(fsel)에 응답하여 출력 테스트 신호(TSF)를 출력하지 않는다. 테스트 인터페이스 패드(TPF)와 인터페이스 먹스(164) 사이에는 인터페이스 정전기 방전 보호회로(114)가 구비되어 있으며, 테스트 인터페이스 패드(TPF)는 외부 장치와 연결되는 테스트 핀(TPIN)과 전기적으로 연결된다. 따라서 테스트 인터페이스 패드(TPF)인가되는 출력 테스트 신호(TSF)는 외부로 출력된다.
상기한 도5 의 멀티 칩 패키지 반도체 장치는 복수개의 칩(C1 ~ C3) 각각이 테스트 제어회로(180)의 제어에 의해 테스트 동작을 수행하고, 각각 테스트 신호(Tsig11 ~ Tsig34)를 출력한다. 이때 테스트 신호(Tsig11 ~ Tsig34)는 활성화된 하나의 인터페이스부(131 ~ 133)에서만 출력된다. 그리고 복수개의 칩(C1 ~ C3) 각각의 먹스(161 ~ 163)는 선택 테스트 신호(TS1 ~ TS3)를 출력하지 않는다. 인터페이스 칩(IFC)의 인터페이스 먹스(164)는 전송라인(L21 ~ L24)을 통해 테스트 신호(Tsig11 ~ Tsig34)를 인가받고, 최종 선택신호 발생부(154)에서 출력되는 최종 선택신호(fsel)에 응답하여 하나의 테스트 신호(Tsig11 ~ Tsig34)를 선택하여 출력 테스트 신호(TSF)를 인터페이스 정전기 방전 보호회로(114)와 테스트 인터페이스 패드(TPF)를 통해 테스트 핀(TPIN)으로 출력한다. 이후 인터페이스 먹스(164)는 최종 선택 신호(fsel)에 응답하여 다음 테스트 신호(Tsig11 ~ Tsig34)를 선택하여 출력 테스트 신호(TSF)를 출력한다. 하나의 칩(C1 ~ C3)에서 출력되는 테스트 신호(Tsig11 ~ Tsig34)가 모두 출력되면, 해당 칩의 인터페이스부(131 ~ 133)는 테스트 신호(Tsig11 ~ Tsig34)를 출력하지 않고, 다른 칩의 인터페이스부(131 ~ 133)가 활성화되어 테스트 신호(Tsig11 ~ Tsig34)를 출력한다. 마찬가지로 인터페이스 칩(IFC)의 인터페이스 먹스(164)는 테스트 신호(Tsig11 ~ Tsig34) 중 하나를 선택하여 출력 테스트 신호(TSF)를 출력한다.
따라서 도5 의 멀티 칩 패키지 반도체 장치는 인터페이스 칩(IFC)의 테스트 인터페이스 패드(TPF)를 통해 테스트 신호(Tsig11 ~ Tsig34)를 외부로 출력할 수 있으므로, 복수개의 칩(C1 ~ C3)을 패키지 한 이후에도 테스트 신호(Tsig11 ~ Tsig34)를 테스트 할 수 있다. 또한 테스트 신호(Tsig11 ~ Tsig34)가 각각의 칩(C1 ~ C3)에 구비되는 정전기 방전 보호회로(111 ~ 113)를 통과지 않으므로 신호 감쇄가 적다. 그리고 테스트 동작을 하지 않는 경우에는 인터페이스 칩(IFC)에 구비되는 인터페이스 정전기 방전 보호회로(114)도 통과하지 않는다. 뿐만 아니라 테스트 패드(TP1 ~ TP3)와 테스트 인터페이스 패드(TPF)와 정전기 방전 보호회로(111 ~ 113), 인터페이스 정전기 방전 보호회로(114) 및 테스트 핀(TPIN)의 개수를 획기적으로 줄일 수 있다.
도4 및 도5 에서는 각각의 칩(CH, C1 ~ C3)과 인터페이스 칩(IFC)이 테스트 패드(TP, TP1 ~ TP3) 및 테스트 인터페이스 패드(TPF)와 정전기 방전 보호회로(110 ~ 113) 및 인터페이스 정전기 방전 보호회로(114)를 각각 하나씩만 구비하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로 복수개씩으로 구비할 수도 있음은 자명하다. 또한 도시하지 않았으나, 각각의 칩(CH, C1 ~ C3)과 인터페이스 칩(IFC)은 일반적인 신호를 입출력하기 위한 패드와 정전기 방전 보호회로를 구비할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도1 은 종래에 방전 보호회로를 구비하는 반도체 장치의 일예를 나타내는 도면이다.
도2 는 멀티 칩 패키지 반도체 장치의 일예를 나타내는 도면이다.
도3 은 종래의 반도체 장치의 칩을 나타내는 도면이다.
도4 는 본 발명의 반도체 장치의 칩의 일 예를 나타내는 도면이다.
도5 는 본 발명의 멀티 칩 패키지 반도체 장치의 일예를 나타내는 도면이다.

Claims (21)

  1. 테스트 인에이블 신호에 응답하여 테스트 제어신호 및 선택 제어신호를 출력하는 테스트 회로;
    상기 테스트 제어신호에 응답하여 지정된 소정의 동작을 수행하여 복수개의 테스트 신호를 출력하는 내부회로;
    상기 선택 제어신호에 응답하여 선택 신호를 출력하는 선택신호 발생부;
    상기 복수개의 테스트 신호를 인가받고, 상기 선택신호에 응답하여 상기 복수개의 테스트 신호 중 하나를 선택하여 선택 테스트 신호를 출력하거나, 상기 선택 테스트 신호를 출력하지 않도록 하는 적어도 하나의 먹스;
    상기 적어도 하나의 먹스에 대응하고, 상기 선택 테스트 신호를 인가받는 적어도 하나의 테스트 패드; 및
    상기 먹스와 상기 테스트 패드 사이에 각각 구비되어 상기 테스트 패드를 통해 인가되는 정전기를 외부로 방전하는 적어도 하나의 정전기 방전 보호회로를 구비하는
    적어도 하나의 칩을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1 항에 있어서, 상기 테스트 신호는
    상기 반도체 장치가 테스트 동작 시에 테스트 되어야하지만 정상동작 시에는 상기 적어도 하나의 칩 각각에서 직접 외부로 출력되지 않는 신호인 것을 특징으로 하는 반도체 장치.
  3. 제1 항에 있어서, 상기 칩은
    상기 인터페이스 제어 신호에 응답하여 상기 복수개의 테스트 신호를 인가받아 드라이빙하여 출력하거나 또는 상기 복수개의 테스트 신호를 출력하지 않도록 하는 인터페이스부를 추가로 더 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제3 항에 있어서, 상기 테스트 회로는
    상기 테스트 인에이블 신호에 응답하여 상기 인터페이스부를 제어하기 위한 인터페이스 제어신호를 추가로 출력하는 것을 특징으로 하는 반도체 장치.
  5. 제4 항에 있어서, 상기 반도체 장치는
    상기 칩이 복수개인 경우 복수개의 칩 사이를 전기적으로 연결하는 전송 라인을 추가로 더 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제5 항에 있어서, 상기 반도체 장치는
    상기 적어도 하나의 칩 각각에서 인가되는 상기 복수개의 테스트 신호를 상기 전송 라인을 통해 인가받아 외부로 출력하는 인터페이스 칩을 추가로 더 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제6 항에 있어서, 상기 인터페이스 칩은
    상기 반도체 장치가 테스트 동작 시에 상기 테스트 인에이블 신호와 최종 선택 제어 신호를 출력하고, 상기 선택신호 발생부를 추가로 제어하기 위한 칩 선택 신호를 출력하는 테스트 제어회로;
    상기 최종 선택 제어 신호에 응답하여 최종 선택 신호를 출력하는 최종 선택신호 발생부;
    상기 최종 선택 신호에 응답하여 상기 전송 라인을 통해 상기 적어도 하나의 칩 각각에서 인가되는 상기 복수개의 테스트 신호 중 하나의 신호를 선택하여 출력 테스트 신호를 출력하는 적어도 하나의 인터페이스 먹스;
    상기 출력 테스트 신호를 인가받는 적어도 하나의 테스트 인터페이스 패드; 및
    상기 적어도 하나의 인터페이스 먹스와 상기 적어도 하나의 테스트 인터페이스 패드사이에 각각 구비되어 상기 테스트 인터페이스 패드를 통해 인가되는 정전기를 외부로 방전하는 적어도 하나의 인터페이스 정전기 방전 보호회로를 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7 항에 있어서, 상기 인터페이스부는
    상기 적어도 하나의 칩을 구비하는 반도체 장치에서 하나의 인터페이스부만이 활성화되어 상기 복수개의 테스트 신호를 출력하고, 나머지 인터페이스부는 비활성화 되어 상기 복수개의 테스트 신호를 출력하지 않는 것을 특징으로 하는 반도 체 장치.
  9. 제8 항에 있어서, 상기 인터페이스 칩은
    상기 전송 라인을 통해 인가되는 상기 복수개의 테스트 신호를 버퍼링하여 상기 적어도 하나의 제2 먹스로 출력하는 복수개의 버퍼를 추가로 더 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제9 항에 있어서, 상기 반도체 장치는
    상기 테스트 인터페이스 패드와 전기적으로 연결되고, 상기 테스트 인터페이스 패드에 인가되는 출력 테스트 신호를 외부로 출력하기 위한 적어도 하나의 테스트 핀을 추가로 더 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제1 항에 있어서, 상기 칩은
    상기 복수개의 테스트 신호를 버퍼링하여 상기 적어도 하나의 먹스로 출력하는 복수개의 버퍼를 추가로 더 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제1 항에 있어서, 상기 반도체 장치는
    상기 적어도 하나의 테스트 패드와 전기적으로 연결되고, 상기 테스트 패드에 인가되는 상기 선택 테스트 신호를 외부로 출력하기 위한 적어도 하나의 테스트 핀을 추가로 더 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제1 항에 있어서, 상기 반도체 장치는
    반도체 메모리 장치인 것을 특징으로 하는 반도체 장치.
  14. 제1 항에 있어서, 상기 반도체 장치는
    스택형 반도체 장치인 것을 특징으로 하는 반도체 장치.
  15. 지정된 소정의 동작을 수행하는 내부회로, 적어도 하나의 테스트 패드, 상기 적어도 하나의 테스트 패드에 대응하는 적어도 하나의 정전기 방전 보호회로 및 적어도 하나의 먹스를 각각 구비하는 적어도 하나의 칩을 구비하는 반도체 장치에 있어서,
    테스트 인에이블 신호에 응답하여 테스트 제어신호와 선택 제어신호 및 인터페이스 제어신호를 생성하는 제1 제어신호 생성 단계;
    상기 테스트 제어신호에 응답하여 상기 내부회로가 지정된 소정의 동작을 수행하고, 복수개의 테스트 신호를 출력하는 제1 테스트 신호 출력 단계;
    상기 인터페이스 제어신호에 응답하여 상기 복수개의 테스트 신호를 인가받아 드라이빙하여 상기 먹스로 출력하는 제1 인터페이스 단계;
    상기 선택 제어 신호에 응답하여 상기 먹스에서 상기 복수개의 테스트 신호들 중 적어도 하나의 테스트 신호를 선택하여 선택 테스트 신호를 출력하는 선택 테스트 신호 선택 단계; 및
    상기 선택 테스트 신호를 상기 적어도 하나의 정전기 방전 보호회로를 통해 상기 적어도 하나의 테스트 패드로 각각 전송하는 선택 테스트 신호 출력 단계를 구비하여,
    상기 적어도 하나의 칩 각각을 웨이퍼 레벨에서 테스트 하는 웨이퍼 테스트 단계를 구비하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  16. 제15 항에 있어서, 상기 복수개의 테스트 신호들은
    테스트 동작 시에 테스트 되어야하지만 정상 동작 시에는 상기 적어도 하나의 칩 각각에서 직접 외부로 출력되지 않는 신호인 것을 특징으로 하는 반도체 장치의 테스트 방법.
  17. 제15 항에 있어서, 상기 선택 테스트 신호 선택 단계는
    상기 선택 제어 신호에 응답하여 상기 복수개의 테스트 신호 중 하나의 테스트 신호를 선택하기 위한 선택 신호를 생성하는 선택 신호 생성 단계; 및
    상기 선택 신호에 응답하여 상기 먹스에서 상기 복수개의 테스트 신호를 정해진 순서에 따라 순차적으로 선택하여 상기 선택 테스트 신호를 출력하는 테스트 신호 출력 단계를 구비하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  18. 제15 항에 있어서, 상기 반도체 장치의 테스트 방법은
    외부와 신호를 입출력하는 적어도 하나의 외부 핀과 전기적으로 연결되는 적 어도 하나의 테스트 인터페이스 패드, 상기 적어도 하나의 테스트 인터페이스 패드에 대응하는 적어도 하나의 인터페이스 정전기 방전 보호회로 및 적어도 하나의 인터페이스 먹스를 구비하는 인터페이스 칩을 추가로 더 구비하는 반도체 장치에 있어서,
    외부에서 인가되는 테스트 명령에 응답하여 상기 테스트 인에이블 신호 및 칩 제어 신호를 발생하는 테스트 시작 신호 발생단계;
    상기 적어도 하나의 칩 각각에서 상기 테스트 인에이블 신호에 응답하여 상기 테스트 제어신호, 상기 인터페이스 제어신호를 생성하는 제2 제어신호 생성 단계;
    상기 적어도 하나의 칩 각각에서 상기 내부회로가 상기 테스트 제어신호에 응답하여 지정된 소정의 동작을 수행하고, 복수개의 테스트 신호를 각각 출력하는 제2 테스트 신호 출력 단계;
    상기 적어도 하나의 칩 중 하나의 칩에서 상기 인터페이스 제어신호에 응답하여 상기 복수개의 테스트 신호를 인가받아 드라이빙하여 상기 인터페이스 칩으로 출력하고, 나머지 칩에서는 상기 인터페이스 제어신호에 응답하여 상기 복수개의 테스트 신호를 출력하지 않는 제2 인터페이스 단계;
    상기 제2 인터페이스 단계에서 출력되는 상기 복수개의 테스트 신호를 상기 인터페이스 먹스에서 인가받고, 상기 복수개의 테스트 신호 중 적어도 하나의 테스트 신호를 선택하여 최종 선택 테스트 신호를 출력하는 최종 선택 테스트 신호 선택 단계; 및
    상기 최종 선택 테스트 신호를 상기 인터페이스 정전기 방전 보호회로를 통해 상기 적어도 하나의 테스트 인터페이스 패드로 각각 전송하는 최종 선택 테스트 신호 출력 단계를 구비하여,
    상기 적어도 하나의 칩과 상기 인터페이스 칩이 패키지 된 상기 반도체 장치를 패키지 레벨에서 테스트하는 패키지 테스트 단계를 추가로 더 구비하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  19. 제18 항에 있어서, 상기 패키지 테스트 단계는
    상기 칩 제어 신호에 응답하여 상기 먹스에서 상기 적어도 하나의 칩 각각에서 상기 정전기 방전 보호회로와 상기 테스트 패드로 상기 복수개의 테스트 신호가 인가되지 않도록 하는 테스트 신호 차단 단계를 추가로 더 구비하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  20. 제18 항에 있어서, 상기 제2 인터페이스 단계는
    상기 드라이빙된 복수개의 테스트 신호를 인가받아 버퍼링하여 출력하는 버퍼링 단계를 추가로 더 구비하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  21. 제18 항에 있어서, 상기 최종 선택 테스트 신호 출력 단계는
    최종 선택 제어 신호를 생성하는 최종 선택 제어 신호 생성 단계;
    상기 최종 선택 제어 신호에 응답하여 상기 복수개의 테스트 신호 중 하나의 테스트 신호를 선택하기 위한 최종 선택 신호를 생성하는 최종 선택 신호 생성 단계; 및
    상기 최종 선택 신호에 응답하여 상기 인터페이스 먹스에서 상기 복수개의 테스트 신호를 정해진 순서에 따라 순차적으로 선택하여 상기 최종 선택 테스트 신호를 출력하는 최종 테스트 신호 출력 단계를 구비하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
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